KR102437247B1 - 자기 터널 접합 디바이스 및 방법 - Google Patents

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Abstract

일 실시예에서, 디바이스는: 자기 저항 랜덤 액세스 메모리 셀을 포함하고, 자기 저항 랜덤 액세스 메모리 셀은: 하부 전극; 하부 전극 위의 기준 층; 기준 층 위의 터널 배리어 층 - 터널 배리어 층은, 마그네슘과 산소의 제1 조성물을 포함함 -; 터널 배리어 층 위의 자유 층 - 자유 층은, 기준 층보다 더 적은 보자력을 가짐 -; 자유 층 위의 캡 층 - 캡 층은, 마그네슘과 산소의 제2 조성물을 포함하고, 마그네슘과 산소의 제2 조성물은, 마그네슘과 산소의 제1 조성물보다 더 큰 원자 농도의 산소 및 더 적은 원자 농도의 마그네슘을 가짐 -; 및 캡 층 위의 상부 전극을 포함한다.

Description

자기 터널 접합 디바이스 및 방법{MAGNETIC TUNNEL JUNCTION DEVICE AND METHOD}
반도체 메모리들은, 예들로서, 라디오들, 텔레비전들, 셀 폰들, 및 퍼스널 컴퓨팅 디바이스들을 포함하는 전자 애플리케이션들을 위한 집적 회로들에 사용된다. 반도체 메모리의 하나의 타입은, 반도체 기술과 자성 재료들 및 디바이스들을 조합시킨 스핀트로닉스(spintronics)를 수반하는 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory)(MRAM)이다. 자화(magnetization)들을 통한 전자들의 스핀(spin)들이 비트 코드들을 표시하는 데 사용된다. MRAM 셀은 전형적으로, 얇은 절연체에 의해 분리되는 2개의 강자성체들을 포함하는 자기 터널 접합(magnetic tunnel junction)(MTJ) 요소를 포함한다.
본 개시내용의 양태들은 첨부 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따르면, 다양한 피처(feature)들이 일정한 비율로 그려지지 않는다는 것에 주목한다. 실제로, 다양한 피처들의 치수들이 논의의 명료성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1은 일부 실시예들에 따른, 반도체 디바이스의 블록 다이어그램이다.
도 2는 일부 실시예들에 따른, 반도체 디바이스의 단면도이다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9a, 도 9b, 도 9c, 도 9d, 도 9e, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 및 도 18은 일부 실시예들에 따른, 반도체 디바이스의 제조에 있어서의 중간 스테이지들의 단면도들이다.
도 19는 일부 실시예들에 따른, 반도체 디바이스를 제조하기 위한 예시적인 방법의 흐름도이다.
도 20은 프로세싱 툴의 블록 다이어그램이다.
도 21은 일부 다른 실시예들에 따른, 반도체 디바이스를 제조하기 위한 예시적인 방법의 흐름도이다.
다음의 개시내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 후술된다. 이들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도된 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 부가적으로, 본 개시내용에는 다양한 예들에서 참조 번호들 및/또는 문자들이 반복될 수도 있다. 이 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체가, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
추가로, "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 및 이와 유사한 것과 같은 공간적으로 관련된 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하는 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 관련된 용어들은 도면들에 도시된 배향(orientation)에 부가적으로 사용 또는 동작에 있어서의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와 다르게 배향될(90도 또는 다른 배향들로 회전될) 수도 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 관련된 기술어(descriptor)들도 마찬가지로 해석될 수도 있다.
일부 실시예들에 따르면, 완전히 산화된 마그네슘인 캡 층으로 수직 자기 터널 접합(MTJ) 요소가 형성된다. 캡 층의 완전한 산화는 다수의 전도성 서브층들의 반복된 성막 및 산화를 통해 캡 층을 형성함으로써 달성될 수 있다. 성막은 직류(direct current)(DC) 스퍼터링 또는 원자 층 성막(atomic layer deposition)(ALD)에 의한 것일 수 있는데, 이는 캡 층이 무선 주파수(radio frequency)(RF) 스퍼터링보다 더 큰 산화 농도를 갖게 한다. 완전히 산화된 마그네슘의 캡 층으로 MTJ 요소를 형성하면 MTJ 요소의 수직 자기 이방성(perpendicular magnetic anisotropy)(PMA)이 증가되게 하여, 따라서 결과적인 자기 저항 랜덤 액세스 메모리(MRAM) 셀들의 기입 에러 레이트(write error rate)(WER) 및 판독 에러 레이트(read error rate)(RER)가 향상되게 한다.
도 1은 일부 실시예들에 따른, 반도체 디바이스(50)의 블록 다이어그램이다. 반도체 디바이스(50)는 MRAM 어레이(52), 행 디코더(row decoder)(54), 및 열 디코더(column decoder)(56)를 포함한다. MRAM 어레이(52)는, 로우들 및 컬럼들에 배열되는 MRAM 셀들(58)을 포함한다. 행 디코더(54)는, 예를 들어, 정적 CMOS 디코더, 의사(pseudo)-NMOS 디코더, 또는 이와 유사한 것일 수도 있다. 동작 동안, 행 디코더(54)는 로우에 대해 각각의 워드 라인(WL)을 활성화시킴으로써 MRAM 어레이(52)의 로우에서 원하는 MRAM 셀들(58)을 선택한다. 열 디코더(56)는, 예를 들어, 정적 CMOS 디코더, 의사-NMOS 디코더, 또는 이와 유사한 것일 수도 있고, 라이터 드라이버(writer driver)들, 감지 증폭기들, 이들의 조합들, 또는 이와 유사한 것을 포함할 수도 있다. 동작 동안, 열 디코더(56)는 선택된 로우에서의 MRAM 어레이(52)의 컬럼들로부터 원하는 MRAM 셀들(58)에 대한 비트 라인들(BL)을 선택하고, 비트 라인들(BL)을 이용하여 선택된 MRAM 셀들(58)로부터 데이터를 판독하거나 또는 이들에 데이터를 기입한다.
도 2는 일부 실시예들에 따른, 반도체 디바이스(50)의 단면도이다. 도 2는 단순화된 도면이고, 예시의 명료성을 위해 반도체 디바이스(50)의 일부 피처들(후술됨)이 생략된다. 반도체 디바이스(50)는 로직 영역(50L) 및 메모리 영역(50M)을 포함한다. 메모리 영역(50M)에는 메모리 디바이스들(예를 들어, MRAM들)이 형성되고, 로직 영역(50L)에는 로직 디바이스들(예를 들어, 로직 회로들)이 형성된다. 예를 들어, MRAM 어레이(52)(도 1 참조)가 메모리 영역(50M)에 형성될 수 있고, 행 디코더(54) 및 열 디코더(56)(도 1 참조)가 로직 영역(50L)에 형성될 수 있다. 로직 영역(50L)은 반도체 디바이스(50)의 면적의 대부분을 차지할 수도 있다. 예를 들어, 로직 영역(50L)은 반도체 디바이스(50)의 면적의 95% 내지 99%를 차지할 수도 있는데, 이때 메모리 영역(50M)은 반도체 디바이스(50)의 나머지 면적을 차지한다. 메모리 영역(50M)은 로직 영역(50L)의 에지에 배치될 수 있거나, 또는 로직 영역(50L)은 메모리 영역(50M)을 둘러쌀 수 있다.
로직 영역(50L) 및 메모리 영역(50M)은 동일한 기판, 예를 들어, 반도체 기판(60) 위에 형성된다. 반도체 기판(60)은 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판의 실리콘, 도핑 또는 미도핑, 또는 활성 층일 수도 있다. 반도체 기판(60)은: 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들과 같은 다른 반도체 재료들을 포함할 수도 있다. 다층 또는 구배 기판들과 같은 다른 기판들이 또한 사용될 수도 있다.
디바이스들(62)이 반도체 기판(60)의 활성 표면에 형성된다. 디바이스들(62)은 능동 디바이스들 또는 수동 디바이스들일 수도 있다. 예를 들어, 전기 컴포넌트들은 임의의 적합한 형성 방법에 의해 형성되는 트랜지스터들, 다이오드들, 커패시터들, 저항기들, 또는 이와 유사한 것일 수도 있다. 디바이스들(62)은 상호연결되어 반도체 디바이스(50)의 메모리 디바이스들 및 로직 디바이스들을 형성한다. 예를 들어, 디바이스들(62) 중 일부는 MRAM 셀들(58)에 대한 액세스 트랜지스터들일 수도 있다.
하나 이상의 층간 유전체(ILD) 층(들)(64)이 반도체 기판(60) 상에 형성되고, 콘택 플러그들(66)과 같은 전기 전도성 피처들이 디바이스들(62)에 물리적으로 그리고 전기적으로 커플링되어 형성된다. ILD 층(들)(64)은 임의의 적합한 유전체 재료, 예를 들어, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG), 또는 이와 유사한 것과 같은 산화물; 실리콘 질화물과 같은 질화물; 또는 이와 유사한 것으로 형성될 수도 있다. ILD 층(들)은 스핀 코팅, 물리 기상 증착(physical vapor deposition)(PVD), 화학 기상 증착(chemical vapor deposition)(CVD), 이와 유사한 것, 또는 이들의 조합과 같은 임의의 적합한 성막 프로세스에 의해 형성될 수도 있다. ILD 층(들)에서의 전기 전도성 피처들은 성막, 다마신(damascene)(예를 들어, 단일 다마신, 이중 다마신 등), 이와 유사한 것, 또는 이들의 조합들과 같은 임의의 적합한 프로세스를 통해 형성될 수도 있다.
인터커넥트 구조체(interconnect structure)(68)가 반도체 기판(60) 위에, 예를 들어, ILD 층(들)(64) 위에 형성된다. 인터커넥트 구조체(68)는 디바이스들(62)을 상호연결하여 로직 영역(50L) 및 메모리 영역(50M) 각각에 집적 회로들을 형성한다. 인터커넥트 구조체(68)는 다수의 금속화 층들(M1 내지 M6)을 포함한다. 6개의 금속화 층들이 예시되어 있지만, 더 많거나 또는 더 적은 금속화 층들이 포함될 수도 있다는 것이 인식되어야 한다. 금속화 층들(M1 내지 M6) 각각은 유전체 층들에서의 금속화 패턴들을 포함한다. 금속화 패턴들은 반도체 기판(60)의 디바이스들(62)에 전기적으로 커플링되고, 각각, 하나 이상의 금속간 유전체(inter-metal dielectric)(IMD) 층들에 형성되는 금속 라인들(L1 내지 L6) 및 비아들(V1 내지 V6)을 포함한다. 인터커넥트 구조체(68)는 단일 다마신 프로세스, 이중 다마신 프로세스, 또는 이와 유사한 것과 같은 다마신 프로세스에 의해 형성될 수도 있다. 일부 실시예들에서, 콘택 플러그들(66)은 또한, 금속 비아들의 가장 낮은 층(V1)의 부분과 같은, 금속화 패턴들의 부분이다.
MRAM 어레이(52)(도 1 참조)의 MRAM 셀들(58)이 인터커넥트 구조체(68)에 형성된다. MRAM 셀들(58)은 금속화 층들(M1 내지 M6) 중 임의의 것에 형성될 수 있고, 중간 금속화 층(M5)에 형성되는 것으로서 예시되어 있다. 각각의 MRAM 셀(58)은 전도성 비아(110), 전도성 비아(110) 상의 하부 전극(bottom electrode)(132), 하부 전극(132) 상의 MTJ 요소(134), 및 MTJ 요소(134) 상의 상부 전극(136)을 포함한다. 다른 IMD 층(108)이 MRAM 셀들(58) 주위에 형성될 수 있는데, 이때 전도성 비아(110)가 IMD 층(108)을 통해 연장된다. 스페이서들(140)이 또한 MRAM 셀들(58) 주위에 형성될 수 있다. IMD 층(108) 및/또는 스페이서들(140)은 MRAM 셀들(58)의 컴포넌트들을 둘러싸고 보호한다. MTJ 요소(134)의 저항은 프로그래밍가능하고, "1"과 같은 코드를 나타낼 수 있는 고저항(RAP)과 "0"과 같은 코드를 나타낼 수 있는 저저항(RP) 사이에서 변경될 수 있다. 이와 같이, MTJ 요소(134)의 저항을 대응하는 액세스 트랜지스터로 프로그래밍함으로써 MRAM 셀(58)에 코드가 기입될 수 있고, MTJ 요소(134)의 저항을 대응하는 액세스 트랜지스터로 측정함으로써 MRAM 셀(58)로부터 코드가 판독될 수 있다.
MRAM 셀들(58)은 디바이스들(62)에 전기적으로 커플링된다. 전도성 비아(110)는 예시된 예에서 금속 라인들(L4)과 같은 아래에 있는 금속화 패턴에 물리적으로 그리고 전기적으로 커플링된다. 상부 전극(136)은 예시된 예에서 금속 비아들(V6)과 같은 위에 있는 금속화 패턴에 물리적으로 그리고 전기적으로 커플링된다. MRAM 셀들(58)은, 메모리의 로우들과 컬럼들을 갖는 MRAM 어레이에 배열된다. 금속화 패턴들은 MRAM 어레이에 대한 액세스 라인들(예를 들어, 워드 라인들 및 비트 라인들)을 포함한다. 예를 들어, 아래에 있는 금속화 패턴들(예를 들어, M1 내지 M4)은, MRAM 어레이의 로우들을 따라 배치되는 워드 라인들을 포함할 수 있고, 위에 있는 금속화 패턴들(예를 들어, M6)은, MRAM 어레이의 컬럼들을 따라 배치되는 비트 라인들을 포함할 수 있다. 행 디코더(54)의 디바이스들과 같은 디바이스들(62) 중 일부(예를 들어, 액세스 트랜지스터들)가 MRAM 어레이의 워드 라인들에 전기적으로 커플링된다. 상부 전극들(136)은, MRAM 어레이의 비트 라인들에 의해, 열 디코더(56)의 디바이스들과 같은 다른 디바이스들에 전기적으로 커플링된다.
도 3 내지 도 18은 일부 실시예들에 따른, 반도체 디바이스(50)의 제조에 있어서의 중간 스테이지들의 다양한 도면들이다. 구체적으로는, 반도체 디바이스(50)에 대한 인터커넥트 구조체(68)(도 2 참조)의 제조가 도시되어 있다. 상기에 언급된 바와 같이, 인터커넥트 구조체(68)는 MRAM 어레이(52)(도 1 참조)의 MRAM 셀들(58)을 포함한다.
도 3에서는, 인터커넥트 구조체의 금속화 층(예를 들어, M4, 도 2 참조)이 형성된다. 금속화 층은 IMD 층(102) 및 전도성 피처들(104)(금속 라인들(L4)에 대응할 수 있음, 도 2 참조)을 포함한다. IMD 층(102)은 ILD 층(들)(64) 위에 형성된다. IMD 층(102)은 임의의 적합한 유전체 재료, 예를 들어, 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG), 또는 이와 유사한 것과 같은 산화물; 실리콘 질화물과 같은 질화물; 또는 이와 유사한 것으로 형성될 수도 있다. IMD 층(102)은 스핀 코팅, PVD, 화학 기상 증착(CVD), 이와 유사한 것, 또는 이들의 조합과 같은 임의의 적합한 성막 프로세스에 의해 형성될 수도 있다. IMD 층(102)은, 약 3.0보다 더 낮은 k-값을 갖는 로우-k(low-k) 유전체 재료로 형성되는 층일 수도 있다. IMD 층(102)은, 2.5 미만의 k-값을 갖는 엑스트라-로우-k(extra-low-k) 유전체 재료로 형성되는 층일 수도 있다.
전도성 피처들(104)이 IMD 층(102)에 형성되고, 디바이스들(62)에 전기적으로 커플링된다. 일부 실시예들에 따르면, 전도성 피처들(104)은 확산 배리어 층(diffusion barrier layer)들 및 그 확산 배리어 층들 위의 전도성 재료를 포함한다. 예를 들어, 에칭 프로세스를 사용하여 IMD 층(102)에 개구가 형성된다. 개구들은, 아래에 있는 금속 비아들과 같은 아래에 있는 전도성 피처들을 노출시킨다. 확산 배리어 층들은 탄탈륨 질화물, 탄탈륨, 티타늄 질화물, 티타늄, 코발트-텅스텐, 또는 이와 유사한 것으로 형성될 수도 있고, 원자 층 성막(ALD) 또는 이와 유사한 것과 같은 성막 프로세스에 의해 개구들에 형성될 수도 있다. 전도성 재료는 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합물들, 또는 이와 유사한 것을 포함할 수도 있고, 전기 화학 도금 프로세스, CVD, ALD, PVD, 이와 유사한 것, 또는 이들의 조합에 의해 개구들에서의 확산 배리어 층들 위에 형성될 수도 있다. 일 실시예에서, 전도성 재료는 구리이고, 확산 배리어 층들은, 구리가 IMD 층(102)으로 확산되는 것을 방지하는 얇은 배리어 층들이다. 확산 배리어 층들 및 전도성 재료의 형성 후에, 초과된 확산 배리어 층 및 전도성 재료가, 예를 들어, 화학적 기계적 연마(chemical mechanical polish)(CMP) 프로세스와 같은 평탄화 프로세스에 의해 제거될 수도 있다. 일부 실시예들에서, 전도성 피처들(104)은 금속 라인들(금속 라인들(L4)에 대응할 수 있음, 도 2 참조)이다.
에치 정지 층(106)이 전도성 피처들(104) 및 IMD 층(102) 상에 형성된다. 에치 정지 층(106)은 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 이들의 조합물, 또는 이와 유사한 것과 같은 유전체 재료로 형성될 수도 있다. 에치 정지 층(106)은 화학 기상 증착(CVD), PVD, ALD, 스핀-온-유전체 프로세스, 이와 유사한 것, 또는 이들의 조합에 의해 형성될 수도 있다. 에치 정지 층(106)은 또한, 복수의 상이한 유전체 서브층들로 형성되는 복합 층일 수도 있다. 예를 들어, 에치 정지 층(106)은, 실리콘 탄화물 서브층 및 그 실리콘 탄화물 서브층 상에 형성되는 알루미늄 산화물 서브층을 포함할 수도 있다. 실리콘 탄화물 서브층은 알루미늄 산화물 서브층과 IMD 층(102) 사이의 접착력을 개선시키기 위해 글루 층(glue layer)으로서 사용될 수 있다.
에치 정지 층(106) 상에 IMD 층(108)이 형성된다. 일부 실시예들에서, IMD 층(108)은 테트라에틸 오르토실리케이트(TEOS) 산화물(예를 들어, 전구체로서 TEOS를 이용하는 화학 기상 증착(CVD) 프로세스를 사용하여 성막되는 실리콘 산화물)로 형성된다. 일부 실시예들에서, IMD 층(108)은 PSG, BSG, BPSG, 미도핑된 실리케이트 유리(USG), 플루오로실리케이트 유리(FSG), SiOCH, 유동성 산화물, 다공성 산화물, 또는 이와 유사한 것, 또는 이들의 조합물들을 사용하여 형성될 수도 있다. IMD 층(108)은 또한, 예를 들어, 약 3.0보다 더 낮은 k 값을 갖는 로우-k 유전체 재료로 형성될 수도 있다. IMD 층(108)은 약 50nm 내지 약 150nm의 범위의 두께로 형성될 수 있다.
전도성 비아들(110)이 IMD 층(108) 및 에치 정지 층(106)을 통해 연장되어 형성된다. 전도성 비아들(110)은 또한 하부 비아들이라고도 지칭될 수 있다. 일부 실시예들에서, 전도성 비아들(110)은, 전도성 영역들(112) 및 그 전도성 영역들(112)의 측벽들 및 하부 표면들을 라이닝하는 전도성 배리어 층들(114)을 포함한다. 전도성 배리어 층들(114)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 이들의 조합물, 또는 이와 유사한 것으로 형성될 수도 있다. 전도성 영역들(112)은 구리, 알루미늄, 텅스텐, 코발트, 이들의 합금들, 또는 이와 유사한 것과 같은 금속들로 형성될 수도 있다. 전도성 비아들(110)의 형성은, 비아 개구들을 형성하기 위해 IMD 층(108) 및 에치 정지 층(106)을 에칭하는 것, 비아 개구들 내로 연장되는 전도성 배리어 층을 컨포멀하게 형성하는 것, 전도성 배리어 층 위에 금속성 재료를 성막하는 것, 그리고 전도성 배리어 층과 금속성 재료의 초과된 부분들을 제거하기 위해 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스를 수행하는 것을 포함할 수도 있다.
도 4 내지 도 10에서, 복수의 층들이 전도성 비아들(110) 및 IMD 층(108) 상에 성막된다. 구체적으로는, 하부 전극 층(116), MTJ 스택(118), 및 상부 전극 층(120)이 성막된다(도 10 참조). MTJ 스택(118)은, 접지 층(118A), 시드 층(seed layer)(118B), 하나 이상의 기준 층(들)(118C), 터널 배리어 층(118D), 하나 이상의 자유 층(들)(118E), 캡 층(118F), 및 하나 이상의 오버코트 층(들)(118G)을 포함하는 다층이다. 하부 전극 층(116), MTJ 스택(118), 및 상부 전극 층(120)은 각각의 MRAM 셀들(58)의 하부 전극들(132), MTJ 요소들(134), 및 상부 전극들(136)(도 2 참조)을 각각 형성하기 위해 후속 프로세싱에서 패터닝될 것이다. 도 4 내지 도 10이 도 19와 함께 설명된다.
도 19는 일부 실시예들에 따른, 반도체 디바이스(50)를 제조하기 위한 예시적인 방법(200)의 흐름도이다. 방법(200)은, 예를 들어, 프로세싱 툴에 의해 수행될 수 있다. 도 20은 방법(200)을 수행할 수 있는 프로세싱 툴(300)의 블록 다이어그램이다. 프로세싱 툴(300)은, 다수의 모듈들(304, 306, 308, 310, 312, 314, 316, 318)을 포함하고, 방법(200)의 단계들 202, 204, 206, 208, 210, 212, 218 각각이 프로세싱 툴(300)의 모듈들의 일부 또는 전부에 의해 웨이퍼 상에서 수행될 수 있다. 모듈들은, 예를 들어, 프로세싱 툴(300)의 상이한 영역들 또는 기능들일 수도 있고, 프로세싱 툴(300)의 동일한 챔버에 또는 상이한 챔버들에 있을 수 있다. 웨이퍼 프로세싱은 인시추(in-situ)일 수 있고, 예를 들어, 웨이퍼들은 방법(200)의 단계들 202, 204, 206, 208, 210, 212, 218 각각 사이에서 프로세싱 툴(300)에서의 진공을 깨는 일 없이 프로세싱될 수 있다. 방법(200)의 단계들 202, 204, 206, 208, 210, 212, 218 각각은 또한 인시츄로 수행될 수 있고, 예를 들어, 단계가 모듈로 층들을 성막하는 것을 포함할 때, 층들은 각각의 성막 사이에서 모듈에서의 진공을 깨는 일 없이 성막될 수 있다. 진공은, 프로세싱을 위해 웨이퍼들을 수용하는, 프로세싱 툴(300)의 로드 록(load lock)(302)에 의해 설정될 수 있다. 아래에 추가로 논의되는 바와 같이, 프로세싱 툴(300)의 모듈들은, PVD를 수행하기 위한 스퍼터링 모듈들의 상이한 타입들(예를 들어, 직류(DC) 및 무선 주파수(RF))을 포함하는데, 이는 도 4 내지 도 10과 관련하여 설명되는 층들을 성막하는 데 사용될 것이다.
도 4에서, 하부 전극 층(116)이 전도성 비아들(110) 및 IMD 층(108) 상에 형성된다. 하부 전극 층(116)은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W), 백금(Pt), 니켈(Ni), 크로뮴(Cr), 루테늄(Ru), 이들의 질화물들, 이들의 조합물들, 이들의 다층들, 또는 이와 유사한 것으로 형성된다. 하부 전극 층(116)은 컨포멀하게 형성되고, CVD, PVD, ALD, 전기 화학 도금, 무전해 도금, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
접지 층(118A)이 하부 전극 층(116) 상에 형성된다. 접지 층(118A)은 탄탈륨(Ta), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 백금(Pt), 니켈(Ni), 크로뮴(Cr), 루테늄(Ru), 이들의 질화물들, 이들의 조합물들, 이들의 다층들, 또는 이와 유사한 것과 같은 전도성 재료로 형성된다. 접지 층(118A)은 컨포멀하게 형성되고, CVD, PVD, ALD, 전기 화학 도금, 무전해 도금, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
시드 층(118B)이 접지 층(118A) 상에 형성된다. 시드 층(118B)은 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W), 백금(Pt), 니켈(Ni), 크로뮴(Cr), 이들의 질화물들, 이들의 조합물들, 이들의 다층들, 또는 이와 유사한 것으로 형성된다. 시드 층(118B)은 컨포멀하게 형성되고, CVD, PVD, ALD, 전기 화학 도금, 무전해 도금, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
하부 전극 층(116), 접지 층(118A), 및 시드 층(118B)을 형성하기 위한 예로서, 방법(200)의 단계 202에서, 층들이 DC 스퍼터링에 의해 성막될 수 있다. 구체적으로는, DC 스퍼터링 모듈이 티타늄 질화물 층을 성막하는 데 사용되어, 따라서 하부 전극 층(116)을 형성한다. 티타늄 질화물 층(예를 들어, 하부 전극 층(116))은 약 8nm 내지 약 12nm의 범위의 두께를 가질 수 있다. 그 후에, DC 스퍼터링 모듈이 탄탈륨 질화물 층을 성막하는 데 사용되어, 따라서 접지 층(118A)을 형성한다. 탄탈륨 질화물 층(예를 들어, 접지 층(118A))은 약 1nm 내지 약 5nm의 범위의 두께를 가질 수 있다. 그 후에, DC 스퍼터링 모듈이 루테늄 층을 성막하는 데 사용되어, 따라서 시드 층(118B)을 형성한다. 루테늄 층(예를 들어, 시드 층(118B))은 약 2nm 내지 약 7nm의 범위의 두께를 가질 수 있다. 일부 실시예들에서, 동일한 DC 스퍼터링 모듈이 하부 전극 층(116), 접지 층(118A), 및 시드 층(118B) 각각을 성막하는 데 사용된다. 예를 들어, 프로세싱 툴(300)의 DC 스퍼터링 모듈(304)이 층들 각각을 성막하는 데 사용될 수 있다. DC 스퍼터링 모듈(304)은, 원하는 층들 각각에 대한 재료들을 스퍼터링하는 것이 가능한 다중-타깃 모듈일 수도 있다. DC 스퍼터링 동안, 웨이퍼가 타깃 아래에 배치되고 불활성 가스가 DC 스퍼터링 모듈에 도입된다. DC 전력이 타깃에 인가되어 불활성 가스를 플라즈마 상태로 활성화시키고 이온화된 가스 분자들로 타깃에 충격을 가하여, 따라서 타깃으로부터의 원자들이 프로세싱 중인 웨이퍼 상에서 스퍼터링되게 한다. 전도성 재료들의 DC 스퍼터링은 무선 주파수(RF) 스퍼터링과 같은 다른 스퍼터링 기법들보다 더 낮은 비용과 더 높은 성막 레이트로 수행될 수 있다.
도 5에서, 기준 층(들)(118C)이 시드 층(118B) 상에 형성된다. 기준 층(들)(118C)은 코발트(Co), 철(Fe), 철-붕소(FeB), 코발트-철-붕소(CoFeB), 이들의 조합물들, 이들의 다층들, 또는 이와 유사한 것과 같은 강자성 재료들로 형성된다. 기준 층(들)(118C)은 복수의 상이한 강자성 및 비자성 서브층들로 형성될 수도 있는데, 이들은 플럭스-클로저 층(flux-closure layer)(들)이라고 지칭되는 것으로 지칭될 수도 있다. 일부 실시예들에서, 플럭스-클로저 층(들)은 하드-바이어싱 층(hard-biasing layer)들, 역평행-커플링 층(antiparallel-coupling layer), 및 기준 층들을 포함한다. 동작 동안, 역평행 커플링은 역평행-커플링 층에 걸쳐 발생하여, 그에 의해 하드-바이어싱 층들과 기준 층들의 자화들을 역평행 방향들로 배향시키고 작은 순 자화(net magnetization)로 플럭스 클로저를 형성한다. 따라서, 플럭스 클로저로부터 자유 층(들)(118E)(아래에 추가로 논의됨)으로 방출되는 스트레이 필드(stray field)들이 자유 층(들)(118E)의 자화가 자유롭게 스위칭될 수 있을 만큼 충분히 무시해도 될 정도로 된다. 다시 말해, 자유 층(들)(118E)은 플럭스-클로저 층(들)보다 더 적은 보자력(coercivity)을 갖는다. 기준 층(들)(118C)은 컨포멀하게 형성되고, CVD, PVD, ALD, 전기 화학 도금, 무전해 도금, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
기준 층(들)(118C)을 형성하기 위한 예로서, 방법(200)의 단계 204에서, 층들이 DC 스퍼터링에 의해 성막될 수 있다. 구체적으로는, DC 스퍼터링 모듈이 코발트 및 백금 라미네이트들, 예를 들어, [Co/Pt]×n/Co를 성막하는 데 사용되어, 따라서 하드-바이어싱 층들을 형성하는데, 이때 n은 약 2 내지 약 6의 범위에 있을 수 있는 라미네이트 수를 나타낸다. 코발트 서브층들은 각각 약 0.1nm 내지 약 0.4nm의 범위의 두께를 가질 수 있고, 백금 서브층들은 각각 약 0.1nm 내지 약 0.4nm의 범위의 두께를 가질 수 있다. 라미네이트의 상부 코발트 서브층은 각각 약 0.4nm 내지 약 1.2nm의 범위의 두께를 가질 수 있다. 그 후에, DC 스퍼터링 모듈이 이리듐 층을 성막하는 데 사용되어, 따라서 역평행-커플링 층을 형성한다. 이리듐 층은 약 0.4nm 내지 약 0.6nm의 범위의 두께를 가질 수 있다. 그 후에, DC 스퍼터링 모듈이 코발트 층, 코발트 층 상의 몰리브덴 층, 몰리브덴 층 상의 철-붕소 층을 성막하는 데 사용되어, 따라서 기준 층들을 형성한다. 코발트 층은 약 0.4nm 내지 약 0.8nm의 범위의 두께를 가질 수 있고, 몰리브덴 층은 약 0.2nm 내지 약 0.4nm의 범위의 두께를 가질 수 있으며, 철-붕소 층은 약 0.6nm 내지 약 1.6nm의 범위의 두께를 가질 수 있다. 일부 실시예들에서, 동일한 DC 스퍼터링 모듈이 기준 층(들)(118C) 각각, 예를 들어, 하드-바이어싱 층들, 역평행-커플링 층, 및 기준 층들 각각을 성막하는 데 사용된다. 예를 들어, 프로세싱 툴(300)의 DC 스퍼터링 모듈(306)이 층들 각각을 성막하는 데 사용될 수 있다. DC 스퍼터링 모듈(306)은, 원하는 층들 각각에 대한 재료들을 스퍼터링하는 것이 가능한 다중-타깃 모듈일 수도 있다. 강자성 재료들의 DC 스퍼터링은 RF 스퍼터링과 같은 다른 스퍼터링 기법들보다 더 낮은 비용과 더 높은 성막 레이트로 수행될 수 있다.
도 6에서, 터널 배리어 층(118D)이 기준 층(들)(118C) 상에 형성된다. 터널 배리어 층(118D)은 마그네슘 산화물(MgO), 알루미늄 질화물(AlN), 알루미늄 산화물(AlO), 이들의 조합물들, 이들의 다층들, 또는 이와 유사한 것과 같은 유전체 재료로 형성된다. 터널 배리어 층(118D)은 컨포멀하게 형성되고, CVD, PVD, ALD, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
터널 배리어 층(118D)을 형성하기 위한 예로서, 방법(200)의 단계 206에서, 층이 RF 스퍼터링에 의해 성막될 수 있다. 구체적으로는, RF 스퍼터링 모듈이 마그네슘 산화물 층을 성막하는 데 사용되어, 따라서 터널 배리어 층(118D)을 형성한다. 마그네슘 산화물 층(예를 들어, 터널 배리어 층(118D))은 약 0.6nm 내지 약 1.2nm의 범위의 두께 T1을 가질 수 있다. RF 스퍼터링 동안, 웨이퍼가 RF 스퍼터링 모듈에서 타깃 아래에 배치된다. 불활성 가스가 RF 스퍼터링 모듈 내로 유동된다. RF 전력이 타깃에 인가되어 불활성 가스를 플라즈마 상태로 활성화시키고 이온화된 가스 분자들로 타깃에 충격을 가하여, 따라서 타깃으로부터의 원자들이 프로세싱 중인 웨이퍼 상에서 스퍼터링되게 한다. 인가된 RF 전력의 각각의 사이클은, 충격 사이클(타깃 재료가 이온들로 충격이 가해지는 경우) 및 세정 사이클(전자들이 타깃 재료에 끌어당겨져서 그것으로부터 이온 축적을 세정하는 경우)을 포함한다.
일부 실시예들에서, 마그네슘 산화물 층을 성막시키기 전에 RF 스퍼터링 모듈에서 페이스팅 프로세스(pasting process)가 수행된다. 페이스팅 프로세스는, 예를 들어, RF 스퍼터링 모듈의 챔버의 측벽들 상에 탄탈륨과 같은 금속을 스퍼터링함으로써 수행되는 금속성 페이스팅 프로세스일 수 있다. 챔버의 표면들 상에(예를 들어, 원하지 않는 유전체 재료 위에) 금속을 스퍼터링하면 반복된 성막 단계들 후에 챔버의 내부 표면들 상에 축적되는 원하지 않는 유전체 재료로 인해 야기될 수 있는 부정적인 영향들을 감소시키는 것을 돕는다. 부가적으로, 챔버의 표면들 상의 스퍼터링된 금속은 게터링 효과(gettering effect)들을 유도할 수 있는데, 이는 챔버에서의 증기압들을 감소시키는 것을 도와서, 그에 의해 마그네슘 산화물 층의 특성들을 개선시킨다. 일부 실시예들에서, 동일한 RF 스퍼터링 모듈이 챔버를 페이스팅하는 것과 마그네슘 산화물 층을 성막하는 것 양측 모두를 하는 데 사용된다. 예를 들어, 프로세싱 툴(300)의 RF 스퍼터링 모듈(308)은 페이스팅 및 스퍼터링하는 데 사용될 수 있다. RF 스퍼터링 모듈(308)은, 마그네슘 산화물과 페이스팅 금속 양측 모두를 스퍼터링하는 것이 가능한 2-타깃 모듈일 수도 있다.
일부 실시예들에서, 이온들로 마그네슘 산화물 타깃에 충적을 가함으로써 마그네슘 산화물이 성막된다. 아르곤이 약 20sccm 내지 약 35sccm의 범위에 있는 유량(flow rate)와 같은 낮은 유량로 RF 스퍼터링 모듈(308) 내로 유동되고, 플라즈마 상태로 활성화될 수 있다. 낮은 유량로 아르곤을 유동시키면 더 적은 플라즈마를 생성함으로써 성막 레이트를 감소시켜, 따라서 타깃 상에 충격이 가해지는 이온들의 양을 감소시킬 수 있다. RF 스퍼터링 모듈(308)의 성막 레이트는 DC 스퍼터링 모듈들(304, 306, 314, 316, 318)의 성막 레이트들보다 더 낮을 수 있다. RF 스퍼터링 동안 성막 레이트를 감소시키고 세정 사이클들을 수행하면 타깃 상의 이온 축적을 회피하게 하는데, 이는 바람직하지 않은 순수 마그네슘 부산물들의 성막을 회피하게 하는 것을 도울 수 있다. 터널 배리어 층(118D)을 성막시킬 때 마그네슘 부산물들의 양을 감소시키면 결과적인 MTJ 요소들(134)(도 2 참조)에 원하지 않는 전도성 재료들이 없어지도록 도와서, 따라서 이들의 원하는 고저항(RAP) 및 저저항(RP) 코드들을 유지한다. 따라서, 결과적인 MTJ 요소들(134)(도 2 참조)의 저항들은 MRAM 어레이(52)(도 1 참조)의 MRAM 셀들(58)에 걸쳐 더 균일할 수 있다. 그러나, 성막된 마그네슘 산화물 층의 산소 농도가 RF 스퍼터링에 의해 마그네슘 산화물을 성막시킬 때 제약된다. 구체적으로는, 마그네슘의 우선적인 스퍼터링이 발생할 수 있는데, 이는 터널 배리어 층(118D)의 산소 농도가 마그네슘 산화물 타깃의 산소 농도보다 더 적어지는 결과로 된다. 일부 실시예들에서, 마그네슘 산화물 타깃의 산소 대 마그네슘의 화학양론 비율(stoichiometric ratio)이 성막된 마그네슘 산화물 층의 산소 대 마그네슘의 화학양론 비율보다 더 크다. 예를 들어, 마그네슘 산화물 타깃은 약 1과 동일한 산소 대 마그네슘의 화학양론 비율을 가질 수 있다. 유사하게, 성막된 마그네슘 산화물 층은, 약 1 이하인, 예컨대 약 0.95 내지 약 1.05의 범위에 있는 산소 대 마그네슘의 화학양론 비율을 가질 수 있다. 일부 실시예들에서, 터널 배리어 층(118D)은 실질적으로 동일한 원자 농도들의 마그네슘과 산소를 갖는다. RF 스퍼터링 동안 산소 결핍은 바람직하지 않은 순수 마그네슘 부산물들을 남아 있게 할 수 있는데, 이는 전기 단락, 저하된 PMA, 및 이와 유사한 것과 같은 이슈들을 야기할 수도 있다.
RF 스퍼터링에 의해 마그네슘 산화물을 성막시키면 바람직하지 않은 마그네슘 부산물들의 양을 감소시킬 수 있지만, 성막된 마그네슘 산화물 층의 산소 농도가 마그네슘 산화물 타깃의 원래 산소 농도만큼 제약된다. 일부 실시예들에서, 마그네슘 산화물 타깃은 산소가 결핍되고, 이에 따라, 성막된 마그네슘 산화물 층이 원자 퍼센트로 낮은 농도의 산소를 가질 수 있고, 단지 부분적으로 산화된 마그네슘일 수 있다. 예를 들어, 성막된 마그네슘 산화물 층은, 약 1 이하인, 예컨대 약 0.95 내지 약 1.05의 범위에 있는 산소 대 마그네슘의 화학양론 비율을 가질 수 있다. 일부 실시예들에서, 터널 배리어 층(118D)은 산소보다 더 큰 원자 농도의 마그네슘을 갖는다. 일부 실시예들에서, 터널 배리어 층(118D)은 실질적으로 동일한 원자 농도들의 마그네슘과 산소를 갖는다.
임의적으로, 방법(200)의 단계 208에서, 터널 배리어 층(118D)이 어닐링된다. 어닐링은 터널 배리어 층(118D)의 두께 T1을 증가시킬 수 있다. 어닐링의 예로서, 프로세싱 툴(300)의 가열 모듈(310)이 사용되어 프로세싱 중인 웨이퍼를 가열할 수 있고, 그 후에 프로세싱 툴(300)의 냉각 모듈(312)이 사용되어 가열된 웨이퍼를 냉각시키고 프로세싱을 가속시키는 것을 도울 수 있다. 일 실시예에서, 어닐링은 약 350℃ 내지 약 425℃의 범위에 있는 온도로, 그리고 약 30분 내지 약 200분의 범위에 있는 지속기간(duration) 동안 수행될 수 있는데, 이는 터널 배리어 층(118D)의 두께가 약 0.7nm 내지 약 1.0nm의 범위의 두께 T1로 증가되게 한다. 터널 배리어 층(118D)이 RF 스퍼터링에 의해 형성될 때, 그의 두께를 증가시키면 결과적인 MTJ 요소들(134)(도 2 참조)의 고저항(RAP) 상태와 저저항(RP) 상태 사이의 상대적인 저항 변화를 증가시키는 것을 도울 수 있는데, 이는 MRAM 셀들(58)(도 1 참조)의 기입 에러 레이트(WER) 및 판독 에러 레이트(RER)를 개선시킬 수 있다.
도 7에서, 자유 층(들)(118E)이 터널 배리어 층(118D) 상에 형성된다. 자유 층(들)(118E)은 코발트(Co), 철(Fe), 철-붕소(FeB), 코발트-철-붕소(CoFeB), 이들의 조합물들, 이들의 다층들, 또는 이와 유사한 것과 같은 강자성 재료들로 형성된다. 자유 층(들)(118E)은 컨포멀하게 형성되고, CVD, PVD, ALD, 전기 화학 도금, 무전해 도금, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
자유 층(들)(118E)을 형성하기 위한 예로서, 방법(200)의 단계 210에서, 층들이 DC 스퍼터링에 의해 성막될 수 있다. 구체적으로는, DC 스퍼터링 모듈이 제1 코발트-철-붕소 층, 제1 코발트-철-붕소 층 상의 몰리브덴 층, 및 몰리브덴 층 상의 제2 코발트-철-붕소 층을 성막하는 데 사용되어, 따라서 자유 층(들)(118E)을 형성한다. 제1 코발트-철-붕소 층은 약 0.8nm 내지 약 1.4nm의 범위의 두께를 가질 수 있고, 몰리브덴 층은 약 0.2nm 내지 약 0.4nm의 범위의 두께를 가질 수 있으며, 제2 코발트-철-붕소 층은 약 0.8nm 내지 약 1.4nm의 범위의 두께를 가질 수 있다. 일부 실시예들에서, 제1 코발트-철-붕소 층은 제2 코발트-철-붕소 층보다 더 많은 붕소로 도핑된다. 일부 실시예들에서, 동일한 DC 스퍼터링 모듈이 자유 층(들)(118E) 각각을 성막하는 데 사용된다. 예를 들어, 프로세싱 툴(300)의 DC 스퍼터링 모듈(314)이 층들 각각을 성막하는 데 사용될 수 있다. DC 스퍼터링 모듈(314)은, 원하는 층들 각각에 대한 재료들을 스퍼터링하는 것이 가능한 다중-타깃 모듈일 수도 있다. 강자성 재료들의 DC 스퍼터링은 RF 스퍼터링과 같은 다른 스퍼터링 기법들보다 더 낮은 비용과 더 높은 성막 레이트로 수행될 수 있다.
자유 층(들)(118E)의 자화가 자유롭게 스위칭될 수 있고, 따라서 결과적인 MTJ 요소들(134)(도 2 참조)의 저항들이 이에 따라 프로그래밍가능하다. 구체적으로는, MTJ 요소들(134)의 저항들은 고저항(RAP)과 저저항(RP) 사이에서 변경될 수 있다. 자유 층(들)(118E)의 자화가 기준 층(들)(118C)의 자화와 평행할 때, MTJ 요소는 저저항(RP)을 갖는다. 자유 층(들)(118E)의 자화가 기준 층(들)(118C)의 자화와 역평행할 때, MTJ 요소는 고저항(RAP)을 갖는다. 이와 같이, 결과적인 MTJ 요소들(134)은 또한 프로그래밍가능 저항 요소들이라고도 지칭될 수 있다. MTJ 요소들(134)은 수직 MTJ 요소들이고, 예를 들어, 자화 방향은 반도체 기판(60)의 주 표면에 수직이다.
도 8에서, 캡 층(118F)이 자유 층(들)(118E) 상에 형성된다. 캡 층(118F)은 마그네슘 산화물(MgO), 알루미늄 질화물(AlN), 알루미늄 산화물(AlO), 이들의 조합물들, 이들의 다층들, 또는 이와 유사한 것과 같은 유전체 재료로 형성된다. 캡 층(118F)은 컨포멀하게 형성되고, CVD, PVD, ALD, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
캡 층(118F)을 형성하기 위한 예로서, 방법(200)의 단계 212에서, 층이 다수의 DC 스퍼터링 및 산화 단계들에 의해 형성된다. 구체적으로는, 방법(200)의 단계 214에서, DC 스퍼터링 모듈이 순수 마그네슘 서브층을 성막하는 데 사용된다. 다음으로, 방법(200)의 단계 216에서, 성막된 마그네슘 서브층이 DC 스퍼터링 모듈에서 산화되어 마그네슘 산화물 층을 형성한다. 마그네슘 산화물 층이 원하는 두께에 도달할 때까지 단계들 214 및 216이 다수의 사이클들(예를 들어, 4개의 사이클들) 동안 반복되어, 따라서 캡 층(118F)을 형성한다. 단계들 각각은 동일한 DC 스퍼터링 모듈에서 수행되고, 인시츄로, 예를 들어, 각각의 스퍼터링과 산화 단계 사이에서 스퍼터링 모듈에서의 진공을 깨는 일 없이 수행된다. 예를 들어, 프로세싱 툴(300)의 DC 스퍼터링 모듈(316)이 마그네슘 산화물 층을 성막하는 데 사용될 수 있다. DC 스퍼터링 모듈(316)은, 다른 타깃들의 오염 없이 마그네슘 산화물을 스퍼터링할 수 있는 1-타깃 모듈일 수도 있다. 도 9a 내지 도 9e는 일부 실시예들에 따른, 캡 층(118F)의 제조에 있어서의 중간 스테이지들의 단면도들이다.
도 9a에서, DC 스퍼터링 모듈은 제1 마그네슘 서브층(118F1)을 성막하는 데 사용된다. 제1 마그네슘 서브층(118F1)은 약 0.2nm 내지 약 0.4nm의 범위의 두께로 성막될 수 있다. 그 후에, 제1 마그네슘 서브층(118F1)은 산화되어 마그네슘 산화물 서브층을 형성한다. 일부 실시예들에서, 산화는 약 10초 내지 약 40초의 범위에 있는 지속기간 동안, 약 8sccm 내지 약 40sccm의 범위에 있는 유량로 DC 스퍼터링 모듈 내로 (예를 들어, 제1 마그네슘 서브층(118F1) 위에) 산소 가스를 유동시킴으로써 달성된다. 큰 유량로 그리고 긴 지속기간 동안 산화시키면, 특히 제1 마그네슘 서브층(118F1)이 두꺼울 때, 제1 마그네슘 서브층(118F1)이 충분히 산화된다는 것을 보장하는 것을 돕는다.
도 9b에서, DC 스퍼터링 모듈은 제2 마그네슘 서브층(118F2)을 성막하는 데 사용된다. 제2 마그네슘 서브층(118F2)은 약 0.08nm 내지 약 0.24nm의 범위의 두께로 성막될 수 있다. 그 후에, 제2 마그네슘 서브층(118F2)은 산화되어 마그네슘 산화물 서브층을 형성한다. 일부 실시예들에서, 산화는 약 10초 내지 약 40초의 범위에 있는 지속기간 동안, 약 1sccm 내지 약 20sccm의 범위에 있는 유량로 DC 스퍼터링 모듈 내로 (예를 들어, 제2 마그네슘 서브층(118F2) 위에) 산소 가스를 유동시킴으로써 달성된다. 특히, 제2 마그네슘 서브층(118F2)은 제1 마그네슘 서브층(118F1)보다 더 얇은 두께로 성막되고, 제1 마그네슘 서브층(118F1)보다 더 적은 산소 유량로 산화된다. 제2 마그네슘 서브층(118F2)이 얇기 때문에, 그것은 제1 마그네슘 서브층(118F1)보다 더 쉽게 산화될 수 있다.
도 9c에서, DC 스퍼터링 모듈은 제3 마그네슘 서브층(118F3)을 성막하는 데 사용된다. 제3 마그네슘 서브층(118F3)은 약 0.08nm 내지 약 0.24nm의 범위의 두께로 성막될 수 있다. 그 후에, 제3 마그네슘 서브층(118F3)은 산화되어 마그네슘 산화물 서브층을 형성한다. 일부 실시예들에서, 산화는 약 10초 내지 약 40초의 범위에 있는 지속기간 동안, 약 1sccm 내지 약 20sccm의 범위에 있는 유량로 DC 스퍼터링 모듈 내로 (예를 들어, 제3 마그네슘 서브층(118F3) 위에) 산소 가스를 유동시킴으로써 달성된다. 특히, 제3 마그네슘 서브층(118F3)은 제1 마그네슘 서브층(118F1)보다 더 얇은 두께로 성막되고, 제1 마그네슘 서브층(118F1)보다 더 적은 산소 유량로 산화된다. 일부 실시예들에서, 제3 마그네슘 서브층(118F3)은 제2 마그네슘 서브층(118F2)과 동일한 두께로 성막되고 그와 동일한 방식으로 산화된다. 제3 마그네슘 서브층(118F3)이 얇기 때문에, 그것은 제1 마그네슘 서브층(118F1)보다 더 쉽게 산화될 수 있다.
도 9d에서, DC 스퍼터링 모듈은 제4 마그네슘 서브층(118F4)을 성막하는 데 사용된다. 제4 마그네슘 서브층(118F4)은 약 0.08nm 내지 약 0.24nm의 범위의 두께로 성막될 수 있다. 그 후에, 제4 마그네슘 서브층(118F4)은 산화되어 마그네슘 산화물 서브층을 형성한다. 일부 실시예들에서, 산화는 약 10초 내지 약 40초의 범위에 있는 지속기간 동안, 약 100sccm 내지 약 1000sccm의 범위에 있는 유량로 DC 스퍼터링 모듈 내로 (예를 들어, 제4 마그네슘 서브층(118F4) 위에) 산소 가스를 유동시킴으로써 달성된다. 제4 마그네슘 서브층(118F4)은 제2 마그네슘 서브층(118F2) 및 제3 마그네슘 서브층(118F3)과 동일한 두께로 성막된다. 제4 마그네슘 서브층(118F4)은 제1 마그네슘 서브층(118F1), 제2 마그네슘 서브층(118F2), 및 제3 마그네슘 서브층(118F3) 각각보다 더 큰 산소 유량로 산화된다. 제4 마그네슘 서브층(118F4)은 또한 제1 마그네슘 서브층(118F1), 제2 마그네슘 서브층(118F2), 및 제3 마그네슘 서브층(118F3) 각각보다 더 긴 지속기간 동안 산화될 수 있다. 큰 유량로 그리고 긴 지속기간 동안 산화시키면 제1 마그네슘 서브층(118F1), 제2 마그네슘 서브층(118F2), 제3 마그네슘 서브층(118F3), 및 제4 마그네슘 서브층(118F4)이 충분히 산화된다는 것을 보장하는 것을 돕는다.
도 9e에서, DC 스퍼터링 모듈은 제5 마그네슘 서브층(118F5)을 성막하는 데 사용된다. 제5 마그네슘 서브층(118F5)은 약 0.08nm 내지 약 0.24nm의 범위의 두께로 성막될 수 있다. 제5 마그네슘 서브층(118F5)을 형성하면 후속 프로세싱에서 아래에 있는 층들을 보호할 수도 있다. 제5 마그네슘 서브층(118F5)은 별개로 산화되지 않지만, 제4 마그네슘 서브층(118F4)으로부터의 확산에 의해 산화될 수 있다.
캡 층(118F)의 서브층들이 개별적으로 성막 및 산화되지만, 캡 층(118F)은 형성이 완료된 후의 단일의 균일한 유전체 재료 조성물이다. 다시 도 8을 참조하면, 마그네슘의 반복된 성막 및 산화에 의해 캡 층(118F)을 형성하면 캡 층(118F)의 조성물이 미세하게 제어되게 하고, 캡 층(118F)이 반응성 스퍼터링과 같은 다른 성막 기법들보다 더 많은 산소로 형성되게 한다. 구체적으로는, 캡 층(118F)은 원자 퍼센트로 큰 농도의 산소를 갖는 마그네슘 산화물로 형성될 수 있고, 완전히 산화된 마그네슘일 수 있거나, 또는 적어도 터널 배리어 층(118D)보다 더 산화될 수 있다. 다시 말해, 터널 배리어 층(118D)은 마그네슘과 산소의 제1 조성물로 형성되고, 캡 층(118F)은 마그네슘과 산소의 제2 조성물로 형성되는데, 이때 제2 조성물은 제1 조성물보다 더 큰 원자 농도의 산소 및 더 적은 원자 농도의 마그네슘을 갖는다. 일 실시예에서, 캡 층(118F)은 약 0.4nm 내지 약 1.0nm의 범위의 두께 T2로 성막된다. 캡 층(118F)의 두께 T2는 터널 배리어 층(118D)의 두께 T1 미만이다. 일 실시예에서, 캡 층(118F)은, 약 1보다 더 큰, 예컨대 약 1.0 내지 약 1.2의 범위에 있는 산소 대 마그네슘의 화학양론 비율을 갖는다. 다시 말해, 캡 층(118F)의 마그네슘 산화물은 반복된 성막 및 산화가 캡 층(118F)을 성막하는 데 사용될 때 마그네슘보다 더 큰 원자 농도의 산소를 갖는다. 일부 실시예들에서, 캡 층(118F)은 터널 배리어 층(118D)보다 더 큰 원자 농도의 산소 및 더 적은 원자 농도의 마그네슘을 갖는다. 달리 말하면, 캡 층(118F)은 산소 대 마그네슘의 제1 화학양론 비율을 가지며, 터널 배리어 층(118D)은 산소 대 마그네슘의 제2 화학양론 비율을 갖는데, 이때 제1 화학양론 비율은 제2 화학양론 비율보다 더 크다. 추가로, 캡 층(118F)은 전체적으로 균일한 산소 농도를 가질 수 있거나, 또는 적어도 터널 배리어 층(118D)보다 더 균일한 산소 농도를 가질 수 있다. 완전히 산화된 마그네슘의 캡 층(118F)을 형성하면, 캡 층(118F)이, MTJ 스택(118)을 패터닝하기 위한 후속 프로세스에서 에칭하는 것에 의한 자유 층(들)(118E)에 대한 손상을 감소시키기 위한 보호 층으로서 작용하게 한다. 추가로, 완전히 산화된 마그네슘의 캡 층(118F)을 형성하면 결과적인 MTJ 요소들(134)(도 2 참조)의 수직 자기 이방성(PMA)이 증가되게 한다. 결과적인 MTJ 요소들(134)의 PMA를 증가시키면 결과적인 MTJ 요소들(134)의 고저항(RAP) 상태와 저저항(RP) 상태 사이의 상대적인 저항 변화를 증가시키는 것을 돕는데, 이는 MRAM 셀들(58)(도 1 참조)의 기입 에러 레이트(WER) 및 판독 에러 레이트(RER)를 개선시킬 수 있다.
도 10에서, 오버코트 층(들)(118G)이 캡 층(118F) 상에 형성된다. 오버코트 층(들)(118G)은 코발트(Co), 철(Fe), 철-붕소(FeB), 코발트-철-붕소(CoFeB), 이들의 조합물들, 이들의 다층들, 또는 이와 유사한 것과 같은 강자성 재료들로 형성된다. 오버코트 층(들)(118G)은 컨포멀하게 형성되고, CVD, PVD, ALD, 전기 화학 도금, 무전해 도금, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
상부 전극 층(120)이 오버코트 층(들)(118G) 상에 형성된다. 상부 전극 층(120)은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W), 백금(Pt), 니켈(Ni), 크로뮴(Cr), 루테늄(Ru), 이들의 질화물들, 이들의 조합물들, 이들의 다층들, 또는 이와 유사한 것으로 형성된다. 상부 전극 층(120)은 컨포멀하게 형성되고, CVD, PVD, ALD, 전기 화학 도금, 무전해 도금, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
오버코트 층(들)(118G) 및 상부 전극 층(120)을 형성하기 위한 예로서, 방법(200)의 단계 218에서, 층들이 DC 스퍼터링에 의해 성막될 수 있다. 구체적으로는, DC 스퍼터링 모듈이 코발트-철-붕소 층, 코발트-철-붕소 층 상의 탄탈륨 층, 및 탄탈륨 층 상의 루테늄 층을 성막하는 데 사용되어, 따라서 오버코트 층(들)(118G)을 형성한다. 코발트-철-붕소 층은 약 0.2nm 내지 약 0.4nm의 범위의 두께를 가질 수 있고, 탄탈륨 층은 약 1.5nm 내지 약 4nm의 범위의 두께를 가질 수 있으며, 루테늄 층은 약 3nm 내지 약 6nm의 범위의 두께를 가질 수 있다. 캡 층(118F)과 탄탈륨 층 사이에 코발트-철-붕소 층을 형성하면 결과적인 MTJ 요소들(134)(도 2 참조)이 수직 자기 이방성(PMA)을 나타내게 하여, 그에 의해 전도 전자들의 분극을 향상시키고 터널 자기 저항(tunnel magnetoresistance)(TMR) 효과들을 개선시킨다.
그 후에, DC 스퍼터링 모듈이 티타늄 질화물 층을 성막하는 데 사용되어, 따라서 상부 전극 층(120)을 형성한다. 티타늄 질화물 층(예를 들어, 상부 전극 층(120))은 약 60nm 내지 약 100nm의 범위의 두께를 가질 수 있다. 일부 실시예들에서, 동일한 DC 스퍼터링 모듈이 오버코트 층(들)(118G) 및 상부 전극 층(120) 각각을 성막하는 데 사용된다. 예를 들어, 프로세싱 툴(300)의 DC 스퍼터링 모듈(318)이 층들 각각을 성막하는 데 사용될 수 있다. DC 스퍼터링 모듈(318)은, 원하는 층들 각각에 대한 재료들을 스퍼터링하는 것이 가능한 다중-타깃 모듈일 수도 있다. 전도성 및 강자성 재료들의 DC 스퍼터링은 RF 스퍼터링과 같은 다른 스퍼터링 기법들보다 더 낮은 비용과 더 높은 성막 레이트로 수행될 수 있다.
MTJ 스택(118)의 재료들 및 구조체는, 본 개시내용의 범주 내에 또한 있는 많은 변형들을 가질 수도 있다는 것이 인식되어야 한다. 예를 들어, 층들(118A, 118B, 118C, 118D, 118E, 118F, 118G)은 상술된 것과는 역으로 된 순서로 형성될 수도 있다. 이에 따라, 오버코트 층(들)(118G)은 MTJ 스택(118)의 하부에 있을 수도 있고, 접지 방지 층(118A)이 MTJ 스택(118)의 상부에 있을 수도 있다.
도 11에서, 하나 이상의 마스크들이 상부 전극 층(120) 위에 형성된다. 마스크들은 다양한 층들을 동시에 패터닝하고 MRAM 셀들을 형성하는 데 사용될 것이다. 일부 실시예들에서, 하나 이상의 마스크들은 하나 이상의 하드 마스크들, 삼층 마스크(trilayer mask), 이들의 조합, 또는 이와 유사한 것을 포함할 수도 있다. 예를 들어, 하드 마스크 층(122)이 상부 전극 층(120) 위에 형성될 수 있고 감광성 마스크(124)가 하드 마스크 층(122) 위에 형성될 수 있다. 일부 실시예들에서, 하드 마스크 층(122)은 티타늄 산화물, 실리콘 산화물, 이들의 조합물, 또는 이와 유사한 것과 같은 산화물로 형성된다. 감광성 마스크(124)는 단층 포토레지스트, 이중층 포토레지스트, 삼층 포토레지스트, 또는 이와 유사한 것과 같은 포토레지스트일 수도 있다. 감광성 마스크(124)는 메모리 영역(50M)에 형성되는데, 이때 감광성 마스크(124)의 패턴은 이에 후속하여 형성되는 MRAM 셀들의 패턴에 대응한다.
도 12에서, 감광성 마스크(124)는 하드 마스크 층(122)을 에칭하고 패터닝하기 위한 에칭 마스크로서 사용되어, 따라서 패터닝된 하드 마스크를 형성한다. 그 후에, 패터닝된 하드 마스크는 상부 전극 층(120), MTJ 스택(118), 및 하부 전극 층(116)을 에칭하고 패터닝하기 위한 에칭 마스크로서 사용된다. 패터닝은 하나 이상의 에칭 프로세스들을 포함할 수도 있고, IMD 층(108)에 리세스들(130)을 형성할 수 있다. 에칭 방법은 이온 빔 에칭(ion beam etching)(IBE)과 같은 플라즈마 에칭 방법을 포함할 수도 있다. IBE는 높은 레벨의 정밀도(예를 들어, 높은 이방성)를 제공하는데, 이는 결과적인 MRAM 셀들의 프로파일을 제어하는 것을 도울 수 있다. 에칭은 글로우 방전 플라즈마(glow discharge plasma)(GDP), 용량성 커플링 플라즈마(capacitive coupled plasma)(CCP), 유도 커플링 플라즈마(inductively coupled plasma)(ICP), 또는 이와 유사한 것을 사용하여 구현될 수도 있다. 감광성 마스크(124) 및 하드 마스크 층(122)은 에칭 프로세스에서 소모될 수도 있거나, 또는 에칭 프로세스 후에 제거될 수도 있다.
에칭 프로세스는, MRAM 셀들(58)을 함께 형성하는 하부 전극들(132), MTJ 요소들(134), 및 상부 전극들(136)을 형성한다. 각각의 MRAM 셀(58)은 하부 전극(132), MTJ 요소(134), 및 상부 전극(136)을 포함하는데, 이때 MTJ 요소(134)는 하부 전극(132)과 상부 전극(136) 사이에 배치된다. 하부 전극들(132)은 하부 전극 층(116)의 나머지 부분들을 포함한다. MTJ 요소들(134)은 MTJ 스택(118)의 나머지 부분들을 포함한다. 상부 전극들(136)은 상부 전극 층(120)의 나머지 부분들을 포함한다. 일부 실시예들에서, 에칭 프로세스는 IMD 층(108) 및 전도성 비아들(110)을 부분적으로 에칭한다. 그러한 실시예들에서, IMD 층(108)의 나머지 부분들은 경사진 측벽들을 가지며, 예시된 단면에서 사다리꼴 형상들을 갖는다. 에칭 프로세스 후에, 로직 영역(50L)에서의 IMD 층(108)의 나머지 부분들은 약 3nm 내지 약 30nm의 범위의 두께를 가질 수 있다. 하부 전극들(132), MTJ 요소들(134), 및 상부 전극들(136)은 또한 경사진 측벽들을 가질 수 있고, 예시된 단면에서 사다리꼴 형상들을 가질 수 있다.
도 13에서, 스페이서들(140)이 MRAM 셀들(58)의 측벽들 상에 형성된다. 스페이서들(140)은 MRAM 셀들(58)의 컴포넌트들을 둘러싸고 보호한다. 구체적으로는, 스페이서들(140)은 하부 전극들(132) 및 MTJ 요소들(134) 주위에 배치되고, 상부 전극들(136) 주위에 적어도 부분적으로 배치될 수 있다. 스페이서들(140)은 산화물(예를 들어, 실리콘 산화물, 알루미늄 산화물 등), 질화물(예를 들어, 실리콘 질화물, 알루미늄 질화물 등), 탄화물(예를 들어, 실리콘 탄화물), 이들의 조합물들(예를 들어, 실리콘 산질화물, 실리콘 탄질화물 등), 이들의 다층들, 또는 이와 유사한 것으로 형성될 수도 있다.
스페이서들(140)이 다층을 포함하는 일 실시예에서, 스페이서들(140)은 패시베이션 층(142), 패시베이션 층(144), 및 산화물 층(146)을 포함한다. 스페이서들(140)을 형성하기 위한 예로서, 패시베이션 층(142)은 MRAM 셀들(58) 위에 그리고 리세스(130)에 컨포멀하게 형성될 수 있다. 일부 실시예들에서, 패시베이션 층(142)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 이들의 조합물, 또는 이와 유사한 것을 포함할 수도 있고, CVD, 플라즈마 강화 화학 기상 증착(plasma-enhanced chemical vapor deposition)(PECVD), ALD, 플라즈마 강화 원자 층 성막(plasma-enhanced atomic layer deposition)(PEALD), PVD, 이들의 조합, 또는 이와 유사한 것을 사용하여 형성될 수도 있다. 일부 실시예들에서, 패시베이션 층(142)은 후속 프로세싱 동안 MRAM 셀들(58)로의 수분(예를 들어, H2O) 확산을 감소시키거나 또는 방지할 수도 있다. 그 후에, 패시베이션 층(142)이 상부 전극들(136)의 부분들을 노출하도록 패터닝된다. 일부 실시예들에서, 패터닝은 이방성 에칭 프로세스와 같은 건식 에칭 프로세스이다. 패터닝은 패시베이션 층(142)의 수평 부분들을 제거한다. 이에 후속하여, 다른 패시베이션 층(144)이 패시베이션 층(142) 위에 형성된다. 일부 실시예들에서, 패시베이션 층(144)은 패시베이션 층(142)에 대한 후보 재료들 및 방법들 중 하나로 형성되지만, 패시베이션 층(142)과는 상이한 재료로 형성된다. 예를 들어, 패시베이션 층(142)은 산화물, 예를 들어, 실리콘 산화물로 형성될 수 있고, 패시베이션 층(144)은 질화물, 예를 들어, 실리콘 질화물로 형성될 수 있다. 그 후에, 산화물 층(146)이 패시베이션 층(144) 위에 형성된다. 일부 실시예들에서, 산화물 층(146)은 실리콘 산화물, 또는 이와 유사한 것을 포함할 수도 있고, CVD, PECVD, ALD, PEALD, 이들의 조합, 또는 이와 유사한 것을 사용하여 형성될 수도 있다. 이에 후속하여, 패시베이션 층(144) 및 산화물 층(146)을 에칭하기 위해 그리고 상부 전극들(136)의 부분들을 노출시키기 위해 하나 이상의 건식 에칭 프로세스들이 수행된다. 일부 실시예들에서, 하나 이상의 건식 에칭 프로세스들은 이방성 에칭 프로세스들이고 산화물 층(146)의 수평 부분들을 제거한다. 패시베이션 층(142), 패시베이션 층(144), 및 산화물 층(146)의 나머지 부분들이 스페이서들(140)을 형성한다. 스페이서들(140)이 패터닝된 후에 로직 영역(50L)에서의 IMD 막(108)이 노출된다.
도 14에서, IMD 층(150)이 스페이서들(140), MRAM 셀들(58), 및 IMD 층(108) 위에 형성된다. IMD 층(150)은 스페이서들(140) 상에 그리고 그 주위에 배치되고, 상부 전극들(136) 상에 그리고 그 주위에 배치된다. 일부 실시예들에서, IMD 층(150)은 IMD 층(108)과 유사한 재료들 및 방법들을 사용하여 형성된다. 그 후에, 반사 방지 층(152)이 IMD 층(150) 상에 형성된다. 반사 방지 층(152)은 무질소 반사 방지 층(nitrogen-free anti-reflective layer)(NFARL)일 수도 있고, 실리콘 산탄화물과 같은 무질소 유전체 재료로 형성될 수도 있다. IMD 층(150) 및 반사 방지 층(152)은 로직 영역(50L)의 후속 프로세싱 동안 메모리 영역(50M)을 보호하는 데 사용될 것이다.
도 15에서, 반사 방지 층(152), IMD 층(150), 및 IMD 층(108)이 로직 영역(50L)에서 에치 정지 층(106)을 노출시키도록 패터닝된다. 일부 실시예들에서, 패터닝 프로세스는 적합한 포토리소그래피 및 에칭 프로세스들을 포함할 수도 있다. 메모리 영역(50M)에서의 반사 방지 층(152) 및 IMD 층(150)의 부분들이 패터닝 프로세스 후에 남아 있다.
도 16에서, IMD 층(160)이 반사 방지 층(152), IMD 층(150), 및 IMD 층(108)의 나머지 부분들 및 에치 정지 층(106) 위에 형성된다. IMD 층(160)은 IMD 층들(108, 150)에 인접해 있다. 일부 실시예들에서, IMD 층(160)은 IMD 층(108)과 유사한 재료들 및 방법들을 사용하여 형성된다. 그 후에, 반사 방지 층(162)이 IMD 층(160) 상에 형성된다. 일부 실시예들에서, 반사 방지 층(162)은 반사 방지 층(152)과 유사한 재료들 및 방법들을 사용하여 형성된다.
도 17에서, 전도성 피처들(164)이 IMD 층(160) 및 에치 정지 층(106)에 형성된다. 전도성 피처들(164)은 전도성 라인들(164L) 및 전도성 비아들(164V)을 포함할 수도 있고, 로직 영역(50L)에 형성된다. 메모리 영역(50M)에는 전도성 피처들(164)이 없을 수도 있다. 전도성 피처들(164)은 다마신 프로세스와 같은 적합한 방법들에 의해 형성될 수도 있다. 예시적인 다마신 프로세스들은 단일 다마신 프로세스들, 이중 다마신 프로세스들, 및 이와 유사한 것을 포함한다. 일부 실시예들에서, 전도성 피처들(164)을 위한 개구들이 비아 우선 프로세스에 의해 형성된다. 다른 실시예들에서, 전도성 피처들(164)을 위한 개구들이 트렌치 우선 프로세스에 의해 형성된다. 개구들은 적합한 포토리소그래피 및 에칭 기법들을 사용하여 형성될 수도 있다. 이에 후속하여, 개구들은 구리, 알루미늄, 이들의 조합물들, 또는 이와 유사한 것과 같은 적합한 전도성 재료들로 충전된다. 다음으로, CMP 프로세스와 같은 평탄화 프로세스가 메모리 영역(50M) 위의 초과된 재료들을 제거하고 상부 전극들(136)을 노출시키기 위해 수행된다. 일부 실시예들에서, 상부 전극들(136)의 상부 표면들은 평탄화 후 전도성 피처들(164)의 상부 표면들과 평평해진다. 일부 실시예들에서, 평탄화 프로세스는 반사 방지 층(162)을 완전히 제거한다(도 16 참조). 각각의 전도성 비아(164V) 및 대응하는 전도성 라인(164L)이 별개의 요소로서 예시되어 있지만, 이들이 이중 다마신 프로세스에 의해 형성되는 실시예들에서와 같이, 이들이 연속적인 전도성 피처일 수도 있다는 것이 인식되어야 한다.
도 18에서, 인터커넥트 구조체의 다른 금속화 층(예를 들어, M6, 도 2 참조)이 형성된다. 금속화 층은 에치 정지 층(170), IMD 층(172), 및 전도성 피처들(174)을 포함한다. 전도성 피처들(174)은 전도성 비아들(174V)(금속 비아들(V6)에 대응할 수 있음, 도 2 참조) 및 전도성 라인들(174L)(금속 라인들(L6)에 대응할 수 있음, 도 2 참조)을 포함한다. 전도성 피처들(174)은 로직 영역(50L)과 메모리 영역(50M) 양측 모두에 형성된다. 일부 실시예들에서, 에치 정지 층(170)은 에치 정지 층(106)과 유사한 재료들 및 방법들을 사용하여 형성된다. 일부 실시예들에서, IMD 층(172)은 IMD 층(160)과 유사한 재료들 및 방법들을 사용하여 형성된다. 일부 실시예들에서, 전도성 피처들(174)은 전도성 피처들(164)과 유사한 재료들 및 방법들을 사용하여 형성된다. 전도성 피처들(174)은 메모리 영역(50M)에 형성되는 메모리 디바이스들(예를 들어, MRAM들) 및 로직 영역(50L)에 형성되는 로직 디바이스들(예를 들어, 로직 회로들)에 전기적으로 커플링된다. 구체적으로는, 전도성 피처들(174)은 전도성 피처들(164) 및 상부 전극들(136)에 물리적으로 그리고 전기적으로 커플링된다. 일부 실시예들에서, 전도성 피처들(174)은 메모리 디바이스들을 로직 디바이스들에 전기적으로 커플링한다. 예를 들어, 전도성 피처들(174)은 전도성 피처들(164)의 일부를, 예컨대 예시된 금속화 층에서의 또는 다른 금속화 층에서의, 상부 전극들(136)의 일부에 전기적으로 커플링하는 데 사용될 수 있다. 각각의 전도성 비아(174V) 및 대응하는 전도성 라인(174L)이 별개의 요소로서 예시되어 있지만, 이들이 이중 다마신 프로세스에 의해 형성되는 실시예들에서와 같이, 이들이 연속적인 전도성 피처일 수도 있다는 것이 인식되어야 한다.
도 21은 일부 다른 실시예들에 따른, 반도체 디바이스(50)를 제조하기 위한 예시적인 방법(400)의 흐름도이다. 방법(400)은 방법(200)의 단계들 202, 204, 206, 208, 210, 218(도 19 참조)과 각각 유사한 단계들 402, 404, 406, 408, 410, 418을 포함한다. 이 실시예에서, 캡 층(118F)(도 9a 내지 도 9e 참조)은 또한 다수의 성막 및 산화 단계들에 의해 단계 412에서 성막되지만, 성막은 DC 스퍼터링에 의한 것 대신에 ALD에 의한 것이다. 구체적으로는, 단계 414에서, ALD 모듈이 순수 마그네슘 서브층을 성막하는 데 사용된다. 다음으로, 단계 416에서, 성막된 마그네슘 서브층이 ALD 모듈에서 산화되어 마그네슘 산화물 층을 형성한다. 마그네슘 산화물 층이 원하는 두께가 될 때까지 단계들 414 및 416이 반복되어, 따라서 캡 층(118F)을 형성할 수 있다. 단계 414에서 ALD에 의해 마그네슘 서브층들을 성막시키면 캡 층(118F)(도 8 참조)의 최종 두께 T2에 비해 더 미세한 정도의 제어를 제공할 수도 있다.
실시예들은 이점들을 달성할 수도 있다. 반복된 성막 및 산화에 의해 캡 층(118F)을 형성하면, 캡 층(118F)이, 높은 농도의 산소를 갖는 마그네슘 산화물로 형성되게 한다. 일부 실시예들에서, 캡 층(118F)은 완전히 산화된 마그네슘일 수 있다. 완전히 산화된 마그네슘의 캡 층(118F)을 형성하면 결과적인 MTJ 요소들(134)의 수직 자기 이방성(PMA)이 증가되게 하여, 그에 의해 MRAM 셀들(58)의 고저항(RAP) 상태와 저저항(RP) 상태 사이의 상대적인 저항 변화를 증가시킨다. 따라서, MRAM 셀들(58)의 기입 에러 레이트(WER) 및 판독 에러 레이트(RER)가 개선될 수 있다.
일 실시예에서, 디바이스는: 능동 디바이스들을 포함하는 기판; 제1 금속간 유전체(IMD) 층; 제1 IMD 층을 통해 연장되는 제1 전도성 피처 - 제1 전도성 피처는 능동 디바이스들에 전기적으로 커플링됨 -; 제1 전도성 피처 위의 하부 전극; 자기 터널 접합 요소 - 자기 터널 접합 요소는: 하부 전극 위의 기준 층; 기준 층 위의 터널 배리어 층 - 터널 배리어 층은 산화된 마그네슘을 포함함 -; 터널 배리어 층 위의 자유 층; 및 자유 층 위의 캡 층 - 캡 층은 산화된 마그네슘을 포함하고, 캡 층의 산화된 마그네슘은 터널 배리어 층의 산화된 마그네슘보다 더 산화됨 - 을 포함함 -; 캡 층 위의 상부 전극; 상부 전극 위의 제2 IMD 층; 및 제2 IMD 층을 통해 연장되는 제2 전도성 피처를 포함하고, 제2 전도성 피처는 상부 전극과 접촉한다.
일부 실시예들에서, 디바이스는: 하부 전극 및 자기 터널 접합 요소 주위의 스페이서; 및 스페이서 및 상부 전극 주위의 제3 IMD 층; 제1 IMD 층 및 제3 IMD 층에 인접한 제4 IMD 층; 및 제4 IMD 층을 통해 연장되는 제3 전도성 피처를 더 포함하고, 제3 전도성 피처는 능동 디바이스들에 전기적으로 커플링된다. 디바이스의 일부 실시예들에서, 터널 배리어 층은 동일한 원자 농도들의 마그네슘과 산소를 갖는다. 디바이스의 일부 실시예들에서, 터널 배리어 층에서의 산소 대 마그네슘의 비율은 0.95 내지 1.05의 범위에 있고, 터널 배리어 층은 0.6nm 내지 1.2nm의 범위의 두께를 갖는다. 디바이스의 일부 실시예들에서, 캡 층은 마그네슘보다 더 큰 원자 농도의 산소를 갖는다. 디바이스의 일부 실시예들에서, 캡 층에서의 산소 대 마그네슘의 비율은 1.0 내지 1.2의 범위에 있고, 캡 층은 0.4nm 내지 1.0nm의 범위의 두께를 갖는다.
일 실시예에서, 디바이스는: 자기 저항 랜덤 액세스 메모리 셀을 포함하고, 자기 저항 랜덤 액세스 메모리 셀은: 하부 전극; 하부 전극 위의 기준 층; 기준 층 위의 터널 배리어 층 - 터널 배리어 층은, 마그네슘과 산소의 제1 조성물을 포함함 -; 터널 배리어 층 위의 자유 층 - 자유 층은, 기준 층보다 더 적은 보자력을 가짐 -; 자유 층 위의 캡 층 - 캡 층은, 마그네슘과 산소의 제2 조성물을 포함하고, 마그네슘과 산소의 제2 조성물은, 마그네슘과 산소의 제1 조성물보다 더 큰 원자 농도의 산소 및 더 적은 원자 농도의 마그네슘을 가짐 -; 및 캡 층 위의 상부 전극을 포함한다.
일부 실시예들에서, 디바이스는: 행 디코더; 행 디코더를 하부 전극에 전기적으로 커플링하는 워드 라인; 열 디코더; 및 열 디코더를 상부 전극에 전기적으로 커플링하는 비트 라인을 더 포함한다. 디바이스의 일부 실시예들에서, 마그네슘과 산소의 제1 조성물은, 동일한 원자 농도들의 마그네슘과 산소를 가지며, 여기서 마그네슘과 산소의 제2 조성물은, 마그네슘보다 더 큰 원자 농도의 산소를 갖는다. 디바이스의 일부 실시예들에서, 터널 배리어 층에서의 산소 대 마그네슘의 비율은 0.95 내지 1.05의 범위에 있고, 0.6nm 내지 1.2nm의 범위의 두께를 갖는다. 디바이스의 일부 실시예들에서, 캡 층에서의 산소 대 마그네슘의 비율은 1.0 내지 1.2의 범위에 있고, 0.4nm 내지 1.0nm의 범위의 두께를 갖는다. 디바이스의 일부 실시예들에서, 캡 층은, 터널 배리어 층보다 더 균일한 산소 농도를 갖는다.
일 실시예에서, 방법은: 기판 위에 하부 전극 층을 형성하는 단계; 하부 전극 층 위에 접지 층을 형성하는 단계; 접지 층 위에 시드 층을 형성하는 단계; 시드 층 위에 기준 층들을 형성하는 단계; 무선 주파수(RF) 스퍼터링으로 마그네슘 산화물을 스퍼터링함으로써 기준 층들 위에 터널 배리어 층을 형성하는 단계; 터널 배리어 층 위에 자유 층들을 형성하는 단계; 마그네슘을 반복적으로 성막 및 산화시킴으로써 자유 층들 위에 캡 층을 형성하는 단계; 캡 층 위에 상부 전극 층을 형성하는 단계; 및 자기 저항 랜덤 액세스 메모리 셀을 형성하기 위해 상부 전극 층, 캡 층, 자유 층들, 터널 배리어 층, 기준 층들, 시드 층, 접지 층, 및 하부 전극 층을 패터닝하는 단계를 포함한다.
방법의 일부 실시예들에서: 하부 전극 층, 접지 층, 및 시드 층은 제1 다중-타깃 DC 스퍼터링 모듈에서 형성되고; 기준 층들은 제2 다중-타깃 DC 스퍼터링 모듈에서 형성되고; 터널 배리어 층은 2-타깃 RF 스퍼터링 모듈에서 형성되고; 자유 층들은 제3 다중-타깃 DC 스퍼터링 모듈에서 형성되고; 캡 층은 1-타깃 DC 스퍼터링 모듈에서 형성되고; 상부 전극 층은 제4 다중-타깃 DC 스퍼터링 모듈에서 형성된다. 일부 실시예들에서, 방법은: 터널 배리어 층을 형성하는 단계 전에, 2-타깃 RF 스퍼터링 모듈에서 금속성 페이스팅 프로세스를 수행하는 단계를 더 포함한다. 방법의 일부 실시예들에서, 캡 층을 형성하는 단계는: 자유 층들 상에 제1 마그네슘 서브층을 성막하는 단계 - 제1 마그네슘 서브층은 제1 두께를 가지며, 제1 두께는 0.2nm 내지 0.4nm의 범위에 있음 -; 제1 지속기간 동안 제1 유량로 제1 마그네슘 서브층 위에 산소 가스를 유동시키는 단계 - 제1 유량은 8sccm 내지 40sccm의 범위에 있고, 제1 지속기간은 10초 내지 40초의 범위에 있음 -; 제1 마그네슘 서브층 상에 제2 마그네슘 서브층을 성막하는 단계 - 제2 마그네슘 서브층은 제2 두께를 가지며, 제2 두께는 0.08nm 내지 0.24nm의 범위에 있음 -; 및 제2 지속기간 동안 제2 유량로 제2 마그네슘 서브층 위에 산소 가스를 유동시키는 단계 - 제2 유량은 1sccm 내지 20sccm의 범위에 있고, 제2 지속기간은 10초 내지 40초의 범위에 있음 -; 제2 마그네슘 서브층 상에 제3 마그네슘 서브층을 성막하는 단계 - 제3 마그네슘 서브층은 제3 두께를 가지며, 제3 두께는 0.08nm 내지 0.24nm의 범위에 있음 -; 제3 지속기간 동안 제3 유량로 제3 마그네슘 서브층 위에 산소 가스를 유동시키는 단계 - 제3 유량은 1sccm 내지 20sccm의 범위에 있고, 제3 지속기간은 10초 내지 40초의 범위에 있음 -; 제3 마그네슘 서브층 상에 제4 마그네슘 서브층을 성막하는 단계 - 제4 마그네슘 서브층은 제4 두께를 가지며, 제4 두께는 0.08nm 내지 0.24nm의 범위에 있음 -; 제4 지속기간 동안 제4 유량로 제4 마그네슘 서브층 위에 산소 가스를 유동시키는 단계 - 제4 유량은 100sccm 내지 약 1000sccm의 범위에 있고, 제4 지속기간은 10초 내지 40초의 범위에 있음 -; 및 제4 마그네슘 서브층 상에 제5 마그네슘 서브층을 성막하는 단계를 포함한다. 방법의 일부 실시예들에서, 제1 마그네슘 서브층, 제2 마그네슘 서브층, 제3 마그네슘 서브층, 제4 마그네슘 서브층, 및 제5 마그네슘 서브층 각각은 직류(DC) 스퍼터링에 의해 성막된다. 방법의 일부 실시예들에서, 제1 마그네슘 서브층, 제2 마그네슘 서브층, 제3 마그네슘 서브층, 제4 마그네슘 서브층, 및 제5 마그네슘 서브층 각각은 원자 층 성막(ALD)에 의해 성막된다. 방법의 일부 실시예들에서, 제1 마그네슘 서브층, 제2 마그네슘 서브층, 제3 마그네슘 서브층, 제4 마그네슘 서브층, 및 제5 마그네슘 서브층 각각은 동일한 모듈에서 각각의 성막과 유동 단계 사이에서 모듈에서의 진공을 깨는 일 없이 성막 및 산화된다. 방법의 일부 실시예들에서, 제4 유량은 제1 유량, 제2 유량, 및 제3 유량 각각보다 더 크고, 여기서 제4 지속기간은 제1 지속기간, 제2 지속기간, 및 제3 지속기간 각각보다 더 크다.
전술한 것은 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 더 잘 이해할 수도 있도록 몇몇 실시예들의 피처들을 약술한 것이다. 본 기술분야의 통상의 기술자들은 이들이 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하거나 그리고/또는 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조체들을 디자인 또는 수정하기 위한 기초로서 본 개시내용을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 본 기술분야의 통상의 기술자들은 그러한 등가의 구성들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범주로부터 벗어남이 없이 본 명세서에서 다양한 변화들, 대체들, 및 변경들을 행할 수도 있다는 것을 또한 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
능동 디바이스들을 포함하는 기판;
제1 금속간 유전체(inter-metal dielectric)(IMD) 층;
상기 제1 IMD 층을 통해 연장되는 제1 전도성 피처 ― 상기 제1 전도성 피처는 상기 능동 디바이스들에 전기적으로 커플링됨 ― ;
상기 제1 전도성 피처 위의 하부 전극;
자기 터널 접합 요소 ― 상기 자기 터널 접합 요소는:
상기 하부 전극 위의 기준 층;
상기 기준 층 위의 터널 배리어 층;
상기 터널 배리어 층 위의 자유 층; 및
상기 자유 층 위의 캡 층
을 포함하고, 상기 터널 배리어 층은 산화된 마그네슘을 포함하고, 상기 캡 층은 산화된 마그네슘을 포함하고, 상기 캡 층의 산화된 마그네슘은 상기 터널 배리어 층의 산화된 마그네슘보다 더 산화됨 ― ;
상기 캡 층 위의 상부 전극;
상기 상부 전극 위의 제2 IMD 층; 및
상기 제2 IMD 층을 통해 연장되는 제2 전도성 피처
를 포함하고,
상기 제2 전도성 피처는 상기 상부 전극과 접촉하는 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 하부 전극 및 상기 자기 터널 접합 요소 주위의 스페이서;
상기 스페이서 및 상기 상부 전극 주위의 제3 IMD 층;
상기 제1 IMD 층 및 상기 제3 IMD 층에 인접한 제4 IMD 층; 및
상기 제4 IMD 층을 통해 연장되는 제3 전도성 피처
를 더 포함하고,
상기 제3 전도성 피처는 상기 능동 디바이스들에 전기적으로 커플링되는 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 터널 배리어 층은 동일한 원자 농도의 마그네슘과 산소를 갖는 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 터널 배리어 층에서의 산소 대 마그네슘의 비율은 0.95 내지 1.05의 범위에 있고, 상기 터널 배리어 층은 0.6nm 내지 1.2nm의 범위의 두께를 갖는 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 캡 층은 마그네슘보다 더 큰 원자 농도의 산소를 갖는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 캡 층에서의 산소 대 마그네슘의 비율은 1.0 내지 1.2의 범위에 있고, 상기 캡 층은 0.4nm 내지 1.0nm의 범위의 두께를 갖는 것인, 디바이스.
실시예 7. 디바이스에 있어서,
자기 저항 랜덤 액세스 메모리 셀을 포함하고,
상기 자기 저항 랜덤 액세스 메모리 셀은:
하부 전극;
상기 하부 전극 위의 기준 층;
상기 기준 층 위의 터널 배리어 층 ― 상기 터널 배리어 층은, 마그네슘과 산소의 제1 조성물을 포함함 ― ;
상기 터널 배리어 층 위의 자유 층 ― 상기 자유 층은, 상기 기준 층보다 더 적은 보자력(coercivity)을 가짐 ― ;
상기 자유 층 위의 캡 층 ― 상기 캡 층은, 마그네슘과 산소의 제2 조성물을 포함하고, 상기 마그네슘과 산소의 제2 조성물은, 상기 마그네슘과 산소의 제1 조성물보다 더 큰 원자 농도의 산소 및 더 적은 원자 농도의 마그네슘을 가짐 ― ; 및
상기 캡 층 위의 상부 전극
을 포함하는 것인, 디바이스.
실시예 8. 실시예 7에 있어서,
행 디코더;
상기 행 디코더를 상기 하부 전극에 전기적으로 커플링하는 워드 라인;
열 디코더; 및
상기 열 디코더를 상기 상부 전극에 전기적으로 커플링하는 비트 라인
을 더 포함하는, 디바이스.
실시예 9. 실시예 7에 있어서,
상기 마그네슘과 산소의 제1 조성물은, 동일한 원자 농도들의 마그네슘과 산소를 가지며, 상기 마그네슘과 산소의 제2 조성물은, 마그네슘보다 더 큰 원자 농도의 산소를 갖는 것인, 디바이스.
실시예 10. 실시예 7에 있어서,
상기 터널 배리어 층에서의 산소 대 마그네슘의 비율은 0.95 내지 1.05의 범위에 있고, 0.6nm 내지 1.2nm의 범위의 두께를 갖는 것인, 디바이스.
실시예 11. 실시예 7에 있어서,
상기 캡 층에서의 산소 대 마그네슘의 비율은 1.0 내지 1.2의 범위에 있고, 0.4nm 내지 1.0nm의 범위의 두께를 갖는 것인, 디바이스.
실시예 12. 실시예 7에 있어서,
상기 캡 층은, 상기 터널 배리어 층보다 더 균일한 산소 농도를 갖는 것인 것인, 디바이스.
실시예 13. 방법에 있어서,
기판 위에 하부 전극 층을 형성하는 단계;
상기 하부 전극 층 위에 접지 층을 형성하는 단계;
상기 접지 층 위에 시드 층(seed layer)을 형성하는 단계;
상기 시드 층 위에 기준 층들을 형성하는 단계;
무선 주파수(radio frequency)(RF) 스퍼터링으로 마그네슘 산화물을 스퍼터링함으로써 상기 기준 층들 위에 터널 배리어 층을 형성하는 단계;
상기 터널 배리어 층 위에 자유 층들을 형성하는 단계;
마그네슘을 반복적으로 성막 및 산화시킴으로써 상기 자유 층들 위에 캡 층을 형성하는 단계;
상기 캡 층 위에 상부 전극 층을 형성하는 단계; 및
자기 저항 랜덤 액세스 메모리 셀을 형성하기 위해 상기 상부 전극 층, 상기 캡 층, 상기 자유 층들, 상기 터널 배리어 층, 상기 기준 층들, 상기 시드 층, 상기 접지 층, 및 상기 하부 전극 층을 패터닝하는 단계
를 포함하는, 방법.
실시예 14. 실시예 13에 있어서,
상기 하부 전극 층, 상기 접지 층, 및 상기 시드 층은 제1 다중-타깃 DC 스퍼터링 모듈에서 형성되고;
상기 기준 층들은 제2 다중-타깃 DC 스퍼터링 모듈에서 형성되고;
상기 터널 배리어 층은 2-타깃 RF 스퍼터링 모듈에서 형성되고;
상기 자유 층들은 제3 다중-타깃 DC 스퍼터링 모듈에서 형성되고;
상기 캡 층은 1-타깃 DC 스퍼터링 모듈에서 형성되고;
상기 상부 전극 층은 제4 다중-타깃 DC 스퍼터링 모듈에서 형성되는 것인, 방법.
실시예 15. 실시예 14에 있어서,
상기 터널 배리어 층을 형성하는 단계 전에, 상기 2-타깃 RF 스퍼터링 모듈에서 금속성 페이스팅 프로세스(metallic pasting process)를 수행하는 단계를 더 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 캡 층을 형성하는 단계는:
상기 자유 층들 상에 제1 마그네슘 서브층을 성막하는 단계 ― 상기 제1 마그네슘 서브층은 제1 두께를 가지며, 상기 제1 두께는 0.2nm 내지 0.4nm의 범위에 있음 ― ;
제1 지속기간(duration) 동안 제1 유량(flow rate)으로 상기 제1 마그네슘 서브층 위에 산소 가스를 유동시키는 단계 ― 상기 제1 유량은 8sccm 내지 40sccm의 범위에 있고, 상기 제1 지속기간은 10초 내지 40초의 범위에 있음 ― ;
상기 제1 마그네슘 서브층 상에 제2 마그네슘 서브층을 성막하는 단계 ― 상기 제2 마그네슘 서브층은 제2 두께를 가지며, 상기 제2 두께는 0.08nm 내지 0.24nm의 범위에 있음 ― ; 및
제2 지속기간 동안 제2 유량로 상기 제2 마그네슘 서브층 위에 산소 가스를 유동시키는 단계 ― 상기 제2 유량은 1sccm 내지 20sccm의 범위에 있고, 상기 제2 지속기간은 10초 내지 40초의 범위에 있음 ― ;
상기 제2 마그네슘 서브층 상에 제3 마그네슘 서브층을 성막하는 단계 ― 상기 제3 마그네슘 서브층은 제3 두께를 가지며, 상기 제3 두께는 0.08nm 내지 0.24nm의 범위에 있음 ―;
제3 지속기간 동안 제3 유량로 상기 제3 마그네슘 서브층 위에 산소 가스를 유동시키는 단계 ― 상기 제3 유량은 1sccm 내지 20sccm의 범위에 있고, 상기 제3 지속기간은 10초 내지 40초의 범위에 있음 ― ;
상기 제3 마그네슘 서브층 상에 제4 마그네슘 서브층을 성막하는 단계 ― 상기 제4 마그네슘 서브층은 제4 두께를 가지며, 상기 제4 두께는 0.08nm 내지 0.24nm의 범위에 있음 ― ;
제4 지속기간 동안 제4 유량로 상기 제4 마그네슘 서브층 위에 산소 가스를 유동시키는 단계 ― 상기 제4 유량은 100sccm 내지 약 1000sccm의 범위에 있고, 상기 제4 지속기간은 10초 내지 40초의 범위에 있음 ― ; 및
상기 제4 마그네슘 서브층 상에 제5 마그네슘 서브층을 성막하는 단계
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 마그네슘 서브층, 상기 제2 마그네슘 서브층, 상기 제3 마그네슘 서브층, 상기 제4 마그네슘 서브층, 및 상기 제5 마그네슘 서브층 각각은 직류(direct current)(DC) 스퍼터링에 의해 성막되는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 제1 마그네슘 서브층, 상기 제2 마그네슘 서브층, 상기 제3 마그네슘 서브층, 상기 제4 마그네슘 서브층, 및 상기 제5 마그네슘 서브층 각각은 원자 층 성막(atomic layer deposition)(ALD)에 의해 성막되는 것인, 방법.
실시예 19. 실시예 16에 있어서,
상기 제1 마그네슘 서브층, 상기 제2 마그네슘 서브층, 상기 제3 마그네슘 서브층, 상기 제4 마그네슘 서브층, 및 상기 제5 마그네슘 서브층 각각은 동일한 모듈에서 각각의 성막과 유동 단계 사이에서 상기 모듈에서의 진공을 깨는 일 없이 성막 및 산화되는 것인, 방법.
실시예 20. 실시예 16에 있어서,
상기 제4 유량은 상기 제1 유량, 상기 제2 유량, 및 상기 제3 유량 각각보다 더 크고, 상기 제4 지속기간은 상기 제1 지속기간, 상기 제2 지속기간, 및 상기 제3 지속기간 각각보다 더 큰 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    능동 디바이스들을 포함하는 기판;
    제1 금속간 유전체(inter-metal dielectric)(IMD) 층;
    상기 제1 IMD 층을 통해 연장되는 제1 전도성 피처 ― 상기 제1 전도성 피처는 상기 능동 디바이스들에 전기적으로 커플링됨 ― ;
    상기 제1 전도성 피처 위의 하부 전극;
    자기 터널 접합 요소 ― 상기 자기 터널 접합 요소는:
    상기 하부 전극 위의 기준 층;
    상기 기준 층 위의 터널 배리어 층;
    상기 터널 배리어 층 위의 자유 층; 및
    상기 자유 층 위의 캡 층
    을 포함하고, 상기 터널 배리어 층은 산화된 마그네슘을 포함하고, 상기 캡 층은 산화된 마그네슘을 포함하고, 상기 캡 층의 산화된 마그네슘은 상기 터널 배리어 층의 산화된 마그네슘보다 더 산화됨 ― ;
    상기 캡 층 위의 상부 전극;
    상기 상부 전극 위의 제2 IMD 층; 및
    상기 제2 IMD 층을 통해 연장되는 제2 전도성 피처
    를 포함하고,
    상기 제2 전도성 피처는 상기 상부 전극과 접촉하는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 하부 전극 및 상기 자기 터널 접합 요소 주위의 스페이서;
    상기 스페이서 및 상기 상부 전극 주위의 제3 IMD 층;
    상기 제1 IMD 층 및 상기 제3 IMD 층에 인접한 제4 IMD 층; 및
    상기 제4 IMD 층을 통해 연장되는 제3 전도성 피처
    를 더 포함하고,
    상기 제3 전도성 피처는 상기 능동 디바이스들에 전기적으로 커플링되는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 터널 배리어 층은 동일한 원자 농도의 마그네슘과 산소를 갖는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 터널 배리어 층에서의 산소 대 마그네슘의 비율은 0.95 내지 1.05의 범위에 있고, 상기 터널 배리어 층은 0.6nm 내지 1.2nm의 범위의 두께를 갖는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 캡 층은 마그네슘보다 더 큰 원자 농도의 산소를 갖는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 캡 층에서의 산소 대 마그네슘의 비율은 1.0 내지 1.2의 범위에 있고, 상기 캡 층은 0.4nm 내지 1.0nm의 범위의 두께를 갖는 것인, 디바이스.
  7. 디바이스에 있어서,
    자기 저항 랜덤 액세스 메모리 셀을 포함하고,
    상기 자기 저항 랜덤 액세스 메모리 셀은:
    하부 전극;
    상기 하부 전극 위의 기준 층;
    상기 기준 층 위의 터널 배리어 층 ― 상기 터널 배리어 층은, 마그네슘과 산소의 제1 조성물을 포함함 ― ;
    상기 터널 배리어 층 위의 자유 층 ― 상기 자유 층은, 상기 기준 층보다 더 적은 보자력(coercivity)을 가짐 ― ;
    상기 자유 층 위의 캡 층 ― 상기 캡 층은, 마그네슘과 산소의 제2 조성물을 포함하고, 상기 마그네슘과 산소의 제2 조성물은, 상기 마그네슘과 산소의 제1 조성물보다 더 큰 원자 농도의 산소 및 더 적은 원자 농도의 마그네슘을 가짐 ― ; 및
    상기 캡 층 위의 상부 전극
    을 포함하는 것인, 디바이스.
  8. 제7항에 있어서,
    행 디코더;
    상기 행 디코더를 상기 하부 전극에 전기적으로 커플링하는 워드 라인;
    열 디코더; 및
    상기 열 디코더를 상기 상부 전극에 전기적으로 커플링하는 비트 라인
    을 더 포함하는, 디바이스.
  9. 제7항에 있어서,
    상기 마그네슘과 산소의 제1 조성물은, 동일한 원자 농도들의 마그네슘과 산소를 가지며, 상기 마그네슘과 산소의 제2 조성물은, 마그네슘보다 더 큰 원자 농도의 산소를 갖는 것인, 디바이스.
  10. 방법에 있어서,
    기판 위에 하부 전극 층을 형성하는 단계;
    상기 하부 전극 층 위에 접지 층을 형성하는 단계;
    상기 접지 층 위에 시드 층(seed layer)을 형성하는 단계;
    상기 시드 층 위에 기준 층들을 형성하는 단계;
    무선 주파수(radio frequency)(RF) 스퍼터링으로 마그네슘 산화물을 스퍼터링함으로써 상기 기준 층들 위에 터널 배리어 층을 형성하는 단계;
    상기 터널 배리어 층 위에 자유 층들을 형성하는 단계;
    마그네슘을 반복적으로 성막 및 산화시킴으로써 상기 자유 층들 위에 캡 층을 형성하는 단계;
    상기 캡 층 위에 상부 전극 층을 형성하는 단계; 및
    자기 저항 랜덤 액세스 메모리 셀을 형성하기 위해 상기 상부 전극 층, 상기 캡 층, 상기 자유 층들, 상기 터널 배리어 층, 상기 기준 층들, 상기 시드 층, 상기 접지 층, 및 상기 하부 전극 층을 패터닝하는 단계
    를 포함하는, 방법.
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