TWI828997B - 半導體裝置及其形成方法 - Google Patents

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Abstract

在一個實施例中，一種半導體裝置包括：磁阻隨機存取記憶體單元，其包括：底電極；底電極上方的參考層；參考層上方的穿隧阻障層，穿隧阻障層包括鎂和氧的第一組合物；穿隧阻障層上方的自由層，自由層具有比參考層小的矯頑力；在自由層上方的蓋層，蓋層包括鎂和氧的第二組合物，鎂和氧的第二組合物具有比鎂和氧的第一組合物較大的氧原子濃度和較小的鎂原子濃度；以及蓋層上方的頂電極。

Description

半導體裝置及其形成方法
本揭露係關於一種半導體裝置，特別是具有高濃度氧的蓋層的半導體裝置。
半導體記憶體用於電子應用的積體電路中，包括收音機、電視、手機和個人計算裝置。一種類型的半導體記憶體是磁阻式隨機存取記憶體(magnetoresistive random access memory；MRAM)，其涉及結合半導體技術和磁性材料的自旋電子學和裝置。電子的自旋，透過它們的磁化，被用來表示位元代碼。MRAM單元通常包括磁穿隧接面(magnetic tunnel junction；MTJ)元件，其包括由薄絕緣體分開的兩個鐵磁物(ferromagnet)。
本揭露提供一種半導體裝置。半導體裝置包括基板、第一金屬間介電層、第一導電特徵、底電極、以及磁穿隧接面元件。基板包括複數主動裝置。第一導電特徵延伸穿過第一金屬間介電層。第一導電特徵電性耦接至主動裝置。底電極在第一導電特徵上方。磁穿隧接面元件包括參考層、穿隧阻障層、自由層、以及蓋層。參考層在底電極上方。穿隧阻障層在參考層上方。穿隧阻障層包括氧化的鎂。自由層在穿隧阻障層上方。蓋層在自由層上方。蓋層包括氧化的鎂。蓋層的氧化的鎂比穿隧阻障層的氧化的鎂要更加氧化。半導體裝置進一步包括頂電極、第二金屬間介電層、以及第二導電特徵。頂電極在蓋層上方。第二金屬間介電層在頂電極上方。第二導電特徵延伸穿過第二金屬間介電層。第二導電特徵接觸頂電極。
本揭露提供一種半導體裝置。半導體裝置包括磁阻式隨機存取記憶體。磁阻式隨機存取記憶體包括底電極、參考層、穿隧阻障層、自由層、蓋層、以及頂電極。參考層在底電極上方。穿隧阻障層在參考層上方。穿隧阻障層包括鎂和氧的第一組合物。自由層在穿隧阻障層上方。自由層具有比參考層小的矯頑力。蓋層在自由層上方。蓋層包括鎂和氧的第二組合物。與鎂和氧的第一組合物相比，鎂和氧的第二組合物具有較大的氧原子濃度和較小的鎂原子濃度。
本揭露提供一種半導體裝置之形成方法。半導體裝置之形成方法包括在基板上方形成底電極層；在底電極層上方形成接地層；在接地層上方形成種子層；在種子層上方形成複數參考層；藉由使用射頻濺鍍濺鍍氧化鎂以在參考層上方形成穿隧阻障層；在穿隧阻障層上方形成複數自由層；藉由重複地沉積鎂和將鎂氧化以在自由層上方形成蓋層；在蓋層上方形成頂電極層；以及圖案化頂電極層、蓋層、自由層、穿隧阻障層、參考層、種子層、接地層和底電極層以形成磁阻式隨機存取記憶體單元。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
根據一些實施例，垂直磁穿隧接面(MTJ)元件形成有被完全氧化的鎂(oxidized magnesium)的蓋層。蓋層的完全氧化可以藉由透過多個導電子層(conductive sublayer)的重複沉積和氧化形成蓋層來實現。沉積可以藉由直流(direct current；DC)濺鍍或原子層沉積(atomic layer deposition；ALD)形成，這允許蓋層比藉由射頻(radio frequency；RF)濺鍍形成具有更高的氧化濃度。用完全氧化的鎂的蓋層形成MTJ元件可以增加MTJ元件的垂直磁異向性(perpendicular magnetic anisotropy；PMA)，從而允許改善所得磁阻式隨機存取記憶體(MRAM)單元的寫入錯誤率(write error rate；WER)和讀取錯誤率(read error rate；RER)。
第1圖是根據一些實施例的半導體裝置50的示意圖。半導體裝置50包括MRAM陣列52、列解碼器54以及行解碼器56。MRAM陣列52包括按列(row)和行(column)佈置的MRAM單元58。列解碼器54可以是靜態CMOS解碼器、偽NMOS解碼器(pseudo-NMOS decoder)等。在操作期間，列解碼器54選擇MRAM陣列52的一個列中的期望MRAM單元58，其藉由激活該列的相應字元線WL來選擇。行解碼器56可以是靜態CMOS解碼器、偽NMOS解碼器等，並且可以包括寫入器驅動器、感測放大器、其組合等。在操作期間，行解碼器56從所選列中的MRAM陣列52的行為期望MRAM單元58選擇位元線BL，並且用位元線BL從所選MRAM單元58讀取資料或寫入資料到所選MRAM單元58。
第2圖是根據一些實施例的半導體裝置50的剖面圖。第2圖是簡化示意圖，並且為了圖式的清楚省略了半導體裝置50(下面討論)的一些特徵。半導體裝置50包括邏輯區50L和記憶體區50M。記憶體裝置(例如：MRAM)形成在記憶體區50M中，並且邏輯裝置(例如：邏輯電路)形成在邏輯區50L中。舉例來說，MRAM陣列52(見第1圖)可以形成在記憶體區50M中，而列解碼器54和行解碼器56(見第1圖)可以形成在邏輯區50L中。邏輯區50L可以佔據半導體裝置50的大部分面積。舉例來說，邏輯區50L可佔據半導體裝置50的面積的95%至99%，而記憶體區50M佔據半導體裝置50的剩餘面積。記憶體區50M可以設置在邏輯區50L的邊緣，或者邏輯區50L可以圍繞記憶體區50M。
邏輯區50L和記憶體區50M形成在相同基板上，例如半導體基板60。半導體基板60可以是摻雜或未摻雜的矽，或者是絕緣體上半導體(semiconductor-on-insulator；SOI)襯底的主動層(active layer)。半導體基板60可以包括其他半導體材料，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)；或其組合。也可以使用其他基板，例如多層基板或梯度基板(gradient substrate)。
裝置62形成在半導體基板60的主動表面(active surface)。裝置62可以是主動裝置或被動裝置。舉例來說，電性部件可以是藉由任何合適形成方法形成的電晶體、二極體、電容、電阻等。裝置62互連以形成半導體裝置50的記憶體裝置和邏輯裝置。舉例來說，一些裝置62可以是MRAM單元58的存取電晶體(access transistor)。
在半導體基板60上形成一或多個層間介電(inter-layer dielectric；ILD)層64，並且電性導電特徵(例如接點插塞(contact plug)66)被形成物理地和電性地耦接至裝置62。ILD層64可由任何合適介電材料形成，例如氧化物(例如氧化矽磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)等)；氮化物(例如氮化矽)；等。ILD層可以藉由任何合適沉積製程形成，例如旋塗、物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)等或其組合。ILD層中的導電特徵可以透過任何合適製程形成，例如沉積、鑲嵌(例如：單鑲嵌、雙鑲嵌等)等、或其組合。
互連結構68形成在半導體基板60上方，例如ILD層64上方。互連結構68將裝置62互連以在邏輯區50L和記憶體區50M的每一者中形成積體電路。互連結構68包括多個金屬化層M1至M6。儘管顯示了六個金屬化層，但是應理解可以包括更多或更少的金屬化層。金屬化層M1至M6中的每一者包括在介電層中的金屬化圖案。金屬化圖案電性耦接至半導體基板60的裝置62，並且個別包括形成在一或多個金屬間介電(inter-metal dielectric；IMD)層中的金屬線L1至L6和通孔(via)V1至V6。互連結構68可以藉由鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。在一些實施例中，接點插塞66也是金屬化圖案的一部分，例如金屬通孔V1的最低層的一部分。
MRAM陣列52(見第1圖)的MRAM單元58形成在互連結構68中。MRAM單元58可以形成在金屬化層M1至M6中的任何一者中，並且被顯示為形成在中間的金屬化層M5中。每一個MRAM單元58包括導電通孔110、導電通孔110上的底電極132、底電極132上的MTJ元件134、以及MTJ元件134上的頂電極136。另一個IMD層108可以形成圍繞MRAM單元58，其中導電通孔 110 延伸穿過IMD層108。可以形成間隔物140圍繞MRAM單元58。IMD層108及/或間隔物140圍繞並保護MRAM單元58的部件。MTJ 元件134的電阻是可編程的(programmable)，並且可以在高電阻(RAP )(其可表示例如“1”的代碼)和低電阻(RP )( 其可表示例如“0”的代碼)之間變化。因此，藉由用MRAM單元58的對應存取電晶體編程MRAM單元58的MTJ元件134的電阻，可以將代碼寫入MRAM單元58，並且藉由用MRAM單元58的對應存取電晶體測量MRAM單元58的MTJ元件134的電阻，可以從MRAM單元58讀取代碼。
MRAM單元58電性耦接至裝置62。導電通孔110物理地和電性地耦接到下方的金屬化圖案，例如所示示例中的金屬線L4。頂電極136物理地和電性地耦接至上方的金屬化圖案，例如所示示例中的金屬通孔V6。MRAM單元58佈置在具有記憶體的複數列和複數行的MRAM陣列中。金屬化圖案包括用於MRAM陣列的存取線(例如：字元線和位元線)。舉例來說，下方的金屬化圖案(例如：金屬化層M1至M4)可以包括沿著MRAM陣列的列設置的字元線，並且上方的金屬化圖案(例如：金屬化層M6)可以包括沿著MRAM陣列的行設置的位元線。一些裝置62(例如：存取電晶體)，例如列解碼器54的裝置，電性耦接至MRAM陣列的字元線。頂電極136藉由MRAM陣列的位元線電性耦接至其他裝置，例如行解碼器56的裝置。
第3圖至第18圖是根據一些實施例的半導體裝置50的製造中的中間站點的各種示意圖。具體來說，顯示了半導體裝置50的互連結構68(見第2圖)的製造。如上面所述，互連結構68包括MRAM陣列52(見第1圖)的MRAM單元58。
在第3圖中，形成互連結構的金屬化層(例如：金屬化層M4，見第2圖)。金屬化層包括IMD層102和導電特徵104(其可以對應金屬線L4，見見第2圖)。IMD層102形成在ILD層64上方。IMD層102可由任何合適介電材料形成，例如氧化物(例如氧化矽磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)等)；氮化物(例如氮化矽)；等。IMD層102可以藉由任何合適沉積製程形成，例如旋塗、PVD、化學氣相沉積(CVD)等或其組合。IMD層102可以是由具有k值低於約3.0的低k介電材料形成的層。IMD層102可以是由具有k值低於約2.5的超低k(extra-low-k；ELK)介電材料形成的材料層。
導電特徵104形成在IMD層102中，並且電性耦接至裝置62。根據一些實施例，導電特徵104包括擴散阻擋層和在擴散阻擋層上方的導電材料。使用蝕刻製程在IMD層102中形成開口。開口暴露下方的導電特徵，例如下方的金屬通孔。擴散阻擋層可以由氮化鉭、鉭、氮化鈦、鈦、鈷-鎢等形成，並且可以藉由沉積製程(例如原子層沉積(ALD)等)形成在開口中。導電材料可以包括銅、鋁、鎢、銀及其組合等，並且可以藉由電化學電鍍製程、CVD、ALD、PVD等或其組合形成在開口中的擴散阻擋層上方。在一個實施例中，導電材料是銅，並且擴散阻擋層是防止銅擴散到IMD層102中的薄阻擋層。在形成擴散阻擋層和導電材料之後，可以藉由平坦化製程(例如化學機械研磨(chemical mechanical polish；CMP)製程)移除多於的擴散阻擋層和導電材料。
在導電部件104和IMD層102上形成蝕刻停止層106。蝕刻停止層106可以由介電材料形成，例如氮化鋁、氧化鋁、氧化矽、氮化矽、氮氧化矽、碳化矽、其組合等。蝕刻停止層106可以藉由化學氣相沉積(CVD)、PVD、ALD、旋塗介電質製程等或其組合形成。蝕刻停止層106也可以是由複數不同介電子層(dielectric sublayer)形成的複合層。舉例來說，蝕刻停止層106可以包括碳化矽子層和形成在碳化矽子層上的氧化鋁子層。碳化矽子層可用作黏著層(glue layer)以提高氧化鋁子層和IMD層102之間的黏合。
IMD層108形成在蝕刻停止層106上。在一些實施例中，IMD層108由四乙氧基矽烷(tetraethyl orthosilicate；TEOS)氧化物(例如：使用以TEOS作為前驅物的化學氣相沉積(CVD)製程沉積的氧化矽)形成。在一些實施例中，IMD層108可以使用PSG、BSG、BPSG、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)、氟矽酸鹽玻璃(fluorosilicate glass；FSG)、矽烷氧化物(SiOCH)、可流動氧化物、多孔氧化物等或其組合形成。舉例來說，IMD層108也可以由k值低於約3.0的低k介電材料形成。IMD層108可形成為約50nm至約150nm範圍內的厚度。
形成延伸穿過IMD層108和蝕刻停止層106的導電通孔110。導電通孔110也可稱為底部通孔。在一些實施例中，導電通孔110包括導電區112和襯墊在導電區112的側壁和底表面的導電阻擋層114。導電阻擋層114可以由鈦、氮化鈦、鉭、氮化鉭、鈷、其組合等形成。導電區112可以由金屬形成，例如銅、鋁、鎢、鈷、其合金等。導電通孔110的形成可以包括蝕刻IMD層108和蝕刻停止層106以形成通孔開口(via opening)、順應性地形成延伸到通孔開口中的導電阻擋層、在導電阻擋層上方沉積金屬材料、以及執行平坦化製程(例如CMP製程或機械研磨製程)以移除導電阻擋層和金屬材料的多餘部分。
在第4圖至第10圖中，複數材料層沉積在導電通孔110和IMD層108上。具體來說，沉積底電極層116、MTJ堆疊118以及頂電極層120(見第10圖)。MTJ堆疊118是多層，其包括接地層118A、種子層118B、一或多個參考層118C、穿隧阻障層118D、一或多個自由層118E、蓋層118F、以及一或多個外套層(overcoat layer)118G。底電極層116、MTJ堆疊118、以及頂電極層120將在後續製程中被圖案化，以個別形成相應MRAM單元58(參見第2圖)的底電極132、MTJ元件134和頂電極136。第4圖到第10圖結合第19圖描述。
第19圖是根據一些實施例的用於製造半導體裝置50的示例方法200的流程圖。方法200可以藉由製程機台來執行。第20圖是可以執行方法200的製程機台300的示意圖。製程機台300包括多個模組304、306、308、310、312、314、316、318，並且方法200的操作202、204、206、208、210、212、218中的每一者可以由製程機台300的一些或所有模組在晶圓上執行。模組可以是製程機台300的不同區域或功能，並且可以在製程機台300的相同腔室或不同腔室中。晶圓製程可以是原位(in-situ)的，例如可以在方法200的操作202、204、206、208、210、212、218中的每一者之間在製程機台300中不破壞真空的情況下處理晶圓。方法200的操作202、204、206、208、210、212、218中的每一者也可以原位執行，例如當操作包括用一個模組沉積材料層時，可以在每一次沉積之間在模組中不破壞真空的情況下沉積材料層。真空可以由製程機台300的負載鎖定(load lock)302設置，負載鎖定接收用於處理的晶圓。如下面進一步討論，製程機台300的模組包括用於執行PVD的不同類型(例如：直流(DC)和射頻(RF))的濺鍍模組，這將用於沉積關於第4圖至第10圖所描述的材料層。
在第4圖中，底電極層116形成在導電通孔110和IMD層108上。底電極層116由導電材料形成，例如鈦(Ti)、鉭(Ta)、鋁(Al)、鎢(W)、鉑(Pt)、鎳(Ni)、鉻(Cr)、釕(Ru)、其氮化物、其組合、其多層等。底電極層116順應性地形成，並且可以使用CVD、PVD、ALD、電化學鍍(electro-chemical plating)、無電電鍍(electroless plating)等形成。
接地層118A形成在底電極層116上。接地層118A由導電材料形成，例如鉭(Ta)、鈦(Ti)、鋁(Al)、鎢(W)、鉑(Pt)、鎳(Ni)、鉻(Cr)、釕(Ru)、其氮化物、其組合、其多層等。接地層118A順應性地形成，並且可以使用CVD、PVD、ALD、電化學鍍、無電電鍍等形成。
種子層118B形成在接地層118A上。種子層118B由導電材料形成，例如釕(Ru)、鈦(Ti)、鉭(Ta)、鋁(Al)、鎢(W)、鉑(Pt)、鎳(Ni)、鉻(Cr)、其氮化物、其組合、其多層等。種子層118B順應性地形成，並且可以使用CVD、PVD、ALD、電化學鍍、無電電鍍等形成。
作為形成底電極層116、接地層118A和種子層118B的示例，在方法200的操作202中，可以藉由DC濺鍍來沉積這些層。具體來說，使用DC濺鍍模組沉積氮化鈦層，從而形成底電極層116。氮化鈦層(例如：底電極層116)可具有在約8nm至約12nm範圍內的厚度。接著使用DC濺鍍模組沉積氮化鉭層，從而形成接地層118A。氮化鉭層(例如：接地層118A)可具有在約1nm至約5nm範圍內的厚度。接著使用DC濺鍍模組沉積釕層，從而形成種子層118B。釕層(例如：種子層118B)可具有在約2nm至約7nm範圍內的厚度。在一些實施例中，使用相同的DC濺鍍模組來沉積底電極層116、接地層118A和種子層118B中的每一者。舉例來說，製程機台300的DC濺鍍模組304可用於沉積每一個材料層。DC濺鍍模組304可以是能夠濺鍍每一個期望材料層的材料的多靶模組(multiple-target module)。在DC濺鍍其間，晶圓被放置在靶材(target)下方，並且惰性氣體被引入到DC濺鍍模組。向靶材施加DC電源，以將惰性氣體激活為電漿狀態，並且用離子化的氣體分子轟擊靶材，從而導致原子從靶材濺鍍到正在處理的晶圓上。與其他濺鍍技術(例如射頻(RF)濺鍍)相比，導電材料的DC濺鍍可以以更低的成本和更高的沉積速率執行。
在第5圖中，(複數)參考層118C形成在種子層118B上。(複數)參考層118C由鐵磁材料形成，例如鈷(Co)、鐵(Fe)、鐵硼(FeB)、鈷鐵硼(CoFeB)、其組合、其多層等。(複數)參考層118C可以由複數不同的鐵磁和非磁性子層形成，其可以被稱為磁通封閉層(flux-closure layer)。在一些實施例中，磁通封閉層包括硬偏置層(hard-biasing layer)、反平行耦合層(antiparallel-coupling layer)和參考層。在操作期間，反平行耦合發生在反平行耦合層上，從而在反平行方向上定向硬偏置層和參考層的磁化，並且形成具有小的靜磁化(net magnetization)的磁通封閉。從磁通封閉發射到(複數)自由層118E(下面進一步討論)的離散場(stray field)因此變得足可忽略以使得(複數)自由層118E的磁化可以自由切換。換句話說，(複數)自由層118E具有比磁通封閉層小的矯頑力(coercivity)。(複數)參考層118C順應性地形成，並且可以使用CVD、PVD、ALD、電化學鍍、無電電鍍等形成。
作為形成(複數)參考層118C的示例，在方法200的操作204中，可以藉由DC濺鍍來沉積這些層。具體來說，使用DC濺鍍模組沉積鈷和鉑的疊層(laminate)，例如[Co/Pt]×n/Co，其中n代表可以在約2至約6範圍內的疊層數，從而形成硬偏置層。鈷子層可各自具有在約0.1nm至約0.4nm範圍內的厚度，並且鉑子層可各自具有在約0.1nm至約0.4nm範圍內的厚度。疊層的頂部鈷子層可各自具有在約0.4nm至約1.2nm範圍內的厚度。接著使用DC濺鍍模組沉積銥層，從而形成反平行耦合層。銥層可具有在約0.4nm至約0.6nm範圍內的厚度。接著使用DC濺鍍模組沉積鈷層、鈷層上的鉬層、以及鉬層上的鐵硼層，從而形成參考層。鈷層可具有在約0.4nm至約0.8nm範圍內的厚度，鉬層可具有在約0.2nm至約0.4nm範圍內的厚度，並且鐵硼層可具有在約0.6nm至約1.6nm範圍內的厚度。在一些實施例中，使用相同的DC濺鍍模組來沉積(複數)參考層118C中的每一者，例如硬偏置層、反平行耦合層和參考層中的每一者。舉例來說，製程機台300的DC濺鍍模組306可用於沉積每一個材料層。DC濺鍍模組306可以是能夠濺鍍用於每一個期望材料層的材料的多靶模組。與其他濺鍍技術(例如RF濺鍍)相比，鐵磁材料的 DC 濺鍍可以以更低的成本和更高的沉積速率執行。
在第6圖中，穿隧阻障層118D形成在(複數)參考層118C上。穿隧阻障層118D由介電材料形成，例如氧化鎂(MgO)、氮化鋁(AlN)、氧化鋁(AlO)、其組合、其多層等。穿隧阻障層118D順應性地形成，並且可以使用CVD、PVD、ALD等形成。
作為形成穿隧阻障層118D的示例，在方法200的操作206中，可以藉由RF濺射來沉積此層。具體來說，使用RF濺鍍模組沉積氧化鎂層，從而形成穿隧阻障層118D。氧化鎂層(例如：穿隧阻障層118D)可具有在約0.6nm至約1.2nm範圍內的厚度T1 。在 RF濺鍍期間，晶圓被放置在RF濺鍍模組中的靶材下方。惰性氣體流入RF濺鍍模組。向靶材施加RF電源，以將惰性氣體激活為電漿狀態，並且用離子化的氣體分子轟擊靶材，從而導致原子從靶材濺鍍到正在處理的晶圓上。所施加的RF電源的每一個循環包括一個轟擊循環(其中靶材材料被離子轟擊)和一個清潔循環(其中電子被吸引到靶材材料以清除其積累的離子)。
在一些實施例中，在沉積氧化鎂層之前在RF濺鍍模組中執行黏貼製程(pasting process)。黏貼製程可以是金屬黏貼製程，其藉由在RF濺鍍模組的腔室的側壁上濺鍍金屬(例如鉭)來執行。在腔室的表面上(例如：在不期望的介電材料上)濺鍍金屬有助於減少在重複沉積操作之後在腔室的內表面上堆積的不期望的介電材料可能引起的負面影響。此外，在腔室表面濺鍍的金屬可以引起吸氣效應(gettering effect)，這有助於減少腔室中的蒸氣壓，從而改善氧化鎂層的效能。在一些實施例中，使用相同的RF濺鍍模組來黏貼腔室和沉積氧化鎂層。舉例來說，製程機台300的RF濺鍍模組308可用於黏貼和濺鍍。RF濺鍍模組308可以是能夠濺鍍氧化鎂和黏貼金屬的雙靶模組。
在一些實施例中，藉由用離子轟擊氧化鎂靶材來沉積氧化鎂。氬氣可以以低流量(low flow rate)流入RF濺鍍模組308，例如約20sccm至約35sccm範圍內的流量，並且被激活為電漿狀態。以低流量流動氬氣可以藉由產生更少的電漿來降低沉積速率，從而減少轟擊靶材的離子數量。RF濺鍍模組308的沉積速率可以低於DC濺鍍模組304、306、314、316、318的沉積速率。在RF濺鍍期間中減少沉積速率和執行清潔循環可避免離子積累在靶材上，這有助於避免沉積不期望的純鎂副產物。在沉積穿隧阻障層118D時減少鎂副產物的量有助於所得MTJ元件134(見第2圖)不含不期望的導電材料，從而保留其所期望的高電阻(RAP )和低電阻(RP )代碼。所得的MTJ元件134(見第2圖)的電阻可以因此比在MRAM陣列52(見第1圖)的MRAM單元58更均勻。然而，當藉由RF濺鍍沉積氧化鎂時，沉積的氧化鎂層的氧濃度受到限制。具體來說，可以發生鎂的優先濺射，這導致穿隧阻障層118D的氧濃度小於氧化鎂靶的氧濃度。在一些實施例中，氧化鎂靶材的氧與鎂的化學計量比(stoichiometric ratio)大於沉積的氧化鎂層的氧與鎂的化學計量比。舉例來說，氧化鎂靶可以具有等於約1的氧與鎂的化學計量比。相似地，沉積的氧化鎂層可具有小於或等於約1的氧與鎂的化學計量比，例如在約0.95至約1.05的範圍內。在一些實施例中，穿隧阻障層118D具有大抵相等的鎂原子濃度和氧原子濃度。RF濺鍍期間的缺氧會導致不期望的純鎂副產物殘留，這可能會導致電性短路、PMA退化等問題。
儘管藉由RF濺鍍沉積氧化鎂可以減少不期望的鎂副產物的量，但是沉積的氧化鎂層的氧濃度受到氧化鎂靶材的原始氧濃度的限制。在一些實施例中，氧化鎂靶材是缺氧的(oxygen deficient)，因此沉積的氧化鎂層可以具有原子百分比的低氧濃度，並且可以僅是部分氧化的鎂。舉例來說，沉積的氧化鎂層可具有小於或等於約1的氧與鎂的化學計量比，例如在約0.95至約1.05的範圍內。在一些實施例中，穿隧阻障層118D具有比氧原子濃度更大的鎂原子濃度。在一些實施例中，穿隧阻障層118D具有大抵相等的鎂原子濃度和氧原子濃度。
可選地，在方法200的操作208中，退火穿隧阻障層118D。退火可以增加穿隧阻障層118D的厚度T1 。以退火為示例，製程機台300的加熱模組310可用於加熱正在處理的晶圓，其之後製程機台300的冷卻模組312可用於冷卻加熱的晶圓並有助於加速製程。在一個實施例中，退火可以在約350°C至約425°C範圍內的溫度下執行，並且持續約30分鐘至約200分鐘範圍內的持續時間，這允許穿隧阻障層118D的厚度增加到約0.7nm至約1.0nm範圍內的厚度T1 。當藉由RF濺鍍形成穿隧阻障層118D時，增加其厚度可以有助於增加所得MTJ元件134(見圖2圖)的高電阻(RAP )和低電阻(RP )狀態之間的電阻的相對變化，這可以改善MRAM單元58(見第1圖)的寫入錯誤率(WER)和讀取錯誤率(RER)。
在第7圖中，(複數)自由層118E形成在穿隧阻障層118D上。(複數)自由層118E由鐵磁材料形成，例如鈷(Co)、鐵(Fe)、鐵硼(FeB)、鈷鐵硼(CoFeB)、其組合、其多層等。(複數)自由層118E順應性地形成，並且可以使用CVD、PVD、ALD、電化學鍍、無電電鍍等形成。
作為形成(複數)自由層118E的示例，在方法200的操作210中，可以藉由DC濺鍍來沉積這些層。具體來說，使用DC濺鍍模組沉積第一鈷鐵硼層、第一鈷鐵硼層上的鉬層、以及鉬層上的第二鈷鐵硼層，從而形成(複數)自由層118E。第一鈷鐵硼層可具有在約0.8nm至約1.4nm範圍內的厚度，鉬層可具有在約0.2nm至約0.4nm範圍內的厚度，並且第二鈷鐵硼層可具有在約0.8nm至約1.4nm範圍內的厚度。在一些實施例中，第一鈷鐵硼層摻雜有比第二鈷鐵硼層更多的硼。在一些實施例中，使用相同的DC濺鍍模組來沉積(複數)自由層118E之每一者。舉例來說，製程機台300的DC濺鍍模組314可用於沉積每一個材料層。DC濺鍍模組314可以是能夠濺鍍每一個期望材料層的材料的多靶模組。與其他濺鍍技術(例如RF濺鍍)相比，鐵磁材料的DC濺鍍可以以更低的成本和更高的沉積速率執行。
(複數)自由層118E的磁化可以自由切換，因此所得MTJ元件134(見第2圖)的電阻是相應地可編程的。具體來說，MTJ元件134的電阻可以在高電阻(RAP )和低電阻(RP )之間變化。當(複數)自由層118E的磁化與參考層118C的磁化平行時，MTJ元件具有低電阻(RP )。當(複數)自由層118E的磁化與參考層118C的磁化反平行時，MTJ元件具有高電阻(RAP )。因此，所得MTJ元件134也可稱為可編程電阻元件。MTJ元件134是垂直的MTJ元件，例如磁化方向垂直於半導體基板60的主表面。
在第8圖中，蓋層118F形成在(複數)自由層118E上。蓋層118F由介電材料形成，例如氧化鎂(MgO)、氮化鋁(AlN)、氧化鋁(AlO)、其組合、其多層等。蓋層118F順應性地形成，並且可以使用CVD、PVD、ALD等形成。
作為形成蓋層118F的示例，在方法200的操作212中，藉由多個DC濺鍍和氧化操作形成此層。具體來說，在方法200的操作214中，使用DC濺鍍模組來沉積純鎂子層。下一步，在方法200的操作216中，沉積的鎂子層在DC濺鍍模組中被氧化以形成氧化鎂層。將操作214和216重複多個循環(例如：四個循環)直到氧化鎂層達到所期望的厚度，從而形成蓋層118F。每一個操作在相同的DC濺鍍模組中執行，並且是原位執行，例如在每一個濺鍍和氧化操作之間不破壞濺鍍模組中的真空。舉例來說，製程機台300的DC濺鍍模組316可用於沉積氧化鎂層。DC濺鍍模組316可以是能夠濺鍍氧化鎂而不會污染其他靶材的單靶模組。第9A圖至第9E圖是根據一些實施例的製造蓋層118F的中間站點的剖面圖。
在第9A圖中，DC濺鍍模組用於沉積第一鎂子層118F1 。第一鎂子層118F1 可沉積至約0.2nm至約0.4nm範圍內的厚度。接著氧化第一鎂子層118F1 以形成氧化鎂子層。在一些實施例中，藉由將氧氣以約8sccm至約40sccm範圍內的流量流入DC濺鍍模組(例如：在第一鎂子層118F1 上方)中持續約10秒至約40秒範圍內的持續時間來完成氧化。以大流量和長持續時間氧化有助於確保第一鎂子層118F1 被充分氧化，特別是當第一鎂子層118F1 很厚。
在第9B圖中，DC濺鍍模組用於沉積第二鎂子層118F2 。第二鎂子層118F2 可沉積至約0.08nm至約0.24nm範圍內的厚度。接著氧化第二鎂子層118F2 以形成氧化鎂子層。在一些實施例中，藉由將氧氣以約1sccm至約20sccm範圍內的流量流入DC濺鍍模組(例如：在第二鎂子層118F2 上方)中持續約10秒至約40秒範圍內的持續時間來完成氧化。值得注意的是，第二鎂子層118F2 被沉積成比第一鎂子層118F1 更小的厚度，並且在比第一鎂子層118F1 更低的氧氣流量下被氧化。因為第二鎂子層118F2 很薄，所以它比第一鎂子層118F1 更容易被氧化。
在第9C圖中，DC濺鍍模組用於沉積第三鎂子層118F3 。第三鎂子層118F3 可沉積至約0.08nm至約0.24nm範圍內的厚度。接著氧化第三鎂子層118F3 以形成氧化鎂子層。在一些實施例中，藉由將氧氣以約1sccm至約20sccm範圍內的流量流入DC濺鍍模組(例如：在第三鎂子層118F3 上方)中持續約10秒至約40秒範圍內的持續時間來完成氧化。值得注意的是，第三鎂子層118F3 被沉積成比第一鎂子層118F1 更小的厚度，並且在比第一鎂子層118F1 更低的氧氣流量下被氧化。在一些實施例中，第三鎂子層118F3 以與第二鎂子層118F2 相同的方式沉積至相同的厚度並被氧化。因為第三鎂子層118F3 很薄，所以它比第一鎂子層118F1 更容易被氧化。
在第9D圖中，DC濺鍍模組用於沉積第四鎂子層118F4 。第四鎂子層118F4 可沉積至約0.08nm至約0.24nm範圍內的厚度。接著氧化第四鎂子層118F4 以形成氧化鎂子層。在一些實施例中，藉由將氧氣以約100sccm至約1000sccm範圍內的流量流入DC濺鍍模組(例如：在第四鎂子層118F4 上方)中持續約10秒至約40秒範圍內的持續時間來完成氧化。第四鎂子層118F4 沉積到與第二鎂子層118F2 和第三鎂子層118F3 相同的厚度。第四鎂子層118F4 以比第一鎂子層118F1 、第二鎂子層118F2 和第三鎂子層118F3 中的每一者更大的氧氣流量被氧化。第四鎂子層118F4 也可以以比第一鎂子層118F1 、第二鎂子層118F2 和第三鎂子層118F3 中的每一者更長的持續時間被氧化以大流量和長持續時間氧化有助於確保第一鎂子層118F1 、第二鎂子層118F2 、第三鎂子層118F3 和第四鎂子層118F4 被充分氧化。
在第9D圖中，DC濺鍍模組用於沉積第五鎂子層118F5 。第五鎂子層118F5 可沉積至約0.08nm至約0.24nm範圍內的厚度。形成第五鎂子層118F5 可以在後續製程中保護下方的層。第五鎂子層118F5 不被分開地氧化，而是可以藉由來自第四鎂子層118F4 的擴散而被氧化。
儘管蓋層118F的子層被離散地沉積和氧化，但是蓋層118F在形成完成之後是單一均勻介電材料組合物。返回參照第8圖，藉由鎂的重複沉積和氧化形成覆蓋層118F允許精確控制蓋層118F的組成，並且允許蓋層118F形成有比其他沉積技術(例如反應濺鍍)更多的氧。具體來說，蓋層118F可以由具有原子百分比的高氧濃度的氧化鎂形成，並且可以是完全氧化的鎂，或者至少可以比穿隧阻障層118D被更多地氧化。換句話說，穿隧阻障層118D由鎂和氧的第一組合物(composition)形成，並且蓋層118F由鎂和氧的第二組合物形成，第二組合物與第一組合物相比具有較大的氧原子濃度和較小的氧原子濃度。在一個實施例中，蓋層118F被沉積到約0.4nm至約1.0nm範圍內的厚度T2 。蓋層118F的厚度T2 小於穿隧阻障層118D的厚度T1 。在一個實施例中，蓋層118F具有大於約1的氧與鎂的化學計量比，例如在約1.0至約1.2的範圍內。換句話說，當使用重複沉積和氧化來沉積蓋層118F時，蓋層118F的氧化鎂具有比鎂原子濃度更大的氧原子濃度。換另一方式來說，蓋層118F具有氧與鎂的第一化學計量比，並且穿隧阻障層118D具有氧與鎂的第二化學計量比，第一化學計量比大於第二化學計量比。此外，蓋層118F可以具有始終的均勻氧濃度，或者至少可以具有比穿隧阻障層118D更均勻的氧濃度。形成完全氧化的鎂的蓋層118F允許蓋層118F作為保護層，以在藉由用於圖案化MTJ堆疊118的後續製程中的蝕刻減少對(複數)自由層118E的損壞。此外，形成完全氧化的鎂的蓋層118F允許增加所得MTJ元件134(見第2圖)的垂直磁異向性(PMA)。增加所得MTJ元件134的PMA有助於增加所得MTJ元件134的高電阻(RAP )和低電阻(RP )狀態之間的電阻的相對變化，這可以改善MRAM單元58(見第1圖)的寫入錯誤率(WER)和讀取錯誤率(RER)。
在第10圖中，(複數)外套層118G形成在蓋層118F上。(複數)外套層118G由鐵磁材料形成，例如鈷(Co)、鐵(Fe)、鐵硼(FeB)、鈷鐵硼(CoFeB)、其組合、其多層等。(複數)外套層118G順應性地形成，並且可以使用CVD、PVD、ALD、電化學鍍、無電電鍍等形成。
頂電極層120形成在(複數)外套層118G上。頂電極層120由導電材料形成，例如鈦(Ti)、鉭(Ta)、鋁(Al)、鎢(W)、鉑(Pt)、鎳(Ni)、鉻(Cr)、釕(Ru)、其氮化物、其組合、其多層等。頂電極層120順應性地形成，並且可以使用CVD、PVD、ALD、電化學鍍、無電電鍍等形成。
作為形成(複數)外套層118G和頂電極層120的示例，在方法200的操作218中，可以通過DC濺鍍來沉積這些層。具體來說，使用DC濺鍍模組沉積鈷鐵硼層、鈷鐵硼層上的鉭層、以及鉭層上的釕層，從而形成(複數)外套層118G。鈷鐵硼層可具有在約0.2nm至約0.4nm範圍內的厚度，鉭層可具有在約1.5nm至約4nm範圍內的厚度，並且釕層可具有在約3nm至約6nm範圍內的厚度。在蓋層118F和鉭層之間形成鈷鐵硼層導致所得MTJ元件134(見第2圖)表現出垂直磁異向性(PMA)，從而增強傳導電子的極化並且改善穿隧磁阻(tunnel magnetoresistance；TMR)效應。
接著使用DC濺鍍模組來沉積氮化鈦層，從而形成頂電極層120。氮化鈦層(例如：頂電極層120)可具有在約60nm至約100nm範圍內的厚度。在一些實施例中，使用相同的DC濺鍍模組來沉積(複數)外套層118G和頂電極層120中的每一者。舉例來說，製程機台300的DC濺鍍模組318可用於沉積每一個材料層。DC濺鍍模組318可以是能夠濺鍍每一個期望材料層的材料的多靶模組。與其他濺鍍技術(例如RF濺鍍)相比，導電和鐵磁材料的DC濺鍍可以以更低的成本和更高的沉積速率執行。
應理解MTJ堆疊118的材料和結構可以具有許多變化，這些變化也在本揭露的範圍內。舉例來說，材料層118A、118B、118C、118D、118E、118F、118G可以以與上述順序相反的順序形成。因此，(複數)外套層118G可以在MTJ堆疊118的底部，並且相反的接地層118A可以在MTJ堆疊118的頂部。
在第11圖中，一或多個罩幕形成在頂電極層120上方。掩模將用於同時圖案化各個材料層層並且形成MRAM單元。在一些實施例中，一或多個罩幕可包括一或多個硬罩幕、三層罩幕、其組合等。舉例來說，硬罩幕層122可以形成在頂電極層120上方，並且光敏感罩幕(photosensitive mask)124可以形成在硬罩幕層122上方。在一些實施例中，硬罩幕層122由氧化物形成，例如氧化鈦、氧化矽、其組合等。光敏感罩幕124可以是光阻，例如單層光阻、雙層光阻、三層光阻等。光敏感罩幕124形成在記憶體區50M中，光敏感掩模124的圖案對應後續形成的MRAM單元的圖案。
在第12圖中，光敏感罩幕124用作蝕刻罩幕以蝕刻和圖案化硬罩幕層122，從而形成圖案化的硬罩幕。接著使用圖案化的硬罩幕作為蝕刻罩幕來蝕刻和圖案化頂電極層120、MTJ堆疊118和底電極層116。圖案化可以包括一或多個蝕刻製程，並且可以在IMD層108中形成凹陷130。蝕刻方法可以包括電漿蝕刻方法，例如離子束蝕刻(ion beam etching；IBE)。IBE 提供了高準位的精度(high level of precision)(例如：高非等向性)，這有助於控制所得的MRAM單元的輪廓。蝕刻可以使用輝光放電電漿(glow discharge plasma；GDP)、電容耦合電漿(capacitive coupled plasma；CCP)、感應耦合電漿(inductively coupled plasma；ICP)等實施。光敏感罩幕124和硬罩幕層122可以在蝕刻製程中被消耗，或者可以在蝕刻製程之後被移除。
蝕刻製程形成底電極132、MTJ元件134和頂電極136，它們一起形成MRAM單元58。每一個MRAM單元58包括底電極132、MTJ元件134和頂電極136，其中MTJ元件134設置在底電極132和頂電極136之間。底電極132包括底電極層116的剩餘部分。MTJ元件134包括MTJ堆疊118的剩餘部分。頂電極136包括頂電極層120的剩餘部分。在一些實施例中，蝕刻製程部分地蝕刻IMD層108和導電通孔110。在這樣的實施例中，IMD層108的剩餘部分具有傾斜的側壁，並且在圖式的剖面中具有梯形形狀。在蝕刻製程之後，邏輯區50L中的IMD層108的剩餘部分可以具有在約3nm至約30nm範圍內的厚度。底電極132、MTJ元件134和頂電極136也可以具有傾斜的側壁，並且在圖式的剖面中具有梯形形狀。
在第13圖中，間隔物140形成在MRAM單元58的側壁上。間隔物140圍繞並保護MRAM單元58的部件。具體來說，間隔件140被設置圍繞底電極132和MTJ元件134，並且可以至少部分地被設置圍繞頂電極136。間隔物140可以由氧化物(例如：氧化矽、氧化鋁等)、氮化物(例如：氮化矽、氮化鋁等)、碳化物(例如：碳化矽)、其組合(例如：氮氧化矽、氮碳化矽等)、其多層等。
在間隔物140包括多層的實施例中，間隔物140包括鈍化層142、鈍化層144和氧化物層146。作為形成間隔物140的示例，鈍化層142可以順應性地形成在MRAM單元58上方和凹陷130中。在一些實施例中，鈍化層142可以包括氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、其組合等，並且可以使用CVD、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)、ALD、電漿輔助原子層沉積(plasma-enhanced atomic layer deposition；PEALD)、PVD、其組合等形成。在一些實施例中，鈍化層142可以在後續製程期間減少或防止濕氣(例如：H2 O)擴散到MRAM單元58中。接著圖案化鈍化層142以暴露頂電極136的一部分。在一些實施例中，圖案化是乾式蝕刻製程，例如非等向性蝕刻製程。圖案化移除了鈍化層142的水平部分。後續，在鈍化層142上方形成另一個鈍化層144。在一些實施例中，鈍化層144由用於鈍化層142的候選材料和方法之一者形成，但由與鈍化層142不同的材料形成。舉例來說，鈍化層142可以由氧化物(例如：氧化矽)形成，並且鈍化層144可以由氮化物(例如：氮化矽)形成。接著在鈍化層144上方形成氧化層146。在一些實施例中，氧化物層146可以包括氧化矽等，並且可以使用CVD、PECVD、ALD、PEALD、其組合等形成。後續，執行一或多個乾式蝕刻製程以蝕刻鈍化層144和氧化層146，並且暴露頂電極136的一部分。在一些實施例中，一或多個乾式蝕刻製程是非等向性蝕刻製程，並且移除氧化層146的水平部分。鈍化層142、鈍化層144和氧化層146的剩餘部分形成間隔物140。在圖案化間隔物140之後，邏輯區50L中的IMD層108被暴露。
在第14圖中，IMD層150形成在間隔物140、MRAM單元58和IMD層108上方。IMD層150被設置在間隔物140上和圍繞間隔物140，並且設置在頂電極136上和圍繞頂電極136。在一些實施例中，IMD層150使用與IMD層108相似的材料和方法形成。接著在IMD層150上形成抗反射層152。抗反射層152可以是無氮抗反射層(nitrogen-free anti-reflective layer；NFARL)，並且可以由無氮介電材料(例如碳氧化矽)形成。IMD層150和抗反射層152將用於在邏輯區50L的後續製程期間保護記憶體區50M。
在第15圖中，抗反射層152、IMD層150以及IMD層108被圖案化以暴露在邏輯區50L中的蝕刻停止層106。在一些實施例中，圖案化製程可以包括合適微影和蝕刻製程。在圖案化製程之後，記憶體區50M中的抗反射層152和IMD層150的一部分保留。
在第16圖中，IMD層160形成在蝕刻停止層106以及抗反射層152、IMD層150和IMD層108的剩餘部分上方。IMD層160與IMD層108、150相鄰。在一些實施例中，IMD層160使用與IMD層108相似的材料和方法形成。接著在IMD層160上形成抗反射層162。在一些實施例中，抗反射層162使用與抗反射層152相似的材料和方法形成。
在第17圖中，導電特徵164形成在IMD層160和蝕刻停止層106中。導電特徵164可以包括導電線164L和導電通孔164V，並且形成在邏輯區50L中。記憶體區50M可以沒有導電部件 164。導電特徵164可以藉由合適方法形成，例如鑲嵌製程。示例鑲嵌製程包括單鑲嵌製程、雙鑲嵌製程等。在一些實施例中，導電特徵164的開口藉由通孔先製程(via-first process)形成。在其他實施例中，導電特徵164的開口藉由溝槽先製程(trench-first process)形成。可以使用合適微影和蝕刻技術形成開口。後續，開口填充有合適導電材料，例如銅、鋁、其組合等。下一步，執行平坦化製程，例如CMP製程，以移除記憶體區50M上方的多餘材料，並且暴露頂電極136。在一些實施例中，在平坦化之後，頂電極136的頂表面與導電特徵164的頂表面是共平面的。在一些實施例中，平坦化製程完全移除抗反射層162(見第16圖)。儘管每一個導電通孔164V和對應的導電線164L顯示為分開的元件，但是應理解它們可以是連續的導電特徵，例如在它們藉由雙鑲嵌製程形成的實施例中。
在第18圖中，形成互連結構的另一金屬化層(例如：金屬化層M6，見第2圖)。金屬化層包括蝕刻停止層170、IMD層172和導電特徵174。導電特徵174包括導電通孔174V(其可對應金屬通孔V6，見第2圖)和導電線174L(其可對應金屬線L6，見第2圖)。導電特徵174形成在邏輯區50L和存儲區50M兩者中。在一些實施例中，蝕刻停止層170使用與蝕刻停止層106相似的材料和方法形成。在一些實施例中，IMD層172使用與IMD層160相似的材料和方法形成。在一些實施例中，導電特徵174使用與導電特徵164相似的材料和方法形成。導電特徵174電性耦接至形成在記憶體區50M中的記憶體裝置(例如：MRAM)和形成在邏輯區50L中的邏輯裝置(例如：邏輯電路)。具體來說，導電特徵174物理地和電性地耦接至導電特徵164和頂電極136。在一些實施例中，導電特徵174將記憶體裝置電性耦接至邏輯裝置。例如，導電部件174可以用於將一些導電部件164電耦合到一些頂部電極136，例如在所示的金屬化層中，或在另一個金屬化層中。舉例來說，導電特徵174可以用於將一些導電特徵164電性耦接至一些頂電極136，例如在所示的金屬化層中，或者在另一個金屬化層中。儘管每一個導電通孔174V和對應的導電線174L顯示為分開的元件，但是應理解它們可以是連續的導電特徵，例如在它們藉由雙鑲嵌製程形成的實施例中。
第21圖是根據一些其他實施例的用於製造半導體裝置50的示例方法400的流程圖。方法400包括操作402、404、406、408、410、418，它們個別與方法200的操作202、204、206、208、210、218(見第19圖)相似。在此實施例中，蓋層118F(見第9A圖至第9E圖)也在操作412中藉由多個沉積和氧化操作沉積，然而，沉積是藉由ALD而不是藉由DC濺鍍。具體來說，在操作414中，使用ALD模組來沉積純鎂子層。接著，在操作416中，沉積的鎂子層在ALD模組中被氧化以形成氧化鎂層。可以重複操作414和416，直到氧化鎂層達到期望的厚度，從而形成蓋層118F。在操作414中藉由ALD沉積鎂子層可以提供對蓋層118F(參見第8圖)的最終厚度T2 的更精細程度的控制。
實施例可以獲得優點。藉由重複沉積和氧化形成覆層118F允許蓋層118F由具有高濃度氧的氧化鎂形成。在一些實施例中，蓋層118F可以是完全氧化的鎂。形成完全氧化的鎂的蓋層118F允許增加所得MTJ元件134的垂直磁異向性(PMA)，從而增加了MRAM單元58的高電阻(RAP )和低電阻(RP )狀態之間的電阻的相對變化。因此可以改善MRAM單元58的寫入錯誤率(WER)和讀取錯誤率(RER)。
在一個實施例中，一種半導體裝置包括：包括複數主動裝置的基板；第一金屬間介電層；延伸穿過第一金屬間介電層的第一導電特徵，第一導電特徵電性耦接至主動裝置；在第一導電特徵上方的底電極；磁穿隧接面元件，包括：在底電極上方的參考層；在參考層上方的穿隧阻障層，穿隧阻障層包括氧化的鎂；在穿隧阻障層上方的自由層；以及在自由層上方的蓋層，蓋層包括氧化的鎂，蓋層的氧化的鎂比穿隧阻障層的氧化的鎂要更加氧化；在蓋層上方的頂電極；在頂電極上方的第二金屬間介電層；以及延伸穿過第二金屬間介電層的第二導電特徵，第二導電特徵接觸頂電極。
在一些實施例中，半導體裝置更包括：圍繞底電極和磁穿隧接面元件的間隔物；圍繞間隔物和頂電極的第三金屬間介電層；與第一金屬間介電層和第三金屬間介電層相鄰的第四金屬間介電層；以及延伸穿過第四金屬間介電層的第三導電特徵，第三導電特徵電性耦接至主動裝置。在半導體裝置的一些實施例中，穿隧阻障層具有相同的鎂原子濃度和氧原子濃度。在半導體裝置的一些實施例中，穿隧阻障層中的氧鎂比在0.95至1.05的範圍內，並且穿隧阻障層具有在0.6nm至1.2nm的範圍內的厚度。在半導體裝置的一些實施例中，蓋層的氧原子濃度比蓋層的鎂原子濃度更大。在半導體裝置的一些實施例中，蓋層中的氧鎂比在1.0至1.2的範圍內，並且蓋層具有在0.4nm至1.0nm的範圍內的厚度。
在一個實施例中，一種半導體裝置包括：磁阻式隨機存取記憶體，包括：底電極；在底電極上方的參考層；在參考層上方的穿隧阻障層，穿隧阻障層包括鎂和氧的第一組合物；在穿隧阻障層上方的自由層，自由層具有比參考層小的矯頑力；在自由層上方的蓋層，蓋層包括鎂和氧的第二組合物，與鎂和氧的第一組合物相比，鎂和氧的第二組合物具有較大的氧原子濃度和較小的鎂原子濃度；以及在蓋層上方的頂電極。
在一些實施例中，半導體裝置更包括：列解碼器；將列解碼器電性耦接至上述底電極的字元線；行解碼器；以及將行解碼器電性耦接至頂電極的位元線。在半導體裝置的一些實施例中，鎂和氧的第一組合物具有相同的鎂原子濃度和氧原子濃度，並且鎂和氧的第二組合物的氧原子濃度比第二組合物的鎂原子濃度更大。在半導體裝置的一些實施例中，穿隧阻障層中的氧鎂比在0.95至1.05的範圍內，並且穿隧阻障層具有在0.6nm至1.2nm的範圍內的厚度。在半導體裝置的一些實施例中，蓋層中的氧鎂比在1.0至1.2的範圍內，並且蓋層具有在0.4nm至1.0nm的範圍內的厚度。在半導體裝置的一些實施例中，蓋層具有比上述穿隧阻障層更均勻的氧濃度。
在一個實施例中，一種半導體裝置之形成方法包括：在基板上方形成底電極層；在底電極層上方形成接地層；在接地層上方形成種子層；在種子層上方形成複數參考層；藉由使用射頻(RF)濺鍍濺鍍氧化鎂以在參考層上方形成穿隧阻障層；在穿隧阻障層上方形成複數自由層；藉由重複地沉積鎂和將鎂氧化以在自由層上方形成蓋層；在蓋層上方形成頂電極層；以及圖案化頂電極層、上蓋層、自由層、穿隧阻障層、參考層、種子層、接地層和底電極層以形成磁阻式隨機存取記憶體單元。
在半導體裝置之形成方法的一些實施例中：底電極層、接地層和種子層在第一多靶直流濺鍍模組中形成；參考層在第二多靶直流濺鍍模組中形成；穿隧阻障層在雙靶射頻濺鍍模組中形成；自由層在第三多靶直流濺鍍模組中形成；蓋層在單靶直流濺鍍模組中形成；以及頂電極層在第四多靶直流濺鍍模組中形成。在一些實施例中，半導體裝置之形成方法更包括：在形成穿隧阻障層的操作之前，在雙靶射頻濺鍍模組中執行金屬黏貼製程。在半導體裝置之形成方法的一些實施例中，形成蓋層的操作包括：在自由層上沉積第一鎂子層，第一鎂子層具有第一厚度，第一厚度在0.2nm至0.4nm的範圍內；使氧氣以第一流量流過第一鎂子層並持續第一持續時間，第一流量在8sccm至40sccm的範圍內，第一持續時間在10秒至40秒的範圍內；在第一鎂子層上沉積第二鎂子層第二鎂子層具有第二厚度，第二厚度在0.08nm至0.24nm的範圍內；使氧氣以第二流量流過第二鎂子層並持續第二持續時間，第二流量在1sccm至20sccm的範圍內，第二持續時間在10秒至40秒的範圍內；在第二鎂子層上沉積第三鎂子層，第三鎂子層具有第三厚度，第三厚度在0.08nm至0.24nm的範圍內；使氧氣以第三流量流過第三鎂子層並持續第三持續時間，第三流量在1sccm至20sccm的範圍內，第三持續時間在10秒至40秒的範圍內；在第三鎂子層上沉積第四鎂子層，第四鎂子層具有第四厚度，第四厚度在0.08nm至0.24nm的範圍內；使氧氣以第四流量流過第四鎂子層並持續第四持續時間，第四流量在100sccm至1000sccm的範圍內，第四持續時間在10秒至40秒的範圍內；以及在第四鎂子層上沉積第五鎂子層。在半導體裝置之形成方法的一些實施例中，第一鎂子層、第二鎂子層、第三鎂子層、第四鎂子層和第五鎂子層中之每一者藉由直流(DC)濺鍍來沉積。在半導體裝置之形成方法的一些實施例中，第一鎂子層、第二鎂子層、第三鎂子層、第四鎂子層和第五鎂子層中之每一者藉由原子層沉積(ALD)來沉積。在半導體裝置之形成方法的一些實施例中，第一鎂子層、第二鎂子層、第三鎂子層、第四鎂子層和第五鎂子層中之每一者在相同的模組中沉積和氧化，而在每一個沉積和流動操作之間不破壞模組中的真空。在半導體裝置之形成方法的一些實施例中，第四流量大於第一流量、第二流量和第三流量中的每一者，並且第四持續時間大於第一持續時間、第二持續時間和第三持續時間中的每一者。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
50:半導體裝置 52:磁阻式隨機存取記憶體陣列 54:列解碼器 56:行解碼器 58:磁阻式隨機存取記憶體單元 WL:字元線 BL:位元線 50M:記憶體區 50L:邏輯區 60:半導體基板 62:裝置 64:層間介電層 66:接點插塞 68:互連結構 140:間隔物 108:金屬間介電層 110:導電通孔 132:底電極 134:磁穿隧接面元件 136:頂電極 M1:金屬化層 M2:金屬化層 M3:金屬化層 M4:金屬化層 M5:金屬化層 M6:金屬化層 V1:通孔、金屬通孔 V2:通孔 V3:通孔 V4:通孔 V5:通孔 V6:通孔、金屬通孔 L1:金屬線 L2:金屬線 L3:金屬線 L4:金屬線 L5:金屬線 L6:金屬線 102:金屬間介電層 104:導電特徵 106:蝕刻停止層 112:導電區 114:導電阻擋層 116:底電極層 118:磁穿隧接面堆疊 118A:接地層、材料層 118B:種子層、材料層 118C:參考層、材料層 118D:穿隧阻障層、材料層 118E:自由層、材料層 118F:蓋層、材料層 T1 :厚度 T2 :厚度 118F1 :第一鎂子層 118F2 :第二鎂子層 118F3 :第三鎂子層 118F4 :第四鎂子層 118F5 :第五鎂子層 118G:外套層、材料層 120:頂電極層 122:硬罩幕層 124:光敏感罩幕 130:凹陷 142:鈍化層 144:鈍化層 146:氧化物層 150:金屬間介電層 152:抗反射層 160:金屬間介電層 162:抗反射層 164:導電特徵 164V:導電通孔 164L:導電線 170:蝕刻停止層 172:金屬間介電層 174:導電特徵 174V:導電通孔 174L:導電線 200:方法 202~218:操作 300:製程機台 302:負載鎖定 304:模組/直流濺鍍模組 306:模組/直流濺鍍模組 308:模組/射頻濺鍍模組 310:模組/加熱模組 312:模組/冷卻模組 314:模組/直流濺鍍模組 316:模組/直流濺鍍模組 318:模組/直流濺鍍模組 400:方法 402~418:操作
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1圖是根據一些實施例之半導體裝置的示意圖。 第2圖是根據一些實施例之半導體裝置的剖面圖。 第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9A圖、第9B圖、第9C圖、第9D圖、第9E圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、以及第18圖是根據一些實施例之半導體裝置的製造的中間站點的剖面圖。 第19圖是根據一些實施例之用於製造半導體裝置的示例方法的流程圖。 第20圖是製程機台的示意圖。 第21圖是根據一些實施例之用於製造半導體裝置的示例方法的流程圖。
無
200:方法
202~218:操作

Claims (12)

  1. 一種半導體裝置，包括：一基板，包括複數主動裝置；一第一金屬間介電層；一第一導電特徵，延伸穿過上述第一金屬間介電層，上述第一導電特徵電性耦接至上述主動裝置；一底電極，在上述第一導電特徵上方；一磁穿隧接面元件，包括：一參考層，在上述底電極上方；一穿隧阻障層，在上述參考層上方，上述穿隧阻障層包括氧化的鎂；一自由層，在上述穿隧阻障層上方；以及一蓋層，在上述自由層上方，上述蓋層包括氧化的鎂，上述蓋層的氧化的鎂比上述穿隧阻障層的氧化的鎂要更加氧化；一頂電極，在上述蓋層上方；一第二金屬間介電層，在上述頂電極上方；以及一第二導電特徵，延伸穿過上述第二金屬間介電層，上述第二導電特徵接觸上述頂電極。
  2. 如請求項1之半導體裝置，更包括：一間隔物，圍繞上述底電極和上述磁穿隧接面元件；一第三金屬間介電層，圍繞上述間隔物和上述頂電極；一第四金屬間介電層，與上述第一金屬間介電層和上述第三金屬間介電層相鄰；以及 一第三導電特徵，延伸穿過上述第四金屬間介電層，上述第三導電特徵電性耦接至上述主動裝置。
  3. 如請求項1之半導體裝置，其中上述穿隧阻障層具有相同的鎂原子濃度和氧原子濃度。
  4. 如請求項1之半導體裝置，其中上述穿隧阻障層中的一氧鎂比在0.95至1.05的範圍內，並且上述穿隧阻障層具有在0.6nm至1.2nm的範圍內的一厚度。
  5. 如請求項1之半導體裝置，其中上述蓋層的氧原子濃度比上述蓋層的鎂原子濃度更大。
  6. 如請求項1之半導體裝置，其中上述蓋層中的一氧鎂比在1.0至1.2的範圍內，並且上述蓋層具有在0.4nm至1.0nm的範圍內的一厚度。
  7. 一種半導體裝置，包括：一磁阻式隨機存取記憶體，包括：一底電極；一參考層，在上述底電極上方；一穿隧阻障層，在上述參考層上方，上述穿隧阻障層包括鎂和氧的一第一組合物；一自由層，在上述穿隧阻障層上方，上述自由層具有比上述參考層小的一矯頑力；一蓋層，在上述自由層上方，上述蓋層包括鎂和氧的一第二組合物，與鎂和氧的上述第一組合物相比，鎂和氧的上述第二組合物具有較大的一氧原子濃度和較小的一鎂原子濃度；以及 一頂電極，在上述蓋層上方。
  8. 如請求項7之半導體裝置，其中鎂和氧的上述第一組合物具有相同的鎂原子濃度和氧原子濃度，並且鎂和氧的上述第二組合物的氧原子濃度比上述第二組合物的鎂原子濃度更大。
  9. 如請求項7之半導體裝置，其中上述蓋層具有比上述穿隧阻障層更均勻的氧濃度。
  10. 一種半導體裝置之形成方法，包括：在一基板上方形成一底電極層；在上述底電極層上方形成一接地層；在上述接地層上方形成一種子層；在上述種子層上方形成複數參考層；藉由使用射頻濺鍍濺鍍氧化鎂以在上述參考層上方形成一穿隧阻障層；在上述穿隧阻障層上方形成複數自由層；藉由重複地沉積鎂和將鎂氧化以在上述自由層上方形成一蓋層，使得上述蓋層包括氧化鎂，其中上述蓋層的氧化鎂比上述穿隧阻障層的氧化鎂要更加氧化；在上述蓋層上方形成一頂電極層；以及圖案化上述頂電極層、上述蓋層、上述自由層、上述穿隧阻障層、上述參考層、上述種子層、上述接地層和上述底電極層以形成一磁阻式隨機存取記憶體單元。
  11. 如請求項10之半導體裝置之形成方法，其中：上述底電極層、上述接地層和上述種子層在一第一多靶直流濺鍍模組中形成； 上述參考層在一第二多靶直流濺鍍模組中形成；上述穿隧阻障層在一雙靶射頻濺鍍模組中形成；上述自由層在一第三多靶直流濺鍍模組中形成；上述蓋層在一單靶直流濺鍍模組中形成；以及上述頂電極層在一第四多靶直流濺鍍模組中形成。
  12. 如請求項11之半導體裝置之形成方法，其中上述形成上述蓋層的操作包括：在上述自由層上沉積一第一鎂子層，上述第一鎂子層具有一第一厚度，上述第一厚度在0.2nm至0.4nm的範圍內；使氧氣以一第一流量流過上述第一鎂子層並持續一第一持續時間，上述第一流量在8sccm至40sccm的範圍內，上述第一持續時間在10秒至40秒的範圍內；在上述第一鎂子層上沉積一第二鎂子層，上述第二鎂子層具有一第二厚度，上述第二厚度在0.08nm至0.24nm的範圍內；使氧氣以一第二流量流過上述第二鎂子層並持續一第二持續時間，上述第二流量在1sccm至20sccm的範圍內，上述第二持續時間在10秒至40秒的範圍內；在上述第二鎂子層上沉積一第三鎂子層，上述第三鎂子層具有一第三厚度，上述第三厚度在0.08nm至0.24nm的範圍內；使氧氣以一第三流量流過上述第三鎂子層並持續一第三持續時間，上述第三流量在1sccm至20sccm的範圍內，上述第三持續時間在10秒至40秒的範圍內；在上述第三鎂子層上沉積一第四鎂子層，上述第四鎂子層具有一第四厚度，上述第四厚度在0.08nm至0.24nm的範圍內；使氧氣以一第四流量流過上述第四鎂子層並持續一第四持續時間，上述第四 流量在100sccm至1000sccm的範圍內，上述第四持續時間在10秒至40秒的範圍內；以及在上述第四鎂子層上一沉積第五鎂子層。
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