CN110098216A - 一种制作作为磁性随机存储器顶电极的导电硬掩模的方法 - Google Patents
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Abstract
本发明提供了一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，包括如下步骤：(1)提供表面抛光的带金属通孔的CMOS基底，在基底上沉积底电极和磁性隧道结多层膜、导电硬模层的刻蚀阻挡层、导电硬掩模、导电硬掩模的掩模层；(2)图形化导电硬掩模图案，利用光刻胶/无机抗反射涂层/含碳膜层的三层结构使图案转移到导电硬掩模的掩模层的顶部；(2)以剩下的含碳膜层和导电硬掩模的掩模层为掩模，刻蚀导电硬掩模，并除去含碳膜层和刻蚀带来的导电聚合物。本发明有益效果如下：增加了工艺的可选择行，极大的增加了关键尺寸的可控行，有利电学和良率的提高和器件的小型号化，增加了刻蚀/聚合物清除工艺窗口。
Description
技术领域
本发明涉及一种制作作为磁性随机存储器顶电极(TE，Top Electrode)的导电硬掩模(C-HM，Conductive Hard Mask)的方法，属于磁性随机存储器(MRAM，Magnetic RadomAccess Memory)制造技术领域。
背景技术
近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有：磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。
在现在的MRAM制造工艺中，一般采用一次光罩对磁性随机存储器(MRAM)的顶电极(TE，Top Electrode)、磁性隧道结(MTJ)单元和底电极(BE，Bottom Electrode)进行制作；其中，在刻蚀磁性隧道结和底电极单元阵列的时候，采用顶电极作为硬掩模，使磁性隧道结和底电极自对准硬掩模进行刻蚀，所以顶电极(TE)也被称为导电硬掩模(C-HM)。
由于磁性隧道结中含有Co、Fe、Ni、Pt等元素，如果这些元素和Cl和H2O等接触，那么磁性隧道结(MTJ)将会受到化学损伤(Chemical Corrosion和galvanic effect)，进而影响其磁性性能和电学性能的提升。
为了避免Cl元素带来的潜在负面影响，在目前的导电硬掩模刻蚀工艺中，一般采用C/F气体对导电硬掩模进行反应离子刻蚀(RIE，Reactive Ion Etching)；由于SiO2、SiON或SiN对导电硬掩模的选择比非常低，在进行反应离子刻蚀工艺的时候，只能采用光刻胶(PR，Photo Resist)作为软掩模(Soft Mask)或含碳膜层作为硬掩模(Hard Mask)进行刻蚀，由于大量C的存在，将会在刻蚀后导电硬掩模和光刻胶/含碳膜层的侧壁形成一层难以去除的导电聚合物，由于不规则导电聚合物的存在，这使得在后续的磁性隧道结刻蚀中，很难得到标准的圆形磁性隧道结图案，这将非常不利用磁性隧道结关键尺寸(CD，CriticalDimension)的控制，从而增加了MRAM电路读/写电流的波动，非常不利于其良率的提升，非常不利于磁性隧道结阵列单元的继续缩微。
发明内容
为了解决上述技术问题，本发明提供了一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，选用含碳膜层做为硬掩模，选用Cl2、C/F、N/F或者S/F气体作为主要反应离子刻蚀气体对导电硬掩模(C-HM)进行刻蚀，并使刻蚀停止在W/Ru双层刻蚀阻挡层之上；最后采用高温H2O蒸气进行去Cl或F处理，N2/H2或者N2/O2除去残留的含碳膜层，CF4/O2等除去导电聚合物。具体技术方案如下：
一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，包括如下步骤：
步骤一、提供表面抛光的带金属通孔的CMOS基底，在基底上沉积底电极和磁性隧道结多层膜、导电硬模层的刻蚀阻挡层、导电硬掩模、导电硬掩模的掩模层；
步骤二、图形化导电硬掩模图案，利用光刻胶/无机抗反射涂层/含碳膜层的三层结构使图案转移到导电硬掩模的掩模层的顶部；
步骤三、以剩下的含碳膜层和导电硬掩模的掩模层为掩模，刻蚀导电硬掩模，并除去含碳膜层和刻蚀带来的导电聚合物。
进一步地，导电硬掩模的刻蚀阻挡层为W/Ru或Ta/Ru双层结构，导电硬掩模的刻蚀阻挡层的总厚度为2nm～15nm。
进一步地，导电硬掩模的厚度为20nm～100nm，导电硬掩模的材料为Ta、TaN、Ti、TiN、W或WN。
进一步地，导电硬掩模的掩模层的厚度为0.1nm～100nm，导电硬掩模的掩模层的材料是SiO2、SiON或SiN。
进一步地，步骤二中，采用C/F气体为主刻蚀气体，对导电硬掩模的掩模层进行刻蚀。
进一步地，步骤三包括如下细分步骤：
步骤3.1：刻蚀导电硬掩模，并使刻蚀停止在导电硬掩模的刻蚀阻挡层之上，维持部分过刻蚀；
步骤3.2：采用高温H2O蒸气作为主要原料气体，等离子化学刻蚀进行除Cl或除F处理；
步骤3.3：除去残留的含碳膜层；
步骤3.4：采用零偏压的反应离子刻蚀工艺除去残留在侧壁的导电聚合物。
更进一步地，步骤3.1中，主要刻蚀气体为Cl2、CF4、NF3或SF6，并添加CH4、N2、CH3F、CH2F2、CHF3或Ar中的一种或几种作为辅助刻蚀气体。
更进一步地，步骤3.2中，各项工艺参数如下：压力为100mTorr～9Torr，温度为150℃～350℃，功率为1000watt～4000watt，流量为1000sccm～4000sccm。
更进一步地，步骤3.3中，采用O2/N2或者N2/H2除去残留的含碳膜层。
更进一步地，步骤3.4中，主要工艺气体为CF4/O2或CF4/N2。
本发明的有益效果：增加了工艺的可选择行，极大的增加了关键尺寸的可控行，有利电学和良率的提高和器件的小型号化，增加了刻蚀/聚合物清除工艺窗口。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明由更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1(a)至图1(b)是本发明一个较佳实施例中在CMOS基底上沉积各个膜层的示意图；
图2(a)至图2(b)是本发明一个较佳实施例中图形化导电硬掩模图案的示意图；
图3(a)至图3(c)是本发明一个较佳实施例中刻蚀导电硬掩模的示意图；
图4(a)至图4(b)是本发明一个较佳实施例中刻蚀形成底电极和磁性隧道结的示意图。
附图标记说明：100-表面抛光的带金属通孔(Vx(x>＝1))的CMOS基底，101-CMOS电介质，102-CMOS通孔金属，201-底电极和磁性隧道结多层膜，202-导电硬掩模的刻蚀阻挡层，203-导电硬掩模，204-导电硬掩模的掩模层，205-含碳膜层，206-无机抗反射涂层，207-光刻胶，208-导电聚合物，209-磁性隧道结覆盖层，210-磁性隧道结电介质。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式作详细的说明。需指出的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，选用含碳膜层做为软掩模，选用Cl2、C/F、N/F或者S/F气体作为主要反应离子刻蚀气体对导电硬掩模(C-HM)进行刻蚀，并使刻蚀停止在W/Ru双层刻蚀阻挡层之上；最后采用高温H2O蒸气进行去Cl或F处理，N2/H2或者N2/O2除去残留的含碳膜层，CF4/O2等除去导电聚合物。
由于在刻蚀过程中，采用含碳膜层作为刻蚀导电硬掩模的硬掩模，那么在刻蚀过程中既可以选择Cl作为主要刻蚀元素的气体，也可以采用F元素作为主要刻蚀元素气体，增加了工艺的可选择性；由于采用了高温H2O蒸气，非常有力除去附着的Cl或F元素；CF4/O2等可以极大的除去导电聚合物，并进行表面平滑处理，这样极大的增加了关键尺寸的可控行，有利电学和良率的提高和器件的小型化；同时采用W/Ru双层刻蚀阻挡层，这样增加了刻蚀/聚合物清除工艺窗口。
本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体步骤如下：
步骤一：提供表面抛光的带金属通孔(Vx(x>＝1))的CMOS基底100，如图1(a)所示；并在基底100上沉积底电极和磁性隧道结多层膜201、导电硬模层的刻蚀阻挡层202、导电硬掩模203和导电硬掩模的掩模层204，如图1(b)所示；其中，CMOS金属通孔的材料一般为Cu或W等，导电硬模层的刻蚀阻挡层202为W/Ru双层刻蚀阻挡层。
底电极(BE)包含Ta、TaN、Ti、TiN、W或WN等材料，其厚度范围为20nm～80nm，一般采用物理气象沉积(PVD，Physical Vapor Deposition)等方式实现；更进一步为，为了提高底电极表面平整度，可以对其进行表面平坦化处理。
其中，磁性隧道结(MTJ)多层膜的总厚度为15nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的Bottom Pinned结构或者是由记忆层、势垒层和参考层的依次向上叠加的Top Pinned结构。
进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeBm超晶格多层膜结构，通常下面需要一层种子层，例如Ta/Pt，其优选参考层总厚度为8～20nm。
进一步地，势垒层为非磁性金属氧化物，优选MgO或Al2O3，其厚度为0.5nm～3nm。更进一步地，可以采用双层MgO的结构。
进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。
导电硬掩模的刻蚀阻挡层202为W/Ru或Ta/Ru双层结构，双层结构总厚度为2nm～15nm。
导电硬掩模203(顶电极膜层)的厚度为20nm～100nm，选择Ta、TaN、Ti、TiN、W或WN等，以期在卤素电浆中获得更好刻轮廓。
导电硬掩模的掩模层204的厚度为0nm～100nm，其形成材料可以是SiO2、SiON或SiN等。
步骤二：图形化导电硬掩模203图案，并且使图案转移到图形化导电硬掩模的掩模层204的顶部。
在此过程中，采用光刻胶207/无机抗反射层(DARC，Dielectric Anti-ReflectiveCoating)206/含碳膜层205的三层结构来进行导电硬掩模203的图形化定义，如图2(a)所示。
接着，采用C/F气体为主刻蚀气体，对导电硬掩模(C-HM)的掩模层204进行刻蚀，如图2(b)所示。
步骤三：以剩下的含碳膜层205和导电硬掩模的掩模层204为掩模，刻蚀导电硬掩模203，然后去除含碳膜层205和导电聚合物208，此步骤可以具体分为如下几步：
步骤3.1：刻蚀导电硬掩模203，并使刻蚀停止在导电硬掩模的刻蚀阻挡层202之上，维持少量过刻蚀，如图3(a)所示；其中，主要刻蚀气体为Cl2、CF4、NF3或SF6等，并可添加CH4、N2、CH3F、CH2F2、CHF3或Ar等中的一种或几种作为辅助刻蚀气体。
步骤3.2：采用高温H2O蒸气作为主要原料气体，等离子化学刻蚀进行除Cl或F处理；其中，压力为100mTorr～9Torr，温度为250℃～350℃，功率为1000watt～4000watt，流量为1000sccm～4000sccm，并可以添加Ar以增加气体的电正性，也可添加N2或O2。
步骤3.3：采用O2/N2或者N2/H2等除去残留的含碳膜层205，如图3(b)所示。
步骤3.4：采用零偏压的反应离子刻蚀工艺除去残留在侧壁的导电聚合物208，如图3(c)所示；其主要气体为CF4/O2或CF4/N2等，严格控制工艺参数，以全部去除导电聚合物208，对尽可能少的对导电硬掩模的刻蚀阻挡层202产生损伤。
步骤四：刻蚀底电极和磁性隧道结多层膜201，如图4(a)所示；接着以磁性隧道结覆盖层209覆盖，然后填充磁性隧道结电介质210，最后磨平磁性隧道结电介质210，如图4(b)所示。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。
Claims (10)
1.一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，包括如下步骤：
步骤一、提供表面抛光的带金属通孔的CMOS基底，在所述基底上沉积底电极和磁性隧道结多层膜、导电硬模层的刻蚀阻挡层、导电硬掩模、导电硬掩模的掩模层；
步骤二、图形化导电硬掩模图案，利用光刻胶/无机抗反射涂层/含碳膜层的三层结构使所述图案转移到所述导电硬掩模的掩模层的顶部；
步骤三、以剩下的所述含碳膜层和所述导电硬掩模的掩模层为掩模，刻蚀所述导电硬掩模，并除去所述含碳膜层和刻蚀带来的导电聚合物。
2.根据权利要求1所述的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，所述导电硬掩模的刻蚀阻挡层为W/Ru或Ta/Ru双层结构，所述导电硬掩模的刻蚀阻挡层的总厚度为2nm～15nm。
3.根据权利要求1所述的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，所述导电硬掩模的厚度为20nm～100nm，所述导电硬掩模的材料为Ta、TaN、Ti、TiN、W或WN。
4.根据权利要求1所述的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，所述导电硬掩模的掩模层的厚度为0.1nm～100nm，所述导电硬掩模的掩模层的材料是SiO2、SiON或SiN。
5.根据权利要求1所述的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，步骤二中，采用C/F气体为主刻蚀气体，对所述导电硬掩模的掩模层进行刻蚀。
6.根据权利要求1所述的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，步骤三包括如下细分步骤：
步骤3.1：刻蚀所述导电硬掩模，并使刻蚀停止在所述导电硬掩模的刻蚀阻挡层之上，维持部分过刻蚀；
步骤3.2：采用高温H2O蒸气作为主要原料气体，等离子化学刻蚀进行除Cl或除F处理；
步骤3.3：除去残留的所述含碳膜层；
步骤3.4：采用零偏压的反应离子刻蚀工艺除去残留在侧壁的所述导电聚合物。
7.根据权利要求6所述的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，步骤3.1中，主要刻蚀气体为Cl2、CF4、NF3或SF6，并添加CH4、N2、CH3F、CH2F2、CHF3或Ar中的一种或几种作为辅助刻蚀气体。
8.根据权利要求6所述的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，步骤3.2中，各项工艺参数如下：压力为100mTorr～9Torr，温度为150℃～350℃，功率为1000watt～4000watt，流量为1000sccm～4000sccm。
9.根据权利要求6所述的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，步骤3.3中，采用O2/N2或者N2/H2除去残留的所述含碳膜层。
10.根据权利要求6所述的一种制作作为磁性随机存储器顶电极的导电硬掩模的方法，其特征在于，步骤3.4中，主要工艺气体为CF4/O2或CF4/N2。
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Cited By (2)
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|---|---|---|---|---|
| CN113838883A (zh) * | 2020-06-24 | 2021-12-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
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