KR20210004351A - 자기 저항 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
자기 저항 메모리 장치는 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛, 상기 메모리 유닛의 측벽 상에 형성된 보호막 패턴, 상기 메모리 유닛 상에 형성되어 상기 상부 전극에 접촉하는 비아, 및 상기 비아 상에 형성되며, 이에 전기적으로 연결된 배선을 포함할 수 있으며, 상기 상부 전극의 가운데 부분은 나머지 부분으로부터 상기 기판 상면에 수직한 수직 방향으로 돌출된 형상을 가질 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치 및 그 제조 방법에 관한 것이다.
엠램(MRAM) 장치의 제조 공정에서, 기판 상에 순차적으로 적층된 하부 전극막 및 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조물 막 상에 상부 전극을 형성한 후, 상기 하부 전극막 및 상기 MTJ 구조물 막 상에 상기 상부 전극을 식각 마스크로 사용하는 이온-빔 식각(Ion-Beam Etching; IBE) 공정을 상기 기판 상면에 수직하지 않은 사선 방향으로 수행함으로써, 하부 전극 및 MTJ 구조물을 형성할 수 있다.
한편, 상기 엠램 장치의 전기적 특성을 향상시키기 위하여 상기 상부 전극의 두께를 증가시킬 수 있으나, 이후 수행되는 이온-빔 식각 공정을 통해 상기 사선 방향으로 주입되는 이온들이 상기 상부 전극의 증가된 두께만큼 가려질 수 있다. 이에 따라, 상기 상부 전극에 이웃하는 상부 전극들, 및 상기 각 이웃하는 상부 전극들 하부의 하부 전극막 및 MTJ 구조물 막이 제대로 패터닝되지 않을 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 특성을 갖는 자기 저항 메모리 장치의 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치는 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛, 상기 메모리 유닛의 측벽 상에 형성된 보호막 패턴, 상기 메모리 유닛 상에 형성되어 상기 상부 전극에 접촉하는 비아, 및 상기 비아 상에 형성되며, 이에 전기적으로 연결된 배선을 포함할 수 있으며, 상기 상부 전극의 가운데 부분은 나머지 부분으로부터 상기 기판 상면에 수직한 수직 방향으로 돌출된 형상을 가질 수 있다.
상술한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치는 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛, 상기 메모리 유닛의 측벽 상에 형성된 보호막 패턴, 상기 메모리 유닛 상에 형성되며 상기 상부 전극 및 상기 보호막 패턴에 각각 접촉하는 비아, 및 상기 비아 상에 형성되며 이에 전기적으로 연결된 배선을 포함할 수 있다. 상기 상부 전극은 순차적으로 적층되어 서로 일체적으로 형성된 제1 내지 제3 부분들을 포함할 수 있고, 상기 상부 전극의 폭은 상기 제1 및 제3 부분들에 비해 상기 제2 부분에서 상기 기판 상면에 수직한 수직 방향을 따라 급격히 감소할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치는 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛, 상기 메모리 유닛의 측벽 상에 형성된 보호막 패턴, 상기 메모리 유닛 상에 형성되어 상기 상부 전극에 접촉하는 비아, 및 상기 비아 상에 형성되며 이에 전기적으로 연결된 배선을 포함할 수 있다. 상기 상부 전극은 일정한 기울기의 측벽을 가지는 제1 부분, 변동하는 기울기의 측벽을 가지는 제2 부분, 및 상기 제2 부분으로부터 상기 기판 상면에 수직한 수직 방향으로 돌출된 제3 부분을 포함할 수 있고, 상기 비아의 하면은 상기 상부 전극의 상기 제3 부분에 접촉하는 부분에서 상기 수직 방향으로 오목한 형상을 가질 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법은 기판 상에 순차적으로 적층된 하부 전극막, 자기터널접합 구조물 막 및 상부 전극막을 형성하고, 상기 상부 전극막 상에 마스크를 형성하고, 상기 상부 전극막에 대해 상기 마스크를 사용하는 제1 식각 공정을 수행하여 예비 상부 전극을 형성하고, 상기 예비 상부 전극 상에 잔류하는 상기 마스크에 대해 제2 식각 공정을 수행하여 그 폭을 감소시키고, 그리고 상기 예비 상부 전극에 대해 폭이 감소된 상기 마스크를 사용하는 제3 식각 공정을 수행하여 상기 예비 상부 전극의 상부를 부분적으로 제거함으로써, 상부 전극을 형성하는 것을 포함할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법은 기판 상에 하부 전극막, 자기터널접합 구조물 막 및 상부 전극막을 순차적으로 형성하고, 상기 상부 전극막 상에 개구를 포함하는 희생 패턴을 형성하고, 상기 개구를 채우는 마스크를 형성한 후, 상기 희생 패턴을 제거하고, 상기 마스크를 사용하여 상기 상부 전극막을 식각함으로써 상부 전극을 형성하고, 상기 상부 전극 상에 잔류하는 상기 마스크를 식각하여 그 폭을 감소시키고, 폭이 감소된 상기 마스크를 사용하여 상기 상부 전극의 상부를 부분적으로 제거하고, 상부가 부분적으로 제거된 상기 상부 전극을 식각 마스크로 사용하여 상기 하부 전극막 및 상기 자기터널접합(MTJ) 막을 식각함으로써, 하부 전극 및 자기터널접합(MTJ) 구조물을 각각 형성하고, 그리고 상기 상부 전극의 상면에 접촉하는 비아 및 상기 비아에 접촉하는 배선을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 따른 자기 저항 메모리 장치는 기판 상에 순차적으로 적층된 하부 전극막, MTJ 구조물 막, 및 가운데 부분이 가장자리 부분보다 상기 기판 상면에 수직한 수직 방향으로 더 돌출된 형상을 가지는 상부 전극을 포함할 수 있다.
이에 따라, 상기 상부 전극이 두꺼운 두께를 갖더라도, 적어도 상기 상부 전극 상부의 상기 가운데 부분이 상기 가장자리 부분에 비해 감소된 폭을 가지므로, 이후 수행되는 이온-빔 식각(Ion-Beam Etching; IBE) 공정을 통해 주입되는 이온들이 상기 상부 전극에 의해 가려지지 않을 수 있으므로, 상기 상부 전극과 이웃하는 상부 전극들, 및 상기 각 이웃하는 상부 전극들 아래에 형성된 하부 전극막 및 MTJ 구조물 막이 효과적으로 패터닝될 수 있다.
도 1 내지 도 10은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 11 내지 도 15는 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도들이다.
도 11 내지 도 15는 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
도 1 내지 도 10은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 제1 층간 절연막(110)을 형성한 후, 제1 층간 절연막(110)을 관통하며 기판(100) 상면에 접촉하는 콘택 플러그(120)를 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
도시되지는 않았으나, 기판(100) 상에는 각종 소자, 예를 들어, 워드 라인(word line), 트랜지스터, 다이오드, 소스/드레인 층, 소스 라인(source line), 배선 등이 형성될 수 있다.
제1 층간 절연막(110)은 기판(100) 상에 형성되어 상기 각종 소자를 커버할 수 있다. 제1 층간 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
콘택 플러그(120)는 제1 층간 절연막(110)을 관통하여 기판(100) 상면을 노출시키는 제1 개구(도시되지 않음)를 형성하고, 상기 제1 개구를 채우는 도전막을 기판(100) 및 제1 층간 절연막(110) 상에 형성한 후, 제1 층간 절연막(110) 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써 형성할 수 있다. 상기 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물, 혹은 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 제1 층간 절연막(110) 및 콘택 플러그(120) 상에 하부 전극막(130), 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조물 막(170), 상부 전극막(180), 식각 저지막(190), 희생막(200) 및 제1 마스크 막(210)을 순차적으로 형성할 수 있다. 일 실시예에 있어서, MTJ 구조물 막(170)은 순차적으로 적층된 고정막(pinning layer)(140), 터널 배리어막(150) 및 자유막(160)을 포함할 수 있다.
상기 하부 및 상부 전극막들(130, 180)은 금속 또는 금속 질화물을 사용하여 형성할 수 있다.
한편, 상기 하부 전극막(130) 상에 배리어 막(도시되지 않음)을 더 형성하여, 고정막(140)에 포함되는 금속의 이상 성장을 방지할 수도 있다. 이때, 상기 배리어 막은 비정질 금속 혹은 금속 질화물, 예를 들어 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 고정막(140)은 하부 강자성막, 반강자성 커플링 스페이서 막 및 상부 강자성막을 포함하도록 형성될 수 있다.
고정막(140)은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함할 수 있고, 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함할 수 있으며, 상기 반강자성 커플링 스페이서 막은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
터널 배리어막(150)은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함할 수 있고, 상기 자유막(160)은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함할 수 있다.
식각 저지막(190)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 희생막(200)은 예를 들어, Spin On Hardmask(SOH)를 포함할 수 있으며. 제1 마스크 막(210)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 2를 참조하면, 제1 마스크 막(210) 상에 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 수행함으로써 제1 마스크(215)를 형성한 후, 제1 마스크(215)를 식각 마스크로 사용하는 제1 식각 공정을 수행하여 하부의 희생막(200)을 식각함으로써, 식각 저지막(190)의 상면을 부분적으로 노출시키는 제2 개구(220)를 포함하는 희생 패턴(205)을 형성할 수 있다.
이때, 제2 개구(220)에 의해 노출된 상기 식각 저지막(190)의 상면도 부분적으로 식각될 수 있으나, 상부 전극막(180)은 식각 저지막(190)에 의해 보호되므로 식각되지 않을 수 있다.
상기 제1 식각 공정 이후에 희생 패턴(205) 상에 잔류하는 제1 마스크(215)는 제거될 수 있다.
도 3을 참조하면, 상기 노출된 식각 저지막(190) 상면 및 희생 패턴(205) 상에 제2 개구(220)를 충분히 채우는 제2 마스크 막(도시되지 않음)을 형성한 후, 희생 패턴(205)의 상면이 노출될 때까지 상기 제2 마스크 막을 평탄화하여 제2 마스크(230)를 형성할 수 있으며, 상기 평탄화 공정 이후 희생 패턴(205)을 제거할 수 있다. 이에 따라, 제2 마스크(230)가 형성된 부분을 제외한 식각 저지막(190) 상면의 나머지 부분이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 마스크(230)는 기판(100) 상면에 평행한 수평 방향을 따라 복수 개로 형성될 수 있으며, 기판(100) 상면에 수직한 수직 방향으로 연장되는 필라(pillar) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제2 마스크(230)는 편평한 상면을 가질 수 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 제2 마스크(230)는 가운데 부분이 오목하거나 볼록한 상면을 가질 수도 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
도 4를 참조하면, 제2 마스크(230)를 식각 마스크로 사용하는 제2 식각 공정을 통해 식각 저지막(190) 및 상부 전극막(180)을 순차적으로 패터닝 함으로써, MTJ 구조물 막(170) 상에 순차적으로 적층된 예비 상부 전극(185) 및 식각 저지 패턴(195)을 형성할 수 있다.
상기 제2 식각 공정은 건식 식각 공정을 포함할 수 있으며, MTJ 구조물 막(170)의 상면이 노출될 때까지 수행될 수 있다.
도 5를 참조하면, 예비 상부 전극(185)의 측벽, 식각 저지 패턴(195)의 측벽, 및 제2 마스크(230)의 측벽 및 상면을 커버하도록 제2 층간 절연막(240)을 형성한 후, 상기 식각 저지 패턴(195)의 측벽이 노출될 때까지 제2 층간 절연막(240) 상부를 제거할 수 있다. 이에 따라, 제2 마스크(230)의 측벽 및 상면이 노출될 수 있다. 제2 층간 절연막(240)의 상부는 예를 들어, CMP 공정 및/또는 에치 백 공정을 통해 제거될 수 있다.
도 5는 제2 층간 절연막(240)의 상부가 제거됨에 따라 식각 저지 패턴(195)의 측벽 전체가 모두 노출된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 예를 들어 식각 저지 패턴(195) 측벽의 상부만 노출되고 하부는 노출되지 않을 수도 있다.
도 6을 참조하면, 제3 식각 공정을 통해 상기 노출된 제2 마스크(230)의 측벽을 부분적으로 제거할 수 있으며, 이에 따라 제2 마스크(230)의 폭을 감소시킬 수 있다.
상기 제3 식각 공정은 습식 식각 공정을 포함할 수 있다. 이때, 식각 저지 패턴(195)도 부분적으로 제거될 수 있으나, 적어도 예비 상부 전극(185)은 식각 저지 패턴(195)에 의해 보호될 수 있다.
예시적인 실시예들에 있어서, 폭이 감소된 제2 마스크(230)는 예비 상부 전극(185)보다 작은 폭을 가질 수 있고, 식각 저지 패턴(195)는 아래로 갈수록 증가하는 폭을 가질 수 있다. 일 실시예에 있어서, 식각 저지 패턴(195)의 상면은 폭이 감소된 제2 마스크(230)의 하면과 동일한 폭을 가질 수 있고, 식각 저지 패턴(195)의 하면은 예비 상부 전극(195)의 상면과 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 폭이 감소된 제2 마스크(230)는 기판(100) 상면에 수직한 측벽을 가질 수 있고, 편평한 상면을 가질 수 있다. 이와는 달리, 폭이 감소된 제2 마스크(230)는 기판(100) 상면에 수직하지 않은 측벽을 가질 수도 있으며, 오목하거나 볼록한 상면을 가질 수도 있다.
도 7을 참조하면, 폭이 감소된 제2 마스크(230)를 식각 마스크로 사용하는 제4 식각 공정을 통해 식각 저지 패턴(195) 및 예비 상부 전극(185)의 상부를 부분적으로 제거할 수 있으며, 이에 따라 상부 전극(187)이 형성될 수 있다.
상기 제4 식각 공정은 예비 상부 전극(185) 상부의 가장자리 부분을 부분적으로 제거하되, 예비 상부 전극(185)의 하부는 제거되지 않도록 수행될 수 있다. 이에 따라, 예비 상부 전극(185)이 부분적으로 제거되어 형성되는 상부 전극(187)은 가운데 부분이 나머지 부분으로부터 상기 수직 방향으로 더 돌출된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 돌출된 형상을 갖는 상부 전극(187)의 상기 가운데 부분은 기판(100) 상면에 수직한 측벽을 가질 수 있고, 편평한 상면을 가질 수 있다. 이와는 달리, 돌출된 형상을 갖는 상부 전극(187)의 상기 가운데 부분은 기판(100) 상면에 수직하지 않고 경사진 측벽을 가질 수도 있으며, 오목하거나 볼록한 상면을 가질 수도 있다.
상기 제4 식각 공정은 건식 식각 공정을 포함할 수 있다.
도 8을 참조하면, 상부 전극(187)을 식각 마스크로 사용하는 제5 식각 공정을 통해 하부 전극막(130), 고정막(140), 터널 배리어막(150) 및 자유막(160)을 순차적으로 패터닝 함으로써, 콘택 플러그(120) 상에 순차적으로 적층된 하부 전극(135), 고정막 패턴(145), 터널 배리어막 패턴(155), 자유막 패턴(165) 및 상부 전극(187)을 포함하는 메모리 유닛을 형성할 수 있다. 이때, 순차적으로 적층된 고정막 패턴(145), 터널 배리어막 패턴(155) 및 자유막 패턴(165)은 MTJ 구조물(175)을 형성할 수 있다.
상기 제5 식각 공정은 예를 들어, 이온-빔 식각(Ion-Beam Etching; IBE) 공정과 같은 건식 식각 공정을 포함할 수 있다. 이때, 상기 IBE 공정은 기판(100) 상면에 수직하지 않은 사선 방향으로 복수 회에 걸쳐 수행될 수 있으며, 불소 함유 가스 및 암모니아(NH3) 가스를 포함하는 식각 가스와 상부 전극(187)의 소모를 억제하기 위한 산소 가스를 반응 가스로 사용하여 수행될 수 있다.
일 실시예에 있어서, 상기 건식 식각 공정은 복수 회, 예를 들어 3회의 IBE 공정을 통해 수행될 수 있으며, 각각의 IBE 공정은 기판(100) 상면에 대해 65°, 35° 및 35°의 각도로 각각 수행될 수 있다.
한편, 상기 건식 식각 공정이 수행됨에 따라 제1 층간 절연막(110)의 상부도 부분적으로 제거될 수 있으며, 이에 따라 제1 층간 절연막(110)은 오목한 상면을 가질 수 있다.
상부 전극(187)은 상기 수직 방향을 따라 일체적으로 형성되어 순차적으로 적층된 하부(187a), 중간부(187b) 및 돌출부(187c)를 포함할 수 있으며, 이에 따라 상부 전극(187)은 전체적으로 가운데 부분이 나머지 부분으로부터 상기 수직 방향으로 돌출된 형상을 가질 수 있다. 한편, 상부 전극의 하부(187a), 중간부(187b) 및 돌출부(187c)는 각각 제1 내지 제3 부분들(187a, 187b, 187c)로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 상부 전극(187)의 하부(187a)의 측벽은 일정한 기울기를 가질 수 있고, 상부 전극(187)의 중간부(187b)의 측벽은 위로 갈수록 점차 감소하는 기울기를 가질 수 있으며, 상부 전극(187)의 돌출부(187c)의 측벽은 이에 인접하는 중간부(187b)의 측벽보다 큰 기울기를 가질 수 있다. 일 실시예에 있어서, 상부 전극(187)의 돌출부(187c) 측벽은 일정한 기울기를 가질 수 있고, 적어도 일부, 예를 들어 측벽의 하부는 기판(100) 상면에 수직할 수 있다.
예시적인 실시예들에 있어서, 상부 전극(187)의 하부(187a)는 위로 갈수록 일정하게 감소하는 폭을 가질 수 있고, 상부 전극(187)의 중간부(187b)는 위로 갈수록 급격히 감소하는 폭을 가질 수 있으며, 상부 전극(187)의 돌출부(187c)는 위로 갈수록 감소하는 폭을 가질 수 있다. 이와는 달리, 상부 전극(187)의 돌출부(187c)는 위로 갈수록 일정한 폭을 가질 수도 있다.
예시적인 실시예들에 있어서, 상부 전극(187)의 돌출부(187c)는 그 상면의 적어도 가운데 부분은 편평할 수 있으며, 그 상면의 가장자리 부분은 라운드질 수 있다.
상부 전극(187)의 하부(187a), 중간부(187b) 및 돌출부(187c)는 상기 수직 방향으로 서로 다른 두께를 가질 수 있다. 예를 들어, 상부 전극(187)에서 하부(187a)는 가장 큰 두께를 가질 수 있고 중간부(187b)는 가장 작은 두께를 가질 수 있으며, 돌출부(187c)는 하부(187a)보다는 작고 중간부(187c)보다는 큰 두께를 가질 수 있다.
전술한 바와 같이, 상부 전극(187)이 두꺼운 두께를 갖도록 형성되는 경우에도, 상부 전극(187)의 상부 즉, 상부 전극(187)의 돌출부(187c)가 감소된 폭을 가지므로, 상기 IBE 공정을 통해 상기 사선 방향으로 주입되는 이온들이 상부 전극(187)에 의해 가려지지 않을 수 있다. 이에 따라, 상기 IBE 공정에서 이웃하는 상부 전극들(187)에 의해 영향을 받지 않으면서 하부 전극막(130) 및 MTJ 구조물 막(170)이 효과적으로 패터닝될 수 있다.
한편, 상부 전극(187)의 하부(187a), 중간부(187b) 및 돌출부(187c)는 다양한 두께를 가질 수 있으며, 이에 대해서는 후술하기로 한다.
한편, 도 8에서는 상기 메모리 유닛의 저면이 콘택 플러그(120) 상면보다 넓은 면적을 갖도록 형성된 것이 도시되어 있으나 반드시 이에 한정되지 않는다. 즉, 상기 메모리 유닛의 저면은 콘택 플러그(120) 상면과 실질적으로 동일한 면적을 갖도록 형성될 수도 있으며, 콘택 플러그(120)와 상기 메모리 유닛 사이에는 도전성 패드(도시되지 않음)가 더 형성될 수도 있다.
도 9를 참조하면, 상기 메모리 유닛을 커버하는 보호막(250)을 제1 층간 절연막(110) 상에 형성한 후, 보호막(250) 상에 제2 층간 절연막(260)을 형성할 수 있다.
보호막(250) 및 제2 층간 절연막(260)은 각각 예를 들어, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리기상증착(Physical Vapor Deposition: PVD), 화학기상증착(Chemical Vapor Deposition: CVD) 공정, 혹은 고밀도 플라스마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정 등을 통해 형성될 수 있다.
보호막(250)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제2 층간 절연막(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 10을 참조하면, 제2 층간 절연막(260)의 상부를 관통하는 트렌치(267) 및 이에 연결되며 보호막(250)의 일부를 노출시키는 비아 홀(265)을 형성한 후, 상기 노출된 보호막(250) 일부를 제거하여 상부 전극(187)을 노출시키고, 비아 홀(265) 및 트렌치(267)를 각각 채우는 비아(270) 및 배선(280)을 형성할 수 있다. 이때, 순차적으로 적층된 비아(270) 및 배선(280)은 함께 배선 구조물(290)을 형성할 수 있다.
일 실시예에 있어서, 제1 식각 마스크를 사용하는 건식 식각 공정을 수행하여 제2 층간 절연막(220) 상부를 제거함으로써 트렌치(267)를 형성하고, 제2 식각 마스크를 사용하는 건식 식각 공정을 수행하여 트렌치(267)에 연통되며 상기 메모리 유닛의 상부에 형성된 보호막(250) 부분을 노출시키는 비아(265)를 형성한 후, 습식 식각 공정을 수행하여 상기 노출된 보호막(250) 부분을 제거할 수 있다. 이에 따라, 보호막(250)은 보호막 패턴(255)으로 변환될 수 있다. 다만, 상기 노출된 보호막(250) 부분 역시 건식 식각 공정을 통해 제거될 수도 있다.
이후, 상기 노출된 상부 전극(187) 및 보호막 패턴(255) 상면, 비아 홀(265)의 측벽, 및 트렌치(267)의 저면 및 측벽, 및 제2 층간 절연막(260) 상면에 배리어 막을 형성하고, 상기 배리어막 상에 비아 홀(265) 및 트렌치(267)를 채우는 금속막을 형성한 후, 제2 층간 절연막(260) 상면이 노출될 때까지 상기 금속막 및 상기 배리어막을 평탄화함으로써 각각 배리어 패턴 및 금속 패턴을 포함하는 비아(270) 및 배선(280)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
상기 배리어 막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함할 수 있으며, 상기 금속막은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있다.
비아(270)는 상부 전극(187)의 적어도 중간부(187b) 및 돌출부(187c)에 접촉할 수 있으며, 나아가 상부 전극(187)의 하부(187a)에 인접한 보호막 패턴(255)의 최상면에도 접촉할 수 있다. 예시적인 실시예들에 있어서, 비아(270)의 하면은 가운데 부분이 상기 수직 방향으로 오목하고, 가장자리 부분이 상기 수직 방향으로 볼록한 요철 형상을 가질 수 있다. 일 실시예에 있어서, 비아(270)의 최하면은 상부 전극(187)의 하부(187a)의 상면보다 높거나 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 비아(270)는 기판(100) 상면에 수직하지 않고 변동하는 기울기의 측벽을 가질 수 있으며, 보호막 패턴(255)의 최상면에 가까워질수록 감소하는 폭을 가질 수 있다.
전술한 공정들을 수행함으로써, 상기 자기 저항 메모리 장치가 완성될 수 있다. 도시하지는 않았으나, 상기 자기 저항 메모리 장치는 복수 개의 메모리 유닛들을 포함하도록 형성될 수 있으며, 상기 복수의 메모리 유닛들에 공통적으로 연결되도록 배선 구조물(290)이 형성될 수 있다. 이때, 배선 구조물(290)은 상기 자기 저항 메모리 장치의 비트 라인(bit line) 역할을 수행할 수 있다.
전술한 바와 같이, 상부 전극(187)이 두꺼운 두께를 갖도록 형성되는 경우에도 하부 전극(135) 및 MTJ 구조물(175)이 효과적으로 형성될 수 있으므로, 상기 수직 방향으로 상기 메모리 유닛과 배선 구조물(290) 사이에 충분한 거리를 확보할 수 있다. 이에 따라, 상기 메모리 유닛 및 배선 구조물(290)의 전기적 쇼트(electrical short) 및 자기장 내성(Magnetic field immunity)이 최소화될 수 있으므로, 상기 자기 저항 메모리 장치의 전기적 특성이 향상될 수 있다.
도 11 내지 도 15는 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치는 상부 전극(187)의 형상 및 이의 상부에 형성된 비아(270)의 형상을 제외하면, 도 10을 참조로 설명한 자기 저항 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 11을 참조하면, 상부 전극(187)의 돌출부(187c)는 기판(100) 상면에 수직한 측벽을 가질 수 있고, 전체적으로 편평한 상면을 가질 수 있다. 또한, 상기 상부 전극(187)의 중간부(187b)도 기판(100) 상면에 수직한 측벽을 가질 수 있고, 전체적으로 편평한 상면을 가질 수 있다.
예시적인 실시예들에 있어서, 상부 전극(187)은 하부(187a) 및 중간부(187b)에서 위로 갈수록 일정하게 감소하는 폭을 가질 수 있으나, 돌출부(187c)의 하면에 가까워질수록 중간부(187b)의 폭이 급격히 감소할 수 있으며, 돌출부(187c)에서는 위로 갈수록 상기 수직 방향을 따라 일정한 폭을 가질 수 있다.
도 12를 참조하면, 상부 전극(187)은 하부(187a)에서 가장 큰 두께를 가질 수 있고, 돌출부(187c)에서 가장 작은 두께를 가질 수 있다. 상부 전극(187)의 중간부(187b)는 하부(187a)보다는 작고 돌출부(187c)보다는 큰 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 비아(270)는 상부 전극(187)의 돌출부(187c) 및 중간부(187b)에 각각 접촉할 수 있으나, 상부 전극(187)의 하부(187a)에는 접촉하지 않을 수 있다.
도 13을 참조하면, 상부 전극(187)은 돌출부(187c)에서 가장 큰 두께를 가질 수 있고, 하부(187a)에서 가장 작은 두께를 가질 수 있다. 상부 전극(187)의 중간부(187b)는 돌출부(187c)보다는 작고 하부(187a)보다는 큰 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 비아(270)는 상부 전극의 돌출부(187c) 및 중간부(187b)에 각각 접촉할 수 있으나, 상부 전극(187)의 하부(187a)에는 접촉하지 않을 수 있고, 중간부(187b)의 일부 측벽에도 접촉하지 않을 수 있다.
도 14를 참조하면, 비아(270)는 상부 전극(187)의 돌출부(187c)에만 접촉하고, 상부 전극의 중간부(187b) 및 하부(187a)에는 각각 접촉하지 않을 수 있다.
도 15를 참조하면, 비아(270)는 상부 전극(187)의 돌출부(187c), 중간부(187b) 및 하부(187a)의 일부에 각각 접촉할 수 있다. 다만, 이 경우에도 비아(270)는 상부 전극(187)의 하부(187a) 측벽을 모두 커버하지는 않을 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110: 제1 층간 절연막
120: 콘택 플러그 135: 하부 전극
145: 고정막 패턴 155: 터널 배리어막 패턴
165: 자유막 패턴 175: MTJ 구조물
187a: 상부 전극 하부 187b: 상부 전극 중간부
187c: 상부 전극 돌출부 187: 상부 전극
255: 보호막 패턴 260: 제2 층간 절연막
265: 비아 홀 267: 트렌치
270: 비아 280: 배선
290: 배선 구조물
120: 콘택 플러그 135: 하부 전극
145: 고정막 패턴 155: 터널 배리어막 패턴
165: 자유막 패턴 175: MTJ 구조물
187a: 상부 전극 하부 187b: 상부 전극 중간부
187c: 상부 전극 돌출부 187: 상부 전극
255: 보호막 패턴 260: 제2 층간 절연막
265: 비아 홀 267: 트렌치
270: 비아 280: 배선
290: 배선 구조물
Claims (20)
- 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물, 및 상부 전극을 포함하는 메모리 유닛;
상기 메모리 유닛의 측벽 상에 형성된 보호막 패턴;
상기 메모리 유닛 상에 형성되어 상기 상부 전극에 접촉하는 비아; 및
상기 비아 상에 형성되며, 이에 전기적으로 연결된 배선을 포함하며,
상기 상부 전극의 가운데 부분은 나머지 부분으로부터 상기 기판 상면에 수직한 수직 방향으로 돌출된 자기 저항 메모리 장치. - 제1항에 있어서, 상기 상부 전극은 상기 수직 방향을 따라 순차적으로 적층된 하부, 중간부 및 돌출부를 포함하며,
상기 하부의 측벽은 일정한 기울기를 갖고, 상기 중간부의 측벽은 위로 갈수록 점차 감소하는 기울기를 가지며, 상기 돌출부의 측벽은 이에 인접하는 상기 중간부 측벽의 기울기보다 큰 자기 저항 메모리 장치. - 제2항에 있어서, 상기 상부 전극의 폭은 상기 중간부로부터 상기 돌출부에 가까워질수록 급격히 감소하는 자기 저항 메모리 장치.
- 제2항에 있어서, 상기 상부 전극의 돌출부는 적어도 가운데 부분이 편평한 상면을 가지는 자기 저항 메모리 장치.
- 제2항에 있어서, 상기 상부 전극의 돌출부는 라운드진 상면을 가지는 자기 저항 메모리 장치.
- 제2항에 있어서, 상기 상부 전극의 돌출부는 상기 상부 전극의 중간부보다 상기 수직 방향으로 더 큰 두께를 가지는 자기 저항 메모리 장치.
- 제2항에 있어서, 상기 상부 전극의 돌출부는 상기 상부 전극의 하부보다 상기 수직 방향으로 더 큰 두께를 가지는 자기 저항 메모리 장치.
- 제2항에 있어서, 상기 상부 전극의 돌출부는 상기 상부 전극의 하부보다 상기 수직 방향으로 더 작은 두께를 가지는 자기 저항 메모리 장치.
- 제2항에 있어서, 상기 상부 전극의 중간부는 상기 상부 전극의 하부보다 상기 수직 방향으로 더 작은 두께를 가지는 자기 저항 메모리 장치.
- 제1항에 있어서, 상기 비아는 상기 보호막 패턴의 최상면에 접촉하는 자기 저항 메모리 장치.
- 제1항에 있어서, 상기 보호막 패턴은 균일한 두께를 가지며, 실리콘 질화물을 포함하는 자기 저항 메모리 장치.
- 제1항에 있어서, 상기 비아의 하면은 가운데 부분이 상기 수직 방향으로 오목하고, 가장자리 부분이 상기 수직 방향으로 볼록한 자기 저항 메모리 장치.
- 제11항에 있어서, 상기 비아의 최하면은 상기 상부 전극 하부의 상면보다 높거나 동일한 높이에 형성된 자기 저항 메모리 장치.
- 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물, 및 상부 전극을 포함하는 메모리 유닛;
상기 메모리 유닛의 측벽 상에 형성된 보호막 패턴;
상기 메모리 유닛 상에 형성되며, 상기 상부 전극 및 상기 보호막 패턴에 각각 접촉하는 비아; 및
상기 비아 상에 형성되며, 이에 전기적으로 연결된 배선을 포함하며,
상기 상부 전극은 순차적으로 적층되어 서로 일체적으로 형성된 제1 내지 제3 부분들을 포함하고,
상기 상부 전극의 폭은 상기 제1 및 제3 부분들에 비해 상기 제2 부분에서 상기 기판 상면에 수직한 수직 방향을 따라 급격히 감소하는 자기 저항 메모리 장치. - 제14항에 있어서, 상기 상부 전극의 상기 각 제1 및 제2 부분들은 상기 수직 방향을 따라 위로 갈수록 감소하는 폭을 갖는 자기 저항 메모리 장치.
- 제14항에 있어서, 상기 상부 전극의 상기 제3 부분은 상기 수직 방향을 따라 위로 갈수록 감소하는 폭을 갖는 자기 저항 메모리 장치.
- 제14항에 있어서, 상기 상부 전극의 상기 제3 부분은 상기 수직 방향을 따라 균일한 폭을 갖는 자기 저항 메모리 장치.
- 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물, 및 상부 전극을 포함하는 메모리 유닛;
상기 메모리 유닛의 측벽 상에 형성된 보호막 패턴;
상기 메모리 유닛 상에 형성되어 상기 상부 전극에 접촉하는 비아; 및
상기 비아 상에 형성되며, 이에 전기적으로 연결된 배선을 포함하며,
상기 상부 전극은 일정한 기울기의 측벽을 가지는 제1 부분, 변동하는 기울기의 측벽을 가지는 제2 부분, 및 상기 제2 부분으로부터 상기 기판 상면에 수직한 수직 방향으로 돌출된 제3 부분을 포함하고, 그리고
상기 비아의 하면은 상기 상부 전극의 상기 제3 부분에 접촉하는 부분에서 상기 수직 방향으로 오목한 형상을 가지는 자기 저항 메모리 장치. - 기판 상에 순차적으로 적층된 하부 전극막, 자기터널접합 구조물 막, 및 상부 전극막을 형성하고;
상기 상부 전극막 상에 마스크를 형성하고;
상기 상부 전극막에 대해 상기 마스크를 사용하는 제1 식각 공정을 수행하여 예비 상부 전극을 형성하고;
상기 예비 상부 전극 상에 잔류하는 상기 마스크에 대해 제2 식각 공정을 수행하여 그 폭을 감소시키고; 그리고
상기 예비 상부 전극에 대해 폭이 감소된 상기 마스크를 사용하는 제3 식각 공정을 수행하여 상기 예비 상부 전극의 상부를 부분적으로 제거함으로써, 상부 전극을 형성하는 것을 포함하는 자기 저항 메모리 장치의 제조 방법. - 기판 상에 하부 전극막, 자기터널접합 구조물 막, 및 상부 전극막을 순차적으로 형성하고;
상기 상부 전극막 상에 개구를 포함하는 희생 패턴을 형성하고;
상기 개구를 채우는 마스크를 형성한 후, 상기 희생 패턴을 제거하고;
상기 마스크를 사용하여 상기 상부 전극막을 식각함으로써 상부 전극을 형성하고;
상기 상부 전극 상에 잔류하는 상기 마스크를 식각하여 그 폭을 감소시키고;
폭이 감소된 상기 마스크를 사용하여 상기 상부 전극의 상부를 부분적으로 제거하고;
상부가 부분적으로 제거된 상기 상부 전극을 식각 마스크로 사용하여 상기 하부 전극막 및 상기 자기터널접합(MTJ) 막을 식각함으로써, 하부 전극 및 자기터널접합(MTJ) 구조물을 각각 형성하고; 그리고
상기 상부 전극의 상면에 접촉하는 비아, 및 상기 비아에 접촉하는 배선을 형성하는 것을 포함하는 자기 저항 메모리 장치의 제조 방법.
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