KR20230158282A - 자기 저항 메모리 소자 및 이를 포함하는 반도체 소자 - Google Patents

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KR20230158282A
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magnetoresistive memory
memory device
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이윤영
박상환
박용성
박정헌
서현우
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 자기 저항 메모리 소자는, 하부 전극; 상기 하부 전극 상의 하부 자성 물질 층; 상기 하부 자성 물질 층 상의 터널 배리어 층; 상기 터널 배리어 층 상의 상부 자성 물질 층; 상기 상부 자성 물질 층 상에 배치되고, 교대로 적층된(laminated) 제1 층들 및 제2 층들을 포함하는 캡 구조물; 상기 캡 구조물 상의 캡 도전 층; 및 상기 캡 도전 층 상의 상부 전극을 포함하되, 상기 제1 층들은 비자성 물질을 포함하는 제1 물질을 포함하고, 상기 제2 층들은 자성 물질을 포함하는 제2 물질을 포함한다.

Description

자기 저항 메모리 소자 및 이를 포함하는 반도체 소자 {MAGNETORESISTIVE MEMORY DEVICE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 자기 저항 메모리 소자 및 이를 포함하는 반도체 소자에 관한 것이다.
자기 저항 메모리 소자는 두 개의 자성체와 그 사이에 개재된 절연 층을 포함하는 자기 터널 접합 패턴(magnetic tunnel junction pattern)을 사용하여 데이터를 읽고 쓰는 비휘발성 메모리 장치이다. 두 자성체의 자화(magnetization) 방향에 따라 상기 자기 터널 접합 패턴의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍 또는 소거(erasing)할 수 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 자기 저항 메모리 소자 및 이를 포함하는 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 자기 저항 메모리 소자는, 하부 전극; 상기 하부 전극 상의 하부 자성 물질 층; 상기 하부 자성 물질 층 상의 터널 배리어 층; 상기 터널 배리어 층 상의 상부 자성 물질 층; 상기 상부 자성 물질 층 상에 배치되고, 교대로 적층된(laminated) 제1 층들 및 제2 층들을 포함하는 캡 구조물; 상기 캡 구조물 상의 캡 도전 층; 및 상기 캡 도전 층 상의 상부 전극을 포함하되, 상기 제1 층들은 비자성 물질을 포함하는 제1 물질을 포함하고, 상기 제2 층들은 자성 물질을 포함하는 제2 물질을 포함할 수 있다.
예시적인 실시예들에 따른 자기 저항 메모리 소자는, 하부 전극; 상기 하부 전극 상의 하부 자성 물질 층; 상기 하부 자성 물질 층 상의 터널 배리어 층; 상기 터널 배리어 층 상의 상부 자성 물질 층; 상기 상부 자성 물질 층 상에 배치되고, 상기 상부 자성 물질 층의 제1 두께보다 큰 제2 두께를 갖고, 비정질(amorphous) 산화물을 포함하는 캡 구조물; 상기 캡 구조물 상의 캡 도전 층; 및 상기 캡 도전 층 상의 상부 전극을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판 상의 로직 회로 영역; 상기 로직 회로 영역 상의 배선 영역; 및 상기 배선 영역 내의 자기 저항 메모리 영역을 포함하되, 상기 로직 회로 영역은 상기 기판 내의 불순물 영역들 및 상기 기판 상의 게이트 전극들을 포함하고, 상기 배선 영역은 상기 불순물 영역들과 전기적으로 연결되는 콘택 플러그들 및 배선들을 포함하고, 상기 자기 저항 메모리 영역은 층간 절연 층 및 상기 층간 절연 층 내에 배치되고 상기 콘택 플러그들과 각각 전기적으로 연결되는 복수의 자기 저항 메모리 소자들을 포함하고, 상기 복수의 자기 저항 메모리 소자들의 각각은, 하부 전극, 상기 하부 전극 상의 하부 자성 물질 층, 상기 하부 자성 물질 층 상의 터널 배리어 층, 상기 터널 배리어 층 상의 상부 자성 물질 층, 상기 상부 자성 물질 층 상의 캡 구조물, 상기 캡 구조물 상의 캡 도전 층, 및 상기 캡 도전 층 상의 상부 전극을 포함하고, 상기 캡 구조물은 제1 층 및 제2 층을 포함하는 단위 적층(laminated) 구조가 적어도 2회 이상 반복 스택된(stacked) 멀티 층의 산화물을 포함하고, 상기 제1 층은 비자성 물질을 포함하는 제1 물질을 포함하고, 상기 제2 층은 자성 물질을 포함하는 제2 물질을 포함할 수 있다.
예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법은, 하부 자성 물질 층을 형성하는 단계; 상기 하부 자성 물질 층 상에 터널 배리어 층을 형성하는 단계; 상기 터널 배리어 층 상에 상부 자성 물질 층을 형성하는 단계; 및 상기 상부 자성 물질 층 상에 캡 구조물을 형성하는 단계를 포함하되, 상기 캡 구조물을 형성하는 단계는, 비자성 물질 층들 및 자성 물질 층들을 교대로 적층하는(laminate) 단계; 및 상기 비자성 물질 층들 및 상기 자성 물질 층들 중 적어도 일부를 산화시키는 단계를 포함할 수 있다.
자성 물질 층 상에 적층된(laminated) 멀티 층의 산화물을 포함하는 캡 구조물을 배치함으로써, 전기적 특성 및 신뢰성이 향상된 자기 저항 메모리 소자 및 이를 포함하는 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 개략적인 단면도이다.
도 2 내지 도 6은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 개략적인 단면도들이다.
도 7a는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 개략적인 단면도이고, 도 7b는 자기 저항 메모리 소자의 자기 터널 접합 패턴을 포함하는 영역을 나타내는 투과전자현미경(TEM) 이미지이다.
도 8은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 개략적인 단면도이다.
도 9a는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 구성을 도시하는 도면이다.
도 9b는 예시적인 실시예들에 따른 자기 저항 메모리 소자를 포함하는 반도체 소자의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 개략적인 단면도이다.
도 1을 참조하면, 자기 저항 메모리 소자(100)는 차례로 적층된 하부 전극(40), 하부 자성 물질 층(60), 터널 배리어 층(65), 상부 자성 물질 층(70), 캡 구조물(80), 캡 도전 층(85), 및 상부 전극(90)을 포함할 수 있다. 하부 자성 물질 층(60), 터널 배리어 층(65), 및 상부 자성 물질 층(70)은 '자기 터널 접합 패턴(magnetic tunnel junction pattern)'을 구성할 수 있다.
하부 전극(40)은 하부 자성 물질 층(60) 아래에 배치될 수 있다. 하부 전극(40)은 도전성 물질을 포함할 수 있으며, 상기 도전성 물질은 도핑된 반도체 물질(예: 도핑된 실리콘, 도핑된 저마늄 등), 도전성 금속 질화물(예: 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등), 및 금속(예: 텅스텐, 티타늄, 탄탈륨, 코발트, 알루미늄, 루테늄 등) 중 적어도 하나를 포함할 수 있다. 하부 전극(40)은 하나 또는 복수의 도전 층들을 포함할 수 있다.
하부 자성 물질 층(60)은 하부 전극(40) 상에 배치될 수 있다. 하부 자성 물질 층(60)은 고정된 자화 방향을 갖는 고정 층(pinned layer)을 포함할 수 있다. 예컨대, 상기 고정 층은 자화 방향이 수직 방향, 예컨대 상기 고정 층의 연장 방향에 수직한 방향으로 고정된 수직 자기 이방성(perpendicular magnetic anisotropy) 또는 자화 방향이 수평 방향, 예컨대 상기 고정 층의 연장 방향에 평행한 방향으로 고정된 수평 자기 이방성(inplane magnetic anisotropy)을 가질 수 있다.
하부 자성 물질 층(60)은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다.　예를 들어, 하부 자성 물질 층(60)은 CoFeB막 일 수 있다.
터널 배리어 층(65)은 하부 자성 물질 층(60) 상에 배치되고, 하부 자성 물질 층(60)과 상부 자성 물질 층(70)을 이격시킬 수 있다. 터널 배리어 층(65)은 하부 자성 물질 층(60)과 상부 자성 물질 층(70) 사이에 양자 터널링(quantum tunneling)을 가능하게 할 수 있다. 터널 배리어 층(65)의 두께(t3)는 예를 들어, 약 0.1 nm 내지 약 1 nm일 수 있다. 터널 배리어 층(65)의 두께(t3)는 약 0.1 nm 내지 약 0.9 nm일 수 있다.
터널 배리어 층(65)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 보론 산화물(B2O3), 탄탈륨 산화물(Ta2O5), 실리콘 질화물(SiNx), 및 알루미늄 질화물(AlNx) 중 적어도 하나를 포함할 수 있다. 예를 들어, 터널 배리어 층(65)은 마그네슘 산화물(MgO)막 일 수 있다.
상부 자성 물질 층(70)은 터널 배리어 층(65) 상에 배치될 수 있다. 상부 자성 물질 층(70)은 수직 방향 또는 수평 방향으로 자화 용이축을 가지며, 자화 회전과 자벽 이동에 의해, 자화 방향이 가변인 자유 층(free layer)을 포함할 수 있다. 상기 자유 층의 자화 방향은 스핀 전달 토크(spin transfer torque)에 의해 변할 수 있다. 예를 들어, 상부 자성 물질 층(70)의 상기 자유 층의 자화는 하부 및 상부 전극들(40, 90)을 통하여 자기 터널 접합 패턴에 인가되는 스위칭 전류에 의하여 바뀔 수 있다. 하부 자성 물질 층(60)과 상부 자성 물질 층(70)의 자화 방향이 서로 평행일 때, 자기 터널 접합 패턴은 저-저항 상태를 보일 수 있으며, 하부 자성 물질 층(60)과 상부 자성 물질 층(70)의 자화 방향이 서로 반-평행일 때 자기 터널 접합 패턴은 고-저항 상태를 보일 수 있다. 이와 같은 스핀 분극 전류(spin polarized current)를 이용하여 비-휘발성 메모리 소자(non-volatile memory device)를 구현할 수 있다.
상부 자성 물질 층(70)은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상부 자성 물질 층(70)은 CoFeB막 일 수 있다. 상부 자성 물질 층(70)은 비정질로 형성된 후, 터널 배리어 층(65)의 결정 구조를 따른 BCC 결정 구조를 갖도록 열처리될 수 있다.
캡 구조물(80)은 상부 자성 물질 층(70) 상에 배치될 수 있다. 캡 구조물(80)은 교대로 적층된(laminated) 제1 층들(81a, 81b) 및 제2 층들(82a, 82b)을 포함할 수 있다. 제1 층들(81a, 81b)은 비자성 물질을 포함하는 제1 물질을 포함할 수 있고, 상기 비자성 물질은 Ta, W, Mo, Zr, Rh, Ir, Cr, V, Re, Co, Ru, Nb,　또는 이들의 조합을 포함할 수 있다. 상기 제1 물질은 상기 비자성 물질이 산화된 물질일 수 있다. 제2 층들(82a, 82b)은 자성 물질을 포함하는 제2 물질을 포함할 수 있고, 상기 자성 물질은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함할 수 있다. 상기 제2 물질은 상기 자성 물질이 산화된 물질일 수 있다.
캡 구조물(80)은 제1 층 및 제2 층을 포함하는 단위 적층(laminated) 구조가 적어도 2회 이상 반복 스택된(stacked) 멀티 층의 산화물을 포함할 수 있다. 예컨대, 캡 구조물(80)은 Ta/CoFeB/Ta/CoFeB의 멀티 층의 산화물을 포함할 수 있다. 단일 층인 경우와 비교할 때, 적층된(laminated) 멀티 층들로 캡 구조물(80)을 구현함으로써, 상기 멀티 층들의 구성 막질 성분에 의해 산화(oxidation) 제어가 가능하고, 상대적으로 두껍고 균일한 비정질(amorphous)의 산화막을 형성할 수 있다. 따라서, 웨이퍼 상에서 캡 구조물(80)에 의해 계면 수직 이방성 산포가 개선될 수 있으므로, 자기 터널 접합 패턴의 보자력(coercivity) 산포가 개선되어, 자기 저항 메모리 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
본 발명자들이 확인한 바에 따르면, 캡 구조물(80)을 단일 층으로 구현한 비교예와 비교할 때, 캡 구조물(80)을 적층된(laminated) 멀티 층들로 구현함으로써, 자기저항비(Tunneling Magneto-Resistance ration; TMR 비)를 상대적으로 증가시키면서, 평행 상태에서의 저항값(Paralleled Resistance; Rp)을 상대적으로 감소시킬 수 있었다.
캡 구조물(80)은 상부 자성 물질 층(70)의 제1 두께(t1)보다 큰 제2 두께(t2)를 가질 수 있다. 일 예에서, 제2 두께(t2)는 제1 두께(t1)의 약 1.5배 이하일 수 있다. 일 예에서, 제2 두께(t2)는 제1 두께(t1)의 약 2배 이하일 수 있다. 제1 두께(t1)는 약 1 nm 내지 약 1.5 nm 일 수 있으며, 제2 두께(t2)는 약 1.5 nm 내지 약 2 nm 일 수 있으나, 이에 한정되지는 않는다. 캡 구조물(80)을 이루는 제1 및 제2 층들(81a, 81b, 82a, 82b) 각각의 두께는 상부 자성 물질 층(70)의 제2 두께(t2)보다 작을 수 있고, 터널 배리어 층(65)의 두께(t3)보다 작을 수 있다.
한편, 캡 구조물(80)의 제1 층들(81a, 81b)의 두께와 자기 터널 접합 패턴의 보자력(coercivity)의 관계 및 제2 층들(82a, 82b)의 두께와 자기 터널 접합 패턴의 보자력의 관계를 확인한 바 있어, 자기 저항 메모리 소자의 원하는 전기적 특성에 따라 제1 및 제2 층들(81a, 81b, 82a, 82b)의 두께를 조절할 수 있다.
캡 구조물(80)을 형성하는 것은, 상부 자성 물질 층(70) 상에 비자성 물질 층들 및 자성 물질 층들을 서로 교대로 증착하는 것과 상기 비자성 물질 층들 및 상기 자성 물질 층들 중 적어도 일부를 산화시키는 것을 포함할 수 있다. 상기 비자성 물질 층들 및 상기 자성 물질 층들을 서로 교대로 증착하는 것은, 물리적 기상 증착(Physical Vapor Deposition, PVD) 공정 또는 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 이용할 수 있다. 일부 실시예들에서, Ar, Kr 등의 불활성 기체를 사용하는 스퍼터링(sputtering) 공정을 이용하여 증착을 수행할 수 있다. 상기 비자성 물질 층들 및 상기 자성 물질 층들 중 적어도 일부를 산화시키는 것은 열처리 공정을 수행하는 것을 포함할 수 있다. 상기 비자성 물질 층들 및 상기 자성 물질 층들 중 적어도 일부를 산화시키는 단계에서, 하위에 위치한 층들 중 적어도 일부 또는 하위에 위치한 층의 적어도 일부는 산화되지 않을 수도 있다.
캡 구조물(80)을 이루는 물질 층들에 포함된 원소의 종류 및 농도 분포(또는 프로파일)는 에너지 분산 X선 분광법(Energy Dispersive X-ray Spectroscopy), X선 형광 분석방법(X-ray Fluorescence spectrometry, XRF), X선 광전자 분광법(X-ray Photoelectron Spectrometry, XPS) 또는 이차이온질량분석법 (Secondary Ion Mass Spectrometry, SIMS) 등을 통해 확인할 수 있다.
캡 도전 층(85)은 캡 구조물(80) 상에 배치될 수 있다. 캡 도전 층(85)은 상부 자성 물질 층(70)의 두께(t1) 및 캡 구조물(80)의 두께(t2)보다 큰 두께(t4)를 가질 수 있다. 캡 도전 층(85)의 두께(t4)는 예를 들어, 약 3 nm 내지 약 10 nm 일 수 있다. 캡 도전 층(85)의 두께(t4)는 예를 들어, 약 4 nm 내지 약 6 nm일 수 있다. 캡 도전 층(85)은 Ta, W, Mo, Zr, Rh, Ir, Cr, V, Re, Co, Ru, Nb,　또는 이들의 조합을 포함할 수 있다.
상부 전극(90)은 캡 구조물(80) 및 캡 도전 층(85) 상에 배치될 수 있다. 상부 전극(90)은 도전성 물질을 포함할 수 있으며, 상기 도전성 물질은 도핑된 반도체 물질(예: 도핑된 실리콘, 도핑된 저마늄 등), 도전성 금속 질화물(예: 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등), 및 금속(예: 텅스텐, 티타늄, 탄탈륨, 코발트, 알루미늄, 루테늄 등) 중 적어도 하나를 포함할 수 있다. 상부 전극(90)은 하나 또는 복수의 도전 층들을 포함할 수 있다.
도 2 내지 도 6은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 개략적인 단면도들이다.
도 2를 참조하면, 자기 저항 메모리 소자(100A)의 캡 구조물(80)은 적어도 세 개 이상의 제1 층들(81a, 81b, …, 81n) 및 적어도 세 개 이상의 제2 층들(82a, 82b, …, 82n)이 교대로 적층된 구조를 가질 수 있다. 예를 들어, 캡 구조물(80)은 Ta/CoFeB/Ta/CoFeB/…/Ta/CoFeB의 멀티 층의 산화물을 포함할 수 있다. 제1 층들(81a, 81b, …, 81n)의 두께들은 서로 동일하거나 또는 서로 다를 수 있으며, 제2 층들(82a, 82b, …, 82n)의 두께들은 서로 동일하거나 또는 서로 다를 수 있다.
도 3을 참조하면, 자기 저항 메모리 소자(100B)의 캡 구조물(80)의 제1 층들(81a, 81b) 중 적어도 하나의 두께는 제2 층들(82a, 82b) 중 적어도 하나의 두께보다 클 수 있다. 예를 들어, 제1 하부 층(81a)의 제1 두께(t1a) 및 제1 상부 층(81b)의 제2 두께(t1b)는, 제2 하부 층(82a)의 제1 두께(t2a) 및 제2 상부 층(82b)의 제2 두께(t2b)보다 클 수 있다. 제1 하부 층(81a)의 제1 두께(t1a)와 제1 상부 층(81b)의 제2 두께(t1b)는 서로 동일할 수 있으나, 다른 예들에서 서로 다를 수도 있다.
도 4를 참조하면, 자기 저항 메모리 소자(100C)의 캡 구조물(80)의 제2 층들(82a, 82b) 중 적어도 하나의 두께는 제1 층들(81a, 81b) 중 적어도 하나의 두께보다 클 수 있다. 예를 들어, 제2 하부 층(82a)의 제1 두께(t2a') 및 제2 상부 층(82b)의 제2 두께(t2b')는, 제1 하부 층(81a)의 제1 두께(t1a') 및 제2 상부 층(81b)의 제2 두께(t1b')보다 클 수 있다. 제2 하부 층(82a)의 제1 두께(t2a')와 제2 상부 층(82b)의 제2 두께(t2b')는 서로 동일할 수 있으나, 다른 예들에서 서로 다를 수도 있다.
도 5를 참조하면, 자기 저항 메모리 소자(100D)의 캡 구조물(80)을 이루는 층들(81a, 81b, 82a, 82b) 각각의 두께는 상부 자성 물질 층(70)의 제1 두께(t1)보다 작을 수 있으며, 캡 구조물(80)의 전체 두께인 제2 두께(t2')는 상부 자성 물질 층(70)의 제1 두께(t1)보다 작을 수 있다.
도 6을 참조하면, 자기 저항 메모리 소자(100E)는 하부 전극(40)과 하부 자성 물질 층(60) 사이의 복수의 층들(51, 52, 53, 54, 55, 56, 57)을 더 포함할 수 있다. 복수의 층들(51, 52, 53, 54, 55, 56, 57)의 각각은 Ta, W, Mo, Zr, Rh, Ir, Cr, V, Re, Co, Ru, Nb, Fe, 및 B 중 어느 하나의 단일 층 또는 이들의 조합 물질 층을 포함할 수 있다. 일 예로, 복수의 층들(51, 52, 53, 54, 55, 56, 57)은 Ta/Ru/Ir/Co/Ir/Co/MoCoFe의 적층 구조를 가질 수 있으나, 이에 한정되지는 않으며, 실시예들에 따라, 복수의 층들(51, 52, 53, 54, 55, 56, 57)을 이루는 층의 개수 및/또는 막질의 종류는 다양하게 변경될 수 있다.
도 7a는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 개략적인 단면도이고, 도 7b는 자기 저항 메모리 소자의 자기 터널 접합 패턴을 포함하는 영역을 나타내는 투과전자현미경(TEM) 이미지이다.
도 7a를 참조하면, 자기 저항 메모리 소자(100F)의 캡 구조물(80A)은 비정질(amorphous) 산화물을 포함할 수 있으며, 상기 비정질 산화물은 Ta/CoFeB/Ta/CoFeB의 멀티 층의 산화물 또는 Ta/CoFeB/Ta/CoFeB/…/Ta/CoFeB/Ta/CoFeB의 멀티 층의 산화물일 수 있다.
도 7b를 참조하면, 도 7a의 자기 저항 메모리 소자(100F)와 대응하는 하부 자성 물질 층(60), 터널 배리어 층(65), 상부 자성 물질 층(70), 캡 구조물(80A), 및 캡 도전 층(85)을 볼 수 있다. 하부 및 상부 자성 물질 층들(60, 70)은 단결정 또는 다결정 구조를 보이나, 캡 구조물(80A)은 단일 층인 경우와 비교할 때 상대적으로 두꺼운 비정질(amorphous) 상태이다.
도 8은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 개략적인 단면도이다.
도 8을 참조하면, 자기 저항 메모리 소자(100G)의 캡 구조물(80A')은 비정질 산화물을 포함할 수 있으며, 상기 비정질 산화물은 Ta/CoFeB/Ta/CoFeB의 멀티 층의 산화물일 수 있으나, 도 7a의 실시예와 달리, 캡 구조물(80A')의 두께가 상부 자성 물질 층(70)의 두께보다 작을 수 있다.
도 9a는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 구성을 도시하는 도면이다.
도 9a를 참조하면, 자기 저항 메모리 소자(100')의 하부 전극(40)이 트랜지스터의 드레인 단자와 전기적으로 연결될 수 있고, 상부 전극(90)이 비트 라인(BL)과 전기적으로 연결될 수 있다. 트랜지스터의 소스 단자는 소스 라인(SL)과 전기적으로 연결될 수 있고, 트랜지스터의 게이트는 워드 라인(WL)과 전기적으로 연결될 수 있다.
도 9b는 예시적인 실시예들에 따른 자기 저항 메모리 소자를 포함하는 반도체 소자의 개략적인 단면도이다.
도 9b를 참조하면, 자기 저항 메모리 소자(100')를 포함하는 반도체 소자(200)가 제공될 수 있다. 반도체 소자(200)는 기판(1), 기판 상의 로직 회로 영역(CR), 로직 회로 영역(CR) 상의 배선 영역(IR), 및 배선 영역(IR) 내의 자기 저항 메모리 영역(MR)을 포함할 수 있다.
로직 회로 영역(CR)은 기판(1) 내에 소자 분리 층(10)에 의해 한정되는 활성 영역(15), 활성 영역(15) 상의 게이트 구조물(30), 게이트 구조물(30)의 양 측에서 활성 영역(15)에 배치되는 불순물 영역들(20)을 포함할 수 있다. 일 예로, 로직 회로 영역(CR)은 평면형(planar) 트랜지스터 또는 활성 영역(15)이 핀(fin) 구조를 갖는 FinFET를 포함할 수 있으며, 다른 예에서 MBCFETTM(Multi Bridge Channel FET), GAAFET(Gate-All-Around Field Effect Transistors),　또는 나노-시트(Nano-sheet) 트랜지스터를 포함할 수도 있다. 다른 예에서, 로직 회로 영역(CR)은 활성 영역(15)과 교차하고 기판(1) 내에 매립되어(buried) 연장되는 매립 게이트 구조물을 중심으로 구성되는 BCAT(buried channel array transistor)을 포함할 수도 있다.
기판(1)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 저마늄 또는 실리콘-저마늄을 포함할 수 있다. 기판(1)은 불순물들을 더 포함할 수 있다. 기판(1)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 저마늄 기판, 저마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-저마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
소자 분리 층(10)은 기판(1)에서 활성 영역(15)을 정의할 수 있다. 소자 분리 층(10)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 층(10)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다. 활성 영역(15)은 소자 분리 층(10)에 의해 정의되며, 일 방향으로 연장될 수 있다. 활성 영역(15)은 기판(1)으로부터 돌출된 구조를 가질 수도 있다.
불순물 영역들(20)은 게이트 구조물(30)의 양 측에서 활성 영역(15)에 배치될 수 있다. 불순물 영역들(20)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 불순물 영역들(20)은 N형 또는 P형 불순물들을 포함할 수 있다. 불순물 영역들(20)은 활성 영역(15)의 핀 패턴을 일부 제거한 영역으로부터 성장된 에피택셜 층들일 수도 있다.
게이트 구조물(30)은 활성 영역(15)과 교차하는 방향으로 연장될 수 있다. 게이트 구조물(30)은 게이트 유전 층(32), 게이트 전극(34), 게이트 스페이서(36), 및 게이트 캡핑 층(38)을 포함할 수 있다.
게이트 유전 층(32)은 활성 영역(15)과 게이트 전극(34) 사이에 배치될 수 있으며, 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.
게이트 전극(34)은 도전성 물질을 포함할 수 있으며, 예를 들어, W, Ti, Ta, Mo, TiN, TaN, WN, TiON, TiAlC, TiAlN, 및 TaAlC 중 적어도 하나를 포함할 수 있다. 게이트 전극(34)은 도핑된(doped) 폴리 실리콘과 같은 반도체 물질을 포함할 수 있따. 게이트 전극(34)은 2개 이상의 다중층으로 구성될 수도 있다.
게이트 스페이서(36)는 게이트 전극(34)의 양 측면에 배치될 수 있다. 게이트 스페이서(36)는 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있으며, 복수의 층들을 포함할 수 있다.
게이트 캡핑 층(38)은 게이트 전극(34)의 상면 상에 배치될 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
배선 영역(IR)은 불순물 영역들(20)과 전기적으로 연결되는 콘택 플러그들(CP) 및 배선들(ML)을 포함할 수 있다. 콘택 플러그들(CP) 중 일부는 로직 회로 영역(CR) 내의 층간 절연 구조(ILD0) 내로 연장되어 불순물 영역들(20)과 직접 연결되거나, 게이트 전극(34)과 직접 연결될 수 있다. 콘택 플러그들(CP) 및 배선들(ML)은 복수의 절연 층들을 포함하는 제1 층간 절연 구조(ILD1) 내에 배치될 수 있다. 콘택 플러그들(CP) 중 일부는 자기 저항 메모리 소자(100')의 하부 전극(40)과 직접 연결될 수 있다. 배선들(ML)은 소스 라인(SL)을 포함할 수 있다. 배선들(ML)은 자기 저항 메모리 소자들(100') 상에서 제3 층간 절연 구조(ILD3) 내에 배치되는 비트 라인들(BL)을 포함할 수 있다.
자기 저항 메모리 영역(MR)은 제2 층간 절연 구조(ILD2), 제2 층간 절연 구조(ILD2) 내의 자기 저항 메모리 소자들(100'), 및 자기 저항 메모리 소자들(100')의 측면들을 덮는 스페이서(SP) 포함할 수 있다.
자기 저항 메모리 소자들(100')은 도 6의 자기 저항 메모리 소자(100E)와 동일한 구조로 도시되었으나, 도 1 내지 도 5 및 도 7a 내지 도 8의 자기 저항 메모리 소자들 중 어느 하나의 구조를 가질 수도 있다. 자기 저항 메모리 소자들(100')의 각각은 캡 구조물(80)을 포함할 수 있고, 캡 구조물(80)은 교대로 적층된(laminated) 제1 층들(81a, 81b) 및 제2 층들(82a, 82b)을 포함할 수 있다. 캡 구조물(80)은 Ta/CoFeB/Ta/CoFeB의 멀티 층의 비정질(amorphous) 상태의 산화물을 포함할 수 있다.
스페이서들(SP)은 제2 층간 절연 구조(ILD2) 내에 배치되며, 자기 저항 메모리 소자들(100')의 측면들을 덮을 수 있다. 스페이서들(SP)은 자기 저항 메모리 소자들(100')의 '자기 터널 접합 패턴'을 이루는 물질 층의 산화를 방지할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 기판 10: 소자 분리 층
15: 활성 영역 20: 불순물 영역
30: 게이트 구조물 40: 하부 전극
60: 하부 자성 물질 층 65: 터널 배리어 층
70: 상부 자성 물질 층 80: 캡 구조물
85: 캡 도전 층 90: 상부 전극

Claims (20)

  1. 하부 전극;
    상기 하부 전극 상의 하부 자성 물질 층;
    상기 하부 자성 물질 층 상의 터널 배리어 층;
    상기 터널 배리어 층 상의 상부 자성 물질 층;
    상기 상부 자성 물질 층 상에 배치되고, 교대로 적층된(laminated) 제1 층들 및 제2 층들을 포함하는 캡 구조물;
    상기 캡 구조물 상의 캡 도전 층; 및
    상기 캡 도전 층 상의 상부 전극을 포함하되,
    상기 제1 층들은 비자성 물질을 포함하는 제1 물질을 포함하고,
    상기 제2 층들은 자성 물질을 포함하는 제2 물질을 포함하는 자기 저항 메모리 소자.
  2. 제1 항에 있어서,
    상기 비자성 물질은 Ta을 포함하는 자기 저항 메모리 소자.
  3. 제1 항에 있어서,
    상기 비자성 물질은 W, Mo, Zr, Rh, Ir, Cr, V, Re, Co, Ru, Nb,　또는 이들의 조합을 포함하는 자기 저항 메모리 소자.
  4. 제1 항에 있어서,
    상기 자성 물질은 CoFeB, CoFeTb, FePt, Co/Pd, Co/Pt, CoFeNi, CoFeCr, CoFeBSi, CoFeBCr, CoFeBAl, CoFeBV, FeB, FeNi, FeTa, 또는 이들의 조합을 포함하는 자기 저항 메모리 소자.
  5. 제1 항에 있어서,
    상기 제1 층들 각각의 두께 및 상기 제2 층들 각각의 두께는, 상기 상부 자성 물질 층의 두께보다 작은 자기 저항 메모리 소자.
  6. 제1 항에 있어서,
    상기 제1 층들 각각의 두께 및 상기 제2 층들 각각의 두께는, 상기 터널 배리어 층의 두께보다 작은 자기 저항 메모리 소자.
  7. 제1 항에 있어서,
    상기 캡 구조물의 두께는 상기 상부 자성 물질 층의 두께보다 작은 자기 저항 메모리 소자.
  8. 제1 항에 있어서,
    상기 제1 층들 중 적어도 하나의 두께는, 상기 제2 층들 중 적어도 하나의 두께보다 큰 자기 저항 메모리 소자.
  9. 제1 항에 있어서,
    상기 제2 층들 중 적어도 하나의 두께는, 상기 제1 층들 중 적어도 하나의 두께보다 큰 자기 저항 메모리 소자.
  10. 제1 항에 있어서,
    상기 캡 도전 층의 두께는 상기 캡 구조물의 두께 및 상기 상부 자성 물질 층의 두께보다 큰 자기 저항 메모리 소자.
  11. 하부 전극;
    상기 하부 전극 상의 하부 자성 물질 층;
    상기 하부 자성 물질 층 상의 터널 배리어 층;
    상기 터널 배리어 층 상의 상부 자성 물질 층;
    상기 상부 자성 물질 층 상에 배치되고, 상기 상부 자성 물질 층의 제1 두께보다 큰 제2 두께를 갖고, 비정질(amorphous) 산화물을 포함하는 캡 구조물;
    상기 캡 구조물 상의 캡 도전 층; 및
    상기 캡 도전 층 상의 상부 전극을 포함하는 자기 저항 메모리 소자.
  12. 제11 항에 있어서,
    상기 캡 구조물은 제1 층 및 제2 층을 포함하는 단위 적층(laminated) 구조가 적어도 2회 이상 반복 적층된(stacked) 멀티 층의 산화물을 포함하고,
    상기 제1 층은 비자성 물질을 포함하는 제1 물질을 포함하고,
    상기 제2 층은 자성 물질을 포함하는 제2 물질을 포함하는 자기 저항 메모리 소자.
  13. 제11 항에 있어서,
    상기 비정질 산화물은 Ta/CoFeB/Ta/CoFeB의 멀티 층의 산화물인 자기 저항 메모리 소자.
  14. 제11 항에 있어서,
    상기 비정질 산화물은 Ta/CoFeB/Ta/CoFeB/Ta/CoFeB의 멀티 층의 산화물인 자기 저항 메모리 소자.
  15. 제11 항에 있어서,
    상기 제2 두께는 상기 제1 두께의 2배 이하인 자기 저항 메모리 소자.
  16. 제11 항에 있어서,
    상기 캡 도전 층의 두께는 상기 제1 두께 및 상기 제2 두께보다 큰 자기 저항 메모리 소자.
  17. 제16 항에 있어서,
    상기 하부 전극과 전기적으로 연결되는 제1 배선; 및
    상기 상부 전극 상에 배치되고, 상기 상부 전극과 전기적으로 연결되는 제2 배선을 더 포함하는 자기 저항 메모리 소자.
  18. 기판 상의 로직 회로 영역;
    상기 로직 회로 영역 상의 배선 영역; 및
    상기 배선 영역 내의 자기 저항 메모리 영역을 포함하되,
    상기 로직 회로 영역은 상기 기판 내의 불순물 영역들 및 상기 기판 상의 게이트 전극들을 포함하고,
    상기 배선 영역은 상기 불순물 영역들과 전기적으로 연결되는 콘택 플러그들 및 배선들을 포함하고,
    상기 자기 저항 메모리 영역은 층간 절연 층 및 상기 층간 절연 층 내에 배치되고 상기 콘택 플러그들과 각각 전기적으로 연결되는 복수의 자기 저항 메모리 소자들을 포함하고,
    상기 복수의 자기 저항 메모리 소자들의 각각은, 하부 전극, 상기 하부 전극 상의 하부 자성 물질 층, 상기 하부 자성 물질 층 상의 터널 배리어 층, 상기 터널 배리어 층 상의 상부 자성 물질 층, 상기 상부 자성 물질 층 상의 캡 구조물, 상기 캡 구조물 상의 캡 도전 층, 및 상기 캡 도전 층 상의 상부 전극을 포함하고,
    상기 캡 구조물은 제1 층 및 제2 층을 포함하는 단위 적층(laminated) 구조가 적어도 2회 이상 반복 적층된(stacked) 멀티 층의 산화물을 포함하고,
    상기 제1 층은 비자성 물질을 포함하는 제1 물질을 포함하고,
    상기 제2 층은 자성 물질을 포함하는 제2 물질을 포함하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 비자성 물질은 Ta를 포함하고,
    상기 자성 물질은 CoFeB를 포함하고,
    상기 하부 자성 물질 층은 CoFeB를 포함하고,
    상기 상부 자성 물질 층은 CoFeB를 포함하고,
    상기 터널 배리어 층은 MgO를 포함하는 반도체 소자.
  20. 제18 항에 있어서,
    상기 캡 구조물의 두께는 상기 상부 자성 물질 층의 두께보다 작은 반도체 소자.
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