CN108807661A - 半导体元件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体元件及其制造方法，包括：多个晶体管以及多个存储单元。各所述晶体管包括栅极结构与源极/漏极区。所述存储单元分别位于所述栅极结构上。各所述存储单元的下电极与其相邻的存储单元的上电极电性连接至所对应的两个晶体管之间的源极/漏极区。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种集成电路及其制造方法，尤其涉及一种半导体元件及其制造方法。
背景技术
磁性随机存取存储器(Magnetic Random Access Memory；MRAM)具有速度快、低耗能、高密度、非易失性，和几乎可无限次读写的优势，因此，被预测为是下一世代存储器的主流。磁性随机存取存储器的基本架构是由固定层(pinned layer)、阻障层(barrierlayer)、自由层(free layer)所组成。通过改变自由层的磁矩方向相对于固定层的磁矩方向为平行或反平行，而使得其磁阻分别为低电阻状态与高电阻状态来存储信息。
磁性自旋翻转存储器(Spin Torque Transfer Random Access Memory；STT-RAM)可视为是新一代的存储器，其通过自旋传输力矩(Spin Transfer Switching)来记录0和1的数字信息。详细地说，自旋传输力矩的机制是利用自旋极化电子(spin-polarizedelectrons)与局部磁矩(local magnetic moment)的角动量守恒机制(angular momentumconservation mechanism)翻转元件的自由层的磁矩方向，以执行写入动作。STT写入电流与元件尺寸成正比，其适合微型化。以STT-MRAM作为主要的磁性存储单元结构，其具有较佳的耐受性、可靠度，且其操作电流相较其他类型的存储器(例如SRAM、DRAM或是RRAM)来得小。因此，STT-MRAM更适于埋入式工作存储器。
发明内容
本发明提供一种结合FinFETs与存储单元(例如是MRAM或RRAM)的半导体元件，其可在缩小存储单元尺寸的同时，增加晶体管密度以及有效宽度。
本发明提供一种半导体元件，其在字元线上配置存储单元，以达到4F2的存储单元尺寸。
本发明提供一种半导体元件，包括：多个晶体管以及多个存储单元。各所述晶体管包括栅极结构与源极/漏极区。所述存储单元分别位于所述栅极结构上。各所述存储单元的下电极与其相邻的存储单元的上电极电性连接至所对应的两个晶体管之间的源极/漏极区。
在本发明的一实施例中，所述对应的两个晶体管之间的所述源极/漏极区为所述对应的两个晶体管的一者的源极以及所述对应的两个晶体管的另一者的漏极。
在本发明的一实施例中，所述晶体管包括鳍式场效晶体管(FinFET)或环绕式栅极场效晶体管(gate-all-around FETs，GAA-FETs)。
在本发明的一实施例中，所述存储单元包括磁性随机存取存储器、电阻式随机存取存储器或其组合。
在本发明的一实施例中，所述的半导体元件还包括：比特线与源极线。比特线耦接至所述晶体管的一者与其对应的存储单元。源极线，耦接至所述晶体管的另一者与其对应的存储单元，其中所述比特线的延伸方向与所述源极线的延伸方向不同。
在本发明的一实施例中，除了上电极与比特线相连的存储单元之外，各所述存储单元的上电极通过插塞电性连接至相邻存储单元的下电极。
本发明提供一种半导体元件，包括：基底、多个半导体层、多个隔离结构、多个栅极结构以及多个存储单元。半导体层位于所述基底上。隔离结构位于所述基底上，以隔离所述半导体层。所述半导体层自所述隔离结构突出。栅极结构分别横跨过部分所述半导体层与部分所述隔离结构。存储单元分别位于相邻两个半导体层之间的所述栅极结构上。各所述存储单元包括下电极与上电极。各所述存储单元的所述下电极与其相邻的存储单元的上电极电性连接。
在本发明的一实施例中，各所述存储单元的所述下电极与其相邻的存储单元的所述上电极电性连接至一半导体层。
在本发明的一实施例中，所述存储单元包括磁性随机存取存储器、电阻式随机存取存储器或其组合。
在本发明的一实施例中，半导体元件还包括：比特线与源极线。比特线耦接至所述存储单元的一者与其对应的半导体层。源极线，耦接至所述存储单元的另一者与其对应的半导体层，其中所述比特线的延伸方向与所述源极线的延伸方向不同。
在本发明的一实施例中，所述半导体层包括半导体鳍片，其沿着第一方向延伸，并与所述隔离结构沿着第二方向交替排列。
在本发明的一实施例中，所述半导体层包括纳米线堆叠，其沿着第一方向延伸，并与所述隔离结构沿着第二方向交替排列。
在本发明的一实施例中，所述栅极结构包覆所述纳米线堆叠，并沿着所述第二方向延伸。
在本发明的一实施例中，各所述纳米线堆叠包括多条纳米线，其沿着垂直于所述基底的顶面的方向交替堆叠。
在本发明的一实施例中，所述纳米线的线宽介于5nm至50nm之间。
在本发明的一实施例中，相邻两条纳米线的间距介于5nm至20nm之间。
基于上述，本发明的半导体元件结合FinFETs与存储单元(例如是MRAMs或RRAMs)。详细地说，所述存储单元分别位于栅极结构(例如是字元线)上。各所述存储单元的下电极与其相邻的存储单元的上电极电性连接至所对应的两个晶体管之间的源极/漏极区。在此情况下，本发明的存储单元尺寸(cell size)将缩小至4F2，而且相较于现有的存储单元，本发明的存储单元可具有较佳的耐受度(endurance)、可靠度以及较小的操作电流。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的第一实施例的一种半导体元件的上视示意图。
图2A至图2B是分别沿着图1的A-A’线与B-B’线的剖面示意图。
图2C是沿着图1的B-B’线的另一实施例的剖面示意图。
图3是依照本发明的第一实施例的一种半导体元件的电路示意图。
图4A至图8A是依照本发明的第二实施例的一种半导体元件的制造流程的上视示意图。
图4B至图8B分别是图4A至图8A的剖面示意图。
图9是依照本发明的第三实施例的一种半导体元件的剖面示意图。
附图标号说明
100：基底
101、201：隔离结构
102：半导体鳍
104、106：源极/漏极(S/D)区
107、207：闸介电层
108、108a、108b、108c、108d：栅极结构
109、209：栅极
110、114、120：介电层
112、112a、112b、112c、112d：下电极
116、116a、116b、116c、116d：上电极
118、204、204a、204b、206a、206b：插塞
122、SL：源极线
124、BL：比特线
202：纳米线堆叠
202a、202b：纳米线
210、210a、210b、210c、210d：存储单元
212：固定层
213：固定磁化方向
214：阻障层
215：磁化方向
216：自由层
D1：第一方向
D2：第二方向
F：特征尺寸
Lw：线宽
P：间距
T0、T1、T2、T3：晶体管
WL0、WL1、WL2、WL3：字元线
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。
图1是依照本发明的第一实施例的一种半导体元件的上视示意图。图2A至图2B是分别沿着图1的A-A’线与B-B’线的剖面示意图。
请参照图1，本发明的第一实施例的半导体元件包括基底100、多个隔离结构101、多个栅极结构108、源极/漏极(S/D)区104、106以及多个存储单元210。基底100具有多个半导体鳍102。半导体鳍102沿着第一方向D1延伸并沿着第二方向排列。隔离结构101位于基底100上，以隔离半导体鳍102。也就是说，隔离结构101与半导体鳍102沿着第二方向D2交替排列。如图2B所示，半导体鳍102自隔离结构101突出，也即，半导体鳍102的顶面高于隔离结构101的顶面。栅极结构108共形地形成且分别横跨过部分半导体鳍102与部分隔离结构101。如图1与图2A所示，源极/漏极区104、106形成在栅极结构108两侧的半导体鳍102上。换言之，源极/漏极区104、106位于未被栅极结构108所覆盖的部分半导体鳍102上。被栅极结构108所覆盖的其他部分的半导体鳍102则可视为通道区。
存储单元210分别位于相邻两个半导体鳍102之间的栅极结构108上。在此配置下，第一实施例的半导体元件可达到4F2晶胞尺寸，其中F表示为特征尺寸。在一些实施例中，存储单元210包括磁性随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)或其组合。当存储单元210为磁性随机存取存储器时，如图2A与图2B所示，各磁性随机存取存储器210包括固定层(pinned layer)212、自由层(free layer)216以及两者之间的阻障层(barrierlayer)214。在替代实施例中，存储单元210可以是电阻式随机存取存储器，各电阻式随机存取存储器包括下电极与其对应的上电极之间的可变电阻层(variable resistancelayer)。在一实施例中，存储单元210可配置为一阵列。虽然图1的存储单元210示出为3×4阵列，但本发明不以此为限。在其他实施例中，存储单元210的数量可依需求而调整。
请参照图1与图2A，第一实施例的半导体元件还包括下电极112、上电极116以及插塞204、204a、204b、206a、206a。各磁性随机存取存储器210的固定层212可与所对应的下电极112连接。各磁性随机存取存储器210的自由层216与所对应的上电极116连接。各磁性随机存取存储器210的下电极112电性连接至相邻磁性随机存取存储器210的上电极116。以磁性随机存取存储器210c、210d为例，磁性随机存取存储器210d的固定层212连接至下电极112d。磁性随机存取存储器210d的自由层216连接至上电极116d。磁性随机存取存储器210d的下电极112d通过插塞206b电性连接至相邻磁性随机存取存储器210c的上电极116c。磁性随机存取存储器210d的下电极112d与相邻磁性随机存取存储器210c的上电极116c通过插塞206a、206b电性连接至栅极结构108c、108d之间的源极/漏极区106。在一实施例中，栅极结构108c、108d之间的源极/漏极区106可以是包括栅极结构108d的一晶体管的源极；同时也可以是包括栅极结构108c的另一晶体管的漏极。相似地，磁性随机存取存储器210c的下电极112c与相邻磁性随机存取存储器210b的上电极116b通过插塞204a、204b电性连接至栅极结构108c、108b之间的源极/漏极区104。在一实施例中，栅极结构108c、108b之间的源极/漏极区104可以是包括栅极结构108c的一晶体管的源极；同时也可以是包括栅极结构108b的另一晶体管的漏极。由于磁性随机存取存储器210a、210b的配置与磁性随机存取存储器210c、210d的配置相似，于此便不再详述。需注意的是，除了上电极与比特线相连的存储单元之外，各存储单元的上电极通过插塞电性连接至相邻存储单元的下电极。如图2A所示，上电极116d与比特线124相连，而并未连接至其他下电极。
在一些实施例中，下电极112、上电极116以及插塞204、204a、204b、206a、206b可视为介电层110、114中的内连线。图2A的内连线的配置可依需求来调整。举例来说，插塞206a、206b(204a、204b)可以是一个插塞，其穿过对应的下电极112。另外，在介电层110、114中也可具有一个或更多个介电层以及内连线。
另外，第一实施例的半导体元件还包括源极线122与比特线124。源极线122耦接至磁性随机存取存储器210a以及具有栅极结构108a的晶体管。详细地说，源极线122通过插塞204b与下电极112a耦接至磁性随机存取存储器210a。源极线122通过插塞204a、204b以及下电极112a电性连接至具有栅极结构108a的晶体管的S/D区104。比特线124耦接至磁性随机存取存储器210d以及具有栅极结构108d的晶体管。具体来说，比特线124通过介电层120中的插塞118以及上电极116d电性连接至磁性随机存取存储器210d。比特线124通过插塞118、上电极116d以及插塞204电性连接至具有栅极结构108d的晶体管的S/D区104。值得注意的是，比特线124的延伸方向与源极线122的延伸方向不同。在一些实施例中，比特线124的延伸方向与源极线122的延伸方向实质上互相垂直。在一些实施例中，比特线124与源极线122位于不同的水平(level)。举例来说，如图2A所示，比特线(bit line)124位于源极线122的上方。在替代实施例中，比特线124可位于源极线122的下方。
虽然本文中是以半导体鳍为例，但应可理解还有其他半导体结构，像是环绕式栅极结构(例如是纳米线堆叠结构)，也可应用在本发明的半导体元件。图2C是沿着图1的B-B’线的另一实施例的剖面示意图。
请参照图2C，图2C的结构与图2B的结构类似。上述两者不同之处在于：以纳米线堆叠202来取代图2B的半导体鳍102。如图2C所示，各纳米线堆叠202包括两条纳米线202a、202b。纳米线202a、202b沿着垂直于基底100的顶面的方向堆叠。栅极结构208包覆纳米线202a、202b。详细地说，各栅极结构208包括闸介电层207与栅极209。闸介电层207完全覆盖纳米线202a、202b的表面，以电性隔离纳米线202a、202b与栅极209。虽然图2C中仅示出出两条纳米线202a、202b，但本发明不以此为限。在其他实施例中，纳米线的数量可依需求来调整。
由于隔离结构201、闸介电层207以及栅极209的材料与形成方法与隔离结构101、闸介电层107以及栅极109的材料与形成方法类似并会在后续段落中详述的，在此便不再赘述。在一些实施例中，各纳米线202a、202b的线宽Lw介于5nm至50nm之间。相邻两条纳米线202a、202b的间距P介于5nm至20nm之间。纳米线202a、202b的材料包括硅。
图3是依照本发明的第一实施例的一种半导体元件的电路示意图。
请参照图3，第一实施例的半导体元件包括晶体管T0、T1、T2、T3，存储单元210a、210b、210c、210d、比特线BL(其对应于图2A的比特线124)以及源极线SL(其对应于图2A的源极线122)。晶体管T0、T1、T2、T3分别包括字元线WL0、WL1、WL2、WL3。比特线BL与源极线SL配置在晶体管T0、T1、T2、T3的群组的两侧。也就是说，晶体管T0、T1、T2、T3以及存储单元210a、210b、210c、210d被夹在比特线BL与源极线SL之间。详细地说，存储单元210a的下电极耦接至源极线SL与晶体管T0的源极。存储单元210a的上电极与存储单元210b的下电极耦接至晶体管T0的漏极与晶体管T1的源极。晶体管T0的漏极耦接至晶体管T1的源极。相似地，存储单元210b的上电极与存储单元210c的下电极耦接至晶体管T1的漏极与晶体管T2的源极。晶体管T1的漏极耦接至晶体管T2的源极。由于存储单元210c、210d的配置与存储单元210a、210b的配置相似，于此便不再赘述。此外，存储单元210d的上电极与比特线BL耦接至晶体管T3的漏极。也就是说，晶体管T0、T1、T2、T3彼此串联。存储单元210a、210b、210c、210d彼此串联。晶体管T0、T1、T2、T3的群组与存储单元210a、210b、210c、210d的群组彼此并联。
以图3的电路示意图来说明具有存储单元的半导体元件的操作。以写入操作为例，将写入电压(例如是1V至2V)施加在比特线BL上，源极电压(例如是0V)施加在源极线SL上。当存储单元210a被选择时，晶体管T0(其对应于存储单元210a)是关闭的。也即，施加在字元线WL0的栅极电压为0。此时，其他晶体管T1、T2、T3则是开启的。也即，施加在字元线WL1、WL2、WL3的栅极电压大于写入电压。换言之，电流从比特线BL流经晶体管T1、T2、T3，而不会流经存储单元210b、210c、210d。此时，所述电流只会流经被选择的存储单元210a，使得被选择的存储单元210a的磁化方向(magnetization direction)改变。
图4A至图8A是依照本发明的第二实施例的一种半导体元件的制造流程的上视示意图。图4B至图8B分别是图4A至图8A的剖面示意图。
请参照图4A与图4B，提供基底100。基底100可以是块状基底、绝缘体上有硅(SOI)基底或绝缘体上有锗(GOI)基底。
以图案化的光阻层(未示出)为罩幕，移除部分基底100，以形成多个沟渠(未示出)与多个半导体鳍102。将多个隔离结构101填入所述沟渠中。在一些实施例中，隔离结构101的材料包括氧化硅、氮化硅、氮氧化硅、旋涂式介电层或低介电常数(low-k)介电材料。
之后，多个栅极结构108共形地形成且分别横跨部分半导体鳍102与部分隔离结构101。在一些实施例中，各栅极结构108包括闸介电层107与位于闸介电层107上的栅极109。在一些实施例中，闸介电层107包括氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料或其组合。所述高介电常数介电材料通常是具有大于4的介电常数的介电材料。所述高介电常数介电材料包括金属氧化物。在一些实施例中，用以当作高介电常数介电材料的所述金属氧化物的示例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或其组合。闸介电层107的形成方法包括热氧化制程、CVD制程、ALD制程或其组合。
在一些实施例中，栅极109可以是虚拟栅极。举例来说，所述虚拟栅极包括由CVD制程所形成的多晶硅层、非晶硅层或其组合。在后续制程中，金属栅极(或称为“取代栅极”)可取代虚拟栅极。此取代步骤可通过现有的取代栅极步骤来进行，在此便不再详述。
在替代实施例中，栅极109可以是金属栅极，且栅极109可包括阻障层、功函数层、晶种层、黏着层、缓冲层或其组合。举例来说，所述金属栅极包括Al、Cu、W、Ti、Ta、Ag、Ru、Mn、Zr、TiAl、TiN、TaN、WN、TiAlN、TaN、TaC、TaCN、TaSiN、NiSi、CoSi或其组合。在一些实施例中，栅极109包括合适的金属，例如用于PMOS元件的TiN、WN、TaN或Ru。在一些替代实施例中，栅极109包括合适的金属，例如用于NMOS元件的Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。栅极109的形成方法包括ALD制程、CVD制程、PVD制程、电镀制程或其组合。
多个源极/漏极(S/D)区104、106形成在未被栅极结构108所覆盖的部分半导体鳍102上。在一些实施例中，S/D区104、106可经由离子植布制程来形成。另外，可通过蚀刻或其他合适制程移除部分基底100，并通过磊晶成长制程将磊晶层形成在中空区域中。详细地说，所述磊晶层包括SiGe、SiC或其他合适材料。图4B中所示出的S/D区104、106的顶面与隔离结构101的顶面共平面。然而本发明不以此为限，在其他实施例中，S/D区104、106的顶面可高于隔离结构101的顶面。
需注意的是，栅极结构108与其两侧的S/D区104、106可视为一晶体管。图4B所示出的晶体管是鳍式场效晶体管(FinFET)。然而本发明不以此为限，在其他实施例中，所述晶体管可以是平面式晶体管。
接着，介电层110形成在基底100上。介电层110覆盖隔离结构101、S/D区104、106以及栅极结构108。介电层110的材料包括介电材料。所述介电材料包括氧化硅、氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass，PSG)、硼磷硅玻璃(borophosphosilicateglass，BPSG)、旋涂玻璃(spin-on glass，SOG)、氟化硅玻璃(fluorinated silica glass，FSG)、碳掺杂的氧化硅(例如，SiCOH)、聚酰亚胺以和/或其组合。
在介电层110中形成插塞204a、204b。插塞204a、204b分别对应于S/D区104、106。详细地说，插塞204a、204b可例如是先在介电层110中形成介层窗开口(未示出)。在介层窗开口中填入导体材料，例如钨(W)、铝(Al)、铜(Cu)或其合金。然后，进行平坦化制程，移除部分导体材料，以暴露出介电层110的顶面。在一些实施例中，所述平坦化制程可以是化学机械研磨(CMP)制程、蚀刻制程或其他合适的制程。在一些实施例中，在所述平坦化制程之后，介电层110的顶面与插塞204a、204b的顶面实质上共平面。
请参照图5A与图5B，在介电层110上形成多个金属层112。金属层112的形成方法可以是CVD制程、PVD制程或其他合适制程。在一实施例中，金属层112可分别覆盖插塞204a、204b的顶面。需注意的是，所述金属层112在以下段落中可称为下电极112。
请参照图6A与图6B，接着，在下电极112上形成多个存储单元210。存储单元210分别位于相邻两个半导体鳍102之间的栅极结构108上。换言之，存储单元210分别对应于栅极结构108。在一些实施例中，存储单元210包括磁性随机存取存储器、电阻式随机存取存储器或其组合。当存储单元210为磁性随机存取存储器时，如图6B所示，各磁性随机存取存储器210包括固定层212、自由层216以及两者之间的阻障层214。
详细地说，固定层212具有固定磁化方向213，其不受外部施加的磁场所改变，而固定磁化方向213可用以当作参考。自由层216具有可以切换的磁化方向215。自由层216的磁化方向215可以通过外部施加磁场或通入电流自由改变成与磁化方向216平行或是反平行。因此，本实施例的存储单元210可通过量测自由层216与固定层212之间的磁化方向为平行或是反平行所产生的磁阻差异来判定自由层216所存储的比特资料。
在一些实施例中，固定层212可以是铁磁材料，例如是铁(Fe)、钴(Co)、镍(Ni)、钆(Gd)、铽(Tb)、镝(Dy)、硼(B)或这些元素的合金，如CoFeB、NF、FeB等。固定层212的厚度可介于1nm至2nm之间。阻障层214为在特定厚度下具有磁穿隧条件(magnetic tunnelcondition)的绝缘材料。在一些实施例中，所述绝缘材料可以是氧化镁、氧化铝、镁或三者的组合。阻障层214的厚度可是等于或小于1nm。自由层216的材料为具有垂直异相性的铁磁材料。自由层216主要可利用磁性膜层内的磁矩翻转来进行资料的读取，因此，自由层216的铁磁材料可以是铁(Fe)、钴(Co)、镍(Ni)、钆(Gd)、铽(Tb)、镝(Dy)、硼(B)或这些元素的合金，如CoFeB、NF、FeB等。自由层216的厚度可介于1nm至2nm之间。
请参照图7A与图7B，在存储单元210旁形成介电层114。插塞206a、206b形成在介电层114中。插塞204b通过下电极112电性连接至插塞204a。相似地，插塞206b通过下电极112电性连接至插塞206a。在一些实施例中，介电层114的顶面、插塞204b、206b的顶面与存储单元210的顶面实质上共平面。由于介电层114与插塞204b、206b的材料与形成方法类似介电层110与插塞204a、206a的材料与形成方法，于此便不再赘述。
请参照图8A与图8B，之后，在介电层114、插塞204b、206b以及存储单元210上形成多个金属层116。所述金属层116在以下段落中可称为上电极116。如图8A所示，在上视图中，下电极112与上电极116经配置为锯齿图案(zigzag pattern)。具体来说，存储单元210的一者的下电极112电性连接至相邻存储单元210的上电极116。换言之，所有存储单元210通过插塞204b、206b串联在一起。
在替代实施例中，存储单元210可以是电阻式随机存取存储器。在此情况下，可变电阻层(未示出)形成在下电极112与上电极116之间。下电极112与上电极116的材料可包括氮化钛(TiN)、铂(Pt)、铱(Ir)、钌(Ru)、钛(Ti)、钨(W)、钽(Ta)、铝(Al)、锆(Zr)、铪(Hf)、镍(Ni)、铜(Cu)、钴(Co)、铁(Fe)、钆(Y)、锰(Mo)或其组合，其形成方法可例如是物理气相沉积法或化学气相沉积法。可变电阻层的材料可包括氧化铪(可例如是HfO或HfO2等)、氧化镧、氧化钆、氧化钇、氧化锆、氧化钛、氧化钽、氧化镍、氧化钨、氧化铜、氧化钴、氧化铁、氧化铝或其组合，其形成方法例如是化学气相沉积法。
图9是依照本发明的第三实施例的一种半导体元件的剖面示意图。
请参照图9，在形成上电极116之后，在上电极116上形成介电层120。之后，在介电层120中形成插塞118，其对应上电极116的一者。插塞118通过上电极116的一者与插塞204电性连接至对应的S/D区104。在介电层120中形成源极线122，其对应上电极116的另一者。源极线122通过上电极116的另一者与插塞206a、206b电性连接至对应的S/D区106。之后，在介电层120上形成比特线124，使得比特线124与插塞118相连。如图9所示，比特线124的延伸方向与源极线122的延伸方向实质上互相垂直。
综上所述，本发明的半导体元件结合FinFETs与存储单元(例如是MRAMs或RRAMs)。详细地说，所述存储单元分别位于栅极结构(例如是字元线)上。各所述存储单元的下电极与其相邻的存储单元的上电极电性连接至所对应的两个晶体管之间的源极/漏极区。在此情况下，本发明的存储单元尺寸将缩小至4F2，而且相较于现有的存储单元，本发明的存储单元可具有较佳的耐受度、可靠度以及较小的操作电流。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (16)

1.一种半导体元件，包括：
多个晶体管，各所述晶体管包括栅极结构与源极/漏极区；以及
多个存储单元，分别位于所述栅极结构上，其中各所述存储单元的下电极与其相邻的存储单元的上电极电性连接至所对应的两个晶体管之间的源极/漏极区。
2.根据权利要求1所述的半导体元件，其中所述对应的两个晶体管之间的所述源极/漏极区为所述对应的两个晶体管的一者的源极以及所述对应的两个晶体管的另一者的漏极。
3.根据权利要求1所述的半导体元件，其中所述晶体管包括鳍式场效晶体管或环绕式栅极场效晶体管。
4.根据权利要求1所述的半导体元件，其中所述存储单元包括磁性随机存取存储器、电阻式随机存取存储器或其组合。
5.根据权利要求1所述的半导体元件，还包括：
比特线，耦接至所述晶体管的一者与其对应的存储单元；以及
源极线，耦接至所述晶体管的另一者与其对应的存储单元，其中所述比特线的延伸方向与所述源极线的延伸方向不同。
6.根据权利要求1所述的半导体元件，其中除了上电极与比特线相连的存储单元之外，各所述存储单元的上电极通过插塞电性连接至相邻存储单元的下电极。
7.一种半导体元件，包括：
多个半导体层，位于基底上；
多个隔离结构，位于所述基底上，以隔离所述半导体层，其中所述半导体层自所述隔离结构突出；
多个栅极结构，分别横跨过部分所述半导体层与部分所述隔离结构；以及
多个存储单元，分别位于相邻两个半导体层之间的所述栅极结构上，其中各所述存储单元包括下电极与上电极，各所述存储单元的所述下电极与其相邻的存储单元的上电极电性连接。
8.根据权利要求7所述的半导体元件，其中各所述存储单元的所述下电极与其相邻的存储单元的所述上电极电性连接至一半导体层。
9.根据权利要求7所述的半导体元件，其中所述存储单元包括磁性随机存取存储器、电阻式随机存取存储器或其组合。
10.根据权利要求7所述的半导体元件，还包括：
比特线，耦接至所述存储单元的一者与其对应的半导体层；以及
源极线，耦接至所述存储单元的另一者与其对应的半导体层，其中所述比特线的延伸方向与所述源极线的延伸方向不同。
11.根据权利要求7所述的半导体元件，其中所述半导体层包括半导体鳍片，其沿着第一方向延伸，并与所述隔离结构沿着第二方向交替排列。
12.根据权利要求7所述的半导体元件，其中所述半导体层包括纳米线堆叠，其沿着第一方向延伸，并与所述隔离结构沿着第二方向交替排列。
13.根据权利要求12所述的半导体元件，其中所述栅极结构包覆所述纳米线堆叠，并沿着所述第二方向延伸。
14.根据权利要求12所述的半导体元件，其中各所述纳米线堆叠包括多条纳米线，其沿着垂直于所述基底的顶面的方向交替堆叠。
15.根据权利要求14所述的半导体元件，其中所述纳米线的线宽介于5nm至50nm之间。
16.根据权利要求14所述的半导体元件，其中相邻两条纳米线的间距介于5nm至20nm之间。
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