TWI642214B - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件，包括：多個電晶體以及多個記憶胞。各所述電晶體包括閘極結構與源極/汲極區。所述記憶胞分別位於所述閘極結構上。各所述記憶胞的下電極與其相鄰的記憶胞的上電極電性連接至所對應的兩個電晶體之間的源極/汲極區。

Description

半導體元件及其製造方法
本發明是有關於一種積體電路及其製造方法，且特別是有關於一種半導體元件及其製造方法。
磁性隨機存取記憶體(Magnetic Random Access Memory；MRAM)具有速度快、低耗能、高密度、非揮發性，和幾乎可無限次讀寫的優勢，因此，被預測為是下一世代記憶體的主流。磁性隨機存取記憶體的基本架構是由固定層(pinned layer)、阻障層(barrier layer)、自由層(free layer)所組成。藉由改變自由層之磁矩方向相對於固定層之磁矩方向為平行或反平行，而使得其磁阻分別為低電阻狀態與高電阻狀態來儲存資訊。
磁性自旋翻轉記憶體(Spin Torque Transfer Random Access Memory；STT-RAM)可視為是新一代的記憶體，其藉由自旋傳輸力矩(Spin Transfer Switching)來記錄0和1的數位資訊。詳細地說，自旋傳輸力矩的機制是利用自旋極化電子(spin-polarized electrons)與局部磁矩(local magnetic moment) 之角動量守恆機制(angular momentum conservation mechanism)翻轉元件之自由層的磁矩方向，以執行寫入動作。STT寫入電流與元件尺寸成正比，其適合微型化。以STT-MRAM作為主要的磁性記憶胞結構，其具有較佳的耐受性、可靠度，且其操作電流相較其他類型的記憶體(例如SRAM、DRAM或是RRAM)來得小。因此，STT-MRAM更適於埋入式工作記憶體。
本發明提供一種結合FinFETs與記憶胞(例如是MRAM或RRAM)的半導體元件，其可在縮小記憶胞尺寸的同時，增加電晶體密度以及有效寬度。
本發明提供一種半導體元件，其在字元線上配置記憶胞，以達到4F2的記憶胞尺寸。
本發明提供一種半導體元件，包括：多個電晶體以及多個記憶胞。各所述電晶體包括閘極結構與源極/汲極區。所述記憶胞分別位於所述閘極結構上。各所述記憶胞的下電極與其相鄰的記憶胞的上電極電性連接至所對應的兩個電晶體之間的源極/汲極區。
在本發明的一實施例中，所述對應的兩個電晶體之間的所述源極/汲極區為所述對應的兩個電晶體之一者的源極以及所述對應的兩個電晶體之另一者的汲極。
在本發明的一實施例中，所述電晶體包括鰭式場效電晶 體(FinFET)或環繞式閘極場效電晶體(gate-all-around FETs，GAA-FETs)。
在本發明的一實施例中，所述記憶胞包括磁性隨機存取記憶體、電阻式隨機存取記憶體或其組合。
在本發明的一實施例中，所述的半導體元件更包括：位元線與源極線。位元線耦接至所述電晶體之一者與其對應的記憶胞。源極線，耦接至所述電晶體之另一者與其對應的記憶胞，其中所述位元線的延伸方向與所述源極線的延伸方向不同。
在本發明的一實施例中，除了上電極與位元線相連的記憶胞之外，各所述記憶胞的上電極藉由插塞電性連接至相鄰記憶胞的下電極。
本發明提供一種半導體元件，包括：基底、多個半導體層、多個隔離結構、多個閘極結構以及多個記憶胞。半導體層位於所述基底上。隔離結構位於所述基底上，以隔離所述半導體層。所述半導體層自所述隔離結構突出。閘極結構分別橫跨過部分所述半導體層與部分所述隔離結構。記憶胞分別位於相鄰兩個半導體層之間的所述閘極結構上。各所述記憶胞包括下電極與上電極。各所述記憶胞的所述下電極與其相鄰的記憶胞的上電極電性連接。
在本發明的一實施例中，各所述記憶胞的所述下電極與其相鄰的記憶胞的所述上電極電性連接至一半導體層。
在本發明的一實施例中，所述記憶胞包括磁性隨機存取 記憶體、電阻式隨機存取記憶體或其組合。
在本發明的一實施例中，半導體元件更包括：位元線與源極線。位元線耦接至所述記憶胞之一者與其對應的半導體層。源極線，耦接至所述記憶胞之另一者與其對應的半導體層，其中所述位元線的延伸方向與所述源極線的延伸方向不同。
在本發明的一實施例中，所述半導體層包括半導體鰭片，其沿著第一方向延伸，並與所述隔離結構沿著第二方向交替排列。
在本發明的一實施例中，所述半導體層包括奈米線堆疊，其沿著第一方向延伸，並與所述隔離結構沿著第二方向交替排列。
在本發明的一實施例中，所述閘極結構包覆所述奈米線堆疊，並沿著所述第二方向延伸。
在本發明的一實施例中，各所述奈米線堆疊包括多條奈米線，其沿著垂直於所述基底的頂面的方向交替堆疊。
在本發明的一實施例中，所述奈米線的線寬介於5nm至50nm之間。
在本發明的一實施例中，相鄰兩條奈米線的間距介於5nm至20nm之間。
基於上述，本發明之半導體元件結合FinFETs與記憶胞(例如是MRAMs或RRAMs)。詳細地說，所述記憶胞分別位於閘極結構(例如是字元線)上。各所述記憶胞的下電極與其相鄰 的記憶胞的上電極電性連接至所對應的兩個電晶體之間的源極/汲極區。在此情況下，本發明之記憶胞尺寸(cell size)將縮小至4F2，而且相較於習知的記憶胞，本發明之記憶胞可具有較佳的耐受度(endurance)、可靠度以及較小的操作電流。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧基底
101、201‧‧‧隔離結構
102‧‧‧半導體鰭
104、106‧‧‧源極/汲極(S/D)區
107、207‧‧‧閘介電層
108、108a、108b、108c、108d‧‧‧閘極結構
109、209‧‧‧閘極
110、114、120‧‧‧介電層
112、112a、112b、112c、112d‧‧‧下電極
116、116a、116b、116c、116d‧‧‧上電極
118、204、204a、204b、206a、206b‧‧‧插塞
122、SL‧‧‧源極線
124、BL‧‧‧位元線
202‧‧‧奈米線堆疊
202a、202b‧‧‧奈米線
210、210a、210b、210c、210d‧‧‧記憶胞
212‧‧‧固定層
213‧‧‧固定磁化方向
214‧‧‧阻障層
215‧‧‧磁化方向
216‧‧‧自由層
D1‧‧‧第一方向
D2‧‧‧第二方向
F‧‧‧特徵尺寸
Lw‧‧‧線寬
P‧‧‧間距
T0、T1、T2、T3‧‧‧電晶體
WL0、WL1、WL2、WL3‧‧‧字元線
圖1是依照本發明的第一實施例的一種半導體元件的上視示意圖。
圖2A至圖2B是分別沿著圖1之A-A’線與B-B’線的剖面示意圖。
圖2C是沿著圖1之B-B’線的另一實施例的剖面示意圖。
圖3是依照本發明的第一實施例的一種半導體元件的電路示意圖。
圖4A至圖8A是依照本發明的第二實施例的一種半導體元件的製造流程的上視示意圖。
圖4B至圖8B分別是圖4A至圖8A的剖面示意圖。
圖9是依照本發明的第三實施例的一種半導體元件的剖面示意圖。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
圖1是依照本發明的第一實施例的一種半導體元件的上視示意圖。圖2A至圖2B是分別沿著圖1之A-A’線與B-B’線的剖面示意圖。
請參照圖1，本發明之第一實施例之半導體元件包括基底100、多個隔離結構101、多個閘極結構108、源極/汲極(S/D)區104、106以及多個記憶胞210。基底100具有多個半導體鰭102。半導體鰭102沿著第一方向D1延伸並沿著第二方向D2排列。隔離結構101位於基底100上，以隔離半導體鰭102。也就是說，隔離結構101與半導體鰭102沿著第二方向D2交替排列。如圖2B所示，半導體鰭102自隔離結構101突出，亦即，半導體鰭102的頂面高於隔離結構101的頂面。閘極結構108共形地形成且分別橫跨過部分半導體鰭102與部分隔離結構101。如圖1與圖2A所示，源極/汲極區104、106形成在閘極結構108兩側的半導體鰭102上。換言之，源極/汲極區104、106位於未被閘極結構108所覆蓋的部分半導體鰭102上。被閘極結構108所覆蓋的其他部分的半導體鰭102則可視為通道區。
記憶胞210分別位於相鄰兩個半導體鰭102之間的閘極 結構108上。在此配置下，第一實施例之半導體元件可達到4F2晶胞尺寸，其中F表示為特徵尺寸。在一些實施例中，記憶胞210包括磁性隨機存取記憶體(MRAM)、電阻式隨機存取記憶體(RRAM)或其組合。當記憶胞210為磁性隨機存取記憶體時，如圖2A與圖2B所示，各磁性隨機存取記憶體210包括固定層(pinned layer)212、自由層(free layer)216以及兩者之間的阻障層(barrier layer)214。在替代實施例中，記憶胞210可以是電阻式隨機存取記憶體，各電阻式隨機存取記憶體包括下電極與其對應的上電極之間的可變電阻層(variable resistance layer)。在一實施例中，記憶胞210可配置為一陣列。雖然圖1的記憶胞210繪示為3×4陣列，但本發明不以此為限。在其他實施例中，記憶胞210的數量可依需求而調整。
請參照圖1與圖2A，第一實施例之半導體元件更包括下電極112、上電極116以及插塞204、204a、204b、206a、206a。各磁性隨機存取記憶體210的固定層212可與所對應的下電極112連接。各磁性隨機存取記憶體210的自由層216與所對應的上電極116連接。各磁性隨機存取記憶體210的下電極112電性連接至相鄰磁性隨機存取記憶體210的上電極116。以磁性隨機存取記憶體210c、210d為例，磁性隨機存取記憶體210d的固定層212連接至下電極112d。磁性隨機存取記憶體210d的自由層216連接至上電極116d。磁性隨機存取記憶體210d的下電極112d藉由插塞206b電性連接至相鄰磁性隨機存取記憶體210c的上電極 116c。磁性隨機存取記憶體210d的下電極112d與相鄰磁性隨機存取記憶體210c的上電極116c藉由插塞206a、206b電性連接至閘極結構108c、108d之間的源極/汲極區106。在一實施例中，閘極結構108c、108d之間的源極/汲極區106可以是包括閘極結構108d的一電晶體的源極；同時也可以是包括閘極結構108c的另一電晶體的汲極。相似地，磁性隨機存取記憶體210c的下電極112c與相鄰磁性隨機存取記憶體210b的上電極116b藉由插塞204a、204b電性連接至閘極結構108c、108b之間的源極/汲極區104。在一實施例中，閘極結構108c、108b之間的源極/汲極區104可以是包括閘極結構108c的一電晶體的源極；同時也可以是包括閘極結構108b的另一電晶體的汲極。由於磁性隨機存取記憶體210a、210b的配置與磁性隨機存取記憶體210c、210d的配置相似，於此便不再詳述。需注意的是，除了上電極與位元線相連的記憶胞之外，各記憶胞的上電極藉由插塞電性連接至相鄰記憶胞的下電極。如圖2A所示，上電極116d與位元線124相連，而並未連接至其他下電極。
在一些實施例中，下電極112、上電極116以及插塞204、204a、204b、206a、206b可視為介電層110、114中的內連線。圖2A的內連線的配置可依需求來調整。舉例來說，插塞206a、206b(204a、204b)可以是一個插塞，其穿過對應的下電極112。另外，在介電層110、114中亦可具有一個或更多個介電層以及內連線。
另外，第一實施例之半導體元件更包括源極線122與位 元線124。源極線122耦接至磁性隨機存取記憶體210a以及具有閘極結構108a的電晶體。詳細地說，源極線122藉由插塞204b與下電極112a耦接至磁性隨機存取記憶體210a。源極線122藉由插塞204a、204b以及下電極112a電性連接至具有閘極結構108a的電晶體的S/D區104。位元線124耦接至磁性隨機存取記憶體210d以及具有閘極結構108d的電晶體。具體來說，位元線124藉由介電層120中的插塞118以及上電極116d電性連接至磁性隨機存取記憶體210d。位元線124藉由插塞118、上電極116d以及插塞204電性連接至具有閘極結構108d的電晶體的S/D區104。值得注意的是，位元線124的延伸方向與源極線122的延伸方向不同。在一些實施例中，位元線124的延伸方向與源極線122的延伸方向實質上互相垂直。在一些實施例中，位元線124與源極線122位於不同的水平(level)。舉例來說，如圖2A所示，位元線124位於源極線122的上方。在替代實施例中，位元線124可位於源極線122的下方。
雖然本文中是以半導體鰭為例，但應可理解還有其他半導體結構，像是環繞式閘極結構(例如是奈米線堆疊結構)，亦可應用在本發明的半導體元件。圖2C是沿著圖1之B-B’線的另一實施例的剖面示意圖。
請參照圖2C，圖2C的結構與圖2B的結構類似。上述兩者不同之處在於：以奈米線堆疊202來取代圖2B的半導體鰭102。如圖2C所示，各奈米線堆疊202包括兩條奈米線202a、202b。 奈米線202a、202b沿著垂直於基底100的頂面的方向堆疊。閘極結構208包覆奈米線202a、202b。詳細地說，各閘極結構208包括閘介電層207與閘極209。閘介電層207完全覆蓋奈米線202a、202b的表面，以電性隔離奈米線202a、202b與閘極209。雖然圖2C中僅繪示出兩條奈米線202a、202b，但本發明不以此為限。在其他實施例中，奈米線的數量可依需求來調整。
由於隔離結構201、閘介電層207以及閘極209的材料與形成方法與隔離結構101、閘介電層107以及閘極109的材料與形成方法類似並會在後續段落中詳述之，於此便不再贅述。在一些實施例中，各奈米線202a、202b的線寬Lw介於5nm至50nm之間。相鄰兩條奈米線202a、202b的間距P介於5nm至20nm之間。奈米線202a、202b的材料包括矽。
圖3是依照本發明的第一實施例的一種半導體元件的電路示意圖。
請參照圖3，第一實施例之半導體元件包括電晶體T0、T1、T2、T3，記憶胞210a、210b、210c、210d、位元線BL(其對應於圖2A的位元線124)以及源極線SL(其對應於圖2A的源極線122)。電晶體T0、T1、T2、T3分別包括字元線WL0、WL1、WL2、WL3。位元線BL與源極線SL配置在電晶體T0、T1、T2、T3的群組的兩側。也就是說，電晶體T0、T1、T2、T3以及記憶胞210a、210b、210c、210d被夾在位元線BL與源極線SL之間。詳細地說，記憶胞210a的下電極耦接至源極線SL與電晶體T0的 源極。記憶胞210a的上電極與記憶胞210b的下電極耦接至電晶體T0的汲極與電晶體T1的源極。電晶體T0的汲極耦接至電晶體T1的源極。相似地，記憶胞210b的上電極與記憶胞210c的下電極耦接至電晶體T1的汲極與電晶體T2的源極。電晶體T1的汲極耦接至電晶體T2的源極。由於記憶胞210c、210d的配置與記憶胞210a、210b的配置相似，於此便不再贅述。此外，記憶胞210d的上電極與位元線BL耦接至電晶體T3的汲極。也就是說，電晶體T0、T1、T2、T3彼此串聯。記憶胞210a、210b、210c、210d彼此串聯。電晶體T0、T1、T2、T3的群組與記憶胞210a、210b、210c、210d的群組彼此並聯。
以圖3的電路示意圖來說明具有記憶胞的半導體元件的操作。以寫入操作為例，將寫入電壓(例如是1V至2V)施加在位元線BL上，源極電壓(例如是0V)施加在源極線SL上。當記憶胞210a被選擇時，電晶體T0(其對應於記憶胞210a)是關閉的。亦即，施加在字元線WL0的閘極電壓為0。此時，其他電晶體T1、T2、T3則是開啟的。亦即，施加在字元線WL1、WL2、WL3的閘極電壓大於寫入電壓。換言之，電流從位元線BL流經電晶體T1、T2、T3，而不會流經記憶胞210b、210c、210d。此時，所述電流只會流經被選擇的記憶胞210a，使得被選擇的記憶胞210a的磁化方向(magnetization direction)改變。
圖4A至圖8A是依照本發明的第二實施例的一種半導體元件的製造流程的上視示意圖。圖4B至圖8B分別是圖4A至圖 8A的剖面示意圖。
請參照圖4A與圖4B，提供基底100。基底100可以是塊狀基底、絕緣體上有矽(SOI)基底或絕緣體上有鍺(GOI)基底。
以圖案化的光阻層(未繪示)為罩幕，移除部分基底100，以形成多個溝渠(未繪示)與多個半導體鰭102。將多個隔離結構101填入所述溝渠中。在一些實施例中，隔離結構101的材料包括氧化矽、氮化矽、氮氧化矽、旋塗式介電層或低介電常數(low-k)介電材料。
之後，多個閘極結構108共形地形成且分別橫跨部分半導體鰭102與部分隔離結構101。在一些實施例中，各閘極結構108包括閘介電層107與位於閘介電層107上的閘極109。在一些實施例中，閘介電層107包括氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料或其組合。所述高介電常數介電材料通常是具有大於4的介電常數的介電材料。所述高介電常數介電材料包括金屬氧化物。在一些實施例中，用以當作高介電常數介電材料的所述金屬氧化物的示例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或其組合。閘介電層107的形成方法包括熱氧化製程、CVD製程、ALD製程或其組合。
在一些實施例中，閘極109可以是虛擬閘極。舉例來說，所述虛擬閘極包括由CVD製程所形成的多晶矽層、非晶矽層或其組合。在後續製程中，金屬閘極(或稱為「取代閘極」)可取代虛 擬閘極。此取代步驟可藉由習知的取代閘極步驟來進行，於此便不再詳述。
在替代實施例中，閘極109可以是金屬閘極，且閘極109可包括阻障層、功函數層、晶種層、黏著層、緩衝層或其組合。舉例來說，所述金屬閘極包括Al、Cu、W、Ti、Ta、Ag、Ru、Mn、Zr、TiAl、TiN、TaN、WN、TiAlN、TaN、TaC、TaCN、TaSiN、NiSi、CoSi或其組合。在一些實施例中，閘極109包括合適的金屬，例如用於PMOS元件的TiN、WN、TaN或Ru。在一些替代實施例中，閘極109包括合適的金屬，例如用於NMOS元件的Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。閘極109的形成方法包括ALD製程、CVD製程、PVD製程、電鍍製程或其組合。
多個源極/汲極(S/D)區104、106形成在未被閘極結構108所覆蓋的部分半導體鰭102上。在一些實施例中，S/D區104、106可經由離子植佈製程來形成。另外，可藉由蝕刻或其他合適製程移除部分基底100，並藉由磊晶成長製程將磊晶層形成在中空區域中。詳細地說，所述磊晶層包括SiGe、SiC或其他合適材料。圖4B中所繪示的S/D區104、106的頂面與隔離結構101的頂面共平面。然而本發明不以此為限，在其他實施例中，S/D區104、106的頂面可高於隔離結構101的頂面。
需注意的是，閘極結構108與其兩側的S/D區104、106可視為一電晶體。圖4B所繪示的電晶體是鰭式場效電晶體 (FinFET)。然而本發明不以此為限，在其他實施例中，所述電晶體可以是平面式電晶體。
接著，介電層110形成在基底100上。介電層110覆蓋隔離結構101、S/D區104、106以及閘極結構108。介電層110的材料包括介電材料。所述介電材料包括氧化矽、氮化矽、氮氧化矽、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、旋塗玻璃(spin-on glass，SOG)、氟化矽玻璃(fluorinated silica glass，FSG)、碳摻雜的氧化矽(例如，SiCOH)、聚醯亞胺以及/或其組合。
在介電層110中形成插塞204a、204b。插塞204a、204b分別對應於S/D區104、106。詳細地說，插塞204a、204b可例如是先在介電層110中形成介層窗開口(未繪示)。在介層窗開口中填入導體材料，例如鎢(W)、鋁(Al)、銅(Cu)或其合金。然後，進行平坦化製程，移除部分導體材料，以暴露出介電層110的頂面。在一些實施例中，所述平坦化製程可以是化學機械研磨(CMP)製程、蝕刻製程或其他合適的製程。在一些實施例中，在所述平坦化製程之後，介電層110的頂面與插塞204a、204b的頂面實質上共平面。
請參照圖5A與圖5B，在介電層110上形成多個金屬層112。金屬層112的形成方法可以是CVD製程、PVD製程或其他合適製程。在一實施例中，金屬層112可分別覆蓋插塞204a、204b的頂面。需注意的是，所述金屬層112在以下段落中可稱為下電 極112。
請參照圖6A與圖6B，接著，在下電極112上形成多個記憶胞210。記憶胞210分別位於相鄰兩個半導體鰭102之間的閘極結構108上。換言之，記憶胞210分別對應於閘極結構108。在一些實施例中，記憶胞210包括磁性隨機存取記憶體、電阻式隨機存取記憶體或其組合。當記憶胞210為磁性隨機存取記憶體時，如圖6B所示，各磁性隨機存取記憶體210包括固定層212、自由層216以及兩者之間的阻障層214。
詳細地說，固定層212具有固定磁化方向213，其不受外部施加的磁場所改變，而固定磁化方向213可用以當作參考。自由層216具有可以切換的磁化方向215。自由層216的磁化方向215可以藉由外部施加磁場或通入電流自由改變成與磁化方向216平行或是反平行。因此，本實施例之記憶胞210可藉由量測自由層216與固定層212之間的磁化方向為平行或是反平行所產生的磁阻差異來判定自由層216所儲存的位元資料。
在一些實施例中，固定層212可以是鐵磁材料，例如是鐵(Fe)、鈷(Co)、鎳(Ni)、釓(Gd)、鋱(Tb)、鏑(Dy)、硼(B)或這些元素的合金，如CoFeB、NF、FeB等。固定層212的厚度可介於1nm至2nm之間。阻障層214為在特定厚度下具有磁穿隧條件(magnetic tunnel condition)的絕緣材料。在一些實施例中，所述絕緣材料可以是氧化鎂、氧化鋁、鎂或三者的組合。阻障層214的厚度可是等於或小於1nm。自由層216的材料為具 有垂直異相性的鐵磁材料。自由層216主要可利用磁性膜層內的磁矩翻轉來進行資料的讀取，因此，自由層216的鐵磁材料可以是鐵(Fe)、鈷(Co)、鎳(Ni)、釓(Gd)、鋱(Tb)、鏑(Dy)、硼(B)或這些元素的合金，如CoFeB、NF、FeB等。自由層216的厚度可介於1nm至2nm之間。
請參照圖7A與圖7B，在記憶胞210旁形成介電層114。插塞206a、206b形成在介電層114中。插塞204b藉由下電極112電性連接至插塞204a。相似地，插塞206b藉由下電極112電性連接至插塞206a。在一些實施例中，介電層114的頂面、插塞204b、206b的頂面與記憶胞210的頂面實質上共平面。由於介電層114與插塞204b、206b的材料與形成方法類似介電層110與插塞204a、206a的材料與形成方法，於此便不再贅述。
請參照圖8A與圖8B，之後，在介電層114、插塞204b、206b以及記憶胞210上形成多個金屬層116。所述金屬層116在以下段落中可稱為上電極116。如圖8A所示，在上視圖中，下電極112與上電極116經配置為鋸齒圖案(zigzag pattern)。具體來說，記憶胞210之一者的下電極112電性連接至相鄰記憶胞210的上電極116。換言之，所有記憶胞210藉由插塞204b、206b串聯在一起。
在替代實施例中，記憶胞210可以是電阻式隨機存取記憶體。在此情況下，可變電阻層(未繪示)形成在下電極112與上電極116之間。下電極112與上電極116的材料可包括氮化鈦 (TiN)、鉑(Pt)、銥(Ir)、釕(Ru)、鈦(Ti)、鎢(W)、鉭(Ta)、鋁(Al)、鋯(Zr)、鉿(Hf)、鎳(Ni)、銅(Cu)、鈷(Co)、鐵(Fe)、釓(Y)、錳(Mo)或其組合，其形成方法可例如是物理氣相沈積法或化學氣相沈積法。可變電阻層的材料可包括氧化鉿(可例如是HfO或HfO2等)、氧化鑭、氧化釓、氧化釔、氧化鋯、氧化鈦、氧化鉭、氧化鎳、氧化鎢、氧化銅、氧化鈷、氧化鐵、氧化鋁或其組合，其形成方法例如是化學氣相沈積法。
圖9是依照本發明的第三實施例的一種半導體元件的剖面示意圖。
請參照圖9，在形成上電極116之後，在上電極116上形成介電層120。之後，在介電層120中形成插塞118，其對應上電極116之一者。插塞118藉由上電極116之一者與插塞204電性連接至對應的S/D區104。在介電層120中形成源極線122，其對應上電極116之另一者。源極線122藉由上電極116之另一者與插塞206a、206b電性連接至對應的S/D區106。之後，在介電層120上形成位元線124，使得位元線124與插塞118相連。如圖9所示，位元線124的延伸方向與源極線122的延伸方向實質上互相垂直。
綜上所述，本發明之半導體元件結合FinFETs與記憶胞(例如是MRAMs或RRAMs)。詳細地說，所述記憶胞分別位於閘極結構(例如是字元線)上。各所述記憶胞的下電極與其相鄰的記憶胞的上電極電性連接至所對應的兩個電晶體之間的源極/汲 極區。在此情況下，本發明之記憶胞尺寸將縮小至4F2，而且相較於習知的記憶胞，本發明之記憶胞可具有較佳的耐受度、可靠度以及較小的操作電流。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (16)

  1. 一種半導體元件，包括：多個電晶體，各所述電晶體包括閘極結構與源極/汲極區；以及多個記憶胞，分別位於所述閘極結構上，其中各所述記憶胞的下電極與其相鄰的記憶胞的上電極電性連接至所對應的同一源極/汲極區。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述對應的同一源極/汲極區為所述電晶體之一者的源極以及所述電晶體之另一者的汲極。
  3. 如申請專利範圍第1項所述的半導體元件，其中所述電晶體包括鰭式場效電晶體或環繞式閘極場效電晶體。
  4. 如申請專利範圍第1項所述的半導體元件，其中所述記憶胞包括磁性隨機存取記憶體、電阻式隨機存取記憶體或其組合。
  5. 如申請專利範圍第1項所述的半導體元件，更包括：位元線，耦接至所述電晶體之一者與其對應的記憶胞；以及源極線，耦接至所述電晶體之另一者與其對應的記憶胞，其中所述位元線的延伸方向與所述源極線的延伸方向不同。
  6. 如申請專利範圍第1項所述的半導體元件，其中除了上電極與位元線相連的記憶胞之外，各所述記憶胞的上電極藉由插塞電性連接至相鄰記憶胞的下電極。
  7. 一種半導體元件，包括：多個半導體層，位於基底上；多個隔離結構，位於所述基底上，以隔離所述半導體層，其中所述半導體層自所述隔離結構突出；多個閘極結構，分別橫跨過部分所述半導體層與部分所述隔離結構；以及多個記憶胞，分別位於相鄰兩個半導體層之間的所述閘極結構上，其中各所述記憶胞包括下電極與上電極，各所述記憶胞的所述下電極與其相鄰的記憶胞的上電極電性連接。
  8. 如申請專利範圍第7項所述的半導體元件，其中各所述記憶胞的所述下電極與其相鄰的記憶胞的所述上電極電性連接至一半導體層。
  9. 如申請專利範圍第7項所述的半導體元件，其中所述記憶胞包括磁性隨機存取記憶體、電阻式隨機存取記憶體或其組合。
  10. 如申請專利範圍第7項所述的半導體元件，更包括：位元線，耦接至所述記憶胞之一者與其對應的半導體層；以及源極線，耦接至所述記憶胞之另一者與其對應的半導體層，其中所述位元線的延伸方向與所述源極線的延伸方向不同。
  11. 如申請專利範圍第7項所述的半導體元件，其中所述半導體層包括半導體鰭片，其沿著第一方向延伸，並與所述隔離結構沿著第二方向交替排列。
  12. 如申請專利範圍第7項所述的半導體元件，其中所述半導體層包括奈米線堆疊，其沿著第一方向延伸，並與所述隔離結構沿著第二方向交替排列。
  13. 如申請專利範圍第12項所述的半導體元件，其中所述閘極結構包覆所述奈米線堆疊，並沿著所述第二方向延伸。
  14. 如申請專利範圍第12項所述的半導體元件，其中各所述奈米線堆疊包括多條奈米線，其沿著垂直於所述基底的頂面的方向交替堆疊。
  15. 如申請專利範圍第14項所述的半導體元件，其中所述奈米線的線寬介於5nm至50nm之間。
  16. 如申請專利範圍第14項所述的半導體元件，其中相鄰兩條奈米線的間距介於5nm至20nm之間。
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