JP2013115260A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体基板上の複数の半導体層のうちの１つを正確に選択する。
【解決手段】実施形態に係わる半導体装置は、第１乃至第３の半導体層１２−１〜１２−３と、第１乃至第３の半導体層１２−１〜１２−３のうちの１つを選択するレイヤー選択トランジスタ１５（ＬＳＴ）とを備える。第１のノーマリーオン領域１７−１は、第１の半導体層１２−１内において第１乃至第３のゲート電極１６−１〜１６−３に隣接するチャネルをノーマリーオンチャネルにし、第２のノーマリーオン領域１７−２は、第２の半導体層１２−２内において第２乃至第４のゲート電極１６−２〜１６−４に隣接するチャネルをノーマリーオンチャネルにし、第３のノーマリーオン領域１７−３は、第３の半導体層１２−３内において第３乃至第５のゲート電極１６−３〜１６−５に隣接するチャネルをノーマリーオンチャネルにする。
【選択図】図１

Description

実施形態は、半導体装置及びその製造方法に関する。
近年、半導体基板上にフィン型の複数の半導体層（活性領域）を積み重ねた３次元構造の半導体装置が研究されている。
例えば、半導体基板上の各半導体層を、メモリセル（セルトランジスタ）のチャネルとして用いれば、VLB (Vertical gate ladder-Bit cost scalable memory)と呼ばれる垂直ゲート型３次元不揮発性メモリを構成できる。また、半導体基板上の各半導体層を、メモリセル（抵抗変化素子）に接続される導電線として用いれば、クロスポイント型の３次元不揮発性メモリを構成できる。
また、これら不揮発性メモリに代表される３次元構造の半導体装置を動作させるためには、半導体基板上の複数の半導体層のうちの１つに選択的にアクセスするための機構が必要である。その機構の一つとして、複数の半導体層（チャネル）に共通のゲート電極を持ち、複数の半導体層のうちの１つでノーマリーオン、残りの半導体層でオン／オフ制御可能なレイヤー選択トランジスタを設ける技術が知られている。
しかし、レイヤー選択トランジスタにより複数の半導体層のうちの１つを選択するときは、積み重ねる半導体層の数と同じ数のゲート電極を並べて配置することが必要である。この場合、ウェハープロセス中の熱処理により、レイヤー選択トランジスタをノーマリーオンとするために各半導体層内に注入された不純物が不用意に拡散し、本来オン／オフ制御しなければならない部分でノーマリーオンとなってしまう、などの選択動作に支障をきたす問題が発生する。
この問題は、デザインルールが縮小され、並べて配置された複数のゲート電極のピッチが小さくなるほど深刻となる。
米国特許第７，３５２，０１８号 米国特許公開第２００８／２５９６８７号 特開２００６−１５５７５０号公報
W. Kim et al., 2009 Symp. on VLSI p188
実施形態は、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの１つを正確に選択するための技術を提案する。
実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層の表面に垂直な第１の方向に、前記絶縁層の表面から順番に積み重ねられ、前記絶縁層の表面に平行な第２の方向に延び、互いに絶縁される第１乃至第ｎの半導体層（ｎは２以上の自然数）と、前記第２の方向の一端において前記第１乃至第ｎの半導体層に接続される共通電極と、前記第１乃至第ｎの半導体層をチャネルとし、前記第１乃至第ｎの半導体層のうちの１つを選択するレイヤー選択トランジスタとを備え、前記レイヤー選択トランジスタは、前記第２の方向に、前記第２の方向の一端から順番に配置され、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に垂直な第３の方向にある側面に沿って前記第１の方向に延びる第１乃至第ｍのゲート電極（ｍ＝ｎ＋ｋ、ｋは偶数）と、前記第ｉの半導体層（ｉは１〜ｎのうちの１つ）内において前記第ｉ乃至第（ｉ＋ｋ）のゲート電極に隣接するチャネルを、前記第ｉ乃至第（ｉ＋ｋ）のゲート電極の電位に依存しないノーマリーオンチャネルにする第ｉのノーマリーオン領域とを備える。
実施形態によれば、前記半導体装置の製造方法は、前記第ｉのノーマリーオン領域を、不純物の注入により前記第ｉの半導体層内の前記第（ｉ＋（ｋ／２））のゲート電極に隣接するチャネルのみに形成する工程と、前記第ｉのノーマリーオン領域を形成した後の前記不純物の拡散により、前記第ｉのノーマリーオン領域が、前記第２の方向に前記第１乃至第ｍのゲート電極のピッチのｊ倍（ｊは自然数）以上、（ｊ＋１）倍未満伸張するとき、ｋ＝ｊ×２に設定する工程とを備える。
第１の実施例に係わる半導体装置を示す斜視図。 図１のＩＩ−ＩＩ線に沿う断面図。 比較例を示す断面図。 比較例を示す断面図。 積層数と大きさとの関係を示す図。 積層数と大きさとの関係を示す図。 図１の半導体装置の製造方法を示す斜視図。 図１の半導体装置の製造方法を示す斜視図。 図１の半導体装置の製造方法を示す斜視図。 図１の半導体装置の製造方法を示す斜視図。 図１の半導体装置の製造方法を示す斜視図。 第１の実施例の第１の変形例を示す斜視図。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。 第１の実施例の第２の変形例を示す斜視図。 図１４のＸＶ−ＸＶ線に沿う断面図。 第２の実施例に係わる半導体装置を示す斜視図。 図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。 第３の実施例に係わる半導体装置を示す斜視図。 図１８のＸＩＸ−ＸＩＸ線に沿う断面図。 積層数と大きさとの関係を示す図。 図１８の半導体装置の製造方法を示す斜視図。 図１８の半導体装置の製造方法を示す斜視図。 図１８の半導体装置の製造方法を示す斜視図。 図１８の半導体装置の製造方法を示す斜視図。 図１８の半導体装置の製造方法を示す斜視図。 図１８の半導体装置の製造方法を示す斜視図。 図１８の半導体装置の製造方法を示す斜視図。 図１８の半導体装置の製造方法を示す斜視図。 第３の実施例の第１の変形例を示す斜視図。 図２９のＸＸＸ−ＸＸＸ線に沿う断面図。 第３の実施例の第２の変形例を示す斜視図。 図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。 第４の実施例に係わる半導体装置を示す斜視図。 図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。 適用例に係わる不揮発性半導体メモリを示す斜視図。 図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図。 図３５のメモリのメモリセルを示す斜視図。 適用例に係わる不揮発性半導体メモリを示す斜視図。 図３８のメモリのメモリセルアレイを示す斜視図。 図３９のアレイのＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図。
以下、図面を参照しながら実施形態を説明する。尚、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
実施形態に係わる半導体装置は、ウェハープロセス中に発生する熱処理により、レイヤー選択トランジスタのノーマリーオン領域がチャネル長方向に伸張することを想定し、半導体基板上に積み重ねられる半導体層の数よりも多い数のゲート電極を有するレイヤー選択トランジスタを用いて、半導体層の選択を行うことに特徴を有する。
また、単にレイヤー選択トランジスタのゲート電極の数を増やすのではなく、ノーマリーオン領域の伸張量（不純物の拡散長）とレイヤー選択トランジスタのゲート電極の数との関係を規定することにより、ゲート電極の増加数を必要最小限に抑え、レイヤー選択トランジスタの面積の増大を防止する。
例えば、第１乃至第ｎの半導体層（ｎは２以上の自然数）内の第１乃至第ｎのノーマリーオン領域が両側に伸張するとき、レイヤー選択トランジスタは、第１乃至第ｍのゲート電極（ｍ＝ｎ＋ｋ、ｋは偶数）を備える。この時、第ｉの半導体層（ｉは１〜ｎのうちの１つ）内の第ｉのノーマリーオン領域は、第ｉ乃至第（ｉ＋ｋ）のゲート電極に隣接するチャネルをノーマリーオンチャネルにする（第１及び第２の実施例に相当）。
ここで、ｋは、ノーマリーオン領域の片側の伸張量（不純物の拡散長）により決定される値である。即ち、熱処理などにより、第ｉの半導体層内の第（ｉ＋（ｋ／２））のゲート電極に隣接するチャネルに形成された第ｉのノーマリーオン領域が、第１乃至第ｍのゲート電極のピッチのｊ倍（ｊは自然数）以上、（ｊ＋１）倍未満伸張するとき、ｋはｊ×２に設定される。
但し、ノーマリーオン領域のチャネル長方向の初期サイズ（不純物の拡散前のノーマリーオン領域の端の位置）は、ゲート電極のチャネル長（ゲート電極のチャネル長方向の端の位置）に一致すると仮定する。
また、第１乃至第ｎの半導体層（ｎは２以上の自然数）内の第１乃至第ｎのノーマリーオン領域が片側のみに伸張するとき、レイヤー選択トランジスタは、第１乃至第ｍのゲート電極（ｍ＝ｎ＋ｋ、ｋは自然数）を備える。この時、第ｉの半導体層（ｉは１〜ｎのうちの１つ）内の第ｉのノーマリーオン領域は、第ｉ乃至第（ｉ＋ｋ）のゲート電極に隣接するチャネルをノーマリーオンチャネルにする（第３及び第４の実施例に相当）。
そして、熱処理などにより、第ｉの半導体層内の第ｉのゲート電極に隣接するチャネルに形成された第ｉのノーマリーオン領域が、第１乃至第ｍのゲート電極のピッチのｊ倍（ｊは自然数）以上、（ｊ＋１）倍未満伸張するとき、ｋはｊに設定される。
但し、ノーマリーオン領域のチャネル長方向の初期サイズ（不純物の拡散前のノーマリーオン領域の端の位置）は、ゲート電極のチャネル長（ゲート電極のチャネル長方向の端の位置）に一致すると仮定する。
以上のように、半導体基板上に積み重ねられる半導体層の数よりも多い数のゲート電極を有するレイヤー選択トランジスタを用いて半導体層の選択を行うことにより、レイヤー選択トランジスタのノーマリーオン領域がチャネル長方向に伸張したとしても、半導体層の選択を正確に行うことができる。
［第１の実施例］
図１は、第１の実施例に係わる半導体装置を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
第１の実施例は、半導体層の積層数ｎが３、ノーマリーオン領域の片側の伸張量ｊが１（ｋ＝ｊ×２＝２）、ゲート電極の数ｍ（＝ｎ＋ｋ）が５の例である。
半導体基板１０は、例えば、シリコン基板である。絶縁層１１は、半導体基板１０上に配置される。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、絶縁層１１の表面に垂直な第１の方向に、絶縁層１１の表面から順番に互いに絶縁されて積み重ねられ、かつ、絶縁層１１の表面に平行な第２の方向に延びる。
本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、絶縁層１３により互いに絶縁される。絶縁層１４は、最上層としての第３の半導体層１２−３上に配置される。絶縁層１３，１４は、例えば、酸化シリコン層である。絶縁層１４は、酸化シリコン層以外に、窒化シリコン層や、酸化シリコン層と窒化シリコン層の積層などとすることも可能である。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１３，１４は、フィン型積層構造Ｆｉｎを構成する。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
フィン型積層構造Ｆｉｎの第２の方向の一端において、共通電極１８は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に共通に接続される。共通電極１８は、例えば、タングステン、アルミニウムなどの金属層を備える。
レイヤー選択トランジスタ１５（ＬＳＴ）は、例えば、ＦＥＴ (Field Effect Transistor)であり、第１、第２及び第３の半導体層１２−１，１２−２，１２−３をチャネルとし、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択する。
レイヤー選択トランジスタ１５（ＬＳＴ）は、第２の方向に、共通電極１８側から順番に一定ピッチＰで配置される第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５を有する。
第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５は、例えば、導電性ポリシリコン層、ニッケルシリサイド層などの金属シリサイド層、又は、これらの積層を備える。
第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５は、少なくとも、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第１及び第２の方向に垂直な第３の方向にある側面に沿って第１の方向に延びる。
本例では、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５は、フィン型積層構造Ｆｉｎの第１の方向にある上面及び第２の方向にある２つの側面を覆う。即ち、レイヤー選択トランジスタ１５（ＬＳＴ）は、ダブルゲート構造を有するフィン型ＦＥＴである。
また、レイヤー選択トランジスタ１５（ＬＳＴ）は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内に、それぞれ、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３を有する。
第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３は、ｎ型不純物（砒素、リンなどの５価元素）、ｐ型不純物（硼素、インジウムなどの３価元素）、又は、それらの両方を含む不純物領域である。
第１の半導体層１２−１内に存在する第１のノーマリーオン領域１７−１は、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３に隣接するチャネルを、それぞれ、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３の電位に依存しないノーマリーオンチャネルにする。
第２の半導体層１２−２内に存在する第２のノーマリーオン領域１７−２は、第２、第３及び第４のゲート電極１６−２，１６−３，１６−４に隣接するチャネルを、それぞれ、第２、第３及び第４のゲート電極１６−２，１６−３，１６−４の電位に依存しないノーマリーオンチャネルにする。
第３の半導体層１２−３内に存在する第３のノーマリーオン領域１７−３は、第３、第４及び第５のゲート電極１６−３，１６−４，１６−５に隣接するチャネルを、それぞれ、第３、第４及び第５のゲート電極１６−３，１６−４，１６−５の電位に依存しないノーマリーオンチャネルにする。
尚、本例では、レイヤー選択トランジスタ１５（ＬＳＴ）をＦＥＴとする場合について説明したが、これ以外のスイッチ素子をレイヤー選択トランジスタとして用いることもできる。即ち、レイヤー選択トランジスタ１５（ＬＳＴ）は、スイッチ機能を有していればよい。
また、本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内に第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３のみが形成される例を示しているが、それに加えて、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内には、レイヤー選択トランジスタ１５（ＬＳＴ）の閾値を制御するための不純物領域を設けてもよい。
表１は、図１の半導体装置における半導体層の選択動作を示している。
Figure 2013115260
図１の半導体装置によれば、第１のゲート電極１６−１に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、最下層としての第１の半導体層１２−１において常にオン状態（ノーマリーオン状態）であり、それ以外の第２及び第３の半導体層１２−２，１２−３においてスイッチ素子として機能する。
第２のゲート電極１６−２に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、最下層としての第１の半導体層１２−１及び中間層としての第２の半導体層１２−２において常にオン状態（ノーマリーオン状態）であり、それ以外の第３の半導体層１２−３においてスイッチ素子として機能する。
第３のゲート電極１６−３に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の全てにおいて常にオン状態（ノーマリーオン状態）である。
第４のゲート電極１６−４に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、中間層としての第２の半導体層１２−２及び最上層としての第３の半導体層１２−３において常にオン状態（ノーマリーオン状態）であり、それ以外の第１の半導体層１２−１においてスイッチ素子として機能する。
第５のゲート電極１６−５に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、最上層としての第３の半導体層１２−３において常にオン状態（ノーマリーオン状態）であり、それ以外の第１及び第２の半導体層１２−１，１２−２においてスイッチ素子として機能する。
従って、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５の電位を、表１に示す関係に設定することにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択することができる。
尚、表１において、“Ｈ”は、レイヤー選択トランジスタ１５（ＬＳＴ）のチャネルをオンチャネル（オン状態）にし得るオン電位のことであり、“Ｌ”は、レイヤー選択トランジスタ１５（ＬＳＴ）のチャネルをオフチャネル（オフ状態）にし得るオフ電位のことである。
例えば、レイヤー選択トランジスタ１５（ＬＳＴ）がｎチャネルＦＥＴのときは、“Ｈ”は正電位であり、“Ｌ”は接地電位である。また、レイヤー選択トランジスタ１５（ＬＳＴ）がｐチャネルＦＥＴのときは、“Ｈ”は負電位であり、“Ｌ”は接地電位である。
第１の半導体層１２−１を選択するときは、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３の電位を“Ｌ”に設定し、第４及び第５のゲート電極１６−４，１６−５の電位を“Ｈ”に設定する。
この時、第１のゲート電極１６−１に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第２及び第３の半導体層１２−２，１２−３においてオフ状態であり、第２のゲート電極１６−２に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第３の半導体層１２−３においてオフ状態であるため、第２及び第３の半導体層１２−２，１２−３は選択されない。これに対し、第１の半導体層１２−１では、第１のノーマリーオン領域１７−１が存在するため、第１乃至第５のゲート電極１６−１〜１６−５に隣接する全てのチャネルがオン状態になる。
従って、第１の半導体層１２−１が選択される。
第２の半導体層１２−２を選択するときは、第２、第３及び第４のゲート電極１６−２，１６−３，１６−４の電位を“Ｌ”に設定し、第１及び第５のゲート電極１６−１，１６−５の電位を“Ｈ”に設定する。
この時、第２のゲート電極１６−２に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第３の半導体層１２−３においてオフ状態であり、第４のゲート電極１６−４に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第１の半導体層１２−１においてオフ状態であるため、第１及び第３の半導体層１２−１，１２−３は選択されない。これに対し、第２の半導体層１２−２では、第２のノーマリーオン領域１７−２が存在するため、第１乃至第５のゲート電極１６−１〜１６−５に隣接する全てのチャネルがオン状態になる。
従って、第２の半導体層１２−２が選択される。
第３の半導体層１２−３を選択するときは、第３、第４及び第５のゲート電極１６−３，１６−４，１６−５の電位を“Ｌ”に設定し、第１及び第２のゲート電極１６−１，１６−２の電位を“Ｈ”に設定する。
この時、第４のゲート電極１６−４に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第１の半導体層１２−１においてオフ状態であり、第５のゲート電極１６−５に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第１及び第２の半導体層１２−１，１２−２においてオフ状態であるため、第１及び第２の半導体層１２−１，１２−２は選択されない。これに対し、第３の半導体層１２−３では、第３のノーマリーオン領域１７−３が存在するため、第１乃至第５のゲート電極１６−１〜１６−５に隣接する全てのチャネルがオン状態になる。
従って、第３の半導体層１２−３が選択される。
尚、上述の選択動作から明らかなように、第３のゲート電極１６−３に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の全てにおいてノーマリーオン状態である。
そこで、表２に示すように、上述の選択動作において、第３のゲート電極１６−３は、常に固定電位（“Ｈ”又は“Ｌ”）に設定しておいてもよいし、フローティング状態に設定しておいてもよい。
Figure 2013115260
また、上述の選択動作により、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に対しては、それらに共通に接続される共通電極１８を設ければよい。即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の各々に対して、個別に電極を設ける必要がないため、コンタクト領域のサイズを縮小可能である。
図３及び図４は、比較例を示している。
この比較例は、積層される半導体層の数とレイヤー選択トランジスタのゲート電極の数とが等しい場合の例である。
図３は、理想的状態である。しかし、ウェハープロセスにおいて、ベーク処理、キュア処理、デンシファイ処理などの高温熱処理が必要となった場合、その高温熱処理に起因して、ノーマリーオン領域を形成する不純物の拡散が発生する。
例えば、実験データによれば、半導体層として多結晶シリコン層を用い、ノーマリーオン領域を砒素(As)の添加により形成した場合、１０００℃、１０秒の熱処理で、砒素は多結晶シリコン層内を約７０ｎｍ拡散する。また、１０００℃、２０秒の熱処理で、砒素は多結晶シリコン層内を１６０ｎｍ程度拡する。
従って、例えば、レイヤー選択トランジスタのゲート電極のピッチが１６０ｎｍ以下になると、１０００℃、２０秒の熱処理で、ノーマリーオン領域１７−１〜１７−３は、図３の状態から図４の状態に変化する。
図４の状態になると、半導体層１２−２において、ノーマリーオン領域１７−２は、全てのゲート電極１６−１〜１６−３に跨るため、半導体層１２−２は、常に選択された状態になる。即ち、半導体層１２−２を非選択にすることが不可能であるため、レイヤー選択トランジスタ１５（ＬＳＴ）による選択機能が失われる。
これに対し、第１の実施例では、比較例と同じ条件によりノーマリーオン領域が伸張したとしても、図２の状態となるため、レイヤー選択トランジスタ１５（ＬＳＴ）による選択機能が失われることはない。
図５は、半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を示している。
本例では、半導体層の積層数ｎは、３である。
同図（ａ）は、図１に示す第１の実施例に相当する。第１の実施例の場合、レイヤー選択トランジスタ１５（ＬＳＴ）の第２の方向の大きさは、Ｐ×４である。但し、Ｐは、ゲート電極１６−１〜１６−５のピッチである。
尚、レイヤー選択トランジスタ１５（ＬＳＴ）の第２の方向の大きさとは、レイヤー選択トランジスタの複数のゲート電極の第２の方向の一端にあるゲート電極の中心から第２の方向の他端にあるゲート電極の中心までのサイズのことである。
同図（ｂ）は、図４の比較例に対応する。但し、同図（ｂ）は、図４の半導体装置において半導体層の選択機能を有効にするため、図４のゲート電極１６−１〜１６−３のピッチを２倍（Ｐ×２）に広げている。
比較例の場合も、第１の実施例と同様に、レイヤー選択トランジスタ１５（ＬＳＴ）の第２の方向の大きさは、Ｐ×４である。
このように、半導体層の積層数ｎが３の場合、第１の実施例に係わるレイヤー選択トランジスタ１５（ＬＳＴ）の第２方向の大きさは、比較例に係わるレイヤー選択トランジスタ１５（ＬＳＴ）の第２方向の大きさと等しくなる。
また、第１の実施例では、半導体層の積層数ｎが４以上になると、レイヤー選択トランジスタの第２方向の大きさが、比較例に係わるレイヤー選択トランジスタの第２方向の大きさよりも小さくなる、という効果を発揮する。この効果は、半導体層の積層数ｎが増加するほど大きくなるため、第１の実施例は、積層数をできるだけ多くしたい、という要望があるときに非常に有効な技術となる。
半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を一般化すると、以下のようになる。
第１の実施例（図５（ａ））では、積層数がｎのとき、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ＋ｋ−１）となる。また、第１の実施例では、ｋ＝２であるから、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ＋１）となる。これに対し、比較例（図５（ｂ））では、積層数がｎのとき、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ−１）×２となる。
例えば、積層数ｎが２のとき、第１の実施例での大きさは、Ｐ×３、比較例での大きさは、Ｐ×２であり、第１の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも大きい。
しかし、積層数ｎが４のとき、第１の実施例での大きさは、Ｐ×５、比較例での大きさは、Ｐ×６であり、積層数ｎが５のとき、第１の実施例での大きさは、Ｐ×６、比較例での大きさは、Ｐ×８であり、積層数ｎが６のとき、第１の実施例での大きさは、Ｐ×７、比較例での大きさは、Ｐ×１０である。
尚、図６は、半導体層の積層数ｎが６の場合において、第１の実施例（同図（ａ））でのレイヤー選択トランジスタ１５（ＬＳＴ）の大きさ（Ｐ×７）と、比較例（同図（ｂ））でのレイヤー選択トランジスタ１５（ＬＳＴ）の大きさ（Ｐ×１０）とを、比較して示している。
以上のように、積層数ｎが４以上になると、第１の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも小さくなり、かつ、積層数ｎが大きくなるほど、その差も大きくなる。
図７乃至図１１は、図１の半導体装置の製造方法を示している。
まず、図７に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型シリコン基板を用意する。この半導体基板１０上に、絶縁層１１，１３，１４としての酸化シリコン層と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３としての多結晶シリコン層とを、交互に形成する。
次に、図８に示すように、例えば、ＰＥＰ（Photo Engraving Process）とイオン注入を用いて、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内に、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３を形成する。各ノーマリーオン領域１７−１，１７−２，１７−３は、別々に形成される。また、イオン注入は、所定の加速電圧で、例えば、砒素イオンを第１、第２及び第３の半導体層１２−１，１２−２，１２−３内に注入することにより実行される。
尚、本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の全てを形成した後に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内に、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３を形成する。
但し、これに代えて、第１の半導体層１２−１を形成した直後に第１のノーマリーオン領域１７−１を形成し、この後、第２の半導体層１２−２を形成した直後に第２のノーマリーオン領域１７−２を形成し、さらに、この後、第３の半導体層１２−３を形成した直後に第３のノーマリーオン領域１７−３を形成してもよい。
次に、図９に示すように、ＰＥＰとＲＩＥ（Reactive ion etching）を用いて、絶縁層１３，１４及び第１、第２及び第３の半導体層１２−１，１２−２，１２−３をパターニングすることにより、フィン型積層構造Ｆｉｎを形成する。
次に、図１０に示すように、絶縁層１１上に、フィン型積層構造Ｆｉｎを覆うゲート絶縁層（例えば、酸化シリコン層）と、ゲート絶縁層上の導電層とを形成する。そして、ＰＥＰとＲＩＥとを用いて、この導電層をパターニングにすることにより、第２の方向に一定ピッチＰで並んで配置される第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５を形成する。
また、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５は、フィン型積層構造Ｆｉｎの第１の方向にある上面及び第２の方向にある２つの側面をそれぞれ覆うように形成される。
この時点において、第１のノーマリーオン領域１７−１は、第２のゲート電極１６−２に隣接するチャネルのみに形成され、第２のノーマリーオン領域１７−２は、第３のゲート電極１６−３に隣接するチャネルのみに形成され、第３のノーマリーオン領域１７−３は、第４のゲート電極１６−４に隣接するチャネルのみに形成される。
尚、ゲート絶縁層及び導電層を形成した後、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５を形成する前に、ＣＭＰ（Chemical Mechanical Polishing）により、導電層の上面を平坦化してもよい。
また、フィン型積層構造Ｆｉｎ以外の領域を絶縁層で満たした状態でＣＭＰを行ってもよい。この場合、ＣＭＰ後に、フィン型積層構造Ｆｉｎ以外の領域を満たした絶縁層を除去し、さらに、その後、ＰＥＰとＲＩＥとを用いて、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５を形成する。
次に、図１１に示すように、フィン型積層構造Ｆｉｎの第２の方向の一端に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に共通に接続される共通電極１８を形成する。
また、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３は、それらを形成した後に発生する、ベーク処理、キュア処理、デンシファイ処理などの高温熱処理により、第２の方向に伸張する。
本例では、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３は、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５のピッチＰの１倍以上、２倍未満伸張する。
但し、不純物の拡散前の第１のノーマリーオン領域１７−１の第２の方向の端は、第２のゲート電極１６−２の第２の方向の端に一致し、不純物の拡散前の第２のノーマリーオン領域１７−２の第２の方向の端は、第３のゲート電極１６−３の第２の方向の端に一致し、不純物の拡散前の第３のノーマリーオン領域１７−３の第２の方向の端は、第４のゲート電極１６−４の第２の方向の端に一致する、と仮定する。
以上の工程により、図１の半導体装置が完成する。
図１２は、第１の実施例の第１の変形例を示している。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
第１の変形例の特徴は、第１の実施例と比べると、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある側面のうち、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５に覆われていない領域に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の抵抗値よりも低い抵抗値を持つ低抵抗領域１９が設けられる点にある。
その他の構成については、第１の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。
低抵抗領域１９は、例えば、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３とは異なる不純物領域である。この場合、低抵抗領域１９内の不純物は、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３内の不純物と同じであっても、異なっていてもよい。
また、低抵抗領域１９は、例えば、ニッケルシリサイド層などの金属シリサイド層である。この場合、低抵抗領域１９は、フィン型積層構造Ｆｉｎを覆う金属層を形成した後、金属層と第１、第２及び第３の半導体層１２−１，１２−２，１２−３とをシリサイド反応させ、さらに、この後、未反応の金属層を除去することにより形成される。
この変形例によれば、低抵抗領域１９により、寄生抵抗が下がり、動作速度の向上などのメモリ特性を向上させることができる。
図１４は、第１の実施例の第２の変形例を示している。図１５は、図１４のＸＶ−ＸＶ線に沿う断面図である。
第２の変形例の特徴は、第１の実施例と比べると、第１、第２及び第３の半導体層１２−１，１２−２，１２−３間が空洞（CAVITY）であり、かつ、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５とフィン型積層構造Ｆｉｎとの間が空洞(CAVITY)である点にある。
その他の構成については、第１の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。
空洞(CAVITY)は、例えば、第１の実施例（図１及び図２）に示す構造を形成した後、図１及び図２に示す絶縁層１３，１４を選択的に除去することにより形成される。この場合、第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５により支えられる。
この変形例によれば、絶縁領域の空洞化により、複数の半導体層間の絶縁性を向上させることができるため、メモリ素子の信頼性が向上する。
以上、説明したように、第１の実施例及びその変形例によれば、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの１つを正確に選択することができる。
［第２の実施例］
図１６は、第２の実施例に係わる半導体装置を示している。図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。
第２の実施例は、半導体層の積層数ｎが３、ノーマリーオン領域の片側の伸張量ｊが２（ｋ＝ｊ×２＝４）、ゲート電極の数ｍ（＝ｎ＋ｋ）が７の例である。
第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３の第２の方向の伸張量は、それらを形成した後に発生する高温熱処理（ベーク処理、キュア処理、デンシファイ処理など）の温度や時間（合計値）などに依存する。
既に説明したように、例えば、実験データによれば、半導体層として多結晶シリコン層を用い、ノーマリーオン領域を砒素(As)の添加により形成した場合、１０００℃、１０秒の熱処理で、砒素は多結晶シリコン層内を約７０ｎｍ拡散する。また、１０００℃、２０秒の熱処理で、砒素は多結晶シリコン層内を１６０ｎｍ程度拡する。
そこで、第２の実施例では、第１の実施例よりも、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３の伸張量が多い場合、具体的には、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３が、ゲート電極のピッチＰの２倍伸張する場合について説明する。
この場合、第１、第２、第３、第４、第５、第６及び第７のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５，１６−６，１６−７は、第２の方向に、一定ピッチＰで並んで配置される。
また、第１のノーマリーオン領域１７−１は、第１の半導体層１２−１内において、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５に隣接するチャネルをノーマリーオン状態にする。
第２のノーマリーオン領域１７−２は、第２の半導体層１２−２内において、第２、第３、第４、第５及び第６のゲート電極１６−２，１６−３，１６−４，１６−５，１６−６に隣接するチャネルをノーマリーオン状態にする。
第３のノーマリーオン領域１７−３は、第３の半導体層１２−３内において、第３、第４、第５、第６及び第７のゲート電極１６−３，１６−４，１６−５，１６−６，１６−７に隣接するチャネルをノーマリーオン状態にする。
ここで、第１の実施例と同様に、半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を一般化する。
第２の実施例でも、積層数がｎのとき、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ＋ｋ−１）となる。また、第２の実施例では、ｋ＝４であるから、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ＋３）となる。これに対し、比較例（図５（ｂ）と同じ構造を想定する）では、積層数がｎのとき、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ−１）×３となる。
例えば、積層数ｎが２のとき、第２の実施例での大きさは、Ｐ×５、比較例での大きさは、Ｐ×３であり、第２の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも大きい。
また、積層数ｎが３のとき、第２の実施例での大きさは、Ｐ×６、比較例での大きさは、Ｐ×６であり、第２の実施例のレイヤー選択トランジスタの大きさは、比較例のレイヤー選択トランジスタの大きいと同じである。
さらに、積層数ｎが４のとき、第２の実施例での大きさは、Ｐ×７、比較例での大きさは、Ｐ×９であり、積層数ｎが５のとき、第２の実施例での大きさは、Ｐ×８、比較例での大きさは、Ｐ×１２であり、積層数ｎが６のとき、第２の実施例での大きさは、Ｐ×９、比較例での大きさは、Ｐ×１５である。
以上のように、積層数ｎが４以上になると、第２の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも小さくなり、かつ、積層数ｎが大きくなるほど、その差も大きくなる。
尚、その他の構成及び製造方法については、第１の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。
また、第２の実施例においても、第１の実施例における第１の変形例（図１２及び図１３）及び第２の変形例（図１４及び図１５）と同様の変形が可能である。
以上、説明したように、第２の実施例によれば、第１の実施例と同様に、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの１つを正確に選択することができる。
［第３の実施例］
図１８は、第３の実施例に係わる半導体装置を示している。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿う断面図である。
第３の実施例は、半導体層の積層数ｎが３、ノーマリーオン領域の片側の伸張量ｊが１（ｋ＝ｊ＝１）、ゲート電極の数ｍ（＝ｎ＋ｋ）が４の例である。
半導体基板１０は、例えば、シリコン基板である。絶縁層１１は、半導体基板１０上に配置される。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、絶縁層１１の表面に垂直な第１の方向に、絶縁層１１の表面から順番に互いに絶縁されて積み重ねられ、かつ、絶縁層１１の表面に平行な第２の方向に延びる。
本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、絶縁層１３により互いに絶縁される。絶縁層１４は、最上層としての第３の半導体層１２−３上に配置される。絶縁層１３，１４は、例えば、酸化シリコン層である。絶縁層１４は、酸化シリコン層以外に、窒化シリコン層や、酸化シリコン層と窒化シリコン層の積層などとすることも可能である。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１３，１４の第２の方向の一端は、階段形状を有する。また、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第２の方向の一端（階段形状の部分）は、第１、第２及び第３の拡散防止層２０−１，２０−１，２０−３により覆われる。
第１、第２及び第３の拡散防止層２０−１，２０−１，２０−３は、ＦＮトンネル電流又はダイレクトトンネル電流が流れる程度の厚さ、例えば、１ｎｍ以下の厚さを有する絶縁層を備える。この場合、第１、第２及び第３の拡散防止層２０−１，２０−１，２０−３は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層などから形成されるのが望ましい。
また、第１、第２及び第３の拡散防止層２０−１，２０−１，２０−３は、金属層や金属シリサイド層を備えていてもよい。この場合、第１、第２及び第３の拡散防止層２０−１，２０−１，２０−３は、低抵抗であるため、共通電極１８と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３との間の配線抵抗を下げることができる。
共通半導体層２１は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１３，１４の第２の方向の一端に配置され、第１、第２及び第３の拡散防止層２０−１，２０−１，２０−３を介して、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に共通に接続される。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３、絶縁層１３，１４及び共通半導体層２１は、フィン型積層構造Ｆｉｎを構成する。第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
フィン型積層構造Ｆｉｎの第２の方向の一端において、共通電極１８は、共通半導体層２１に接続される。共通電極１８は、例えば、タングステン、アルミニウムなどの金属層を備える。
レイヤー選択トランジスタ１５（ＬＳＴ）は、例えば、ＦＥＴであり、第１、第２及び第３の半導体層１２−１，１２−２，１２−３又は共通半導体層２１をチャネルとし、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択する。
レイヤー選択トランジスタ１５（ＬＳＴ）は、第２の方向に、共通電極１８側から順番に一定ピッチＰで配置される第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４を有する。
第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４は、例えば、導電性ポリシリコン層、ニッケルシリサイド層などの金属シリサイド層、又は、これらの積層を備える。
第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４は、少なくとも、第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び共通半導体層２１の第１及び第２の方向に垂直な第３の方向にある側面に沿って第１の方向に延びる。
本例では、第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４は、フィン型積層構造Ｆｉｎの第１の方向にある上面及び第２の方向にある２つの側面を覆う。即ち、レイヤー選択トランジスタ１５（ＬＳＴ）は、ダブルゲート構造を有するフィン型ＦＥＴである。
また、第１のゲート電極１６−１は、第１の拡散防止層２０−１と第２の拡散防止層２０−２との間に配置され、第２のゲート電極１６−２は、第２の拡散防止層２０−２と第３の拡散防止層２０−３との間に配置される。第３及び第４のゲート電極１６−３，１６−４は、第３の拡散防止層２０−３よりも、第１、第２及び第３の半導体層１２−１，１２−２，１２−３側に配置される。
レイヤー選択トランジスタ１５（ＬＳＴ）は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内に、それぞれ、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３を有する。
第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３は、ｎ型不純物（砒素、リンなどの５価元素）、ｐ型不純物（硼素、インジウムなどの３価元素）、又は、それらの両方を含む不純物領域である。
第１の半導体層１２−１内に存在する第１のノーマリーオン領域１７−１は、第１及び第２のゲート電極１６−１，１６−２に隣接するチャネルを、それぞれ、第１及び第２のゲート電極１６−１，１６−２の電位に依存しないノーマリーオンチャネルにする。
第２の半導体層１２−２内に存在する第２のノーマリーオン領域１７−２は、第２及び第３のゲート電極１６−２，１６−３に隣接するチャネルを、それぞれ、第２及び第３のゲート電極１６−２，１６−３の電位に依存しないノーマリーオンチャネルにする。
第３の半導体層１２−３内に存在する第３のノーマリーオン領域１７−３は、第３及び第４のゲート電極１６−３，１６−４に隣接するチャネルを、それぞれ、第３及び第４のゲート電極１６−３，１６−４の電位に依存しないノーマリーオンチャネルにする。
尚、本例では、レイヤー選択トランジスタ１５（ＬＳＴ）をＦＥＴとする場合について説明したが、これ以外のスイッチ素子をレイヤー選択トランジスタとして用いることもできる。即ち、レイヤー選択トランジスタ１５（ＬＳＴ）は、スイッチ機能を有していればよい。
また、本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内に第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３のみが形成される例を示しているが、それに加えて、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内には、レイヤー選択トランジスタ１５（ＬＳＴ）の閾値を制御するための不純物領域を設けてもよい。
表３は、図１８の半導体装置における半導体層の選択動作を示している。
Figure 2013115260
図１８の半導体装置によれば、第１のゲート電極１６−１に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、最下層としての第１の半導体層１２−１において常にオン状態（ノーマリーオン状態）であり、それ以外の第２及び第３の半導体層１２−２，１２−３においてスイッチ素子として機能する。
第２のゲート電極１６−２に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、最下層としての第１の半導体層１２−１及び中間層としての第２の半導体層１２−２において常にオン状態（ノーマリーオン状態）であり、それ以外の第３の半導体層１２−３においてスイッチ素子として機能する。
第３のゲート電極１６−３に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、中間層としての第２の半導体層１２−２及び最上層としての第３の半導体層１２−３において常にオン状態（ノーマリーオン状態）であり、それ以外の第１の半導体層１２−１においてスイッチ素子として機能する。
第４のゲート電極１６−４に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、最上層としての第３の半導体層１２−３において常にオン状態（ノーマリーオン状態）であり、それ以外の第１及び第２の半導体層１２−１，１２−２においてスイッチ素子として機能する。
従って、第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４の電位を、表３に示す関係に設定することにより、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択することができる。
尚、表３において、“Ｈ”は、レイヤー選択トランジスタ１５（ＬＳＴ）のチャネルをオンチャネル（オン状態）にし得るオン電位のことであり、“Ｌ”は、レイヤー選択トランジスタ１５（ＬＳＴ）のチャネルをオフチャネル（オフ状態）にし得るオフ電位のことである。
例えば、レイヤー選択トランジスタ１５（ＬＳＴ）がｎチャネルＦＥＴのときは、“Ｈ”は正電位であり、“Ｌ”は接地電位である。また、レイヤー選択トランジスタ１５（ＬＳＴ）がｐチャネルＦＥＴのときは、“Ｈ”は負電位であり、“Ｌ”は接地電位である。
第１の半導体層１２−１を選択するときは、第１及び第２のゲート電極１６−１，１６−２の電位を“Ｌ”に設定し、第３及び第４のゲート電極１６−３，１６−４の電位を“Ｈ”に設定する。
この時、第１のゲート電極１６−１に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第２及び第３の半導体層１２−２，１２−３においてオフ状態であり、第２のゲート電極１６−２に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第３の半導体層１２−３においてオフ状態であるため、第２及び第３の半導体層１２−２，１２−３は選択されない。これに対し、第１の半導体層１２−１では、第１のノーマリーオン領域１７−１が存在するため、第１乃至第４のゲート電極１６−１〜１６−４に隣接する全てのチャネルがオン状態になる。
従って、第１の半導体層１２−１が選択される。
第２の半導体層１２−２を選択するときは、第２及び第３のゲート電極１６−２，１６−３の電位を“Ｌ”に設定し、第１及び第４のゲート電極１６−１，１６−４の電位を“Ｈ”に設定する。
この時、第２のゲート電極１６−２に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第３の半導体層１２−３においてオフ状態であり、第３のゲート電極１６−３に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第１の半導体層１２−１においてオフ状態であるため、第１及び第３の半導体層１２−１，１２−３は選択されない。これに対し、第２の半導体層１２−２では、第２のノーマリーオン領域１７−２が存在するため、第１乃至第４のゲート電極１６−１〜１６−４に隣接する全てのチャネルがオン状態になる。
従って、第２の半導体層１２−２が選択される。
第３の半導体層１２−３を選択するときは、第３及び第４のゲート電極１６−３，１６−４の電位を“Ｌ”に設定し、第１及び第２のゲート電極１６−１，１６−２の電位を“Ｈ”に設定する。
この時、第３のゲート電極１６−３に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第１の半導体層１２−１においてオフ状態であり、第４のゲート電極１６−４に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、第１及び第２の半導体層１２−１，１２−２においてオフ状態であるため、第１及び第２の半導体層１２−１，１２−２は選択されない。これに対し、第３の半導体層１２−３では、第３のノーマリーオン領域１７−３が存在するため、第１乃至第４のゲート電極１６−１〜１６−４に隣接する全てのチャネルがオン状態になる。
従って、第３の半導体層１２−３が選択される。
上述の選択動作により、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に対しては、それらに共通に接続される共通電極１８を設ければよい。即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の各々に対して、個別に電極を設ける必要がないため、コンタクト領域のサイズを縮小可能である。
図２０は、半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を示している。
本例では、半導体層の積層数ｎは、３である。
同図（ａ）は、図１８に示す第３の実施例に相当する。第３の実施例の場合、レイヤー選択トランジスタ１５（ＬＳＴ）の第２の方向の大きさは、Ｐ×３である。但し、Ｐは、ゲート電極１６−１〜１６−４のピッチである。
同図（ｂ）は、比較例である。比較例では、半導体層１２−１〜１２−３の積層数とゲート電極１６−１〜１６−３の数を等しくし、かつ、半導体層の選択機能を有効にするため、ゲート電極のピッチを２Ｐに設定している。
比較例の場合、レイヤー選択トランジスタ１５（ＬＳＴ）の第２の方向の大きさは、Ｐ×４である。
このように、半導体層の積層数ｎが３の場合、第３の実施例に係わるレイヤー選択トランジスタ１５（ＬＳＴ）は、比較例に係わるレイヤー選択トランジスタ１５（ＬＳＴ）よりも小さくなる。
第３の実施例では、半導体層の積層数ｎが２のとき、第３の実施例に係わるレイヤー選択トランジスタ１５（ＬＳＴ）の大きさは、比較例に係わるレイヤー選択トランジスタ１５（ＬＳＴ）の大きさに等しくなる。
また、半導体層の積層数ｎが３以上になると、レイヤー選択トランジスタの大きさが、比較例に係わるレイヤー選択トランジスタの大きさよりも小さくなる、という効果を発揮する。この効果は、半導体層の積層数ｎが増加するほど大きくなるため、第３の実施例は、積層数をできるだけ多くしたい、という要望があるときに非常に有効な技術となる。
半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を一般化すると、以下のようになる。
第３の実施例（図２０（ａ））では、積層数がｎのとき、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ＋ｋ−１）となる。また、第３の実施例では、ｋ＝１であるから、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×ｎとなる。これに対し、比較例（図２０（ｂ））では、積層数がｎのとき、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ−１）×２となる。
例えば、積層数ｎが２のとき、第３の実施例での大きさは、Ｐ×２、比較例での大きさは、Ｐ×２であり、第３の実施例のレイヤー選択トランジスタの大きさは、比較例のレイヤー選択トランジスタの大きさに等しい。
しかし、積層数ｎが３のとき、第３の実施例での大きさは、Ｐ×３、比較例での大きさは、Ｐ×４であり、積層数ｎが４のとき、第３の実施例での大きさは、Ｐ×４、比較例での大きさは、Ｐ×６であり、積層数ｎが５のとき、第３の実施例での大きさは、Ｐ×５、比較例での大きさは、Ｐ×８であり、積層数ｎが６のとき、第３の実施例での大きさは、Ｐ×６、比較例での大きさは、Ｐ×１０である。
以上のように、積層数ｎが３以上になると、第３の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも小さくなり、かつ、積層数ｎが大きくなるほど、その差も大きくなる。
図２１乃至図２８は、図１８の半導体装置の製造方法を示している。
まず、図２１に示すように、半導体基板１０として、例えば、面方位（１００）、比抵抗１０〜２０Ωｃｍのｐ型シリコン基板を用意する。この半導体基板１０上に、絶縁層１１，１３，１４としての酸化シリコン層と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３としての多結晶シリコン層とを、交互に形成する。
次に、図２２に示すように、例えば、ＰＥＰとＲＩＥを用いて、第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１３，１４の第２の方向の端部に、階段形状を形成する。
次に、図２３に示すように、例えば、ＰＥＰを用いて、絶縁層１４上にマスク層（フォトレジスト層）２２を形成する。そして、マスク層２２をマスクにして、イオン注入により、第１、第２及び第３の半導体層１２−１，１２−２，１２−３内に、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３を形成する。
この場合、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３は、同時に形成される。また、イオン注入は、所定の加速電圧で、例えば、砒素イオンを第１、第２及び第３の半導体層１２−１，１２−２，１２−３内に注入することにより実行される。
尚、本例では、階段形状を形成した後に、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３を形成する。
但し、これに代えて、第１、第２及び第３の半導体層１２−１，１２−２，１２−３を形成した後、階段形状を形成する前に、ＰＥＰとイオン注入により、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３を形成してもよい。
また、第１の半導体層１２−１を形成した直後に第１のノーマリーオン領域１７−１を形成し、この後、第２の半導体層１２−２を形成した直後に第２のノーマリーオン領域１７−２を形成し、さらに、この後、第３の半導体層１２−３を形成した直後に第３のノーマリーオン領域１７−３を形成してもよい。
次に、図２４に示すように、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第２の方向にある側面（階段形状の部分）上に、第１、第２及び第３の拡散防止層２０−１，２０−２，２０−３を形成する。
第１、第２及び第３の拡散防止層２０−１，２０−２，２０−３が絶縁層のとき、第１、第２及び第３の拡散防止層２０−１，２０−２，２０−３は、熱酸化などにより積極的に形成してもよいし、例えば、ウェハープロセス中に酸素に触れることにより形成される自然酸化膜を利用してもよい。
また、第１、第２及び第３の拡散防止層２０−１，２０−２，２０−３が金属シリサイド層のとき、第１、第２及び第３の拡散防止層２０−１，２０−２，２０−３は、金属層と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３とのシリサイド反応を利用する。
本例では、第１、第２及び第３の拡散防止層２０−１，２０−２，２０−３は、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３を形成した後に形成する。但し、これに代えて、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３を形成する前に、第１、第２及び第３の拡散防止層２０−１，２０−２，２０−３を形成してもよい。
次に、図２５に示すように、絶縁層１１上に、第１、第２及び第３の拡散防止層２０−１，２０−２，２０−３を介して、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に接続される共通半導体層２１を形成する。
共通半導体層２１は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３と同じ材料及び同じ結晶構造を有しているのが望ましい。また、共通半導体層２１の上面は、ＣＭＰにより平坦化するのが望ましい。
次に、図２６に示すように、ＰＥＰとＲＩＥを用いて、絶縁層１３，１４、第１、第２及び第３の半導体層１２−１，１２−２，１２−３、及び、共通半導体層２１を、それぞれ、パターニングすることにより、フィン型積層構造Ｆｉｎを形成する。
次に、図２７に示すように、絶縁層１１上に、フィン型積層構造Ｆｉｎを覆うゲート絶縁層（例えば、酸化シリコン層）と、ゲート絶縁層上の導電層とを形成する。そして、ＰＥＰとＲＩＥとを用いて、この導電層をパターニングにすることにより、第２の方向に一定ピッチＰで並んで配置される第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４を形成する。
また、第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４は、フィン型積層構造Ｆｉｎの第１の方向にある上面及び第２の方向にある２つの側面をそれぞれ覆うように形成される。
この時点において、第１のノーマリーオン領域１７−１は、第１のゲート電極１６−１に隣接するチャネルのみに形成され、第２のノーマリーオン領域１７−２は、第２のゲート電極１６−２に隣接するチャネルのみに形成され、第３のノーマリーオン領域１７−３は、第３のゲート電極１６−３に隣接するチャネルのみに形成される。
尚、ゲート絶縁層及び導電層を形成した後、第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４を形成する前に、ＣＭＰにより、導電層の上面を平坦化してもよい。
また、フィン型積層構造Ｆｉｎ以外の領域を絶縁層で満たした状態でＣＭＰを行ってもよい。この場合、ＣＭＰ後に、フィン型積層構造Ｆｉｎ以外の領域を満たした絶縁層を除去し、さらに、その後、ＰＥＰとＲＩＥとを用いて、第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４を形成する。
次に、図２８に示すように、フィン型積層構造Ｆｉｎの第２の方向の一端に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３に共通に接続される共通電極１８を形成する。
また、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３は、それらを形成した後に発生する、ベーク処理、キュア処理、デンシファイ処理などの高温熱処理により、第２の方向に伸張する。
本例では、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３は、第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４のピッチＰの１倍以上、２倍未満伸張する。
但し、不純物の拡散前の第１のノーマリーオン領域１７−１の第２の方向の端は、第１のゲート電極１６−１の第２の方向の端に一致し、不純物の拡散前の第２のノーマリーオン領域１７−２の第２の方向の端は、第２のゲート電極１６−２の第２の方向の端に一致し、不純物の拡散前の第３のノーマリーオン領域１７−３の第２の方向の端は、第３のゲート電極１６−３の第２の方向の端に一致する、と仮定する。
以上の工程により、図１８の半導体装置が完成する。
図２９は、第３の実施例の第１の変形例を示している。図３０は、図２９のＸＸＸ−ＸＸＸ線に沿う断面図である。
第１の変形例の特徴は、第３の実施例と比べると、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第３の方向にある側面のうち、第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４に覆われていない領域に、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の抵抗値よりも低い抵抗値を持つ低抵抗領域１９が設けられる点にある。
その他の構成については、第３の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。
低抵抗領域１９は、例えば、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３とは異なる不純物領域である。この場合、低抵抗領域１９内の不純物は、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３内の不純物と同じであっても、異なっていてもよい。
また、低抵抗領域１９は、例えば、ニッケルシリサイド層などの金属シリサイド層である。この場合、低抵抗領域１９は、フィン型積層構造Ｆｉｎを覆う金属層を形成した後、金属層と第１、第２及び第３の半導体層１２−１，１２−２，１２−３とをシリサイド反応させ、さらに、この後、未反応の金属層を除去することにより形成される。
この変形例によれば、低抵抗領域１９により、寄生抵抗が下がり、動作速度の向上などのメモリ特性を向上させることができる。
図３１は、第３の実施例の第２の変形例を示している。図３２は、図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図である。
第２の変形例の特徴は、第３の実施例と比べると、第１、第２及び第３の半導体層１２−１，１２−２，１２−３間が空洞（CAVITY）であり、かつ、第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４とフィン型積層構造Ｆｉｎとの間が空洞(CAVITY)である点にある。
その他の構成については、第３の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。
空洞(CAVITY)は、例えば、第３の実施例（図１８及び図１９）に示す構造を形成した後、図１８及び図１９に示す絶縁層１３，１４を選択的に除去することにより形成される。この場合、第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、第１、第２、第３及び第４のゲート電極１６−１，１６−２，１６−３，１６−４により支えられる。
この変形例によれば、絶縁領域の空洞化により、複数の半導体層間の絶縁性を向上させることができるため、メモリ素子の信頼性が向上する。
以上、説明したように、第３の実施例及びその変形例によれば、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの１つを正確に選択することができる。
［第４の実施例］
図３３は、第４の実施例に係わる半導体装置を示している。図３４は、図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。
第４の実施例は、半導体層の積層数ｎが３、ノーマリーオン領域の片側の伸張量ｊが２（ｋ＝ｊ＝２）、ゲート電極の数ｍ（＝ｎ＋ｋ）が５の例である。
第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３の第２の方向の伸張量は、それらを形成した後に発生する高温熱処理（ベーク処理、キュア処理、デンシファイ処理など）の温度や時間（合計値）などに依存する。
既に説明したように、例えば、実験データによれば、半導体層として多結晶シリコン層を用い、ノーマリーオン領域を砒素(As)の添加により形成した場合、１０００℃、１０秒の熱処理で、砒素は多結晶シリコン層内を約７０ｎｍ拡散する。また、１０００℃、２０秒の熱処理で、砒素は多結晶シリコン層内を１６０ｎｍ程度拡する。
そこで、第４の実施例では、第３の実施例よりも、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３の伸張量が多い場合、具体的には、第１、第２及び第３のノーマリーオン領域１７−１，１７−２，１７−３が、ゲート電極のピッチＰの２倍伸張する場合について説明する。
この場合、第１、第２、第３、第４及び第５のゲート電極１６−１，１６−２，１６−３，１６−４，１６−５は、第２の方向に、一定ピッチＰで並んで配置される。
また、第１のノーマリーオン領域１７−１は、第１の半導体層１２−１内において、第１、第２及び第３のゲート電極１６−１，１６−２，１６−３に隣接するチャネルをノーマリーオン状態にする。
第２のノーマリーオン領域１７−２は、第２の半導体層１２−２内において、第２、第３及び第４のゲート電極１６−２，１６−３，１６−４に隣接するチャネルをノーマリーオン状態にする。
第３のノーマリーオン領域１７−３は、第３の半導体層１２−３内において、第３、第４及び第５のゲート電極１６−３，１６−４，１６−５に隣接するチャネルをノーマリーオン状態にする。
ここで、第３の実施例と同様に、半導体層の積層数とレイヤー選択トランジスタの大きさとの関係を一般化する。
第４の実施例でも、積層数がｎのとき、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ＋ｋ−１）となる。また、第４の実施例では、ｋ＝２であるから、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ＋１）となる。これに対し、比較例（図２０（ｂ）のゲート電極１６−１，１６−２，１６−３のピッチを、Ｐ×２からＰ×３に変更したもの）では、積層数がｎのとき、レイヤー選択トランジスタの第２方向の大きさは、Ｐ×（ｎ−１）×３となる。
例えば、積層数ｎが２のとき、第４の実施例での大きさは、Ｐ×３、比較例での大きさは、Ｐ×３であり、第４の実施例のレイヤー選択トランジスタの大きさは、比較例のレイヤー選択トランジスタの大きさに等しい。
また、積層数ｎが３のとき、第４の実施例での大きさは、Ｐ×４、比較例での大きさは、Ｐ×６であり、積層数ｎが４のとき、第４の実施例での大きさは、Ｐ×５、比較例での大きさは、Ｐ×９であり、積層数ｎが５のとき、第４の実施例での大きさは、Ｐ×６、比較例での大きさは、Ｐ×１２であり、積層数ｎが６のとき、第４の実施例での大きさは、Ｐ×７、比較例での大きさは、Ｐ×１５である。
以上のように、積層数ｎが３以上になると、第４の実施例のレイヤー選択トランジスタは、比較例のレイヤー選択トランジスタよりも小さくなり、かつ、積層数ｎが大きくなるほど、その差も大きくなる。
尚、その他の構成及び製造方法については、第３の実施例に係わる半導体装置と同じであるため、ここでの説明を省略する。
また、第４の実施例においても、第３の実施例における第１の変形例（図２９及び図３０）及び第２の変形例（図３１及び図３２）と同様の変形が可能である。
以上、説明したように、第４の実施例によれば、第３の実施例と同様に、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの１つを正確に選択することができる。
第３及び第４の実施例では、階段形状の部分に設けられた拡散防止層により、ノーマリーオン領域の伸張（不純物の拡散）が片側のみに発生する。このため、レイヤー選択トランジスタの大きさに関する説明で明らかなように、第３及び第４の実施例は、第１及び第２の実施例よりも、レイヤー選択トランジスタのサイズの縮小に関する効果が優れる。
また、比較例との比較でも明らかなように、第１及び第２の実施例では、積層数ｎが４以上のときに、比較例よりも、レイヤー選択トランジスタのサイズが縮小されるのに対して、第３及び第４の実施例では、積層数ｎが３以上のときに、比較例よりも、レイヤー選択トランジスタのサイズが縮小される。
［適用例］
実施形態に係わる半導体装置の適用例を説明する。
以下に説明する適用例は、第１乃至第ｎの半導体層（ｎは２以上の自然数）に接続される複数のメモリセルを有する三次元不揮発性半導体メモリに関する。実施形態の技術により、第１乃至第ｎの半導体層のうちの１つを選択することにより、大容量メモリを実現することができる。
図３５は、適用例としてのVLBを示している。図３６は、図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図を示し、図３７は、図３６のメモリセルＭＣを示している。
半導体基板１０上の絶縁層１１上には、第１の方向に積み重ねられ、第３の方向に延びる第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃが配置される。本例では、メモリストリングの数は、３つであるが、これに限られない。即ち、第１の方向に積み重ねられるメモリストリングの数は、２つ以上であればよい。
第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃは、第１の方向に積み重ねられる第１、第２及び第３の半導体層１２−１，１２−２，１２−３と、第３の方向に直列接続される複数のメモリセルＭＣとを備える。本例では、直列接続されるメモリセルＭＣの数は、６つであるが、これに限られない。即ち、第３の方向に直列接続されるメモリセルの数は、２つ以上であればよい。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３は、絶縁層１３により互いに絶縁される。また、最上層としての第３の半導体層１２−３上には、絶縁層１４が配置される。
各メモリセルＭＣは、例えば、図３７に示すように、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第２の方向にある側面上に配置される絶縁層（ゲート絶縁層２５−１、記録層２５−２及びブロック絶縁層２５−３）２５と、絶縁層２５の第１、第２及び第３の半導体層１２−１，１２−２，１２−３側とは反対側に配置されるゲート電極（例えば、ワード線ＷＬ）２６とを備える。
ゲート電極２６は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３の第２の方向にある側面に沿って第１の方向に延びる。また、ゲート電極２６（ＷＬ）をその上面から見たとき、ゲート電極２６（ＷＬ）は、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃを跨いで、第２の方向に延びる。
第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃの第３の方向の両端には、第２の方向に延びる梁２７ａ，２７ｂが接続される。
第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃが、第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１３，１４を備えるフィン型積層構造を有するとき、梁２７ａ，２７ｂも、第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び絶縁層１３，１４を備えるフィン型積層構造を有する。
梁２７ａ，２７ｂは、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃのチャネルに電圧又は電流を供給する導電パスとなる。
また、梁２７ａ，２７ｂは、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃを固定し、これらの倒壊を防止する機能を有する。梁２７ａ，２７ｂの第３の方向の幅は、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃの第２の方向の幅よりも広いのが望ましい。
梁２７ａ，２７ｂの第２の方向の一端には、実施形態に係わる半導体装置、即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択する機能が設けられる。
本例の場合、この機能は、第３の実施例（図１８及び図１９参照）に相当する。例えば、梁２７ａ，２７ｂの第２の方向の一端には、共通半導体層２１に接続される共通電極１８と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択するレイヤー選択トランジスタ１５（ＬＳＴ）が設けられる。
共通電極１８は、第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃのソース電極（ソース線側電極）又はドレイン電極（ビット線側電極）として機能する。
また、レイヤー選択トランジスタ１５（ＬＳＴ）については、第１乃至第４の実施例で詳細に説明したので、ここでの説明を省略する。
第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃと梁２７ａ，２７ｂとの間には、例えば、メモリセルアレイを構成する複数（本例では４つ）のフィン型積層構造（第１、第２及び第３のメモリストリングＮａ、Ｎｂ，Ｎｃを備える１グループ）のうちの１つを選択するためのアシストゲートトランジスタ２４（ＡＧＴ）が設けられる。
尚、アシストゲートトランジスタ２４（ＡＧＴ）は、スイッチとして機能すればよい。このため、アシストゲートトランジスタ２４（ＡＧＴ）は、メモリセルＭＣと同じ構造を有していてもよいし、異なる構造を有していてもよい。
例えば、アシストゲートトランジスタ２４（ＡＧＴ）がメモリセルＭＣと同じ構造を有するとき、アシストゲートトランジスタ２４（ＡＧＴ）は、絶縁層（ゲート絶縁層２５−１、記録層２５−２及びブロック絶縁層２５−３）２５と、絶縁層２５の第１、第２及び第３の半導体層１２−１，１２−２，１２−３側とは反対側に配置されるゲート電極２６とを備える。
また、アシストゲートトランジスタ２４（ＡＧＴ）がメモリセルＭＣと異なる構造を有するとき、アシストゲートトランジスタ２４（ＡＧＴ）は、ゲート絶縁層と、ゲート電極とを備えるMIS (Metal-Insulator-Semiconductor)型トランジスタである。
アシストゲートトランジスタ２４（ＡＧＴ）は、例えば、メモリセルアレイを構成する複数（本例では４つ）のフィン型積層構造の各々に独立に設けられる。
上述のVLBの各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
半導体基板１０は、例えば、単結晶シリコン基板である。また、絶縁層１１，１３は、例えば、酸化シリコン層である。
第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び共通半導体層２１は、それぞれ、例えば、シリコン（Ｓｉ）層である。第１、第２及び第３の半導体層１２−１，１２−２，１２−３及び共通半導体層２１は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。
フィン型積層構造を構成する最上層の絶縁層１４は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、又は、それらが積み重ねられた構造を有する。
メモリセルＭＣを構成するゲート絶縁層２５−１は、例えば、酸化シリコン層である。ゲート絶縁層２５−１は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、ゲート絶縁層２５−１は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
記録層２５−２は、例えば、電荷蓄積層（Ｓｉ３Ｎ４など）、可変抵抗層（電圧、電流、熱、磁場などにより抵抗値が変化する材料層など）である。記録層２５−２が電荷蓄積層のとき、記録層２５−２は、絶縁層ではなく、導電層としてのフローティングゲート層であっても構わない。
記録層２５−２が電荷蓄積層のとき、電荷蓄積層は、例えば、シリコンリッチＳｉＮ、シリコンと窒素の組成比ｘ、ｙが任意であるＳｉｘＮｙ、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）及びランタン・アルミネート（ＬａＡｌＯ３）のグループから選択される少なくとも１つであってもよい。
また、電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。電荷蓄積層は、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
ブロック絶縁層２５−３は、例えば、書き込み／消去時のリーク電流を防止する機能を有する。
ブロック絶縁層２５−３は、例えば、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタン・アルミネート（ＬａＡｌＯ３）及びランタンアルミシリケート（ＬａＡｌＳｉＯ）のグループから選択される少なくとも１つであるのが望ましい。
メモリセルＭＣを構成するゲート電極２６は、例えば、珪化ニッケル（ＮｉＳｉ）などの金属シリサイド層を備える。
ゲート電極２６は、例えば、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、及び、これらのシリサイドであってもよい。
共通電極１８及びレイヤー選択トランジスタ１５のゲート電極１６−１〜１６−５は、例えば、Ｗ、Ａｌ、Ｃｕなどの金属材料である。
図３８は、クロスポイント型メモリセルアレイを実現する不揮発性半導体メモリを示している。図３９は、図３８のメモリセルアレイを示している。図４０は、図３９のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図を示している。
２つのフィン型積層構造（第１乃至第ｎの半導体層）を互いに交差させ、これら２つのフィン型積層構造間に２端子型のメモリセルＭＣを配置すれば、クロスポイント型メモリセルアレイを実現できる。
この場合、メモリセルＭＣは、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに用いられるメモリセルをそのまま採用することが可能である。
半導体基板１０上の絶縁層１１上には、互いに交差するワード線ＷＬ／ビット線ＢＬとしての複数の導電線が設けられる。これら複数の導電線は、半導体基板１０上の絶縁層１１上に積み重ねられる第１、第２及び第３の半導体層１２−１，１２−２，１２−３を備える。
本例では、絶縁層１１上に積み重ねられる導電線としての半導体層の数は、３つであるが、これに限られない。即ち、これら導電線としての半導体層の数は、２つ以上であればよい。
また、互いに交差するワード線ＷＬ／ビット線ＢＬ間には、２端子型のメモリセルＭＣが配置される。
メモリセルＭＣは、電圧、電流、熱、磁場などにより抵抗値が変化する抵抗変化素子、例えば、ReRAM（Resistance Random Access Memory）、PCM(Phase Change Memory)、MRAM（Magnetic Random Access Memory）などの抵抗変化型のメモリに用いられるメモリセルをそのまま採用することが可能である。
互いに交差するワード線ＷＬ／ビット線ＢＬの両端には、梁２７ａ，２７ｂがそれぞれ接続される。梁２７ａ，２７ｂは、ワード線ＷＬ／ビット線ＢＬとしての複数の導電線と同じ構造を有する。
梁２７ａ，２７ｂは、ワード線ＷＬ／ビット線ＢＬを固定し、これらの倒壊を防止するために付加される。梁２７ａ，２７ｂの幅は、ワード線ＷＬ／ビット線ＢＬの幅よりも広いのが望ましい。
梁２７ａ，２７ｂの一端には、実施形態に係わる半導体装置、即ち、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択する機能が設けられる。
本例の場合、この機能は、第３の実施例（図１８及び図１９参照）に相当する。例えば、梁２７ａ，２７ｂの一端には、共通半導体層２１に接続される共通電極１８と、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択するレイヤー選択トランジスタ１５（ＬＳＴ）が設けられる。
共通電極１８は、第１、第２及び第３の半導体層１２−１，１２−２，１２−３を介して、複数のメモリセルＭＣに、電圧又は電流を供給するための電極として機能する。
また、レイヤー選択トランジスタ１５（ＬＳＴ）については、第１乃至第４の実施例で詳細に説明したので、ここでの説明を省略する。
ワード線ＷＬ／ビット線ＢＬと梁２７ａ，２７ｂとの間には、アシストゲートトランジスタ２４（ＡＧＴ）が配置される。アシストゲートトランジスタ２４（ＡＧＴ）は、例えば、ゲート絶縁層と、ゲート電極とを備えるMIS (Metal-Insulator-Semiconductor)型トランジスタである。但し、アシストゲートトランジスタ２４（ＡＧＴ）は、これに限られることはなく、スイッチとして機能すればよい。
アシストゲートトランジスタ２４（ＡＧＴ）は、例えば、ワード線ＷＬ／ビット線ＢＬを構成する複数（本例では４つ）のフィン型積層構造の各々に独立に設けられる。
本例では、第１、第２及び第３の半導体層１２−１，１２−２，１２−３のうちの１つを選択する機能は、互いに交差するワード線ＷＬ／ビット線ＢＬの両方に設けられるが、互いに交差するワード線ＷＬ／ビット線ＢＬの一方のみに設けてもよい。この場合も、クロスポイント型メモリセルアレイを正常に動作させることができる。
［むすび］
実施形態によれば、デザインルールが縮小されても、半導体基板上に積み重ねられた複数の半導体層のうちの１つを正確に選択することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０： 半導体基板、 １１，１３，１４： 絶縁層、 １２−１，１２−２，１２−３，１２−４，１２−５，１２−６： 半導体層、 １５： レイヤー選択トランジスタ（ＬＳＴ）、 １６−１，１６−２，１６−３，１６−４，１６−５，１６−６，１６−７，１６−８： ゲート電極、 １７−１，１７−２，１７−３，１７−４，１７−５，１７−６： ノーマリーオン領域、 １８： 共通電極、 １９： 低抵抗領域、 ２０： 拡散防止層、 ２１： 共通半導体層、 ２２： マスク層、 ２３： メモリセルアレイ、 ２４： アシストゲートトランジスタ（ＡＧＴ）、 ２５： 絶縁層、 ２５−１： ゲート絶縁層、 ２５−２： 電荷蓄積層、 ２６： 導電層（ワード線）、 ＭＣ： メモリセル、 ＷＬ： ワード線、 ＢＬ： ビット線。

Claims (14)

  1. 半導体基板と、
    前記半導体基板上の絶縁層と、
    前記絶縁層の表面に垂直な第１の方向に、前記絶縁層の表面から順番に積み重ねられ、前記絶縁層の表面に平行な第２の方向に延び、互いに絶縁される第１乃至第ｎの半導体層（ｎは２以上の自然数）と、
    前記第２の方向の一端において前記第１乃至第ｎの半導体層に接続される共通電極と、
    前記第１乃至第ｎの半導体層をチャネルとし、前記第１乃至第ｎの半導体層のうちの１つを選択するレイヤー選択トランジスタとを具備し、
    前記レイヤー選択トランジスタは、
    前記第２の方向に、前記第２の方向の一端から順番に配置され、前記第１乃至第ｎの半導体層の前記第１及び第２の方向に垂直な第３の方向にある側面に沿って前記第１の方向に延びる第１乃至第ｍのゲート電極（ｍ＝ｎ＋ｋ、ｋは偶数）と、
    前記第ｉの半導体層（ｉは１〜ｎのうちの１つ）内において前記第ｉ乃至第（ｉ＋ｋ）のゲート電極に隣接するチャネルを、前記第ｉ乃至第（ｉ＋ｋ）のゲート電極の電位に依存しないノーマリーオンチャネルにする第ｉのノーマリーオン領域と
    を備える半導体装置。
  2. 半導体基板と、
    前記半導体基板上の絶縁層と、
    前記絶縁層の表面に垂直な第１の方向に、前記絶縁層の表面から順番に積み重ねられ、前記絶縁層の表面に平行な第２の方向に延び、前記第２の方向の一端が階段形状を有し、互いに絶縁される第１乃至第ｎの半導体層（ｎは２以上の自然数）と、
    前記第１乃至第ｎの半導体層の前記第２の方向の一端をそれぞれ覆う第１乃至第ｎの拡散防止層と、
    前記第１乃至第ｎの拡散防止層を介して前記第１乃至第ｎの半導体層に接続される共通半導体層と、
    前記共通半導体層に接続される共通電極と、
    前記第１乃至第ｎの半導体層及び前記共通半導体層をチャネルとし、前記第１乃至第ｎの半導体層のうちの１つを選択するレイヤー選択トランジスタとを具備し、
    前記レイヤー選択トランジスタは、
    前記第２の方向に、前記第２の方向の一端から順番に配置され、前記第１乃至第ｎの半導体層及び前記共通半導体層の前記第１及び第２の方向に垂直な第３の方向にある側面に沿って前記第１の方向に延びる第１乃至第ｍのゲート電極（ｍ＝ｎ＋ｋ、ｋは自然数）と、
    前記第ｉの半導体層（ｉは１〜ｎのうちの１つ）内において前記第ｉ乃至第（ｉ＋ｋ）のゲート電極に隣接するチャネルを、前記第ｉ乃至第（ｉ＋ｋ）のゲート電極の電位に依存しないノーマリーオンチャネルにする第ｉのノーマリーオン領域と
    を備え、
    前記第ｇのゲート電極（ｇは１〜ｎ−１のうちの１つ）は、前記第ｇの拡散防止層と前記第（ｇ＋１）の拡散防止層の間に配置され、前記第ｎ乃至第ｍのゲート電極は、前記第ｎの拡散防止層よりも前記第１乃至第ｎの半導体層側に配置される半導体装置。
  3. 前記第ｉの半導体層を選択するとき、前記第ｉ乃至第（ｉ＋ｋ）のゲート電極に、それらに隣接するチャネルをオフチャネルにし得るオフ電位を印加し、それ以外のゲート電極に、それらに隣接するチャネルをオンチャネルにし得るオン電位を印加する請求項１又は２に記載の半導体装置。
  4. 前記第１乃至第ｍのゲート電極のピッチをＰとしたとき、前記レイヤー選択トランジスタの前記第２の方向の大きさは、Ｐ×（ｎ＋ｋ−１）であり、前記ｎは、４以上である請求項１に記載の半導体装置。
  5. 前記第１乃至第ｍのゲート電極のピッチをＰとしたとき、前記レイヤー選択トランジスタの前記第２の方向の大きさは、Ｐ×（ｎ＋ｋ−１）であり、前記ｎは、３以上である請求項２に記載の半導体装置。
  6. 前記第１乃至第ｎの半導体層は、多結晶シリコン層であり、前記第ｉのノーマリーオン領域は、砒素を含み、前記第１乃至第ｍのゲート電極のピッチは、１６０ｎｍ以下である請求項１又は２に記載の半導体装置。
  7. 前記第１乃至第ｎの半導体層の前記第３の方向にある側面のうち、前記第１乃至第ｍのゲート電極に覆われていない領域に、前記第１乃至第ｎの半導体層の抵抗値よりも低い抵抗値を持つ低抵抗領域が設けられる請求項１又は２に記載の半導体装置。
  8. 前記第１乃至第ｎの半導体層は、絶縁層又は空洞により互いに絶縁される請求項１又は２に記載の半導体装置。
  9. 前記第２の方向の他端において前記第１乃至第ｎの半導体層に接続される複数のメモリセルをさらに具備し、
    前記複数のメモリセルの各々は、電荷蓄積層内の電荷量により閾値が変化するセルトランジスタであり、前記第１乃至第ｎの半導体層は、前記複数のメモリセルのチャネルとして用いられる請求項１又は２に記載の半導体装置。
  10. 前記第２の方向の他端において前記第１乃至第ｎの半導体層に接続される複数のメモリセルをさらに具備し、
    前記複数のメモリセルの各々は、電圧又は電流により抵抗値が変化する抵抗変化素子であり、前記第１乃至第ｎの半導体層は、前記複数のメモリセルの各々に前記電圧又は前記電流を供給する導電線として用いられる請求項１又は２に記載の半導体装置。
  11. 前記拡散防止層は、前記第２の方向の厚さが１ｎｍ以下の絶縁層である請求項２に記載の半導体装置。
  12. 前記拡散防止層は、金属層である請求項２に記載の半導体装置。
  13. 請求項１に記載の半導体装置の製造方法において、
    前記第ｉのノーマリーオン領域を、不純物の注入により前記第ｉの半導体層内の前記第（ｉ＋（ｋ／２））のゲート電極に隣接するチャネルに形成する工程と、
    前記第ｉのノーマリーオン領域を形成した後の前記不純物の拡散により、前記第ｉのノーマリーオン領域を、前記第２の方向の両側に、前記第１乃至第ｍのゲート電極のピッチＰのｊ倍（ｊは自然数）以上、（ｊ＋１）倍未満伸張させる工程と、
    但し、ｋ＝ｊ×２である
    を具備する半導体装置の製造方法。
  14. 請求項２に記載の半導体装置の製造方法において、
    前記第ｉのノーマリーオン領域を、不純物の注入により前記第ｉの半導体層内の前記第ｉのゲート電極に隣接するチャネルに形成する工程と、
    前記第ｉのノーマリーオン領域を形成した後の前記不純物の拡散により、前記第ｉのノーマリーオン領域を、前記第２の方向の片側に、前記第１乃至第ｍのゲート電極のピッチＰのｊ倍（ｊは自然数）以上、（ｊ＋１）倍未満伸張させる工程と、
    但し、ｋ＝ｊである
    を具備する半導体装置の製造方法。
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