CN112086475A - 三维半导体存储器装置 - Google Patents

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宋时虎
朴正熙
赵昶贤
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Abstract

提供了一种三维半导体存储器装置，所述三维半导体存储器装置包括：多条第一导线，在第一方向上水平延伸；第二导线，在与第一方向垂直的第二方向上竖直延伸；以及存储器单元，位于第一导线和第二导线之间的交叉点处。所述多条第一导线在与第一方向交叉的第三方向上彼此侧向地间隔开。每个存储器单元包括水平布置的可变电阻元件和开关元件。可变电阻元件包括：第一可变电阻图案和第二可变电阻图案，布置在第二方向上；第一电极，位于第一可变电阻图案与第一导线之间；第二电极，位于第二可变电阻图案与第二导线之间；以及第三电极，位于第一可变电阻图案与第二可变电阻图案之间。

Description

三维半导体存储器装置
于2019年6月12日在韩国知识产权局提交的第10-2019-0069618号且发明名称为“三维半导体存储器装置(Three Dimensional Semiconductor Memory Devices)”的韩国专利申请通过引用全部包含于此。
技术领域
本公开的示例实施例涉及三维半导体存储器装置，更具体地，涉及包括可变电阻存储器单元的三维半导体存储器装置。
背景技术
半导体装置被高度集成以满足高性能和低成本的需求。例如，二维(2D)或平面半导体装置的集成程度主要由用于单位存储器单元的面积确定。因此，2D或平面半导体装置的集成度取决于用于精细图案形成的技术。然而，在2D或平面半导体制造工艺中的这样的精细图案形成需要高成本的设备，限制了2D或平面半导体装置的集成度的增加。已经开发了包括三维布置的存储器单元的三维半导体存储器装置以克服上述限制。
此外，根据对高容量和低功率存储器装置的需求，已经研究了非易失性且不刷新的下一代存储器装置，诸如相变随机存取存储器(PRAM)、纳米浮栅存储器、聚合物RAM(PoRAM)、磁性RAM(MRAM)、铁电RAM(FRAM)或电阻式RAM(RRAM)。
发明内容
根据示例实施例，一种三维半导体存储器装置可以包括：基底；多条第一导线，在与基底的上表面平行的第一方向上延伸，并且在与第一方向交叉且与基底的上表面平行的第二方向上彼此间隔开；第二导线，在与第一方向和第二方向垂直的第三方向上延伸；以及多个存储器单元，设置在多条第一导线与第二导线之间的交叉点处，多个存储器单元中的每个包括在第二方向上水平布置的可变电阻元件和开关元件。可变电阻元件可以包括：第一可变电阻图案和第二可变电阻图案，布置在第二方向上；第一电极，位于第一可变电阻图案与第一导线之间；第二电极，位于第二可变电阻图案与第二导线之间；以及第三电极，位于第一可变电阻图案与第二可变电阻图案之间。第一电极、第二电极和第三电极可以具有不同的电阻率。
根据示例实施例，一种三维半导体存储器装置可以包括：基底；第一导线，在与基底的上表面平行的第一方向上延伸；第二导线，在与基底的上表面垂直的第二方向上延伸并与第一导线交叉；以及多个存储器单元，设置在第一导线与第二导线之间。所述多个存储器单元中的每个可以包括布置在与第一方向和第二方向交叉且与基底的上表面平行的第三方向上的第一可变电阻图案和第二可变电阻图案。第一可变电阻图案和第二可变电阻图案中的每个可以包括：侧壁部分，与第一导线的侧壁相邻；以及多个水平部分，从侧壁部分的相对的端部在第三方向上延伸。
根据示例实施例，一种三维半导体存储器装置可以包括：基底；多个堆叠结构和多个掩埋绝缘图案，在与基底的上表面平行的第一方向上交替地布置在基底上，多个堆叠结构中的每个包括在与基底的上表面垂直的第二方向上彼此交替地堆叠的多个存储器单元和多个绝缘层；多条第一导线，在第一方向上延伸，位于多个存储器单元的第一侧处并在第二方向上堆叠；以及多条第二导线，设置在多个掩埋绝缘图案中的相应的掩埋绝缘图案之间，位于多个存储器单元的第二侧处，多个存储器单元的第二侧与多个存储器单元的第一侧相对。多个存储器单元中的每个存储器单元可以包括多个可变电阻图案和位于多个可变电阻图案中的相应的可变电阻图案之间的多个电极。多个电极可以具有不同的电阻率。
附图说明
通过参照附图详细地描述示例性实施例，特征对于本领域技术人员将变得明显。
图1示出了根据示例实施例的三维半导体存储器装置的示意性透视图。
图2示出了根据示例实施例的三维半导体存储器装置的平面图。
图3A和图3B分别示出了沿图2的线I-I'和线II-II'截取的剖视图。
图4示出了图3A的部分A的放大视图。
图5示出了根据示例实施例的三维半导体存储器装置的示意性透视图。
图6示出了沿图5的线III-III'截取的剖视图。
图7示出了图6的部分B的放大视图。
图8示出了根据示例实施例的三维半导体存储器装置的平面图。
图9A和图9B分别示出了沿图8的线IV-IV'和线V-V'截取的剖视图。
图10A、图10B、图10C和图10D示出了图9A的部分C的放大视图。
图11示出了根据示例实施例的三维半导体存储器装置的平面图。
图12A和图12B分别示出了沿图11的线VI-VI'和线VII-VII'截取的剖视图。
图13A、图13B、图14A、图14B、图15A、图15B、图16、图17和图18示出了根据示例实施例的制造三维半导体存储器装置的方法中的阶段的剖视图。图13A、图14A、图15A、图16、图17和图18是沿图2的线I-I'截取的剖视图，图13B、图14B和图15B是沿图2的线II-II'截取的剖视图。
图19、图20、图21、图22、图23和图24示出了制造三维半导体存储器装置的方法中的阶段的剖视图，并且是沿图2的线I-I'截取的剖视图。
具体实施方式
现在将在下文中参照附图更全面地描述各种示例实施例。贯穿本申请，同样的附图标记可以表示同样的元件。
图1是示出根据示例实施例的三维半导体存储器装置的示意性透视图。
参照图1，三维(3D)半导体存储器装置可以包括交叉点存储器单元阵列，所述交叉点存储器单元阵列包括三维地布置在基底100上的存储器单元MC1和MC2。交叉点存储器单元阵列可以包括：字线WL1和WL2；位线BL，与字线WL1和WL2交叉；以及存储器单元MC1和MC2，布置在字线WL1和WL2与位线BL之间的交叉点处。
字线WL1和WL2可以包括：第一字线WL1，位于位线BL的第一侧处；以及第二字线WL2，位于位线BL的第二侧处，位线的第二侧与位线BL的第一侧相对。第一字线WL1和第二字线WL2可以沿平行于基底100的上表面的第一方向D1延伸。第一字线WL1可以在与基底100的上表面垂直的第三方向D3上堆叠。第二字线WL2可以在第三方向D3上堆叠。第二字线WL2可以与第一字线WL1在第二方向D2上间隔开，并且位线BL位于第二字线WL2与第一字线WL1之间。第二方向D2可以平行于基底100的上表面，并且可以与第一方向D1交叉。
位线BL可以在第三方向D3上延伸，并且可以在第一方向D1上彼此间隔开布置。尽管在附图中位线BL示例性地在第三方向D3上延伸，但是实施例不限于此。在一些实施例中，位线BL可以在第一方向D1上延伸，字线WL1和WL2可以在第三方向D3上延伸。
存储器单元MC1和MC2可以包括：第一存储器单元MC1，设置在位线BL与第一字线WL1之间的交叉点处；以及第二存储器单元MC2，设置在位线BL与第二字线WL2之间的交叉点处。
可以通过选择第一字线WL1和第二字线WL2中的相应的字线以及位线BL中的相应的位线来选择第一存储器单元MC1和第二存储器单元MC2中的任何存储器单元。第一存储器单元MC1和第二存储器单元MC2中在第二方向D2的相邻的存储器单元可以共用相应的位线BL。第一存储器单元MC1和第二存储器单元MC2中的每个可以包括串联电连接的可变电阻元件VR和开关元件SW。可变电阻元件VR和开关元件SW可以沿第二方向D2水平布置。第一存储器单元MC1和第二存储器单元MC2中的每个还可以包括位于可变电阻元件VR与开关元件SW之间的电极。
开关元件SW可以是二极管或基于具有非线性(例如，S形)I-V曲线的阈值开关现象的元件。例如，开关元件SW可以是具有双方向特性的双向阈值开关(OTS)元件。
可变电阻元件VR可以包括能够基于电阻变化来存储信息的材料。可变电阻元件VR可以包括能够改变为具有不同电阻值的多种状态的材料。
在一些实施例中，可变电阻元件VR可以包括能够根据温度在晶态与非晶态之间可逆地改变的相变材料。根据温度，相变材料可以具有相对高电阻的非晶态和相对低电阻的晶态。例如，相变材料可以包括由将硫族化物材料(诸如将Te或Se与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的至少一种结合而形成的材料)中的至少一种组合的化合物/混合物。相变材料可以包括例如GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的至少一种。
在一些实施例中，可变电阻元件VR可以具有其中包括Ge的层和不含Ge的层彼此重复并交替地堆叠的超晶格结构。可变电阻元件VR可以具有其中GeTe层和SbTe层彼此重复并交替地堆叠的结构。
在一些实施例中，可变电阻元件VR可以包括其电阻值可以通过细丝和/或桥的产生和消失来变化的材料。可变电阻元件VR可以包括例如钙钛矿化合物或过渡金属氧化物。
在一些实施例中，可变电阻元件VR可以包括其中电阻值可以根据自由层与钉扎层之间的磁化方向而改变的磁隧道结。
在第一存储器单元MC1和第二存储器单元MC2中的每个中，可变电阻元件VR可以包括至少两个可变电阻图案和与相应的可变电阻图案接触的电极。
每个第一存储器单元MC1可以与第二存储器单元MC2中对应的一个第二存储器单元MC2关于位线BL中对应的一条位线BL对称。在一些实施例中，第一存储器单元MC1和第二存储器单元MC2的可变电阻元件VR可以共同连接到位线BL中对应的位线BL。第一存储器单元MC1的开关元件SW可以连接到第一字线WL1。第二存储器单元MC2的开关元件SW可以连接到第二字线WL2。在一些实施例中，第一存储器单元MC1和第二存储器单元MC2的开关元件SW可以共同地连接到位线BL中对应的位线BL，并且第一存储器单元MC1和第二存储器单元MC2的可变电阻元件VR可以连接到第一字线WL1和第二字线WL2中对应的字线。
图2是示出根据示例实施例的三维半导体存储器装置的平面图。图3A和图3B分别是沿图2的线I-I'和线II-II'截取的剖视图。图4是图3A的部分A的放大视图。
参照图2、图3A和图3B，堆叠结构SS可以设置在基底100上。基底100可以包括半导体基底。基底100还可以包括设置在半导体基底上的薄层，但是实施例不限于此。堆叠结构SS可以在第一方向D1上延伸。
分隔绝缘图案(在下文中，也称为第一分隔绝缘图案)130可以设置在堆叠结构SS的相对侧处。分隔绝缘图案130可以分别覆盖堆叠结构SS的相对的侧壁。分隔绝缘图案130可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开且堆叠结构SS位于分隔绝缘图案130之间。堆叠结构SS可以与相邻的堆叠结构SS间隔开，并且每个分隔绝缘图案130位于堆叠结构SS与相邻的堆叠结构SS之间。分隔绝缘图案130中的每个可以包括例如氧化物、氮化物和/或氮氧化物。
堆叠结构SS可以包括在第三方向D3上彼此交替并重复地堆叠的绝缘层110和第一导线(即，字线WL1和WL2)。第一导线可以包括第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以在第一方向D1上延伸。第一字线WL1和第二字线WL2可以在第二方向D2上彼此间隔开，可以位于相应的绝缘层110上，并且可以在第三方向D3上置于绝缘层110中相邻的绝缘层之间。第一字线WL1可以竖直地堆叠，并且可以彼此间隔开且每个绝缘层110位于第一字线WL1之间。第二字线WL2可以竖直地堆叠，并且可以彼此间隔开且每个绝缘层110位于第二字线WL2之间。绝缘层110中的最下面的绝缘层110可以置于第一字线WL1中的最下面的第一字线WL1和第二字线WL2中的最下面的第二字线WL2中的每条与基底100之间，但是实施例不限于此。
分隔绝缘图案130中的一个分隔绝缘图案130可以覆盖第一字线WL1的侧壁和置于第一字线WL1之间的绝缘层110的侧壁。分隔绝缘图案130中的另一分隔绝缘图案130可以覆盖第二字线WL2的侧壁和置于第二字线WL2之间的绝缘层110的侧壁。
堆叠结构SS可以包括第一字线WL1与第二字线WL2之间的第二导线(即，位线BL)。位线BL可以从基底100的上表面在第三方向D3上延伸，并且可以在第一方向D1上彼此间隔开。位线BL可以与第一字线WL1和第二字线WL2交叉。位线BL中的每条可以穿过绝缘层110。第一字线WL1和第二字线WL2及位线BL可以包括金属(例如，铜、钨或铝)和/或金属氮化物(例如，氮化钽、氮化钛或氮化钨)。绝缘层110可以包括例如氮化硅。
堆叠结构SS可以包括第一字线WL1与第二字线WL2之间的掩埋绝缘图案120。掩埋绝缘图案120可以从基底100的上表面在第三方向D3上延伸，并且可以在第一方向D1上彼此间隔开。
在第一方向D1上，位线BL中的每条可以设置在掩埋绝缘图案120中的相邻的掩埋绝缘图案120之间。
掩埋绝缘图案120中的每个可以在第二方向D2上延伸以接触第一字线WL1的侧壁和第二字线WL2的侧壁。掩埋绝缘图案120中的每个可以穿过绝缘层110。掩埋绝缘图案120可以包括例如氧化物、氮化物和/或氮氧化物。
堆叠结构SS可以包括设置在第一字线WL1和第二字线WL2与位线BL之间的交叉点处的存储器单元MC1和MC2。存储器单元MC1和MC2可以包括：第一存储器单元MC1，设置在第一字线WL1与位线BL之间的交叉点处；以及第二存储器单元MC2，设置在第二字线WL2与位线BL之间的交叉点处。
第一存储器单元MC1可以在第一字线WL1与位线BL之间在第一方向D1和第三方向D3上彼此间隔开。位于同一水平处的第一存储器单元MC1可以连接到相应的位线BL，并且可以共同连接到第一字线WL1中的对应的一条第一字线WL1。位于同一水平处的第一存储器单元MC1可以通过其间的相应的掩埋绝缘图案120在第一方向D1上彼此分隔。在第三方向D3上彼此间隔开的第一存储器单元MC1可以连接到相应的第一字线WL1，并且可以共同连接到位线BL中的对应的一条位线BL。在第三方向D3上彼此间隔开的第一存储器单元MC1可以通过其间的相应的绝缘层110彼此分隔。
第二存储器单元MC2可以在第二字线WL2与位线BL之间在第一方向D1和第三方向D3上彼此间隔开。位于同一水平处的第二存储器单元MC2可以连接到相应的位线BL，并且可以共同连接到第二字线WL2中的对应的一条第二字线WL2。位于同一水平处的第二存储器单元MC2可以通过其间的相应的掩埋绝缘图案120彼此分隔。在第三方向D3上彼此间隔开的第二存储器单元MC2可以连接到相应的第二字线WL2，并且可以共同连接到位线BL中的对应的一条位线BL。在第三方向D3上彼此间隔开的第二存储器单元MC2可以通过其间的相应的绝缘层110彼此分隔。第二存储器单元MC2可以沿第二方向D2与第一存储器单元MC1间隔开。
第一存储器单元MC1和第二存储器单元MC2中的每个可以包括如参照图1所描述的可变电阻元件VR和开关元件SW。第一存储器单元MC1和第二存储器单元MC2中的每个可以局部设置在第一方向D1上彼此相邻的一对掩埋绝缘图案120之间以及第三方向D3上彼此相邻的一对绝缘层110之间。
第一存储器单元MC1可以与第二存储器单元MC2关于其间的位线BL对称地布置。例如，在第二方向D2上彼此相邻的第一存储器单元MC1和第二存储器单元MC2的可变电阻元件VR可以共同连接到位线BL中对应的一条位线BL，在第二方向D2上彼此相邻的第一存储器单元MC1和第二存储器单元MC2的开关元件SW可以分别连接到第一字线WL1和第二字线WL2。可选地，在第二方向D2上彼此相邻的第一存储器单元MC1和第二存储器单元MC2的开关元件SW可以共同连接到位线BL中对应的一条位线BL，在第二方向D2上彼此相邻的第一存储器单元MC1和第二存储器单元MC2的可变电阻元件VR可以分别连接到第一字线WL1和第二字线WL2。
更具体地，参照图3A和图4，第一存储器单元MC1和第二存储器单元MC2中的每个可以包括：开关元件SW；中间电极EP，位于开关元件SW与第一字线WL1或第二字线WL2之间；以及可变电阻元件VR，位于开关元件SW与每条位线BL之间。
可变电阻元件VR可以包括：第一可变电阻图案RP1和第二可变电阻图案RP2，布置在第二方向D2上；第一电极EL1，位于第一可变电阻图案RP1与每条位线BL之间；第二电极EL2，位于第一可变电阻图案RP1与第二可变电阻图案RP2之间；以及第三电极EL3，位于第二可变电阻图案RP2与开关元件SW之间。
第一可变电阻图案RP1和第二可变电阻图案RP2可以包括具有信息存储特性的材料中的至少一种。当根据示例实施例的3D半导体存储器装置是相变存储器装置时，第一可变电阻图案RP1和第二可变电阻图案RP2可以包括能够根据温度在晶态与非晶态之间可逆相变的材料。在一些实施例中，在第一可变电阻图案RP1和第二可变电阻图案RP2中，晶态与非晶态之间的相变温度可以是在约250℃至350℃之间。
第一可变电阻图案RP1和第二可变电阻图案RP2可以包括具有相同的化学成分的相变材料。在一些实施例中，第一可变电阻图案RP1和第二可变电阻图案RP2可以包括具有不同的化学成分的相变材料。在这种情况下，第一可变电阻图案RP1和第二可变电阻图案RP2的相变温度可以彼此不同。
第一可变电阻图案RP1和第二可变电阻图案RP2中的每个可以包括由将硫族化物材料(诸如将Te或Se与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的至少一种结合而形成的材料)中的至少一种组合的化合物/混合物。第一可变电阻图案RP1和第二可变电阻图案RP2中的每个可以包括例如GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的至少一种。
在一些实施例中，第一可变电阻图案RP1和第二可变电阻图案RP2中的每个可以具有其中包括Ge的层和不含Ge的层彼此重复并交替地堆叠的超晶格结构。例如，第一可变电阻图案RP1和第二可变电阻图案RP2中的每个可以包括其中GeTe层和SbTe层彼此重复并交替地堆叠的结构。
第一电极EL1、第二电极EL2和第三电极EL3可以包括具有不同电阻率的导电材料。例如，第一电极EL1的电阻率r1可以比第二电极EL2和第三电极EL3中的每个的电阻率大，第二电极EL2的电阻率r3可以比第一电极EL1和第三电极EL3中的每个的电阻率小，第三电极EL3的电阻率r2可以比第一电极EL1的电阻率小且比第二电极EL2的电阻率大(r1>r2>r3)。在一些实施例中，第二电极EL2的电阻率可以比第一电极EL1和第三电极EL3中的每个的电阻率大，第一电极EL1的电阻率可以比第二电极EL2和第三电极EL3中的每个的电阻率小。
在一些实施例中，第一电极EL1、第二电极EL2和第三电极EL3中的每个可以包括掺杂有杂质的导电材料。第一电极EL1、第二电极EL2和第三电极EL3的导电材料中的杂质浓度可以不同。掺杂在第一电极EL1、第二电极EL2和第三电极EL3中的杂质可以包括例如硼(B)、磷(P)、硅(Si)、锗(Ge)和碳(C)中的至少一种。
在一些实施例中，第一电极EL1中的杂质浓度可以比第二电极EL2和第三电极EL3中的每个中的杂质浓度大，第二电极EL2中的杂质浓度可以比第一电极EL1和第三电极EL3中的每个中的杂质浓度小。例如，第一电极EL1、第二电极EL2和第三电极EL3中的每个可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。例如，第一电极EL1、第二电极EL2和第三电极EL3中的每个可以包括TiSiN，第一电极EL1、第二电极EL2和第三电极EL3中硅的浓度可以彼此不同。例如，第一电极EL1、第二电极EL2和第三电极EL3中的每个可以是掺杂有诸如硼(B)、磷(P)、硅(Si)、锗(Ge)或碳(C)的杂质的多晶硅图案。
第一存储器单元MC1和第二存储器单元MC2中的每个的开关元件SW可以是具有双方向特性的双向阈值开关(OTS)元件。例如，开关元件SW可以是基于具有非线性(例如，S形)I-V曲线的阈值开关现象的元件。开关元件SW可以具有比每个可变电阻图案在晶态与非晶态之间的相变温度高的相变温度。例如，开关元件SW的相变温度可以是在约350℃至约450℃之间。因此，在根据示例实施例的可变电阻存储器装置的操作期间，可变电阻图案的相可以根据操作电压在晶态与非晶态之间可逆地改变，而开关元件SW可以保持基本上非晶态而不发生相变。
如这里所使用的，基本上非晶态(或非晶相)不排除在物体的一部分中局部存在晶界或者在物体中存在局部结晶的部分。开关元件SW可以包括由将硫族化物材料(诸如将Te或Se与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的至少一种结合而形成的材料)中的至少一种组合的化合物/混合物。除所述元素之外，开关元件SW还可以包括热稳定元素。热稳定元素可以包括C、N和O中的至少一种。例如，开关元件SW可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的至少一种。
在一些实施例中，第一存储器单元MC1和第二存储器单元MC2中的每个的开关元件SW可以是二极管。在这种情况下，开关元件SW可以包括具有不同的导电类型的图案。例如，开关元件SW可以是具有整流特性的硅二极管或氧化物二极管。开关元件SW可以具有其中n型杂质掺杂的半导体图案与p型杂质掺杂的半导体图案接合的结构。可选地，开关元件SW可以是其中P-NiOx与N-TiOx接合或P-CuOx与N-TiOx接合的氧化物二极管。
开关元件SW与第一字线WL1或第二字线WL2之间的中间电极EP可以包括例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的至少一种。
当编程电流在位线BL与第一字线WL1或第二字线WL2之间的第一存储器单元MC1或第二存储器单元MC2中流动时，可以在第一可变电阻图案RP1和第二可变电阻图案RP2与第一电极EL1、第二电极EL2和第三电极EL3之间的界面处产生焦耳热。焦耳热可以将第一可变电阻图案RP1或第二可变电阻图案RP2的与第一电极EL1、第二电极EL2和第三电极EL3相邻的部分转化成非晶态或晶态。
由于第一电极EL1、第二电极EL2和第三电极EL3由具有不同电阻率的材料形成，所以当编程电流在可变电阻元件VR中流动时，相变部分P1、相变部分P2和相变部分P3的体积可以不同。基于编程电流，可变电阻元件VR可以具有四种电阻水平中的任意电阻水平。
作为示例，当第一编程电流在可变电阻元件VR中流动时，第一可变电阻图案RP1的与具有最大电阻率的第一电极EL1相邻的部分P1可以发生相变。此后，当具有比第一编程电流的电流强度大的电流强度的第二编程电流在可变电阻元件VR中流动时，第二可变电阻图案RP2的与第三电极EL3相邻的部分P2可以发生相变。同时，第一可变电阻图案RP1中的相变部分P1的体积可以增大。此后，当具有比第二编程电流的电流强度大的电流强度的第三编程电流在可变电阻元件VR中流动时，第一可变电阻图案RP1和第二可变电阻图案RP2的与具有最小电阻率的第二电极EL2相邻的部分P3可以发生相变。同时，第一可变电阻图案RP1中的相变部分P1和第二可变电阻图案RP2中的相变部分P2的体积可以增大。
图5是示出根据示例实施例的三维半导体存储器装置的示意性透视图。图6是沿图5的线III-III'截取的剖视图，示出了根据示例实施例的三维半导体存储器装置。图7是图6的部分B的放大视图。
为了方便解释，省略了对与参照图2、图3A和图3B所描述的技术构造相同的技术构造的描述。
参照图5和图6，如上面所述，相应的第一存储器单元MC1可以与相应的第二存储器单元MC2关于位线BL中的对应的位线BL对称。
作为示例，第一存储器单元MC1和第二存储器单元MC2的可变电阻元件VR可以共同连接到位线BL中的对应的位线BL。第一存储器单元MC1的开关元件SW可以连接到第一字线WL1。第二存储器单元MC2的开关元件SW可以连接到第二字线WL2。
在第一存储器单元MC1和第二存储器单元MC2中的每个中，可变电阻元件VR可以包括至少三个可变电阻图案和与相应的可变电阻图案接触的电极。
具体地，第一存储器单元MC1和第二存储器单元MC2中的每个可以包括：开关元件SW；中间电极EP，位于开关元件SW与第一字线WL1或第二字线WL2之间；以及可变电阻元件VR，位于开关元件SW与位线BL之间。这里，可变电阻元件VR可以包括：第一可变电阻图案RP1、第二可变电阻图案RP2、第三可变电阻图案RP3和第四可变电阻图案RP4，顺序地布置在第二方向D2上；第一电极EL1，位于第一可变电阻图案RP1与位线BL之间；第二电极EL2，位于第一可变电阻图案RP1与第二可变电阻图案RP2之间；第三电极EL3，位于第二可变电阻图案RP2与第三可变电阻图案RP3之间；第四电极EL4，位于第三可变电阻图案RP3与第四可变电阻图案RP4之间；以及第五电极EL5，位于第四可变电阻图案RP4与开关元件SW之间。
第一电极EL1至第五电极EL5可以包括具有不同电阻率的导电材料。因此，当编程电流在可变电阻元件VR中流动时，相变的部分的顺序可以根据第一电极EL1至第五电极EL5的电阻率而改变。
作为示例，第一电极EL1的电阻率r1可以比第二电极EL2至第五电极EL5中的每个的电阻率大。第二电极EL2的电阻率r5可以比第一电极EL1、第三电极EL3、第四电极EL4和第五电极EL5中的每个的电阻率小。第三电极EL3的电阻率r3可以比第一电极EL1的电阻率小且比第二电极EL2的电阻率大。第四电极EL4的电阻率r2可以比第一电极EL1的电阻率小且比第三电极EL3的电阻率大。第五电极EL5的电阻率r4可以比第三电极EL3的电阻率小且比第二电极EL2的电阻率大(r1>r2>r3>r4>r5)。
在这种情况下，当在可变电阻元件VR中流动的编程电流顺序地增大时，以与第一电极EL1相邻、与第四电极EL4相邻、与第三电极EL3相邻、与第五电极EL5相邻和与第二电极EL2相邻的顺序在第一可变电阻图案RP1至第四可变电阻图案RP4中产生相变。
图8是示出根据示例实施例的三维半导体存储器装置的平面图。图9A和图9B分别是沿图8的线IV-IV'和线V-V'截取的剖视图，示出了根据示例实施例的三维半导体存储器装置。图10A、图10B、图10C和图10D是图9A的部分C的放大视图。
为了方便解释，省略了对与参照图2、图3A和图3B所描述的技术构造相同的技术构造的描述。
参照图8、图9A和图9B，位线BL可以设置在第一字线WL1与第二字线WL2之间。第一存储器单元MC1可以设置在第一字线WL1与位线BL之间的交叉点处。第二存储器单元MC2可以设置在第二字线WL2与位线BL之间的交叉点处。
第一存储器单元MC1和第二存储器单元MC2中的每个可以包括：开关元件SW；第一中间电极EP1，位于开关元件SW与第一字线WL1或第二字线WL2之间；可变电阻元件VR，位于开关元件SW与位线BL之间；以及第二中间电极EP2，位于可变电阻元件VR与开关元件SW之间。
开关元件SW可以设置在可变电阻元件VR与第一字线WL1或第二字线WL2之间。可变电阻元件VR可以设置在位线BL与开关元件SW之间。可变电阻元件VR可以包括多个可变电阻图案。可变电阻图案的侧壁可以共同接触位线BL中的对应的一条位线BL。
具体地，参照图10A至图10D，可变电阻元件VR可以包括顺序地布置在第二方向D2上的第一可变电阻图案RP1至第四可变电阻图案RP4。作为示例，第一可变电阻图案RP1可以与开关元件SW相邻(或者与第一字线WL1或第二字线WL2相邻)。
第一可变电阻图案RP1至第三可变电阻图案RP3中的每个可以包括：侧壁部分VP，与第一字线WL1或第二字线WL2的侧壁相邻；以及水平部分HP，从侧壁部分VP的相对的端部在第二方向D2上延伸。作为示例，第一可变电阻图案RP1至第三可变电阻图案RP3的侧壁部分VP可以与第三方向D3平行地延伸。第一可变电阻图案RP1的侧壁部分VP可以与开关元件SW和可变电阻元件VR之间的第二中间电极EP2接触。此外，如图9B中所示，第一可变电阻图案RP1至第三可变电阻图案RP3中的每个的水平部分HP可以包括：第一水平部分，与绝缘层110中的对应的绝缘层110的上表面和绝缘层110中的对应的绝缘层110的下表面平行；以及第二水平部分，与掩埋绝缘图案120中的对应的掩埋绝缘图案120的侧壁平行。
第四可变电阻图案RP4可以填充由第三可变电阻图案RP3的侧壁部分VP和水平部分HP所限定的空间。可选地，与第一可变电阻图案RP1至第三可变电阻图案RP3相似，第四可变电阻图案RP4可以包括侧壁部分VP和水平部分HP。
第一可变电阻图案RP1至第四可变电阻图案RP4的水平部分HP的一个侧壁可以竖直对齐。作为示例，第一可变电阻图案RP1至第四可变电阻图案RP4的水平部分HP的一个侧壁可以接触位线BL。
作为示例，参照图10A，在第一可变电阻图案RP1至第三可变电阻图案RP3中的每个中，侧壁部分VP在第二方向D2(即，水平方向)上的厚度a可以与水平部分HP中的每个在第三方向D3(即，竖直方向)上的厚度b基本上相同。在一些实施例中，参照图10B，侧壁部分VP的厚度a可以与水平部分HP中的每个的厚度b不同。例如，侧壁部分VP的厚度a可以比水平部分HP中的每个的厚度b大。
参照图10A和图10B，可变电阻元件VR可以包括位于按顺序分别布置的第一可变电阻图案RP1至第四可变电阻图案RP4中的相应的可变电阻图案之间的第一电极EL1、第二电极EL2和第三电极EL3。在这种情况下，第一电极EL1、第二电极EL2和第三电极EL3可以包括具有不同电阻率的导电材料。如上面所述，第一电极EL1的电阻率r1可以比第二电极EL2和第三电极EL3中的每个的电阻率大，第二电极EL2的电阻率r3可以比第一电极EL1和第三电极EL3中的每个的电阻率小。第三电极EL3的电阻率r2可以比第一电极EL1的电阻率小且比第二电极EL2的电阻率大。
第一电极EL1、第二电极EL2和第三电极EL3中的每个可以包括：第一部分PO1，与第一可变电阻图案RP1至第三可变电阻图案RP3中的对应的可变电阻图案的水平部分HP接触；以及第二部分PO2，从第一部分PO1延伸并接触侧壁部分VP。第一电极EL1、第二电极EL2和第三电极EL3中的每个在第一部分PO1和第二部分PO2中可以具有基本上均匀的厚度。例如，第一电极EL1、第二电极EL2和第三电极EL3中的每个可以具有
Figure BDA0002391219510000142
至
Figure BDA0002391219510000141
的厚度。
第一电极EL1、第二电极EL2和第三电极EL3的第一部分PO1的一个侧壁可以竖直对齐。例如，第一电极EL1、第二电极EL2和第三电极EL3的第一部分PO1的一个侧壁可以接触位线BL的一个侧壁。
第一电极EL1、第二电极EL2和第三电极EL3中的每个可以包括具有各向异性的电流特性的导电材料。当预定的电压施加到第一电极EL1、第二电极EL2和第三电极EL3中的每个时，其在第二方向D2上的电流特性与其在第三方向D3上的电流特性可以不同。例如，在第一电极EL1、第二电极EL2和第三电极EL3中的每个中，在第二方向D2上流动的电流量可以比在第三方向D3上流动的电流量大。
因此，当编程电流在可变电阻元件VR中流动时，可以在第一可变电阻图案RP1至第四可变电阻图案RP4的侧壁部分VP中产生相变。即，在编程操作期间，第一可变电阻图案RP1至第四可变电阻图案RP4的侧壁部分VP中的每个可以包括相变部分。作为示例，第一电极EL1、第二电极EL2和第三电极EL3中的每个可以包括根据电流方向具有根据各向异性的电阻特性的材料。即，在第一电极EL1、第二电极EL2和第三电极EL3中的每个中，第一部分PO1和第二部分PO2可以具有不同的电阻率。例如，第一部分PO1的电阻率和第二部分PO2的电阻率中较大的一个可以大于第一部分PO1的电阻率和第二部分PO2的电阻率中较小的一个的约5倍。第一电极EL1、第二电极EL2和第三电极EL3中的每个可以具有至少20μΩ·cm的电阻率。例如，第一电极EL1、第二电极EL2和第三电极EL3中的每个可以具有20μΩ·cm至20mΩ·cm的电阻率。在一些实施例中，在第一电极EL1、第二电极EL2和第三电极EL3中的每个中，第一部分PO1中的每个的晶体尺寸和第二部分PO2中的每个的晶体尺寸可以不同。第一电极EL1、第二电极EL2和第三电极EL3中的每个可以包括具有各向异性的电阻特性的导电聚合物材料，并且可以包括例如TiO2。
在一些实施例中，第一电极EL1、第二电极EL2和第三电极EL3中的每个可以包括掺杂有杂质的导电材料。第一电极EL1、第二电极EL2和第三电极EL3的导电材料中的杂质浓度可以不同。
参照图10C，第一可变电阻图案RP1至第四可变电阻图案RP4可以包括不同的相变材料。例如，第一可变电阻图案RP1可以包括第一相变材料，第二可变电阻图案RP2可以包括第二相变材料，第三可变电阻图案RP3可以包括第三相变材料，第四可变电阻图案RP4可以包括第四相变材料。
作为示例，第一可变电阻图案RP1至第四可变电阻图案RP4可以包括具有不同成分的硫族化物材料。第一相变材料至第四相变材料转化成非晶态或晶态时所处的相变温度可以不同。
参照图10D，第一可变电阻图案RP1至第四可变电阻图案RP4可以包括不同的相变材料，第一电极EL1、第二电极EL2和第三电极EL3可以分别置于第一可变电阻图案RP1至第四可变电阻图案RP4之间。在这种情况下，第一电极EL1、第二电极EL2和第三电极EL3可以包括具有不同电阻率的导电材料。
图11是示出根据示例实施例的三维半导体存储器装置的平面图。图12A和图12B分别是沿图11的线VI-VI'和线VII-VII'截取的剖视图，示出了根据示例实施例的三维半导体存储器装置。
为了方便解释，省略了对与参照图2、图3A和图3B所描述的技术构造相同的技术构造的描述。
参照图11、图12A和图12B，第一字线WL1和第二字线WL2可以设置在一对第一分隔绝缘图案130之间。一对位线BL可以设置在第一字线WL1与第二字线WL2之间。
第一位线BL1可以在第一方向D1上彼此间隔开布置。第二位线BL2可以在第一方向D1上彼此间隔开布置。第一位线BL1可以由第二分隔绝缘图案140在第二方向D2上与第二位线BL2间隔开。
第一位线BL1可以在第三方向D3上延伸。第二位线BL2可以在第三方向D3上延伸。
第二分隔绝缘图案140可以在第一方向D1上延伸，并且可以设置在第一位线BL1与第二位线BL2之间。
图13A、图13B、图14A、图14B、图15A、图15B、图16、图17和图18是示出根据示例实施例的制造三维半导体存储器装置的方法的剖视图。图13A、图14A、图15A、图16、图17和图18是沿图2的线I-I'截取的剖视图，图13B、图14B和图15B是沿图2的线II-II'截取的剖视图。
参照图2、图13A和图13B，可以在基底100上形成薄结构TS。薄结构TS可以包括在基底100的上表面上堆叠的绝缘层110和牺牲层115。绝缘层110和牺牲层115可以在第三方向D3上交替并重复地彼此堆叠。绝缘层110中最下面的一个绝缘层110可以置于牺牲层115中最下面的一个牺牲层115与基底100之间，但是实施例不限于此。
绝缘层110可以包括例如氮化硅或氧化硅。牺牲层115可以包括相对于绝缘层110具有蚀刻选择性的材料。例如，牺牲层115可以包括杂质掺杂的硅或杂质掺杂的金属氧化物。在一些实施例中，牺牲层115可以包括硫族化物材料。牺牲层115可以包括由将硫族化物材料(诸如将Te或Se与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的至少一种结合而形成的材料)中的至少一种组合的化合物/混合物。牺牲层115可以包括杂质(例如，C、N、B和O中的至少一种)。
可以在薄结构TS中形成掩埋绝缘图案120。掩埋绝缘图案120可以在薄结构TS中在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸。掩埋绝缘图案120中的每个可以穿过薄结构TS以接触基底100的上表面。
可以通过例如下列步骤来形成掩埋绝缘图案120：形成穿过薄结构TS的通孔；在薄结构TS上形成掩埋绝缘层以填充通孔；以及使掩埋绝缘层平坦化，直到使薄结构TS的上表面暴露。可以通过例如下列步骤来形成通孔：在薄结构TS上形成掩模图案以限定其中将形成掩埋绝缘图案120的区域；以及使用掩模图案作为蚀刻掩模来蚀刻薄结构TS。通孔可以在第一方向D1上彼此间隔开。通孔中的每个可以具有在第二方向D2上延伸的线性形状，并且可以使基底100的上表面暴露。当将掩埋绝缘层平坦化时，可以在通孔中局部地形成掩埋绝缘图案120。掩埋绝缘图案120可以包括例如氧化物、氮化物和/或氮氧化物。
参照图2、图14A和图14B，可以形成一对沟槽130T以穿透薄结构TS。一对沟槽130T可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。一对沟槽130T可以在第二方向D2上彼此间隔开，并且掩埋绝缘图案120位于一对沟槽130T之间。一对沟槽130T中的每个可以使薄结构TS的绝缘层110和牺牲层115的侧壁暴露，并且可以使基底100的表面暴露。可以通过例如下列步骤来形成沟槽130T：在薄结构TS上形成掩模图案，以限定其中将形成沟槽130T的区域；以及使用掩模图案作为蚀刻掩模来蚀刻薄结构TS。
此后，可以去除牺牲层115的被沟槽130T中的每个暴露的部分，使得可以在绝缘层110之间形成第一凹进区域R1。
可以通过例如由相对于绝缘层110、掩埋绝缘图案120和基底100具有蚀刻选择性的蚀刻工艺蚀刻牺牲层115，来形成第一凹进区域R1。第一凹进区域R1可以从沟槽130T中的每个水平延伸。第一凹进区域R1可以在第一方向D1上延伸，并且可以在第三方向D3上彼此间隔开。第一凹进区域R1中的每个可以形成在沿第三方向D3彼此相邻的一对绝缘层110之间。第一凹进区域R1中的每个可以在第一方向D1上延伸，并且可以使掩埋绝缘图案120的侧壁以及掩埋绝缘图案120之间的牺牲层115的侧壁暴露。
参照图2、图15A和图15B，可以在第一凹进区域R1中的每个中形成第一字线WL1和第二字线WL2。可以通过例如下列步骤来形成第一字线WL1和第二字线WL2：在薄结构TS上形成第一导电层以填充第一凹进区域R1和沟槽130T中的每个中的至少一部分；以及从沟槽130T去除第一导电层。第一导电层可以包括金属(例如，铜、钨或铝)和/或金属氮化物(例如，氮化钽、氮化钛或氮化钨)。第一导电层的去除可以包括蚀刻第一导电层直到薄结构TS的上表面和沟槽130T中的每个的内表面被暴露。当蚀刻第一导电层时，可以在第一凹进区域R1中局部地形成第一字线WL1和第二字线WL2。第一字线WL1和第二字线WL2可以分别在第一方向D1上延伸，并且可以接触掩埋绝缘图案120的侧壁以及掩埋绝缘图案120之间的牺牲层115的侧壁。
在形成第一字线WL1和第二字线WL2之后，可以在沟槽130T中分别形成分隔绝缘图案130。可以通过例如下列步骤来形成分隔绝缘图案130：在薄结构TS上形成分隔绝缘层以填充沟槽130T；以及将分隔绝缘层平坦化，直到薄结构TS的上表面被暴露。可以通过平坦化工艺来在沟槽130T中局部地形成分隔绝缘图案130。分隔绝缘图案130可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开且第一字线WL1和第二字线WL2位于分隔绝缘图案130之间。分隔绝缘图案130可以包括氧化物、氮化物和/或氮氧化物。
参照图2和图16，可以形成竖直孔140H以穿透薄结构TS。竖直孔140H可以在分隔绝缘图案130之间在第一方向D1上彼此间隔开。竖直孔140H可以与掩埋绝缘图案120沿第一方向D1交替地布置。竖直孔140H中的每个可以使绝缘层110和牺牲层115的侧壁以及基底100的上表面暴露。竖直孔140H中的每个可以使在第一方向D1上彼此相邻的一对掩埋绝缘图案120的侧壁暴露。可以通过例如下列步骤来形成竖直孔140H：在薄结构TS上形成掩模图案，以限定其中将形成竖直孔140H的区域；以及使用掩模图案作为蚀刻掩模来蚀刻薄结构TS。
此后，可以去除被竖直孔140H中的每个暴露的牺牲层115以在绝缘层110之间形成第二凹进区域R2。作为示例，第二凹进区域R2可以使第一字线WL1的一个侧壁和第二字线WL2的一个侧壁暴露。可选地，当形成第二凹进区域R2时，可以在绝缘层110之间保留牺牲层115的一部分。
可以通过例如由相对于绝缘层110、掩埋绝缘图案120和基底100具有蚀刻选择性的蚀刻工艺蚀刻牺牲层115，来形成第二凹进区域R2。第二凹进区域R2可以从竖直孔140H中的每个水平延伸。第二凹进区域R2中的每个可以形成在沿第三方向D3彼此相邻的一对绝缘层110之间，并且形成在沿第一方向D1彼此相邻的一对掩埋绝缘图案120之间。
参照图2和图17，可以形成开关元件SW以部分填充第二凹进区域R2。可以通过下列步骤来单独形成开关元件SW：形成开关层以共形地覆盖第二凹进区域R2的内表面；以及在第二凹进区域R2的一部分中去除开关层的一部分，以在第二凹进区域R2中局部地形成开关元件SW。
在一些实施例中，在其中牺牲层115包括硫族化物材料的情况下，当形成第二凹进区域R2时，可以在绝缘层110之间保留牺牲层115的一部分，牺牲层115的保留的部分可以构成开关元件SW。
在形成开关元件SW之前，可以在第一字线WL1和第二字线WL2中的每个的暴露在第二凹进区域R2中的一个侧壁上形成中间电极EP。可以通过例如下列步骤来形成中间电极EP：在薄结构TS上形成金属层以填充第二凹进区域R2和竖直孔140H中的每个的至少一部分；从竖直孔140H中的每个去除金属层；以及在第二凹进区域R2中的每个中使金属层凹进，直到金属层剩余需要的厚度。
在形成开关元件SW之后，可以在第二凹进区域R2中交替地形成初始电极PE和可变电阻图案RP。
可以通过例如下列步骤来单独形成初始电极PE：在薄结构TS上形成导电层以填充第二凹进区域R2和竖直孔140H中的每个的至少一部分；从竖直孔140H中的每个去除导电层；以及在第二凹进区域R2中的每个中使导电层凹进，直到导电层剩余需要的厚度。导电层可以包括金属或半导体材料。
可以通过例如下列步骤来单独形成可变电阻图案RP：在薄结构TS上形成可变电阻层以填充第二凹进区域R2和竖直孔140H中的每个的至少一部分；蚀刻可变电阻层，直到薄结构TS的上表面和竖直孔140H中的每个的内表面被暴露；以及在第二凹进区域R2中的每个中使可变电阻层凹进，直到可变电阻层剩余需要的厚度。当使可变电阻层凹进时，可以在第二凹进区域R2中的每个中局部地形成可变电阻图案RP。
此后，可以在竖直孔140H中形成位线BL。可以通过例如下列步骤来形成位线BL：沉积金属层以部分或完全填充竖直孔140H；以及蚀刻金属层以使绝缘层110中的最上面的层的上表面暴露。因此，可以单独在竖直孔140H中局部地形成位线BL。
此后，参照图2和图18，可以对初始电极PE执行离子注入工艺S1、S2和S3。因此，可以在可变电阻图案RP之间形成具有不同的电阻率的电极(例如，第一电极EL1和第二电极EL2)。
更具体地，可以在最上面的绝缘层110上形成第一离子注入掩模。第一离子注入掩模可以在对应于与开关元件SW相邻的初始电极PE的位置处具有开口。可以执行第一离子注入工艺S1，以使用第一离子注入掩模以第一浓度注入杂质。可以去除第一离子注入掩模。
可以在最上面的绝缘层110上形成在与同位线BL相邻的初始电极PE对应的位置处具有开口的第二离子注入掩模，然后可以执行第二离子注入工艺S2，以使用第二离子注入掩模以与第一浓度不同的第二浓度注入杂质。可以去除第二离子注入掩模。
此后，可以在最上面的绝缘层110上形成在与可变电阻图案RP之间的初始电极PE对应的位置处具有开口的第三离子注入掩模，然后可以执行第三离子注入工艺S3，以使用第三离子注入掩模以与第一浓度和第二浓度中的每个不同的第三浓度注入杂质。可以去除第三离子注入掩模。
在第一离子注入工艺S1、第二离子注入工艺S2和第三离子注入工艺S3中，可以使用Si、P、C、N、B和O中的至少一种作为杂质。
图19、图20、图21、图22、图23和图24是示出制造三维半导体存储器装置的方法的剖视图，并且是沿图2的线I-I'截取的剖视图。为了方便解释，可以省略对与上面描述的制造三维半导体器装置的方法的技术构造相同的技术构造的描述。
参照图19，在参照图16描述的工艺之后，当在第二凹进区域R2中局部地形成开关元件SW后，可以形成第一电极层L1从而以均匀的厚度共形地覆盖第二凹进区域R2的内表面和竖直孔140H的内侧壁。可以通过化学气相沉积工艺或原子气相沉积工艺来形成第一电极层L1。第一电极层L1可以包括具有第一电阻率的材料。
参照图20，可以各向同性地蚀刻第一电极层L1的一部分以形成彼此竖直地间隔开的第一电极EL1。当各向同性地蚀刻第一电极层L1时，可以使竖直孔140H的内侧壁以及绝缘层110的上表面和下表面的一部分暴露。
参照图21，可以形成第一可变电阻层RL1从而以均匀的厚度共形地覆盖第二凹进区域R2的具有第一电极EL1的内表面以及竖直孔140H的内侧壁。
参照图22，可以各向同性地蚀刻第一可变电阻层RL1的一部分以形成彼此竖直地间隔开的第一可变电阻图案RP1。当各向同性地蚀刻第一可变电阻层RL1时，可以使竖直孔140H的内侧壁以及绝缘层110的上表面和下表面的一部分暴露。
参照图23，可以形成第二电极层L2从而以均匀的厚度共形地覆盖第二凹进区域R2的具有第一可变电阻图案RP1的内表面以及竖直孔140H的内侧壁。第二电极层L2可以包括具有不同于第一电阻率的第二电阻率的材料。
参照图24，可以各向同性地蚀刻第二电极层L2的一部分以形成彼此竖直地间隔开的第二电极EL2。当各向同性地蚀刻第二电极层L2时，可以使竖直孔140H的内侧壁以及绝缘层110的上表面和下表面的一部分暴露。
此后，可以在第二凹进区域R2中交替并重复地形成附加的可变电阻图案和附加的电极。
这里已经公开了示例实施例，尽管采用了具体的术语，但是将仅以一般性和描述性的含义来使用并将解释这些术语，而不是出于限制的目的。在一些情况下，自本申请提交时起对于本领域普通技术人员将明显的是，除非另外特别指出，否则结合特定的实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中所阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底；
多条第一导线，在与基底的上表面平行的第一方向上延伸，并且在与第一方向交叉且与基底的上表面平行的第二方向上彼此间隔开；
第二导线，在与基底的上表面垂直的第三方向上延伸；以及
多个存储器单元，位于所述多条第一导线与第二导线之间的交叉点处，所述多个存储器单元中的每个存储器单元包括在第二方向上水平布置的可变电阻元件和开关元件，
其中，可变电阻元件包括：
第一可变电阻图案和第二可变电阻图案，布置在第二方向上；
第一电极，位于第一可变电阻图案与第一导线之间；
第二电极，位于第二可变电阻图案与第二导线之间；以及
第三电极，位于第一可变电阻图案与第二可变电阻图案之间，第一电极、第二电极和第三电极具有不同的电阻率。
2.如权利要求1中所述的三维半导体存储器装置，其中，第三电极的电阻率比第一电极和第二电极中的每个的电阻率小。
3.如权利要求2中所述的三维半导体存储器装置，其中，第一电极的电阻率比第二电极的电阻率大。
4.如权利要求1中所述的三维半导体存储器装置，其中，第一电极、第二电极和第三电极中的每个包括掺杂有杂质的导电材料，并且第一电极、第二电极和第三电极的杂质浓度不同。
5.如权利要求1中所述的三维半导体存储器装置，其中，可变电阻元件还包括：
第三可变电阻图案和第四可变电阻图案，在第二电极与第二导线之间布置在第二方向上；
第四电极，位于第三可变电阻图案与第四可变电阻图案之间；以及
第五电极，位于第四可变电阻图案与第二导线之间，
其中，第四电极和第五电极中的每个具有与第一电极至第三电极中的每个的电阻率不同的电阻率。
6.如权利要求5中所述的三维半导体存储器装置，其中，第一电极的电阻率比第二电极至第五电极中的每个的电阻率大，并且第三电极的电阻率比第二电极、第四电极和第五电极中的每个的电阻率小。
7.如权利要求6中所述的三维半导体存储器装置，其中，第四电极的电阻率比第二电极的电阻率大，并且第五电极的电阻率比第二电极的电阻率小。
8.如权利要求1中所述的三维半导体存储器装置，其中，第一可变电阻图案和第二可变电阻图案中的每个包括：侧壁部分，与第一导线中的每条相邻；以及多个水平部分，从侧壁部分的相对的端部在第二方向上延伸。
9.如权利要求8中所述的三维半导体存储器装置，其中：
第一电极至第三电极中的每个包括：第一部分，与第一可变电阻图案和第二可变电阻图案中的每个的侧壁部分接触；以及多个第二部分，从第一部分延伸并与第一可变电阻图案和第二可变电阻图案中的每个的所述多个水平部分接触，并且
第一部分具有与所述多个第二部分中的每个的电阻率不同的电阻率。
10.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底；
第一导线，在与基底的上表面平行的第一方向上延伸；
第二导线，在与基底的上表面垂直的第二方向上延伸并与第一导线交叉；以及
多个存储器单元，位于第一导线与第二导线之间，
其中，所述多个存储器单元中的每个存储器单元包括布置在与第一方向和第二方向交叉且与基底的上表面平行的第三方向上的第一可变电阻图案和第二可变电阻图案，并且
其中，第一可变电阻图案和第二可变电阻图案中的每个包括：侧壁部分，与第一导线的侧壁相邻；以及多个水平部分，从侧壁部分的相对的端部在第三方向上延伸。
11.如权利要求10中所述的三维半导体存储器装置，其中，第一可变电阻图案的水平部分的侧壁与第二可变电阻图案的水平部分的侧壁竖直对齐。
12.如权利要求10中所述的三维半导体存储器装置，其中，第一可变电阻图案和第二可变电阻图案包括具有不同的成分的硫族化物材料。
13.如权利要求10中所述的三维半导体存储器装置，其中，在第一可变电阻图案和第二可变电阻图案中的每个中，侧壁部分在第三方向上的厚度与每个水平部分在第二方向上的厚度不同。
14.如权利要求10中所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
第一电极，位于第一导线与第一可变电阻图案之间；
第二电极，位于第一可变电阻图案与第二可变电阻图案之间；以及
第三电极，位于第二可变电阻图案与第二导线之间，
其中，第一电极至第三电极中的每个包括：第一部分，与第一可变电阻图案和第二可变电阻图案中的每个的侧壁部分接触；以及多个第二部分，从第一部分延伸并与第一可变电阻图案和第二可变电阻图案中的每个的水平部分接触。
15.如权利要求14中所述的三维半导体存储器装置，其中，在第一电极至第三电极中的每个中，第一部分的电阻率与所述多个第二部分中的每个的电阻率不同。
16.如权利要求14中所述的三维半导体存储器装置，其中，第一电极至第三电极的所述多个第二部分的侧壁竖直对齐。
17.如权利要求14中所述的三维半导体存储器装置，其中，第一电极至第三电极具有不同的电阻率。
18.如权利要求17中所述的三维半导体存储器装置，其中，第二电极的电阻率比第一电极和第三电极中的每个的电阻率小，并且第一电极的电阻率比第三电极的电阻率大。
19.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底；
多个堆叠结构和多个掩埋绝缘图案，在与基底的上表面平行的第一方向上交替地布置在基底上，所述多个堆叠结构中的每个包括在与基底的上表面垂直的第二方向上彼此交替地堆叠的多个存储器单元和多个绝缘层；
多条第一导线，在第一方向上延伸，位于所述多个存储器单元的第一侧处并在第二方向上堆叠；以及
多条第二导线，位于所述多个掩埋绝缘图案中的相应的掩埋绝缘图案之间，位于所述多个存储器单元的第二侧处，所述多个存储器单元的所述第二侧与所述多个存储器单元的第一侧相对，
其中，所述多个存储器单元中的每个存储器单元包括多个可变电阻图案和位于所述多个可变电阻图案中的相应的可变电阻图案之间的多个电极，并且
其中，所述多个电极具有不同的电阻率。
20.如权利要求19中所述的三维半导体存储器装置，其中：
所述多个可变电阻图案包括在与第一方向和第二方向交叉且与基底的上表面平行的第三方向上布置的第一可变电阻图案和第二可变电阻图案，
所述多个电极包括：第一电极，位于第一可变电阻图案与第一导线之间；第二电极，位于第二可变电阻图案与所述多条第二导线中的每条之间；以及第三电极，位于第一可变电阻图案与第二可变电阻图案之间，并且
第一电极、第二电极和第三电极的电阻率彼此不同。
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