TWI576992B - 磁阻式隨機存取記憶體裝置及其形成方法 - Google Patents

Description

磁阻式隨機存取記憶體裝置及其形成方法

本揭露係有關於一種半導體技術，且特別有關於一種磁阻式隨機存取記憶體與其形成方法。

許多現代電子裝置具有用以儲存資料的電子記憶體。電子記憶體可以是揮發性記憶體或非揮發性記憶體。揮發性記憶體在提供電源時儲存資料，而非揮發性記憶體在切斷電源時也能夠儲存資料。在下一世代的非揮發性記憶體技術中，磁阻式隨機存取記憶體(MRAM)極具發展潛力而備受期待。磁阻式隨機存取記憶體單元包括具有可變電阻的磁性穿隧接面，此磁性穿隧接面位於設置在後段製程金屬化層內的兩個電極之間。

本揭露之一實施例係提供一種磁阻式隨機存取記憶體裝置，包括：磁性穿隧接面，設置於導電下電極之上；導電上電極包括下部分及上部分，其中下部分垂直地排列於磁性穿隧接面之上並且受到封裝結構橫向地圍繞，且上部分位於下部分及封裝結構之上；以及其中導電上電極的上部分橫向地延伸超出導電上電極的下部分。

本揭露之另一實施例係提供一種磁阻式隨機存取 記憶體裝置，包括：反鐵磁性層，設置於導電下電極之上，導電下電極鄰接下方金屬互連層；釘扎磁性層，排列於反鐵磁性層之上；介電阻障層，排列於釘扎磁性層之上；自由磁性層，排列於介電阻障層之上；雙封裝結構，具有藉由第一封裝層與自由磁性層橫向地分隔開的第二封裝層；以及導電上電極，包括排列於自由磁性層上並且受到雙封裝結構橫向地圍繞的下部分以及位於下部分及雙封裝結構上的上部分。

本揭露之又一實施例係提供一種形成磁阻式隨機 存取記憶體單元的方法，包括：形成具有磁性穿隧接面的磁阻式隨機存取記憶體堆疊，其中磁性穿隧接面設置於下電極層與第一上電極層之間；實施第一蝕刻製程，第一蝕刻製程圖案化第一上電極層以形成導電上電極的下部分；形成封裝結構，其中封裝結構橫向地圍繞導電上電極的下部分；形成第二上電極層於導電上電極的下部分及封裝結構之上；以及實施第二蝕刻製程，第二蝕刻製程圖案化第二上電極層，以形成導電上電極的上部分，導電上電極的上部分橫向地延伸超出導電上電極的下部分。

100‧‧‧磁阻式隨機存取記憶體單元

102‧‧‧導電下電極

104‧‧‧反鐵磁性層

106‧‧‧釘扎磁性層

108‧‧‧介電阻障層

110‧‧‧自由磁性層

111‧‧‧磁性穿隧接面

112‧‧‧封裝結構

114‧‧‧導電上電極

116‧‧‧下部分

118‧‧‧上部分

120‧‧‧通孔

200‧‧‧積體晶片

201‧‧‧磁阻式隨機存取記憶體單元

202‧‧‧下方金屬互連層

204‧‧‧第一層間介電層

206‧‧‧第二層間介電層

208‧‧‧第一封裝層

210‧‧‧第二封裝層

212‧‧‧覆蓋層

214‧‧‧距離

216‧‧‧第一厚度

218‧‧‧第二厚度

300‧‧‧積體晶片

302‧‧‧半導體主體

304‧‧‧選擇電晶體

305‧‧‧隔離區

306‧‧‧源極區

307‧‧‧通道區

308‧‧‧汲極區

309‧‧‧閘極氧化物層

310‧‧‧閘極結構

311‧‧‧閘極電極

312‧‧‧側壁間隔物

314a‧‧‧第一接觸

314b、314c‧‧‧金屬接觸

315‧‧‧第一金屬引線層

316a‧‧‧第一層間介電層

316b‧‧‧第二層間介電層

316c‧‧‧第三層間介電層

318a‧‧‧第一金屬引線層

318b‧‧‧第二金屬引線層

318c‧‧‧第三金屬引線層

320a‧‧‧第一金屬通孔層

320b‧‧‧第二金屬通孔層

322‧‧‧磁阻式隨機存取記憶體單元

324a、324b、324c‧‧‧蝕刻停止層

400‧‧‧流程圖

402、404、406、408、410、412、414、416‧‧‧步驟

500、600、700、800、900、1000、1100、1106、1200‧‧‧剖面示意圖

501‧‧‧磁阻式隨機存取記憶體堆疊

502‧‧‧導電下電極層

504‧‧‧反鐵磁性層

506‧‧‧釘扎磁性層

508‧‧‧介電阻障層

510‧‧‧自由磁性層

512‧‧‧第一上電極層

518‧‧‧半導體主體

602‧‧‧第一蝕刻劑

604‧‧‧第一上電極層

606‧‧‧第一遮罩層

702‧‧‧第一封裝層

802‧‧‧第二封裝層

902‧‧‧線

1002‧‧‧第二上電極層

1102‧‧‧第二硬罩幕層

1102’‧‧‧經圖案化的第二硬罩幕層

1104‧‧‧光阻層

1108‧‧‧第二蝕刻劑

w1、w2‧‧‧寬度

以下將配合所附圖式詳述本揭露之實施例。應注 意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。

第1圖繪示出具有延伸的上電極之磁阻式隨機存取記憶體 單元的一些實施例。

第2圖繪示出具有延伸的上電極之磁阻式隨機存取記憶體單元的一些其他的實施例。

第3圖繪示出包括具有延伸的上電極之磁阻式隨機存取記憶體單元的積體晶片的一些實施例。

第4圖為繪示出形成具有延伸的上電極之磁阻式隨機存取記憶體單元的方法的一些實施例的流程圖。

第5圖至第12圖繪示出用於說明形成具有延伸的上電極之磁阻式隨機存取記憶體單元的方法的剖面示意圖的一些實施例。

以下公開許多不同的實施方法或是例子來實行本 揭露之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。

此外，其中可能用到與空間相關用詞，例如“在... 下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個 (些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。

磁阻式隨機存取記憶體(magneto-resistive random-access memory,MRAM)單元配置為使用磁記憶元件儲存資料。通常磁阻式隨機存取記憶體單元包括垂直地排列於下電極與上電極之間的後段製程(back-end-of-the-line,BEOL)金屬堆疊內的磁性穿隧接面(magnetic tunnel junction,MTJ)。磁性穿隧接面包括藉由介電阻障層垂直地分隔開的釘扎磁性層(pinned magnetic layer)與自由磁性層(free magnetic layer)。釘扎磁性層的磁性取向(magnetic orientation)是靜態的(即，固定的)，而自由磁性層的磁性取向能夠在相對於釘扎磁性層的磁性取向的平行配置(parallel configuration)與反平行配置(anti-parallel configuration)之間切換。平行配置提供低電阻狀態，低電阻狀態數位化地儲存作為第一位值的資料(例如，邏輯「0」)。反平行配置提供高電阻狀態，高電阻狀態數位化地儲存作為第二位元值的資料(例如，邏輯「1」)。

隨著積體晶片的功能增加，對更多的記憶體之需 求也增加，因而使得積體晶片設計商及製造商必須增加可用的記憶體的量，同時降低積體晶片的尺寸及功率消耗。為了達到這個目標，在過去的幾十年間，記憶單元元件的尺寸已經不斷縮小。在磁阻式隨機存取記憶體記憶單元中，隨著儲存單元元件的尺寸縮小，由於通孔與上電極之間的覆蓋誤差容許度 (overlay tolerance)降低，所以將金屬互連通孔接合在上電極上變得越來越困難。應可理解的是，覆蓋誤差(overlay errors)會引起通孔自上電極偏移，因而導致通孔穿通(例如，導通孔沿著上電極的側面延伸至其下方的膜層)及裝置短路。

因此，本揭露涉及具有延伸的上電極之磁阻式隨 機存取記憶體單元及其形成方法。此延伸的上電極能夠在不增加磁阻式隨機存取記憶體單元的磁性穿隧接面的之尺寸的情況下，為上方的通孔提供較大的接合面積，因而減輕由通孔與上電極之間的覆蓋誤差所導致的製造通孔穿通。在一些實施例中，磁阻式隨機存取記憶體單元具有排列於導電下電極上方的磁性穿隧接面。導電上電極排列於磁性穿隧接面上方。導電上電極具有下部分及上部分。下部分位於磁性穿隧接面上方並且受到封裝結構橫向地圍繞。上部分排列於下部分及封裝結構上，並且橫向地延伸超出導電上電極的下部分，以形成上述延伸的上電極。

第1圖繪示出具有延伸的上電極之磁阻式隨機存取記憶體單元100的一些實施例。

磁阻式隨機存取記憶體單元100包括導電下電極102。反鐵磁性層104排列於導電下電極102上方，並且釘扎磁性層106排列於反鐵磁性層104上方。反鐵磁性層104包括具有強交換耦合(strong exchange coupling)的材料，此材料的原子具有以規則的圖案對準的磁矩(magnetic moments)，其中，相鄰的自旋指向相反方向。強交換耦合使反鐵磁性層104能夠釘扎(即，固定)釘扎磁性層106的磁極化(magnetic polarization)， 因而防止釘扎磁性層106的磁極化切換(例如，在寫入操作期間)。在一些實施例中，合成反鐵磁(synthetic anti-ferromagnetic,SAF)層(未繪示)可以設置於反鐵磁性層104與釘扎磁性層106之間。

釘扎磁性層106藉由介電阻障層108與自由磁性層 110垂直分隔開。自由磁性層110包括能夠在相對於釘扎磁性層106的磁極化的平行配置與反平行配置之間切換的磁極化。導電上電極114設置於自由磁性層110上方。封裝結構112排列於介電阻障層108上方並且鄰接自由磁性層110的側壁。

釘扎磁性層106、介電阻障層108及自由磁性層110 形成磁性穿隧接面111。在磁性穿隧接面111內，在導電下電極102與導電上電極114之間施加電壓差之後，電子可以隧穿(tunnel through)介電阻障層108(位於釘扎磁性層106與自由磁性層110之間)。由於電子隧穿介電阻障層108，自由磁性層110的磁極化可以改變，因而改變磁性穿隧接面111的電阻。例如，如果自由磁性層110的極性與釘扎磁性層106的極性對準，則磁性穿隧接面111具有對應於第一資料狀態(例如，邏輯「0」)的第一電阻值。另外，如果自由磁性層110的極性與釘扎磁性層106的極性未對準，則磁性穿隧接面111具有對應於第二資料狀態(例如，邏輯「1」)的第二電阻值。

導電上電極114具有「T」形結構，此「T」形結構具有下部分116及位於其上的上部分118。下部分116由封裝結構112橫向地圍繞，而上部分118鄰接封裝結構112的上表面。導電上電極114之上部分118的寬度大於下部分116的寬度。上 部分118之較大的寬度使得導電上電極114的上部分118懸垂於導電上電極114的下部分116之上。

在導電上電極114的上部分118上設置通孔120。通孔120配置為將導電上電極114的上部分118連接至額外的後段製程(BEOL)金屬化層(例如，金屬內連線)。相較於導電上電極114之下部分116所提供的接合面積，導電上電極114之上部分118的較大的寬度提供通孔120更大的接合面積，因而減輕了由通孔120與導電上電極114之間的覆蓋誤差所導致的通孔穿通。

第2圖繪示出包括具有延伸的上電極之磁阻式隨機存取記憶體單元201的積體晶片200的一些其他的實施例。

積體晶片200包括設置於周圍的第一層間介電層204內的下方金屬互連層202。在一些實施例中，下方金屬互連層202可以包括通孔層，舉例而言，通孔層可包括銅(Cu)或鋁(Al)。在一些實施例中，第一層間介電層204可以包括低介電常數(low-k)介電層、超低介電常數(ultra low-k)介電層、極低介電常數(extreme low-k)介電層及/或二氧化矽層。

導電下電極102設置於下方金屬互連層202上方並且電性接觸下方金屬互連層202。反鐵磁性層104排列於導電下電極102上方，且釘扎磁性層106排列於反鐵磁性層104上方。在一些實施例中，導電下電極102可以包括氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)及/或鉭(Ta)。在一些實施例中，導電下電極102可以具有在約10nm到約100nm範圍之間的厚度。在一些實施例中，反鐵磁性層104可以包括銥錳(iridium manganese,IrMn)、鐵錳(iron manganese,FeMn)、釕錳(ruthenium manganese, RuMn)、鎳錳(nickel manganese,NiMn)及/或鈀鉑錳(palladium platinum manganese,PdPtMn)。在一些實施例中，釘扎磁性層106可以包括鈷(Co)、鐵(Fe)、硼(B)及/或釕(Ru)。在一些實施例中，釘扎磁性層106可以具有在約5nm到約10nm範圍之間的厚度。

自由磁性層110藉由介電阻障層108與釘扎磁性層 106分隔開。在一些實施例中，介電阻障層108可以包括氧化鎂(MgO)及/或氧化鋁(Al₂O₃)，並且可以具有在約0.5nm到約2nm範圍之間的厚度。在一些實施例中，自由磁性層110可以包括鈷(Co)、鐵(Fe)及硼(B)的組合，並且可以具有在約1nm到約3nm範圍之間的厚度。

具有下部分116及上部分118的導電上電極114設 置於自由磁性層110上方。在一些實施例中，導電上電極114的下部分116及上部分118可以包括氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)及/或鉭(Ta)。在一些實施例中，導電上電極114的下部分116及上部分118可以包括相同的材料。在其他實施例中，導電上電極114的下部分116及上部分118可以包括不同的材料。

在一些實施例中，導電上電極114的上部分118可 以橫向地延伸超出導電上電極114的下部分116一段距離214，此距離214在約20nm到約80nm範圍之間。在一些實施例中，導電上電極114的上部分118、介電阻障層108、釘扎磁性層106、反鐵磁性層104及導電下電極102具有實質上相同的寬度。換句話說，導電上電極114的上部分118、介電阻障層108、釘扎磁性層106、反鐵磁性層104及導電下電極102具有實質上對準的 側壁。

雙封裝結構(dual encapsulation structure)橫向地排列並且鄰近自由磁性層110及導電上電極114的下部分116。雙封裝結構包括使自由磁性層110與第二封裝層210橫向地分隔開的第一封裝層208。第一封裝層208配置為在製造積體晶片200的期間保護介電阻障層108、自由磁性層110及導電上電極114的下部分116。在一些實施例中，第一封裝層208可以包括氮化矽(SiN)及/或碳化矽(SiC)中的一種或多種，而第二封裝層210可以包括氮化矽(SiN)、碳化矽(SiC)、二氧化矽(SiO₂)、氮氧化矽(SiON)、碳氧化矽(SiOC)及/或低介電常數(low k)介電材料中的一種或多種。在各個實施例中，第一封裝層208及第二封裝層210可以包括相同的材料或不同的材料。

在一些實施例中，第一封裝層208具有「L」形結構，且此「L」形結構在底側上鄰接介電阻障層108並且在側壁上鄰接自由磁性層110及導電上電極114的下部分116。第二封裝層210在底側及側壁上鄰接第一封裝層208。在一些實施例中，第一封裝層208可以具有在約10nm到約50nm範圍之間的第一厚度216，且第二封裝層210可以具有在約10nm到約70nm範圍之間的第二厚度218。

通孔120設置於導電上電極114的上部分118上。通孔120排列於圍繞磁阻式隨機存取記憶體單元201的第二層間介電層206內。在一些實施例中，第二層間介電層206藉由介電覆蓋層212與磁阻式隨機存取記憶體單元201分隔開。舉例而言，在一些實施例中，介電覆蓋層212可以包括氮化矽(SiN)。

第3圖繪示出包括具有延伸的上電極的一個或多 個磁阻式隨機存取記憶體單元322的積體晶片300的一些實施例。

積體晶片300包括半導體主體302。例如，半導體 主體302可以是塊材半導體基板(例如，塊材矽基板)或絕緣體上矽(silicon-on-insulator,SOI)基板。一個或多個選擇電晶體304排列於半導體主體302內。在一些實施例中，一個或多個選擇電晶體304設置於隔離區305(例如，淺溝隔離區)之間。

在一些實施例中，上述一個或多個選擇電晶體304 可以包括金屬-氧化物-矽場效電晶體(metal oxide silicon field effect transistor,MOSFET)裝置。在這樣的實施例中，上述一個或多個選擇電晶體304分別包括藉由通道區307分隔開的源極區306和汲極區308。源極區306包括第一摻雜類型(例如，n型摻質)，通道區307包括與第一摻雜類型不同的第二摻雜類型，並且汲極區308包括第一摻雜類型。在一些實施例中，第一摻雜類型包括n型摻雜，而在其他實施例中，第一摻雜類型包括p型摻雜。閘極結構310包括藉由閘極氧化物層309與通道區307分隔開的閘極電極311，閘極結構310配置為控制電荷載流子在源極區306與汲極區308之間的流動。在各個實施例中，閘極結構310可以包括經摻雜的多晶矽材料或金屬材料(例如，氮化鈦、鋁等)。在一些實施例中，側壁間隔物312(例如，氮化矽間隔物)可以設置於閘極電極311的相對兩側上。

BEOL金屬堆疊設置於半導體主體302上方。BEOL 金屬堆疊包括配置為將源極區306連接至第一金屬引線層315 的第一接觸314a，其中第一金屬引線層315用作源極線。BEOL金屬堆疊還包括配置為將汲極區308連接至一個或多個磁阻式隨機存取記憶體單元322的多個金屬互連層。在一些實施例中，多個金屬互連層可以包括一個或多個金屬接觸314b和314c，一個或多個金屬接觸314b和314c設置於第一層間介電層316a內，並且配置為將汲極區308電性連接至第一金屬引線層318a，第一金屬引線層318a設置於第二層間介電層316b內。多個金屬互連層亦可以包括第一金屬通孔層320a，第一金屬通孔層320a設置於第三層間介電層316c內，並且配置為將第一金屬引線層318a電性連接至第二金屬引線層318b，其中第二金屬引線層318b設置於第三層間介電層316c內。一個或多個磁阻式隨機存取記憶體單元322設置於第二金屬引線層318b與位於其上的第三金屬引線層318c之間的第二金屬通孔層320b內。第三金屬引線層318c可以配置作為位元線。在一些實施例中，層間介電層316由蝕刻停止層(etch stop layer,ESL)324(例如，氮化矽)分隔開。

第4圖繪示出形成具有延伸的上電極之磁阻式隨機存取記憶體單元的方法400的一些實施例的流程圖。

雖然本揭露的方法400在本文中所顯示和描述為一系列的步驟或事件，但是應理解的是，這些步驟或事件所顯示的順序不應解釋為用以限制本揭露。舉例而言，一些步驟可能以不同的順序發生及/或與及/或本文所述之外的其他步驟或事件同時或分開發生。此外，對於實施本文中所述的一個或多個實施例而言，可能並非所描述的所有步驟都是必要的。再 者，本文所述的一個或多個步驟可以在一個或多個單獨的步驟及/或階段中實施。

在步驟402中，在半導體主體上方形成磁阻式隨機 存取記憶體堆疊。磁阻式隨機存取記憶體堆疊具有設置於導電下電極層與第一上電極層之間的磁性穿隧接面。在一些實施例中，磁性穿隧接面包括反鐵磁性層、釘扎磁性層、介電阻障層及自由磁性層。

在步驟404中，依據第一遮罩層實施第一蝕刻製程 以圖案化第一上電極層，因而形成導電上電極的下部分。第一蝕刻製程也可以蝕刻自由磁性層。

在步驟406中，沿著導電上電極的下部分的側壁形 成第一封裝層。也可以在介電阻障層上並且沿著自由磁性層的側壁形成第一封裝層。在一些實施例中，與第一蝕刻製程原位(in-situ)形成第一封裝層(即，在保持於真空下的相同反應腔室內以避免污染或氧化)。在這樣的實施例中，第一封裝層藉由使磁性穿隧接面不暴露於周圍條件(例如，空氣)，因而提供磁性穿隧接面保護，磁性穿隧接面暴露於周圍條件(ambient conditions)可能會損壞或劣化磁性穿隧接面的一個或多個膜層。

在步驟408中，在第一封裝層上方形成第二封裝層。

在步驟410中，實施平坦化製程以暴露導電上電極之下部分的上表面。

在步驟412中，在導電上電極的下部分、第一封裝 層及第二封裝層上方形成第二上電極層。

在步驟414中，依據第二遮罩層實施第二蝕刻製程以圖案化第二上電極層，因而形成導電上電極的上部分，其中導電上電極的上部分橫向地延伸超出導電上電極的下部分。

在步驟416中，在導電上電極的上部分上形成上通孔。

第5圖至第12圖繪示出用於說明形成具有延伸的上電極之磁阻式隨機存取記憶體單元的方法的剖面示意圖的一些實施例。雖然第5圖至第12圖描述於方法400，但可以理解的是，第5圖至第12圖中所揭示的結構並不限於上這樣的方法，而是可以單獨作為獨立於上述方法的結構。

第5圖繪示出對應於步驟402的積體晶片的剖面示意圖500的一些實施例。

如剖面示意圖500所示，在半導體主體518上方形成磁阻式隨機存取記憶體堆疊501。磁阻式隨機存取記憶體堆疊501包括多個膜層，上述多個膜層包括導電下電極層502、位於導電下電極層502上方的反鐵磁性層504、位於反鐵磁性層504上方的釘扎磁性層506、位於釘扎磁性層506上方的介電阻障層508、自由磁性層510以及位於自由磁性層510上方的第一上電極層512。可以藉由沉積製程(例如，化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程等)形成上述多個膜層。

第6圖繪示出對應於步驟404的積體晶片的剖面示意圖600的一些實施例。

如剖面示意圖600所示，實施第一蝕刻製程以圖案 化自由磁性層110和第一上電極層604。可依據第一遮罩層606藉由將第一上電極層604選擇性地暴露於第一蝕刻劑602，以實施第一蝕刻製程。在一些實施例中，第一蝕刻劑602可以包括乾式蝕刻劑。在一些實施例中，乾式蝕刻劑可以具有蝕刻化學物質，此蝕刻化學物質可包括氧氣(O₂)、氮氣(N₂)、氫氣(H₂)、氬氣(Ar)、一氧化碳(CO)、醇類及/或含氟物質(例如，CF₄、CHF₃、C₄F₈等)中的一種或多種。在其他實施例中，第一蝕刻劑602可以包括濕蝕刻劑，此濕蝕刻劑包括緩衝氫氟酸(buffered hydroflouric acid,BHF)。

在一些實施例中，第一遮罩層606可以包括第一硬 罩幕層。在這樣的實施例中，第一硬罩幕層可以沉積在第一上電極層604的上表面上。隨後可以依據利用微影製程圖案化的光阻層來圖案化第一硬罩幕層。在其他實施例中，第一遮罩層606可以包括介電層。

第7圖繪示出對應於步驟406的積體晶片的剖面示意圖700的一些實施例。

如剖面示意圖700所示，在介電阻障層508上以及沿著自由磁性層110和第一上電極層604的側壁形成第一封裝層702。在一些實施例中，可以藉由沉積製程(例如，化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程等)形成第一封裝層702。第一封裝層702可以包括介電材料，例如，氮化矽、碳化矽及/或氧化物。第一封裝層702可以沉積至在約10nm到約50nm範圍之間的厚度。

在一些實施例中，與第一蝕刻製程原位(in-situ)形 成第一封裝層702(即，在保持於真空下的相同平台內以避免因暴露於外部環境所導致的污染或氧化)。在各個實施例中，可以在處理工具(processing tool)的不同腔室內(分別保持在真空下)或是在處理工具的相同腔室內完成第一蝕刻製程和第一封裝層702的沉積。藉由與第一蝕刻製程原位形成第一封裝層702，磁性穿隧接面受到保護而免受周圍條件(ambient conditions)的影響，上述周圍條件可能會損壞或退化磁性穿隧接面的一個或多個膜層。

第8圖繪示出對應於步驟408的積體晶片的剖面示意圖800的一些實施例。

如剖面示意圖800所示，在第一封裝層702上方形成第二封裝層802。可以藉由沉積製程(例如，化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程)等)形成第二封裝層802。第二封裝層802可以包括介電材料，例如，氮化矽(SiN)、碳化矽(SiC)、二氧化矽(SiO₂)、氮氧化矽(SiON)、碳氧化矽(SiOC)及/或低介電常數(low k)介電材料。第二封裝層802可以沉積至在約10nm到約70nm範圍之間的厚度。

第9圖繪示出對應於步驟410的積體晶片的剖面示意圖900的一些實施例。

如剖面示意圖900所示，實施平坦化製程。平坦化製程沿著線902移除部分的第一封裝層(例如，第8圖的元件702)與部分的第二封裝層(例如，第8圖的元件802，以暴露導電上電極之下部分116的上表面。在一些實施例中，平坦化製程可以包括化學機械研磨(CMP)製程。在其他實施例中，平坦化製 程可以包括蝕刻製程。

第10圖繪示出對應於步驟412的積體晶片的剖面示意圖1000的一些實施例。

如剖面示意圖1000所示，在導電上電極的下部分116、第一封裝層208和第二封裝層210上方形成第二上電極層1002。在一些實施例中，第二上電極層1002的下表面鄰接導電上電極的下部分116、第一封裝層208和第二封裝層210的上表面。可以藉由沉積製程(例如，化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程等)形成第二上電極層1002。

第11圖繪示出對應於步驟414的積體晶片的剖面示意圖1100和1106的一些實施例。

如剖面示意圖1100所示，在第二上電極層1002上方形成第二遮罩層。在一些實施例中，第二遮罩層可以包括第二硬罩幕層1102。在這樣的實施例中，第二硬罩幕層1102可以沉積在第二上電極層1002的上表面上。隨後可以依據光阻層1104圖案化第二硬罩幕層1102，以將第二硬罩幕層1102的寬度從w1減小至w2，其中光阻層1104是利用微影製程圖案化的。在一些其他的實施例中(未繪示)，第二遮罩層可以包括光阻層。

如剖面示意圖1106所示，依據經圖案化的第二硬罩幕層1102’實施第二蝕刻製程，以定義位於導電上電極114之下部分116上方的導電上電極114之上部分118。導電上電極114的上部分118橫向地延伸超出導電上電極114的下部分116。第二蝕刻製程可以使導電上電極114的上部分118的側壁與介電阻障層108、釘扎磁性層106、反鐵磁性層104和導電下電極102 的側壁橫向地對準。

可以藉由依據經圖案化的第二硬罩幕層1102’將第 二上電極層1002選擇性地暴露於第二蝕刻劑1108，以實施第二蝕刻製程。在一些實施例中，第二蝕刻劑1108可以包括乾式蝕刻劑，上述乾式蝕刻劑可以具有蝕刻化學物質，此蝕刻化學物質可包括氧氣(O₂)、氮氣(N₂)、氫氣(H₂)、氬氣(Ar)及/或含氟物質(例如，CF₄、CHF₃、C₄F₈等)中的一種或多種。在其他實施例中，第二蝕刻劑1108可以包括濕蝕刻劑，此濕蝕刻劑包括緩衝氫氟酸(buffered hydroflouric acid,BHF)。

第12圖繪示出對應於步驟416的積體晶片的剖面 示意圖1200的一些實施例。

如剖面示意圖1200所示，在導電上電極114之上部 分118上的層間介電層206內形成通孔120。形成層間介電層206以圍繞磁阻式隨機存取記憶體單元201。在一些實施例中，可以在形成層間介電層206之前，在磁阻式隨機存取記憶體單元201上形成覆蓋層212。然後選擇性地蝕刻層間介電層206以形成開口，隨後在開口中沉積導電材料(例如，銅、鋁等)。可以使用沉積製程及/或鍍覆製程(例如，電鍍製程、化學鍍製程等)沉積導電材料。在一些實施例中，層間介電層206可以包括低介電常數(low-k)介電層、極低介電常數(extreme low-k)或二氧化矽(SiO₂)層。例如，在一些實施例中，覆蓋層212可以包括氮化矽(SiN)。

因此，本揭露涉及具有延伸的上電極之磁阻式隨 機存取記憶體單元及形成方法。

在一些實施例中，本揭露涉及一種磁阻式隨機存 取記憶體裝置。上述磁阻式隨機存取記憶體裝置包括設置於導電下電極上方的磁性穿隧接面。上述磁阻式隨機存取記憶體裝置亦包括導電上電極，此導電上電極包括下部分及上部分，其中下部分垂直地排列於上述磁性穿隧接面之上並且受到封裝結構橫向地圍繞，且上部分位於下部分及上述封裝結構之上。 上述導電上電極的上部分橫向地延伸超出導電上電極的下部分。

在其他實施例中，本揭露涉及一種磁阻式隨機存 取記憶體裝置。上述磁阻式隨機存取記憶體裝置包括反鐵磁性層，設置於導電下電極之上，此導電下電極鄰接下方金屬互連層；釘扎磁性層，排列於上述反鐵磁性層之上；介電阻障層，排列於上述釘扎磁性層之上；自由磁性層，排列於上述介電阻障層之上。上述磁阻式隨機存取記憶體裝置亦包括雙封裝結構，此雙封裝結構具有藉由第一封裝層與自由磁性層橫向地分隔開的第二封裝層。上述磁阻式隨機存取記憶體裝置亦包括導電上電極，此導電上電極包括排列於自由磁性層上並且受到雙封裝結構橫向地圍繞的下部分以及位於下部分及雙封裝結構上的上部分。

在其他實施例中，本揭露涉及一種形成磁阻式隨 機存取記憶體裝置的方法。上述方法包括形成具有磁性穿隧接面的磁阻式隨機存取記憶體堆疊，其中磁性穿隧接面設置於下電極層與第一上電極層之間。上述方法亦包括實施第一蝕刻製程，第一蝕刻製程圖案化第一上電極層以形成導電上電極的下 部分。上述方法亦包括形成封裝結構，其中封裝結構橫向地圍繞導電上電極的下部分。上述方法亦包括形成第二上電極層於導電上電極的下部分及封裝結構之上。上述方法亦包括實施第二蝕刻製程，第二蝕刻製程圖案化第二上電極層，以形成導電上電極的上部分，導電上電極的上部分橫向地延伸超出導電上電極的下部分。

前述內文概述了許多實施例的特徵，使本技術領 域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與本揭露介紹的實施例相同的優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧磁阻式隨機存取記憶體單元

102‧‧‧導電下電極

104‧‧‧反鐵磁性層

106‧‧‧釘扎磁性層

108‧‧‧介電阻障層

110‧‧‧自由磁性層

111‧‧‧磁性穿隧接面

112‧‧‧封裝結構

114‧‧‧導電上電極

116‧‧‧下部分

118‧‧‧上部分

120‧‧‧通孔

Claims (10)

1. 一種磁阻式隨機存取記憶體裝置，包括：一磁性穿隧接面，設置於一導電下電極之上，該磁性穿隧接面具有一介電阻障層，其設置於一釘扎磁性層與一自由磁性層之間；以及一導電上電極，該導電上電極包括一下部分及一上部分，其中該下部分垂直地排列於該磁性穿隧接面之上並且受到一封裝結構橫向地圍繞，且該上部分位於該下部分及該封裝結構之上；其中該導電上電極的該上部分橫向地延伸超出該導電上電極的該下部分；其中該導電上電極的該上部分、該介電阻障層及該釘扎磁性層具有實質上相同的寬度。
2. 如申請專利範圍第1項所述之磁阻式隨機存取記憶體裝置，更包括：一反鐵磁性層，設置於該導電下電極之上；其中，該釘扎磁性層，排列於該反鐵磁性層之上；該介電阻障層，排列於該釘扎磁性層之上；以及該自由磁性層，排列於該介電阻障層之上。
3. 如申請專利範圍第2項所述之磁阻式隨機存取記憶體裝置，其中該導電上電極的該上部分、該反鐵磁性層及該導電下電極具有實質上相同的寬度。
4. 如申請專利範圍第2項所述之磁阻式隨機存取記憶體裝置，其中該封裝結構包括藉由一第一封裝層與該導電上電 極的該下部分橫向地分隔開的一第二封裝層。
5. 如申請專利範圍第4項所述之磁阻式隨機存取記憶體裝置，其中該第一封裝層具有一「L」形結構，其中該第一封裝層在該「L」形結構之底側上鄰接該介電阻障層，並且在該「L」形結構之側壁上鄰接該自由磁性層及該導電上電極的該下部分；其中該第二封裝層的底側及側壁鄰接該第一封裝層。
6. 如申請專利範圍第4項所述之磁阻式隨機存取記憶體裝置，其中該導電上電極的該上部分的下表面鄰接該第一封裝層及該第二封裝層的上表面。
7. 如申請專利範圍第4項所述之磁阻式隨機存取記憶體裝置，其中該導電上電極的該上部分延伸超出該導電上電極的該下部分的距離在約20nm到約80nm範圍之間。
8. 如申請專利範圍第4項所述之磁阻式隨機存取記憶體裝置，其中該導電上電極的該上部分的側壁與該第二封裝層的側壁實質上對準。
9. 一種磁阻式隨機存取記憶體裝置，包括：一反鐵磁性層，設置於一導電下電極之上，該導電下電極鄰接一下方金屬互連層；一釘扎磁性層，排列於該反鐵磁性層之上；一介電阻障層，排列於該釘扎磁性層之上；一自由磁性層，排列於該介電阻障層之上；一雙封裝結構，具有藉由一第一封裝層與該自由磁性層橫向地分隔開的一第二封裝層；以及 一導電上電極，包括排列於該自由磁性層上並且受到該雙封裝結構橫向地圍繞的一下部分以及位於該下部分及該雙封裝結構上的一上部分。
10. 一種形成磁阻式隨機存取記憶體裝置的方法，包括：形成具有一磁性穿隧接面的一磁阻式隨機存取記憶體堆疊，其中該磁性穿隧接面設置於一下電極層與一第一上電極層之間；實施一第一蝕刻製程，該第一蝕刻製程圖案化該第一上電極層以形成一導電上電極的一下部分；形成一封裝結構，其中該封裝結構橫向地圍繞該導電上電極的該下部分；形成一第二上電極層於該導電上電極的該下部分及該封裝結構之上；以及實施一第二蝕刻製程，該第二蝕刻製程圖案化該第二上電極層，以形成該導電上電極的一上部分，該導電上電極的該上部分橫向地延伸超出該導電上電極的該下部分。