CN114361200A - 半导体装置 - Google Patents

Abstract

本发明公开一种半导体装置，包含一存储元件，设置在一基板上，其中，所述存储元件包含一渐缩的上端结构，其中所述渐缩的上端结构包含一顶部电极层和围绕所述顶部电极层的一间隙壁；一间隙填充介电层，设置在所述间隙壁周围；一导电盖层，覆盖所述顶部电极层和所述间隙壁；一金属间介电层，位于所述导电盖层上；以及一金属互连，设置在所述金属间介电层中，并通过所述导电盖层电连接到所述顶部电极层。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，特别是涉及一种磁性随机存取存储器(magneticrandom access memory，MRAM)元件及其制作方法。

背景技术

磁性随机存取存储器(MRAM)元件因为其读写速度迅速、具非挥发性、易于与半导体制作工艺整合等优点，因此被视为是下一代的存储器技术。

图1为依据现有技术所制作的磁性存储器元件的剖面示意图。如图1所述，在基底100P上完成存储单元区域CR内的存储元件MC的制作后，接着全面覆盖一超低介电常数(ULK)介电层130P，然后平坦化超低介电常数介电层130P。再依序沉积掺杂氮碳化硅层(NDC)134P和超低介电常数介电层140P。然后，在超低介电常数介电层140P和掺杂氮碳化硅层134P内进行金属化制作工艺，在存储单元区域CR内形成导线IM和通孔VM，在逻辑区域LR内形成导线IL和通孔VL。

然而，在存储单元区域CR内形成通孔VM过程中，需先蚀刻贯穿掺杂氮碳化硅层134P和存储元件MC上方的超低介电常数介电层130P，才能使通孔VM与存储元件MC的顶部电极层TE电连接。在蚀穿掺杂氮碳化硅层134P后，蚀刻速率会突然增加，因而在通孔VM侧壁上出现负斜率轮廓NSP，这导致后续沉积钽/氮化钽阻障层时会有较差的覆盖度，甚至产生铜孔洞(Cu void)等缺陷。此外，在平坦化超低介电常数介电层130P时，需在存储元件MC上方保留预定厚度(例如300埃左右)的超低介电常数介电层130P，这使得化学机械研磨制作工艺不容易控制。

由此可知，该技术领域仍需要一种改良的磁性随机存取存储器元件及其制作方法，以解决上述现有技术的不足与缺点。

发明内容

本发明的主要目的在于提供一种改良的半导体装置及其制作方法，以解决现有技术的不足与缺点。

本发明一方面提供一种半导体装置，包含一存储元件，设置在一基板上，其中，所述存储元件包含一渐缩的上端结构，其中所述渐缩的上端结构包含一顶部电极层和围绕所述顶部电极层的一间隙壁；一间隙填充介电层，设置在所述间隙壁周围；一导电盖层，覆盖所述顶部电极层和所述间隙壁；一金属间介电层，位于所述导电盖层上；以及一金属互连，设置在所述金属间介电层中，并通过所述导电盖层电连接到所述顶部电极层。

根据本发明实施例，所述存储元件包含在所述顶部电极层下方的一磁隧穿结结构。

根据本发明实施例，所述磁隧穿结结构包含在一底部电极层上的一磁性参考层、在所述磁性参考层上的一隧穿层，在所述隧穿层上的一磁性自由层，以及在所述磁性自由层上的一上盖层。

根据本发明实施例，所述顶部电极层包含钽。

根据本发明实施例，所述间隙壁直接接触所述顶部电极层的一侧壁。

根据本发明实施例，所述间隙壁包含氮化硅。

根据本发明实施例，所述间隙填充介电层包含氧化硅层。

根据本发明实施例，所述间隙填充介电层包含一凹陷的顶表面，所述凹陷的顶表面的最低点低于所述顶部电极层的一底表面。

根据本发明实施例，所述导电盖层包含钛，氮化钛、钽或氮化钽。

根据本发明实施例，所述导电盖层直接接触所述顶部电极层和所述间隙壁。

根据本发明实施例，所述金属互连包含一铜镶嵌结构。

根据本发明实施例，所述金属互连包含一向下的齿状结构，围绕所述顶部电极层和所述间隙壁。

本发明另一方面提供一种半导体装置，包含一基板，其上包含一存储单元区域和一逻辑区域；一第一金属间介电层，设置在所述基板上并覆盖所述存储单元区域和所述逻辑区域；一存储元件，其设置在所述存储单元区域内的所述第一金属间介电层上，其中，所述存储元件包含一渐缩的上端结构，其中，所述渐缩的上端结构包含一顶部电极层和围绕所述顶部电极的一间隙壁；一间隙填充介电层，设置在所述间隙壁周围；一导电盖层，覆盖所述顶部电极层和所述间隙壁，其中，所述导电盖层延伸至所述存储单元区域与所述逻辑区域之间的界面处的所述间隙填充介电层的一侧壁表面；一第二金属间介电层，设置在所述导电盖层和所述第一金属间介电层上；以及一金属互连，设置在所述第二金属间介电层中并通过所述导电盖层电连接到所述顶部电极层。

根据本发明实施例，所述导电盖层在所述逻辑区域内不覆盖所述第一金属间介电层的一上表面。

根据本发明实施例，所述导电盖层包含钛，氮化钛、钽或氮化钽。

根据本发明实施例，所述导电盖层直接接触所述顶部电极层和所述间隙壁。

根据本发明实施例，所述金属互连包含一铜镶嵌结构。

根据本发明实施例，所述金属互连包含一向下的齿状结构，围绕所述顶部电极层和所述间隙壁。

根据本发明实施例，所述存储元件包含在所述顶部电极层下方的一磁隧穿结结构。

根据本发明实施例，所述磁隧穿结结构包含在一底部电极层上的一磁性参考层、在所述磁性参考层上的一隧穿层，在所述隧穿层上的一磁性自由层，以及在所述磁性自由层上的一上盖层。

附图说明

图1为现有技术所制作的磁性存储器结构的剖面示意图；

图2至图11B为本发明一实施例所绘示的制作半导体装置的方法示意图，其中，图2例示形成磁隧穿结结构并全面覆盖氮化硅盖层后的半导体装置的上视透视图，图3至图6为图2中沿着切线I-I’所视的剖面示意图，图7例示在导电盖层上形成图案化光致抗蚀剂后的半导体装置的上视图，图7A、8A、9A、10A、11A为沿着图7中切线I-I’所视的剖面示意图，图7B、8B、9B、10B、11B为沿着图7中切线II-II’所视的剖面示意图。

主要元件符号说明

100、100P 基底

102 介电层

102MC、102ML 下层金属互连

104、134、134P、144 掺杂氮碳化硅层

106、130、140 金属间介电层

106a 上表面

108 氮化硅盖层

108S 间隙壁

110 间隙填充介电层

110a 顶表面

110b 侧壁表面

120 导电盖层

120P 图案化的导电盖层

130P、140P 超低介电常数介电层

130MC、130MC1、130MC2、130ML、140MC、140MC1、140MC2、140ML 金属互连

130MI、130MT 齿状结构

130VL、140VC1、140VC2、140VL 导电通孔

BE 底部电极层

CA 上盖层

CR 存储单元区域

GP 间隙

LR 逻辑区域

M2 第二层金属内连线层

M3 第三层金属内连线层

M4 第四层金属内连线层

MC 存储元件

MF 磁性自由层

MR 磁性参考层

MTJ 磁隧穿结结构

NSP 负斜率轮廓

IM 导线

IL 导线

OP 开口

PR 图案化光致抗蚀剂

R 凹陷沟槽

S1 上表面

S2 倾斜表面

S3 顶面

S4 侧壁

S5 底表面

t 厚度

TB 隧穿层

TE 顶部电极层

V2 第二层通孔

V3 第三层通孔

VM 通孔

VL 通孔

WV 钨插塞

具体实施方式

在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。

当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。

请参阅图2至图11，其为依据本发明一实施例所绘示的制作半导体装置1的方法示意图，其中，图2例示形成磁隧穿结(magnetic tunneling junction，MTJ)结构并全面覆盖氮化硅盖层后的半导体装置1的上视透视图，图3至图6为图2中沿着切线I-I’所视的剖面示意图，图7例示在导电盖层上形成图案化光致抗蚀剂后的半导体装置1的上视图，图7A、8A、9A、10A、11A为沿着图7中切线I-I’所视的剖面示意图，图7B、8B、9B、10B、11B为沿着图7中切线II-II’所视的剖面示意图。

如图2和图3所示，在基底100上包含有一存储单元区域CR和一逻辑区域LR。在存储单元区域CR形成有多个存储元件MC，以阵列排列。为简化说明，在图2中仅绘示出2×2的阵列。根据本发明一实施例，基底100可以包含硅基底，但不限于此。在基底100上形成有至少一介电层102，例如，超低介电常数(ultra-low k，ULK)介电层，例如，介电层102的k值可以小于2.8。在介电层102上设有一掺杂氮碳化硅层(nitrogen-doped carbide，NDC)104和一金属间介电层106，例如，氧化硅层，覆盖存储单元区域CR和逻辑区域LR。在存储单元区域CR和逻辑区域LR内的介电层102中，分别设有下层金属互连102MC和102ML。根据本发明实施例，下层金属互连102MC和102ML可以是位于第二层金属内连线层M2中，但不限于此。

根据本发明实施例，存储单元区域CR内的各个存储元件MC是设置在金属间介电层106上，并通过形成在金属间介电层106和掺杂氮碳化硅层104中的钨插塞WV与下层金属互连102MC电连接。

根据本发明实施例，例如，各个存储元件MC可以包含一底部电极层BE，设置在钨插塞WV上、一磁隧穿结结构MTJ，设置在底部电极BE上，以及一顶部电极层TE，设置在磁隧穿结结构MTJ上。根据本发明实施例，磁隧穿结结构MTJ可以包含一磁性参考层(magneticreference layer)MR，设置在底部电极层BE上、一隧穿层(tunnel barrier layer)TB，设置在磁性参考层MR上、一磁性自由层(magnetic free layer)MF，设置在隧穿层TB上，以及一上盖层CA，设置在磁性自由层MF上，但不限于此。

根据本发明实施例，磁性参考层MR、隧穿层TB、磁性自由层MF以及上盖层CA可以采用已知的任何合适的材料，可以是单层或多层。例如，磁性参考层MR可以包含PtMn等反铁磁层，并且包括设置在反铁磁层上的CoFe、NiFe、CoFeB、Ru或其他材料或它们的组合的一个或多个磁性材料层，但不限于此。磁性自由层MF可以包含一个或多个磁性材料层，所述一个或多个磁性材料层可以包括CoFe、NiFe、CoFeB、其他磁性材料层或其组合。隧穿层TB可以包含诸如Al₂O₃或半导体材料等的薄绝缘体。

根据本发明实施例，例如，底部电极层BE可以包含氮化钽(TaN)层。根据本发明实施例，例如，底部电极层BE的厚度可以在100至200埃之间，例如，大约170埃，但不限于此。根据一个实施例，例如，顶部电极层TE可以包含钽(Ta)层，其厚度大约600埃，但不限于此。

根据本发明实施例，存储元件MC是以离子束蚀刻(ion beam etching，IBE)制作工艺定义而成的。在完成所述IBE制作工艺后，存储元件MC可以包含一渐缩的上端结构，例如，顶部电极层TE可以包含一平坦的上表面S1和周围的倾斜表面S2。接着，可以进行一化学气相沉积(chemical vapor deposition，CVD)制作工艺，在基底100上全面沉积一氮化硅盖层108。

如图4所示，然后，进行一各向异性(anisotropic)干蚀刻制作工艺，蚀刻氮化硅盖层108，直到显露出金属间介电层106，如此形成包覆存储元件MC侧壁的间隙壁108S。根据本发明实施例，间隙壁108S围绕着顶部电极层TE。根据本发明实施例，间隙壁108S直接接触顶部电极层TE的一侧壁。存储元件MC的渐缩的上端结构可以包含间隙壁108S。

根据本发明实施例，间隙壁108S具有倾斜的顶面S3，向上连接至顶部电极层TE的倾斜表面S2。根据本发明实施例，间隙壁108S的倾斜的顶面S3低于顶部电极层TE的倾斜表面S2。根据本发明实施例，间隙壁108S包含一接近垂直的侧壁S4，介于倾斜的顶面S3和金属间介电层106的上表面106a之间。根据本发明实施例，在侧壁S4和金属间介电层106的上表面106a之间是一间隙GP。

如图5所示，接着进行另一化学气相沉积制作工艺，在基底100上全面沉积一间隙填充介电层110，例如，氧化硅层，但不限于此。然后，可以继续进行回蚀刻制作工艺，蚀刻间隙填充介电层110，直到显露出顶部电极层TE的平坦的上表面S1和倾斜表面S2，以及间隙壁108S的倾斜的顶面S3，并且显露出逻辑区域LR内的金属间介电层106的上表面106a。在完成所述回蚀刻制作工艺后，剩余的间隙填充介电层110填满在侧壁S4和金属间介电层106的上表面106a之间的间隙GP。根据本发明实施例，此时，间隙填充介电层110包含一凹陷的顶表面110a，其中凹陷的顶表面110a的最低点低于顶部电极层TE的一底表面S5(或顶部电极层TE与上盖层CA之间的介面)。

如图6所示，接着全面沉积一导电盖层120。例如，导电盖层120可以包含钛，氮化钛、钽或氮化钽，但不限于此。根据本发明实施例，导电盖层120覆盖并直接接触显露出来的顶部电极层TE的平坦的上表面S1和倾斜表面S2、间隙壁108S的倾斜的顶面S3、间隙填充介电层110的凹陷的顶表面110a，以及逻辑区域LR内的金属间介电层106的上表面106a。根据本发明实施例，导电盖层120覆盖并直接接触存储单元区域CR与逻辑区域LR之间的界面处的间隙填充介电层110的一侧壁表面110b。

如图7、图7A和图7B所示，接着在导电盖层120上形成一图案化光致抗蚀剂PR。根据本发明实施例，图案化光致抗蚀剂PR在X方向上覆盖着各行的存储元件MC。根据本发明实施例，图案化光致抗蚀剂PR具由沿着X方向延伸的开口OP。根据本发明实施例，图案化光致抗蚀剂PR未覆盖逻辑区域LR内的导电盖层120。

如图8A和图8B所示，接着进行一蚀刻制作工艺，将未被图案化光致抗蚀剂PR所覆盖的导电盖层120去除。根据本发明实施例，所述蚀刻制作工艺可以包含一各向异性干蚀刻制作工艺，但不限于此。根据本发明实施例，在逻辑区域LR内的导电盖层120和一部分的金属间介电层106可以被去除。根据本发明实施例，在存储单元区域CR内，一部分的间隙填充介电层110可以被去除，形成凹陷沟槽R，如此，形成图案化的导电盖层120P。

如图9A和图9B所示，接着去除剩余的图案化光致抗蚀剂PR。然后，进行一化学气相沉积制作工艺，在基底100上全面沉积一金属间介电层130。根据本发明实施例，金属间介电层130可以是一超低介电常数(ULK)介电层。根据本发明实施例，金属间介电层130覆盖并直接接触图案化的导电盖层120P、在图案化的导电盖层120P之间的间隙填充介电层110，以及逻辑区域LR内的金属间介电层106。根据本发明实施例，金属间介电层130填满凹陷沟槽R。根据本发明实施例，图案化的导电盖层120P正上方的金属间介电层130的厚度t可以约为2000～5000埃(angstrom)。随后，可以继续对金属间介电层130进行一平坦化制作工艺。

如图10A和图10B所示，接着进行金属化制作工艺，于金属间介电层130中形成金属互连130MC和130ML。金属互连130MC和130ML可以是位于第三层金属内连线层M3中，但不限于此。金属互连130MC形成在存储单元区域CR内，通过图案化的导电盖层120P电连接到各存储元件MC的顶部电极层TE。从图10A和图10B可以看出，金属互连130MC包含多条平行的金属互连130MC1和130MC2，沿着X方向延伸。在逻辑区域LR内，金属互连130ML通过导电通孔130VL与下层金属互连102ML电连接。导电通孔130VL可以是属于金属内连结构中的第二层通孔V2。

根据本发明实施例，金属互连130MC和130ML包含一铜镶嵌结构。此外，金属互连130MC包含一向下的齿状结构130MT，围绕顶部电极层TE和间隙壁108S。在存储单元区域CR和逻辑区域LR的交界处，也能观察到向下的齿状结构130MI。完成金属互连130MC和130ML之后，可以在金属互连130MC和130ML上和金属间介电层130上沉积一掺杂氮碳化硅层134。

如图11A和图11B所示，接着全面沉积一金属间介电层140。根据本发明实施例，金属间介电层140可以是一超低介电常数介电层。然后，继续进行金属化制作工艺，在金属间介电层140中形成金属互连140MC和140ML。金属互连140MC和140ML可以是位于第四层金属内连线层M4中，但不限于此。从图11A和图11B可以看出，金属互连140MC包含多条平行的金属互连140MC1和140MC2，沿着X方向延伸，分别通过导电通孔140VC1和140VC2与下方的金属互连130MC1和130MC2电连接。在逻辑区域LR内，金属互连140ML通过导电通孔140VL与金属互连130ML电连接。导电通孔140VC1、140VC2、140VL可以是属于金属内连结构中的第三层通孔V3。最后，可以在金属互连140MC和140ML上和金属间介电层140上沉积一掺杂氮碳化硅层144。

本发明的优点至少包括：(1)可以避免平坦化超低介电常数层时的控制问题；以及(2)导入导电盖层，并且在金属间介电层130中形成金属互连130MC和130ML，可以避免过去形成通孔时，通孔侧壁上出现负斜率轮廓的问题，并且避免了铜孔洞等缺陷的发生。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，其特征在于，包含：

存储元件，设置在基板上，其中，所述存储元件包含渐缩的上端结构，其中所述渐缩的上端结构包含顶部电极层和围绕所述顶部电极层的间隙壁；

间隙填充介电层，设置在所述间隙壁周围；

导电盖层，覆盖所述顶部电极层和所述间隙壁；

金属间介电层，位于所述导电盖层上；以及

金属互连，设置在所述金属间介电层中，并通过所述导电盖层电连接到所述顶部电极层。

2.根据权利要求1所述的半导体装置，其中，所述存储元件包含在所述顶部电极层下方的磁隧穿结结构。

3.根据权利要求2所述的半导体装置，其中，所述磁隧穿结结构包含在底部电极层上的磁性参考层、在所述磁性参考层上的隧穿层，在所述隧穿层上的磁性自由层，以及在所述磁性自由层上的上盖层。

4.根据权利要求1所述的半导体装置，其中，所述顶部电极层包含钽。

5.根据权利要求1所述的半导体装置，其中，所述间隙壁直接接触所述顶部电极层的侧壁。

6.根据权利要求1所述的半导体装置，其中，所述间隙壁包含氮化硅。

7.根据权利要求1所述的半导体装置，其中，所述间隙填充介电层包含氧化硅层。

8.根据权利要求1所述的半导体装置，其中，所述间隙填充介电层包含凹陷的顶表面，所述凹陷的顶表面的最低点低于所述顶部电极层的底表面。

9.根据权利要求1所述的半导体装置，其中，所述导电盖层包含钛，氮化钛、钽或氮化钽。

10.根据权利要求1所述的半导体装置，其中，所述导电盖层直接接触所述顶部电极层和所述间隙壁。

11.根据权利要求1所述的半导体装置，其中，所述金属互连包含铜镶嵌结构。

12.根据权利要求1所述的半导体装置，其中，所述金属互连包含向下的齿状结构，围绕所述顶部电极层和所述间隙壁。

13.一种半导体装置，其特征在于，包含：

基板，其上包含存储单元区域和逻辑区域；

第一金属间介电层，设置在所述基板上并覆盖所述存储单元区域和所述逻辑区域；

存储元件，其设置在所述存储单元区域内的所述第一金属间介电层上，其中，所述存储元件包含渐缩的上端结构，其中，所述渐缩的上端结构包含顶部电极层和围绕所述顶部电极的一间隙壁；

间隙填充介电层，设置在所述间隙壁周围；

导电盖层，覆盖所述顶部电极层和所述间隙壁，其中，所述导电盖层延伸至所述存储单元区域与所述逻辑区域之间的界面处的所述间隙填充介电层的侧壁表面；

第二金属间介电层，设置在所述导电盖层和所述第一金属间介电层上；以及

金属互连，设置在所述第二金属间介电层中并通过所述导电盖层电连接到所述顶部电极层。

14.根据权利要求13所述的半导体装置，其中，所述导电盖层在所述逻辑区域内不覆盖所述第一金属间介电层的上表面。

15.根据权利要求13所述的半导体装置，其中，所述导电盖层包含钛，氮化钛、钽或氮化钽。

16.根据权利要求13所述的半导体装置，其中，所述导电盖层直接接触所述顶部电极层和所述间隙壁。

17.根据权利要求13所述的半导体装置，其中，所述金属互连包含铜镶嵌结构。

18.根据权利要求13所述的半导体装置，其中，所述金属互连包含向下的齿状结构，围绕所述顶部电极层和所述间隙壁。

19.根据权利要求13所述的半导体装置，其中，所述存储元件包含在所述顶部电极层下方的磁隧穿结结构。

20.根据权利要求19所述的半导体装置，其中，所述磁隧穿结结构包含在底部电极层上的磁性参考层、在所述磁性参考层上的隧穿层，在所述隧穿层上的磁性自由层，以及在所述磁性自由层上的上盖层。

Images