TWI731275B - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭露提供一種用於製造半導體結構之方法。該方法包含：形成一第N金屬層；在該第N金屬層上方形成複數個磁性穿隧接面(MTJ)，該複數個MTJ具有混合間距及混合大小之至少一者；在該複數個MTJ之各者上方形成向上凹入之一頂部電極通路；及在該複數個MTJ上方形成一第N+M金屬層。亦提供一種根據本揭露製造之半導體結構。

Description

半導體結構及其製造方法
本發明實施例係有關半導體結構及其製造方法。
半導體係用於電子應用之積體電路中，包含無線電、電視機、行動電話及個人計算裝置。一種類型之熟知半導體裝置係半導體儲存裝置，諸如動態隨機存取記憶體(DRAM)或快閃記憶體，其等之兩者使用電荷來儲存資訊。
半導體記憶體裝置之一較近期發展涉及自旋電子器件，其組合半導體技術與磁性材料及裝置。使用電子之自旋極化而非電子之電荷來指示「1」或「0」之狀態。一個此自旋電子裝置係一自旋扭矩轉移(STT)磁性穿隧接面(MTJ)裝置。
MTJ裝置包含自由層、穿隧層及釘紮層。可藉由施加一電流通過穿隧層而反轉自由層之磁化方向，此引起自由層內之經注入極化電子對自由層之磁化施加所謂的自旋扭矩。釘紮層具有一固定磁化方向。當電流在自自由層至釘紮層之方向上流動時，電子在一相反方向上(即，自釘紮層至自由層)流動。電子在通過釘紮層之後經極化至釘紮層之相同磁化方向，流動通過穿隧層且接著至自由層中並累積在自由層中。最終，自由層之磁化平行於釘紮層之磁化，且MTJ裝置將處於一低電阻狀態。將由電流引起之電子注入稱為一主要注入。
當施加自釘紮層流動至自由層之電流時，電子在自自由層至釘紮層之方向上流動。具有與釘紮層之磁化方向相同之極化的電子能夠流動通過穿隧層且至釘紮層中。相反地，具有與釘紮層之磁化不同之極化的電子將由釘紮層反射(阻擋)且將累積在自由層中。最終，自由層之磁化變得反平行於釘紮層之磁化，且MTJ裝置將處於一高電阻狀態。將由電流引起之各自電子注入稱為一次要注入。
本發明的一實施例係關於一種半導體結構，其包括：一記憶體區，其包括：一第N金屬層；複數個磁性穿隧接面(MTJ)，其等在該第N金屬層上方，該複數個MTJ具有混合間距及混合大小之至少一者；一頂部電極通路，其在該複數個MTJ之各者上方向上凹入；及一第N+M金屬層，其在該複數個MTJ上方，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
本發明的一實施例係關於一種用於製造一半導體結構之方法，該方法包括：形成一第N金屬層；在該第N金屬層上方形成複數個磁性穿隧接面(MTJ)，該複數個MTJ具有混合間距及混合大小之至少一者；在該複數個MTJ之各者上方形成向上凹入之一頂部電極通路；及在該複數個MTJ上方形成一第N+M金屬層，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
本發明的一實施例係關於一種一種用於製造一半導體結構之方法，該方法包括：在一記憶體區及一周邊區中形成一第N金屬層；在該記憶體區中之該第N金屬層上方形成複數個磁性穿隧接面(MTJ)，該複數個MTJ具有混合間距及混合大小之至少一者；在該記憶體區中之該複數個MTJ之各者上方形成向上凹入之一頂部電極通路；及在該記憶體區及該周邊區中形成一第N+M金屬層，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
以下揭露內容提供用於實施本揭露之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式經定向(旋轉90度或按其他定向)且本文中使用之空間相對描述符同樣可相應地解釋。
儘管闡述本揭露之廣範疇之數值範圍及參數係近似值，但儘可能精確地報告在具體實例中闡述之數值。然而，任何數值固有地含有必然源自在各自測試量測中發現之標準偏差之某些誤差。又，如本文中使用，術語「約」通常意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，術語「約」意謂在由一般技術者考量時在平均值之一可接受標準誤差內。除了在操作/工作實例中之外，或除非另外明確指定，否則全部數值範圍、量、值及百分比(諸如針對材料數量、持續時間、溫度、操作條件、量之比率及本文中揭示之其類似者之數值範圍、量、值及百分比)應理解為在全部例項中由術語「約」修飾。因此，除非相反地指示，否則本揭露及隨附發明申請專利範圍中闡述之數值參數係可視需要變動之近似值。至少，各數值參數應至少依據所報告有效數字之數目且藉由應用普通捨入技術而理解。可在本文中將範圍表達為自一個端點至另一端點或在兩個端點之間。除非另外指定，否則本文中揭示之全部範圍皆包含端點。
已持續開發一CMOS結構中之嵌入式MRAM單元。具有嵌入式MRAM單元之一半導體電路包含一MRAM單元區及與該MRAM單元區分離之一邏輯區。舉例而言，MRAM單元區可定位於前述半導體電路之中心處而邏輯區可定位於半導體電路之一周邊處。應注意，先前陳述不旨在為限制性。關於MRAM單元區及邏輯區之其他配置包含在本揭露之預期範疇中。
在MRAM單元區中，一電晶體結構可放置於MRAM結構下方。在一些實施例中，MRAM單元嵌入在一後段製程(BEOL)操作中製備之金屬化層中。舉例而言，MRAM單元區中及邏輯區中之電晶體結構放置於在一前段製程操作中製備之一共同半導體基板中，且在一些實施例中在前述兩個區中實質上相同。習知地，MRAM單元嵌入水平平行於半導體基板之一表面分佈之鄰近金屬線層之間。舉例而言，嵌入式MRAM可定位於一MRAM單元區中之第4金屬線層與第5金屬線層之間。水平偏移至邏輯區，第4金屬線層透過一第4金屬通路而連接至第5金屬線層。換言之，考量MRAM單元區及邏輯區，嵌入式MRAM佔用至少第4金屬通路之一厚度。針對本文中之金屬線層提供之號碼非限制性。一般言之，一般技術者可理解，MRAM定位於一第N金屬線層與一第N+1金屬線層之間，其中N係大於或等於1之一整數。
嵌入式MRAM包含由鐵磁材料構成之一磁性穿隧接面(MTJ)。一底部電極及一頂部電極經電耦合至MTJ以用於訊號/偏壓傳送。在先前提供之實例之後，底部電極進一步連接至第N金屬線層，而頂部電極進一步連接至第N+1金屬線層。
具有混合間距及/或混合大小MTJ陣列之積體電路可產生若干問題。習知地，一後側抗反射塗層(BARC)被回蝕直至曝光MTJ之一頂部電極。BARC回蝕操作在邏輯區及記憶體區中之後段製程(BEOL)互連件中扮演一重要角色。然而，當欲製造一混合間距及/或一混合大小MTJ陣列時，BARC回蝕遇到各種問題。舉例而言，如圖1中展示，一半導體結構10包含一記憶體區100及邏輯區110之一周邊。記憶體區100包含具有70奈米之一臨界尺寸CD1之至少一第一大小區100A及具有100奈米之一臨界尺寸CD2之一第二大小區100B。即使鄰近MTJ之間之間距在第一大小區100A及第二大小區100B中固定，然具有較大臨界尺寸之鄰近MTJ之間之空間窄於具有較小臨界尺寸之鄰近MTJ之間之空間。因此，隨後在空間中形成之氧化物層121及BRAC 123在第二大小區100B中之鄰近MTJ之間之空間中進一步堆積。當在回蝕操作期間進行一主蝕刻-D時，第一大小區100A中之氧化物層121被移除一半而第二大小區100B中之氧化物層121之一頂表面剛曝光。再者，當在回蝕操作期間進行一過蝕刻-d時，第一大小區100A中之一間隔件層124曝光，而第二大小區100B中之氧化物層121剛被移除一半。圖1之圖解展示歸因於一混合大小MTJ陣列之性質之獲得一均勻BARC回蝕結果之問題。類似地，相同問題出現在一混合間距MTJ陣列或一混合間距/大小MTJ陣列中。
本揭露提供在具有一混合間距/大小MTJ陣列之一半導體結構中達成一均勻BARC回蝕結果之一製造方法。半導體結構包含第N金屬層上方之複數個磁性穿隧接面(MTJ)。複數個MTJ可以一混合間距及/或一混合大小方式配置。各MTJ之一頂部電極通路呈現各MTJ上方之一向上凹入形狀。自一俯視圖視角，一平坦化蝕刻停止圖案交錯地放置於複數個MTJ上方。
參考圖2，圖2係根據本揭露之一些實施例之一半導體結構20之一剖面。半導體結構20包含一記憶體區200及一周邊區210。在一些實施例中，周邊區210包含諸如一電晶體結構之邏輯組件。記憶體區200中之一第N金屬層121A'及周邊區210中之一第N金屬層121B'在至少一電晶體結構(未展示)上方。在記憶體區200中，一MTJ結構230放置於一第N金屬層121A'與一第N+M金屬層125A'之間，而在周邊區210中，第N金屬層121B'連接至第N+M金屬層125B'。N及M係等於或大於1之整數。
在一些實施例中，本文中提及之金屬層包含由銅、金或另一適合金屬或合金構成之金屬線及金屬通路。不同金屬層中之金屬線及金屬通路形成一互連結構，該互連結構由實質上純銅(例如，其中銅之一重量百分比大於約90%或大於約95%)或銅合金構成，且可使用單及/或雙鑲嵌程序形成。金屬線及金屬通路可或可不實質上不含鋁。互連結構包含複數個金屬層，亦即，M1 、M2 、. . . 、MN 。金屬層M1 至MN 形成於金屬間介電質(IMD) 127中，IMD 127可由氧化物(諸如未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、低k介電材料或類似者)形成。低k介電材料可具有低於3.8之k值，但IMD 127之介電材料亦可接近3.8。在一些實施例中，低k介電材料之k值低於約3.0，且可低於約2.5。第N金屬層121A'、121B'及第N+1金屬層125A'、125B'可藉由各種技術形成，例如，電鍍、無電式電鍍、高密度離子化金屬電漿(IMP)沉積、高密度感應耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)及類似者。在一些實施例中，上金屬層可係第N+M金屬層，其中M係大於1之一整數。
在圖2中，複數個MTJ 230定位於記憶體區200中之第一金屬層121A'上方。雖然圖2僅繪示兩個MTJ 230，但可採用各個數目個MTJ 230，只要複數個MTJ包含一混合大小及/或一混合間距特徵。藉由一混合大小特徵，本揭露在全部MTJ當中提供至少兩個不同臨界尺寸。藉由一混合間距特徵，本揭露提供鄰近MTJ之間之至少兩個不同間距。在一些實施例中，僅可觀察到一混合間距特徵。在一些實施例中，僅可觀察到一混合大小特徵。在一些實施例中，可在半導體結構20上觀察到一混合間距特徵及一混合大小特徵。如圖1中論述，一混合大小及/或一混合間距MTJ陣列導致記憶體區中之各種空間寬度。
如圖2中展示，一頂部電極通路125定位於MTJ 230之一頂部電極133上方。在一些實施例中，頂部電極通路125至少與頂部電極133之頂表面接觸以便電耦合至MTJ 230。在一些實施例中，頂部電極通路125進一步與頂部電極133之側壁之一部分接觸以便進一步減小電阻。頂部電極通路125包含一底部分，連接至底部分之兩個端之兩個傾斜側壁及分別連接至兩個傾斜側壁之兩個上部分。如圖2中展示，MTJ 230由氧化物層129橫向圍繞，且頂部電極通路125之兩個上部分定位於氧化物層129之頂表面上。在一俯視圖視角中，頂部電極通路125之一周邊由氧化物層129支撐，且升高至高於頂部電極通路125之一中心之一位準。頂部電極通路125之底部分、兩個傾斜側壁及兩個上部分形成一向上凹入形狀。應注意，若氧化物層129進一步薄化以使其頂表面低於頂部電極通路125之底部，則代替具有一向上凹入形狀，頂部電極通路125可呈現為具有凹面向下形狀。在此方面，圍繞MTJ 230之氧化物層129可具有足夠大以使其頂表面在頂部電極通路125之底部上方之一厚度。
在圖2中，一平坦化蝕刻停止層201 (例如，一化學機械拋光(CMP)停止層)定位於MTJ 230上方且與氧化物層129共面。本文中提及之CMP停止層指示經設計用於停止或實質上減慢CMP操作之一蝕刻停止層。如圖2中展示，平坦化蝕刻停止層201擁有一離散圖案，其意謂在一個MTJ 230之左側之平坦化蝕刻停止層201不以任何形式連接至在該相同MTJ 230之右側之平坦化蝕刻停止層201。自一俯視圖視角，如圖3中繪示，平坦化蝕刻停止層201交錯地配置於MTJ 230 (其等以虛線繪示)上方，且平坦化蝕刻停止層201形成一離散圖案陣列。
參考圖3，圖3係根據本揭露之一些實施例之展示一平坦化蝕刻停止圖案300相對於底層MTJ 230A及230B之一交錯配置之一半導體結構之一俯視圖。如圖3中展示，平坦化蝕刻停止層201由交錯地配置於一第一大小區域100A中具有一較小大小之MTJ 230A及一第二大小區域100B中具有一較大大小之MTJ 230B上方之離散圖案構成。在一些實施例中，平坦化蝕刻停止層201之一離散圖案可由四個MTJ 230A自四側緊密包圍。在其他實施例中，平坦化蝕刻停止層201之一離散圖案可由兩個MTJ 230A自兩側緊密包圍。
平坦化蝕刻停止層201充當對一鈍化操作(例如，一化學機械拋光(CMP)操作)之一蝕刻停止。平坦化蝕刻停止層201應擁有不同於與其共面之氧化物層129之蝕刻速率之一蝕刻速率。在一些實施例中，平坦化蝕刻停止層201可由氮化物材料構成。替代地，平坦化蝕刻停止層201可由氮氧化物材料構成。
返回參考圖2，在一些實施例中，平坦化蝕刻停止層201不與頂部電極通路125之周邊橫向重疊。然而，在其他實施例中，平坦化蝕刻停止層201可與頂部電極通路125之周邊橫向重疊。應注意，一側壁間隔件128橫向接觸MTJ 230之一側壁及氧化物層129。側壁間隔件128經組態以保護MTJ 230之側壁且曝光頂部電極133之一部分(如先前論述)(例如，一頂表面及接近頂表面之側壁之一部分)用於電耦合至頂部電極通路125。
圖4至圖14係根據本揭露之一些實施例之在各個階段製造之一半導體結構之剖面。在圖4中，在記憶體區200中之第N金屬層121A'上方形成複數個MTJ 230。隨後，在記憶體區200中之MTJ 230及各自頂部電極133上方以及周邊區210上方保形地形成一側壁間隔件128。在一些實施例中，側壁間隔件128擁有自約50 Å至約300 Å之一厚度。應注意，MTJ 230之一側壁由側壁間隔件128圍繞以防止氧化或其他污染。隨後，在記憶體區200及周邊區210兩者中藉由一原子層沉積(ALD)在側壁間隔件128上方保形地沉積氧化物層129。在一些實施例中，採用一電漿輔助ALD來形成氧化物層129。氧化物層129之一厚度欲根據其之一頂表面相對於頂部電極133之一頂表面之一位準判定。舉例而言，周邊區210處之氧化物層129之一頂表面欲大於或約等於一MTJ 230之頂部電極133之一頂表面。如圖4中展示，氧化物層129之一頂表面至少高於側壁間隔件128之一頂表面。在一些實施例中，本揭露不實施對氧化物層129之任何蝕刻操作(選擇性或非選擇性)，使得隨後形成之全部層遵循沉積態氧化物層129之輪廓。
在圖5中，在記憶體區200及周邊區210中之氧化物層129上方形成一犧牲層202。在一些實施例中，犧牲層202可由在一BARC回蝕操作中充當一蝕刻減速器之氧化物材料(例如，四乙氧矽烷(TEOS))形成。在一些實施例中，氧化物層129之一厚度實質上類似於平坦化蝕刻停止層201之厚度。參考圖6，在犧牲層202上方形成具有大於800埃之一厚度之一ARC 205或一BARC。ARC 205之可流動性質緩解記憶體區200與周邊區210之間之階狀高度，以及填充鄰近MTJ 230之間之空間。
在圖7中，藉由一端點阻流方法執行一ARC 205回蝕操作。由於相較於記憶體區200，周邊區210橫跨一顯著更廣覆蓋範圍，故在一些實施例中，周邊區210佔用整個晶片區域之大於90%，當周邊區210中之ARC 205實質上被消耗且犧牲層202被曝光時，ARC 205訊號開始展示一衰變趨勢。同時，不僅完全移除記憶體區200中之ARC 205，而且蝕刻進一步移除底層犧牲層202及平坦化蝕刻停止層201直至曝光氧化物層129。在完成ARC 205回蝕操作時，記憶體200中之複數個MTJ 230之各者上方之氧化物層129曝光，而犧牲層202仍保留在周邊區210中。
參考圖8，在記憶體區200及周邊區210上方執行一平坦化操作直至到達平坦化蝕刻停止層201。如先前論述，由於相較於記憶體區200，周邊區210佔用整個晶片區域之顯著更大百分比，故平坦化操作傾向於在周邊區210中之平坦化蝕刻停止層201之位準處停止，從而呈現兩個區中之犧牲層202之完全移除及記憶體區200中具有一共面氧化物層129及平坦化蝕刻停止層201之一離散圖案之一平坦化表面，如圖8中展示。在圖8中，應注意，在平坦化操作之後，頂部電極133之一頂表面未自側壁間隔件128曝光。替代地陳述，MTJ 230之頂部電極133由側壁間隔件128以及共面表面下之氧化物層129良好地保護。為了控制平坦化操作以在高於側壁間隔件128之頂部之一位準處停止，平坦化蝕刻停止層201之一頂表面應高於頂部電極133上方之側壁間隔件128之頂部。
參考圖9，為了在各MTJ230上方形成具有一向上凹入形狀之一頂部電極通路溝槽125'，在記憶體區200及周邊區210上圖案化一第一光阻劑層30。隨後，執行穿透記憶體區200上方之氧化物層129之一蝕刻操作直至曝光側壁間隔件128。應注意，在蝕刻操作之後，頂部電極133之頂表面未自側壁間隔件128曝光。
參考圖10，進一步執行一橫向蝕刻操作以移除記憶體區200內之各MTJ 230上方之側壁間隔件128。在橫向蝕刻操作中，側壁間隔件128之蝕刻速率應顯著大於頂部電極133之蝕刻速率，藉此可部分移除側壁間隔件128直至曝光複數個MTJ 230之一者之頂部電極133之側壁而實質上不蝕刻至頂部電極133中。在一些實施例中，在橫向蝕刻操作之後，曝光頂部電極133之側壁之一部分。參考圖11，在記憶體區200及周邊區210兩者內之平坦化蝕刻停止層201上方沉積一頂部電極通路層125。頂部電極通路層125輪廓化向上凹入頂部電極通路溝槽125'，從而亦形成向上凹入形狀。在一些實施例中，頂部電極通路層125可包含鈦(Ti)、氮化鈦(TiN)或類似者。
參考圖12，在各MTJ 230上方之頂部電極通路層125上方且在輪廓化頂部電極層溝槽125'' (圖10中展示)內部圖案化一第二光阻劑層30'。移除未由第二光阻劑層30'覆蓋之頂部電極通路層125之剩餘部分。在移除第二光阻劑層30'之後，曝光具有向上凹入形狀之複數個頂部電極通路125。如圖12中展示，在圖案化頂部電極通路層125之後，曝光周邊區210及記憶體區200中之平坦化蝕刻停止層201。經圖案化頂部電極通路層125與頂部電極133之至少一者之頂表面接觸以便電耦合至MTJ 230。在一些實施例中，頂部電極通路125進一步與頂部電極133之至少一者之側壁之一部分接觸以便進一步減小電阻。隨後移除MTJ 230上方之第二光阻劑層30'。
參考圖13，移除周邊區210上方之包含平坦化蝕刻停止層201、側壁間隔件128及氧化物層129之堆疊。隨後，記憶體區200及周邊區210兩者皆由介電材料覆蓋。隨著在第N金屬層121B'上方形成周邊區210內之第N+M金屬線溝槽125B，在頂部電極上方形成記憶體區200內之第N+M金屬線溝槽125A。
參考圖14，將一導電金屬填充至金屬線溝槽125A及125B中(例如，一習知雙鑲嵌操作)。藉由一電鍍操作使用一導電材料填充圖案化溝槽，且使用一化學機械拋光(CMP)操作、一蝕刻操作或其等之組合自表面移除導電材料之過量部分。在一些實施例中，第N+M金屬層125A'及125B'可由銅(Cu)、W、AlCu或類似者形成。在一些實施例中，第N+M金屬層125A'及125B'可使用應為此項技術者所熟習之鑲嵌操作形成。首先，蝕刻溝槽使之穿過介電材料。此程序可藉由電漿蝕刻操作(諸如感應耦合電漿(ICP)蝕刻)執行。接著可在第N+M金屬線溝槽125A及125B之側壁上沉積一介電襯層(未展示)。在實施例中，襯層材料可包含氧化矽(SiOx)或氮化矽(SiNx)，其可藉由電漿沉積程序(諸如物理氣相沉積(PVD)或包含電漿輔助化學氣相沉積(PECVD)之化學氣相沉積(CVD))形成。接著，在溝槽中鍍覆Cu之一晶種層。應注意，可在頂部電極133之一頂表面上方鍍覆Cu之晶種層。接著，在溝槽125A及125中沉積銅層，接著(諸如)藉由化學機械拋光(CMP)平坦化銅層，直至一介電材料之頂表面。經曝光銅表面及介電材料可共面。
後續處理可進一步包含在基板上方形成僅組態以連接積體電路裝置之各種構件或結構之各種接點/通路/線及多層互連構件(例如，金屬層及層間介電質)。額外構件可提供至包含所形成金屬閘極結構之裝置之電互連。舉例而言，一多層互連包含垂直互連件(諸如習知通路或接點)及水平互連件(諸如金屬線)。各種互連構件可實施各種導電材料(包含銅、鎢及/或矽化物)。在一個實例中，使用一鑲嵌及/或雙鑲嵌程序以形成銅相關多層互連結構。
本揭露之一些實施例提供一種半導體結構，其包含一記憶體區。該記憶體區包含一第N金屬層；複數個磁性穿隧接面(MTJ)，其等在該第N金屬層上方，該複數個MTJ具有混合間距及混合大小之至少一者；一頂部電極通路，其在該複數個MTJ之各者上方向上凹入；及一第N+M金屬層，其在該複數個MTJ上方。N係大於或等於1之一整數，且M係大於或等於1之一整數。
本揭露之一些實施例提供一種用於製造一半導體結構之方法。該方法包含：(1)形成一第N金屬層；(2)在該第N金屬層上方形成複數個磁性穿隧接面(MTJ)，該複數個MTJ具有混合間距及混合大小之至少一者；(3)在該複數個MTJ之各者上方形成向上凹入之一頂部電極通路；及(4)在該複數個MTJ上方形成一第N+M金屬層。N係大於或等於1之一整數，且M係大於或等於1之一整數。
本揭露之一些實施例提供一種用於製造一半導體結構之方法。該方法包含：(1)在一記憶體區及一周邊區中形成一第N金屬層；(2)在該記憶體區中之該第N金屬層上方形成複數個磁性穿隧接面(MTJ)，該複數個MTJ具有混合間距及混合大小之至少一者；(3)在該記憶體區中之該複數個MTJ之各者上方形成向上凹入之一頂部電極通路；及(4)在該記憶體區及該周邊區中形成一第N+M金屬層。N係大於或等於1之一整數，且M係大於或等於1之一整數。
上文概述若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
再者，本申請案之範疇不旨在限於本說明書中描述之程序、機器、製造、物質組成、構件、方法及步驟之特定實施例。如一般技術者將自本揭露之揭示內容容易瞭解，可根據本揭露利用實質上執行與本文中描述之對應實施例相同之功能或實質上達成與其相同之結果的目前存在或後續發展之程序、機器、製造、物質組成、構件、方法或步驟。因此，隨附發明申請專利範圍旨在將此等程序、機器、製造、物質組成、構件、方法或步驟包含於其等之範疇內。
10‧‧‧半導體結構 20‧‧‧半導體結構 30‧‧‧第一光阻劑層 30'‧‧‧第二光阻劑層 100‧‧‧記憶體區 100A‧‧‧第一大小區 100B‧‧‧第二大小區 110‧‧‧邏輯區 121‧‧‧氧化物層 121A'‧‧‧第N金屬層 121B'‧‧‧第N金屬層 123‧‧‧後側抗反射塗層(BARC) 124‧‧‧間隔件層 125‧‧‧頂部電極通路 125'‧‧‧頂部電極通路溝槽 125''‧‧‧輪廓化頂部電極層溝槽 125A‧‧‧第N+M金屬線溝槽 125A'‧‧‧第N+M金屬層/第N+1金屬層 125B‧‧‧第N+M金屬線溝槽 125B'‧‧‧第N+M金屬層/第N+1金屬層 127‧‧‧金屬間介電質(IMD) 128‧‧‧側壁間隔件 129‧‧‧氧化物層 133‧‧‧頂部電極 200‧‧‧記憶體區 201‧‧‧平坦化蝕刻停止層 202‧‧‧犧牲層 205‧‧‧抗反射塗層(ARC) 210‧‧‧周邊區 230‧‧‧磁性穿隧接面(MTJ)結構 230A‧‧‧磁性穿隧接面(MTJ) 230B‧‧‧磁性穿隧接面(MTJ) 300‧‧‧平坦化蝕刻停止圖案 CD1‧‧‧臨界尺寸 CD2‧‧‧臨界尺寸 -D‧‧‧主蝕刻 -d‧‧‧過蝕刻
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1係具有一混合大小MTJ陣列之一半導體結構之一剖面。
圖2係根據本揭露之一些實施例之一半導體結構之一剖面。
圖3係根據本揭露之一些實施例之展示一平坦化蝕刻停止圖案相對於底層MTJ之一交錯配置之一半導體結構之一俯視圖。
圖4至圖14係根據本揭露之一些實施例之在各個階段製造之一半導體結構之剖面。
20‧‧‧半導體結構
121A'‧‧‧第N金屬層
121B'‧‧‧第N金屬層
125‧‧‧頂部電極通路
125A'‧‧‧第N+M金屬層/第N+1金屬層
125B'‧‧‧第N+M金屬層/第N+1金屬層
127‧‧‧金屬間介電質(IMD)
128‧‧‧側壁間隔件
129‧‧‧氧化物層
133‧‧‧頂部電極
200‧‧‧記憶體區
201‧‧‧平坦化蝕刻停止層
210‧‧‧周邊區
230‧‧‧磁性穿隧接面(MTJ)結構
300‧‧‧平坦化蝕刻停止圖案

Claims (10)

  1. 一種半導體結構，其包括：一記憶體區，其包括：一第N金屬層；複數個磁性穿隧接面(MTJ)，其等在該第N金屬層上方，該複數個MTJ具有混合間距及混合大小之至少一者；一頂部電極通路，其在該複數個MTJ之各者上方向上凹入，該頂部電極通路與該些MTJ其中之一者之一頂部電極之側壁接觸；及一第N+M金屬層，其在該複數個MTJ上方，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
  2. 如請求項1之半導體結構，其進一步包括圍繞該複數個MTJ且支撐該頂部電極通路之一周邊之氧化物層。
  3. 如請求項2之半導體結構，其進一步包括該複數個MTJ上方之一平坦化蝕刻停止層。
  4. 一種用於製造一半導體結構之方法，該方法包括：形成一第N金屬層；在該第N金屬層上方形成複數個磁性穿隧接面(MTJ)，該複數個MTJ具有混合間距及混合大小之至少一者；在該複數個MTJ之各者上方形成向上凹入之一頂部電極通路，該頂 部電極通路與該些MTJ其中之一者之一頂部電極之側壁接觸；及在該複數個MTJ上方形成一第N+M金屬層，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
  5. 如請求項4之方法，其進一步包括：在該複數個MTJ上方形成一側壁間隔件層；在該側壁間隔件層上方形成氧化物層；在該氧化物層上方形成一平坦化蝕刻停止層；及在該平坦化蝕刻停止層上方形成一抗反射塗層(ARC)。
  6. 如請求項5之方法，其進一步包括：在形成該ARC之前形成一犧牲層；及回蝕該ARC直至在該複數個MTJ上方曝光該氧化物層。
  7. 如請求項6之方法，其進一步包括：平坦化該複數個MTJ上方之該氧化物層直至該氧化物層及該平坦化蝕刻停止層共面。
  8. 一種用於製造一半導體結構之方法，該方法包括：在一記憶體區及一周邊區中形成一第N金屬層；在該記憶體區中之該第N金屬層上方形成複數個磁性穿隧接面(MTJ)，該複數個MTJ具有混合間距及混合大小之至少一者；在該記憶體區中之該複數個MTJ之各者上方形成向上凹入之一頂部 電極通路，該頂部電極通路與該些MTJ其中之一者之一頂部電極之側壁接觸；及在該記憶體區及該周邊區中形成一第N+M金屬層，其中N係大於或等於1之一整數，且M係大於或等於1之一整數。
  9. 如請求項8之方法，其進一步包括：在該記憶體區及該周邊區中在該複數個MTJ上方形成一側壁間隔件層；在該記憶體區及該周邊區中之該側壁間隔件層上方形成氧化物層；在該記憶體區及該周邊區中之該氧化物層上方形成一平坦化蝕刻停止層；及在該記憶體區及該周邊區中之該平坦化蝕刻停止層上方形成一抗反射塗層(ARC)。
  10. 如請求項9之方法，其進一步包括：在形成該ARC之前在該記憶體區及該周邊區中形成一犧牲層；及回蝕該ARC直至該氧化物層僅在該記憶體區中曝光而該犧牲層保留在該周邊區中。
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