KR101242786B1 - 메모리 셀, 메모리 회로, 자기 메모리 셀을 자기장으로부터 차폐하는 방법 및 복수의 자기 메모리 셀을 각각의 자기장으로부터 차폐하는 방법 - Google Patents

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Abstract

자기 메모리 셀을 자기장으로부터 차폐하는 기술이 제공된다. 본 발명의 양태에 따르면, 자기 저장 요소는 자기 저장 요소에 전기적으로 연결되는 적어도 하나의 도전 세그먼트를 사용하여 형성된다. 도전 세그먼트의 적어도 일부가 자기 라이너를 사용하여 둘러싸인다. 자기 라이너는 자기 저장 요소로부터 멀리 적어도 하나의 도전 세그먼트를 통해 전달되는 전류에 의해 생성되는 자기장의 적어도 일부를 우회시키도록 동작 가능하다.

Description

메모리 셀, 메모리 회로, 자기 메모리 셀을 자기장으로부터 차폐하는 방법 및 복수의 자기 메모리 셀을 각각의 자기장으로부터 차폐하는 방법{MAGNETICALLY DE-COUPLING MAGNETIC MEMORY CELLS AND BIT/WORD LINES FOR REDUCING BIT SELECTION ERRORS}
본 발명은 전반적으로 전기 및 전자 디바이스에 관한 것으로, 보다 구체적으로 자기 메모리에 관한 것이다.
종래 MRAM(magnetic random access memory) 셀을 위한 잠재적 스케일링 메커니즘은 스핀-토크 스위칭(spin-torque switching)인데, 주입된 스핀 극성화 전자들이 MRAM 셀 내의 자유층의 자기 모멘트와 상호작용하여 각 모멘텀을 전달(공통적으로 스핀 모멘텀 전달 또는 SMT로 알려짐)한다. 충분한 전류가 인가되면, 가해진 스핀-토크는 전류 흐름 방향에 따라 셀의 고정(pinned)층에 평행 또는 역평행한 자유층을 스위칭한다. 이 유형의 부분화 전류 스위칭은 메모리 어레이 애플리케이션용으로 인기가 많은데, 이는 종래 MRAM 셀의 자기 절반-선택(magnetic half-select) 문제를 갖지 않기 때문이다. 또한, 스핀-토크 스위칭은 동작 전력을 적게 필요로 하며 디바이스가 더 작아짐에 따라 요구하는 전류량이 감소된다. 이는, 낮은 RA(resistance-area) 제품을 갖는 디바이스를 포함하는 산화 마그네슘(MgO) 장벽을 갖는 높은 TMR(tunneling magnetroresistance) 디바이스의 최근 발전으로 인해 가능한데, 이는 판독 동작을 위한 충분한 출력 전압을 달성할 수 있는 낮은 전류 스핀 전달 시스템을 산출하였다.
일반적으로, 스핀-토크 스위칭 기술은 종래 MRAM에 비해 유망한 장점들을 갖지만, 종래 패터닝 및 통합 기술은 현재 MRAM 고유의 메모리 휘발성 문제를 해결하는 완전한 방법을 개발하지 못했다. 스핀-토크 스위칭은 MTJ(magnetic tunnel junction) 및 자기 스택 증착과 관련되는 문제로 인해 부분적으로 외부 필드 자기장 편향(오프셋)을 요구한다. 고정층의 불균형과 에칭 깊이는 요구된 외부 자기장 편향이 주요 요인으로 인식되어 왔다. 대부분 무시되어 온 다른 요인은 전류를 공급하는 로컬 와이어로부터의 바람직하지 못한 이탈 자기장 요인이다. 바람직하지 못한 자기장은 SMT 디바이스의 동작점을 오프셋할 수 있으므로, 스위칭 및 정상 동작에 대한 외부 자기장 편향을 요구한다.
본 발명의 실시예는 자기 메모리 셀의 MTJ로부터 멀리 로컬 와이어(가령, 비트 라인 및 워드 라인)에서 흐르는 전기 전류에 의해 생성되는 자기장을 우회시키는 기술을 제공함으로써 종래 MRAM과 관련된 전술한 문제점을 유리하게 해결한다. 이들 기술은 외부 자기장 편향을 필요로 하지 않고 직접 전류를 통해 스핀-토크 스위칭을 허용한다.
본 발명의 제 1 양태에서, 메모리 셀이 제공된다. 이 메모리 셀은 자기 저장 요소를 포함한다. 자기 저장 요소는 적어도 하나의 도전 세그먼트에 전기적으로 연결된다. 적어도 하나의 도전 세그먼트의 적어도 일부가 자기 라이너에 의해 둘러싸인다. 자기 라이너는 상기 자기 저장 요소로부터 멀리 상기 적어도 하나의 도전 세그먼트를 통해 전달되는 전류에 의해 생성되는 자기장의 적어도 일부를 우회시키도록 동작 가능하다.
자기 라이너는 Ni, Fe 및/또는 Co를 포함할 수 있다. 또한, 자기 라이너는 자기 저장 요소에 가장 근접한 적어도 하나의 도전 세그먼트의 적어도 일부를 둘러쌀 수 있다.
본 발명의 다른 실시예에 따르면, 적어도 하나의 도전 세그먼트는 비트 라인, 워드 라인 및/또는 판독 라인을 포함할 수 있다. 또한, 워드 라인은 듀얼 다마신 워드 라인일 수 있다.
본 발명의 제 2 양태에서, 메모리 회로가 제공된다. 메모리 회로는 복수의 메모리 셀을 포함하는데, 복수의 메모리 셀 각각은 (i) 자기 저장 요소와, (ii) 자기 저장 요소에 전기적으로 연결되는 적어도 하나의 도전 세그먼트와, (iii) 적어도 하나의 도전 세그먼트의 적어도 일부를 둘러싸는 자기 라이너를 포함한다. 자기 라이너는 자기 저장 요소로부터 멀리 적어도 하나의 도전 세그먼트를 통해 전달되는 전류에 의해 생성되는 자기장의 적어도 일부를 우회시키도록 동작 가능하다.
본 발명의 제 3 양태에서, 자기 메모리 셀을 자기장으로부터 차폐하는 방법이 제공된다. 자기 저장 요소가 형성된다. 또한, 자기 저장 요소에 전기적으로 연결되는 적어도 하나의 도전 세그먼트가 형성된다. 적어도 하나의 도전 세그먼트의 적어도 일부가 자기 라이너를 사용하여 둘러싸인다. 자기 라이너는 자기 저장 요소로부터 멀리 적어도 하나의 도전 세그먼트를 통해 전달되는 전류에 의해 생성되는 자기장의 적어도 일부를 우회시키도록 동작 가능하다.
본 발명의 추가 실시예에 따르면, 둘러싸는 단계는 자기 저장 요소 부근에 트렌치를 형성하는 단계와 트렌치의 적어도 하나의 표면에 자기 라이너를 형성하는 단계를 포함할 수 있다. 또한, 적어도 하나의 도전 세그먼트가 자기 라이너의 적어도 하나의 표면에 형성될 수 있다. 또한, 자기 라이너의 세그먼트가 적어도 하나의 도전 세그먼트의 상부에 형성될 수 있고 자기 라이너의 세그먼트의 적어도 일부가 에칭되어 자기 라이너에 적어도 하나의 개구를 생성할 수 있다.
본 발명의 제 4 양태에서, 복수의 자기 메모리 셀을 자기장으로부터 차폐하는 방법이 제공된다. 복수의 자기 저장 요소가 형성된다. 또한, 복수의 자기 저장 요소의 각각에 전기적으로 연결되는 적어도 하나의 도전 세그먼트가 형성된다. 적어도 하나의 도전 세그먼트의 적어도 일부가 자기 라이너를 사용하여 둘러싸인다. 그리고, 자기 라이너는 자기 저장 요소로부터 멀리 적어도 하나의 도전 세그먼트를 통해 전달되는 전류에 의해 생성되는 자기장의 적어도 일부를 우회시키도록 동작 가능하다.
본 발명의 이들 및 다른 목적, 특징 및 장점은 다음의 실시예에 대한 상세한 설명으로부터 명백해질 것이며, 이는 첨부된 도면을 참조한다.
도 1a-1b는 본 발명의 실시예에 따른, 자기 랜덤 액세스 메모리(각각 기록 및 판독)의 종래 아키텍처를 도시하는 예시적 도면이다.
도 2는 본 발명의 실시예에 따른, 자기 메모리 셀의 특징을 도시하는 도면이다.
도 3a-3c는 본 발명의 실시예에 따른, 메모리 셀의 3개의 실시예 및 메모리 셀에 접속되는 대응 비트 라인의 단면도를 도시하고 있다.
도 4는 본 발명의 실시예에 따른, 메모리 셀에 근접한 모든 로컬 와이어가 자기 라이너에 의해 포위되는 메모리 셀을 도시하는 도면이다.
도 5a-5f는 본 발명의 실시예에 따른, 자기 필드로부터 메모리 셀을 차폐하는 예시적 방법을 사용하는 다양한 프로세싱 스테이지 동안의 메몰 셀의 단면을 도시하고 있다.
본 발명은 자기장로부터 자기 메모리를 차폐하는 예시적 방법과 관련하여 설명할 것이다. 그러나, 본 발명은 본 명세서에서 설명되는 특정 장치, 재료, 필름층 및 메모리 셀을 구성하는 공정 단계로 한정되지 않는다는 것을 이해해야 한다. 본 명세서에서 설명되는 개시 내용에 기초하여 실시예에 대한 수정은 당업자에게 자명할 것이다.
공정 단계들과 특히 관련하여, 본 명세서에서 제공되는 설명은 기능적 디바이스를 성공적으로 형성하도록 요구될 수 있는 공정 단계 모두를 포함하도록 의도되지 않는다는 것이 강조되어야 한다. 오히려, 예를 들어, 습식 세정 및 어닐링 단계와 같이 집적 회로 디바이스를 형성하는 데에 통상적으로 사용되는 소정 공정 단계들은 설명을 효율적으로 하기 위해 본 명세서에서는 일부러 설명하지 않는다. 그러나, 당업자는 이 일반화된 설명으로부터 생략된 공정 단계들을 쉽게 인식할 것이다. 또한, 이러한 반도체 디바이스를 제조하기 위해 사용되는 공정 단계의 세부 사항은 다수의 출판물에서 발견될 수 있는데, 예를 들어, 1986년도 Lattice Press에서 발간한 S.Wolf 및 R.N. Tauber의 silicon processing for the VLSI era 제1권과, 1988년도 McGraw-Hill에서 발간한 S.M. Sze의 VLSI TEchnology, 제2판에 개시되어 있으며, 이들 모두 본 명세서에서 참조된다.
또한, 첨부된 도면에 도시된 다양한 층 및/또는 영역은 실제 규격대로 도시된 것이 아닐 수 있으며 이러한 집적 회로에서 공통적으로 사용되는 유형의 하나 이상의 반도체 층 및/또는 영역은 설명을 쉽게 하기 위해 주어진 도면에 명시적으로 도시되지 않을 수 있다. 이것이 명시적으로 도시되지 않은 반도체 층 및/또는 영역은 실제 집적 회로로부터 생략된다는 것을 의미하는 것은 아니다.
먼저, 도 1a-1b를 참조하면, 예시적 도면은 본 발명의 실시예에 따른, MRAM 어레이에 대한 종래 아키텍처(각각 기록 및 판독)를 도시하고 있다. 종래 MRAM 어레이에서, 직교 라인(가령, 비트라인 및 워드라인)은 각 MTJ를 포함하는 메모리 셀의 형성 아래 및 위를 지난다. 라인은 활성화되면 하나 이상의 선택된 메모리 셀의 스위치 효과를 발생시키는 전류를 전달한다. MTJ는 전류가 단 하나의 라인에 인가될 때 논리 상태를 변경하지 않도록 설계된다. 그러나, 전류를 전달하는 2개의 와이어의 교차부의 MTJ는 스위칭(가령, 기록)될 것이다. 도 1a는 2개의 인접 메모리 셀의 2개의 비트의 기록(기록 '0' 및 기록 '1')을 도시한다. 하나의 워드라인과 2개의 비트라인에 전류가 공급되어 이 효과를 발생시킨다. 전류 방향은 MTJ의 자유층이 고정층에 대해 평행 또는 역평행일지를 판단하여, 논리 "0" 또는 논리 "1"을 나타낸다.
도 1b는 MRAM 어레이의 예시적 판독 프로세스를 도시하고 있다. 이 예에서, 전류가 하나의 비트 라인 및 하나의 워드 라인을 통해 전달되어 그 교차부의 메모리 셀을 판독한다. 판독 프로세스는 선택된 메모리 셀의 MTJ의 저항을 측정함으로써 달성된다. MTJ의 저항은 MTJ의 층들(자유층 및 고정층)이 서로 평행하면 로우(low)이고 층들이 서로 역평행이면 하이(high)이다. 저항의 차이는 MTJ가 논리 "0" 또는 논리 "1"인지를 판단하기 위해 사용된다. MTJ의 저항(가령, 판독)을 측정하기 위해 필요한 전류는 기록을 위해 필요한 전류에 비교해서 로우이므로 메모리 셀 상태의 스위칭은 판독 프로세스 동안에 이루어져야 한다.
이제, 도 2를 참조하면, 본 발명의 실시예에 따른, 예시적 자기 메모리 셀(200)의 소정 특징을 도시하고 있다. 자기 메모리 셀(200)은 MTJ(202) 또는 대체 자기 저장 소자(가령, SMT 디바이스 또는 스핀트로닉 디바이스), 비트 라인(212), 워드 라인(214), 하부 전극(216) 및 메모리 셀에 선택적으로 액세스하기 위해 사용될 수 있는 MOSFET(metal-oxide-semiconductor field-effect transistor, 218)을 포함할 수 있다.
예시를 위해, MTJ(202)는, 위에서부터 아래로, 전극(204), 자기 자유층(206), 장벽층(가령, 터널링층)(208), 자기 고정층(210)을 포함하는 것으로 도시되어 있다. MTJ(202)의 각 자기층은 다수의 하위층을 더 포함할 수 있다. 이들 하위층은 많은 상이한 물질로부터 형성될 수 있으며, 장벽층, 시드층, 반강자성층, 결합층 및 강자성층으로 기능하는 등과 같은 다양한 기능을 제공할 수 있다. Desikan 등은, 예를 들어, 코발트/철, 니켈/철, 망간/철, 백금 및 텅스텐으로 각각 형성되는 5개의 하위층을 포함하는 하위 자기층을 갖는 MTJ를 설명한다. 2002년 9월 텍사스 주립대 컴퓨터 과학과 Tech Report TR-02-47에서 발간한 Desikan 등의 On-chip MRAM as a high - Bandwidth Low Latency Replacement for DRAM Physical Menories. 동일한 디바이스의 상위 자기층은 각각 니켈/철, 코발트/철 및 백금으로 구성되는 3개의 하위층을 포함한다. Id . 유전 장벽은 산화 알루미늄이다. Id. MTJ(202)의 층들은 통상적으로 복수의 하위층들을 포함할 수 있지만 설명을 간략히 하기 위해 단일 층으로서 도시되어 있다.
당업자는 MTJ(202)의 층 및 기능을 인식할 것이다. 간략히, 고정층(210)으로 지칭되는 자기층 중 하나는 고정된 방향으로 고정되는 자기 극성화를 가지며 자유층(206)으로 지칭되는 다른 자기층의 극성화는 고정층에 대해 평행 또는 역평행으로 정렬되는 자기 극성화를 갖는다. 스핀-토크 스위칭에서, 자유층의 배향은 종래 기술에서와 같은 자기장의 사용에 의해서가 아닌 직접 전류를 사용하여 스위칭된다. MTJ 디바이스를 통한 전류의 흐름에 따라, 자유층은 고정층에 대해 평행 또는 역평행하게 정렬된다.
MTJ의 저항은 하부 전극(216) 및 하부 전극에 접속되는 MOSFET(218)을 통해 측정된다. 판독 및 기록을 위해 요구되는 전류는 비트 라인(204) 및 워드 라인(214)을 통해 공급된다. 와이어를 통해 이동하는 전류의 고유 특성은 와이어를 포위하는 자기장의 생성이다. 비트 라인 및 워드 라인을 통해 이동하는 전류에 의해 생성되는 자기장은 전류 충진 라인에 인접하거나 접속되는 셀을 의도하지 않고 스위칭할 수 있다. MTJ 바로 위 또는 아래의 와이어에 의해 야기되는 메모리 셀의 상태의 의도하지 않은 스위칭은 "자기 에러(self-error)"로 불린다. 인접 MTJ의 와이어에 의해 야기되는 의도하지 않은 스위칭은 "절반-선택 에러(half-select error)"로 불린다. 불가피하게, 스위칭 에러는 데이터 손상 또는 손실을 일으키므로 바람직하지 못하다.
스핀-토크 스위칭은 정상 동작을 위한 자기장을 요구하지 않으므로, 전류를 전달하는 와이어에 의해 생성되는 자기장은 억제되거나 MTJ로부터 멀리 우회된다. 도 3a-3c는 본 발명의 실시예에 따른, MTJ 저장 소자(302) 및 MTJ 저장 소자에 접속되는 대응 비트 라인(304)을 포함하는 예시적 메모리 셀의 예시적 장치의 단면도를 도시하고 있다. 도면으로부터 명백히 볼 수 있는 바와 같이, 비트 라인(304)은 자기 라이너(306)에 의해 적어도 부분적으로 포위된다. 보다 구체적으로, 도 3a는 비트 라인(304)을 적어도 부분적으로 둘러싸는 U자형 자기 라이너(306)를 도시하고 있다. 이 실시예에서, 비트 라인(304)의 상위면은 자기 라이너 물질을 포함하지 않는다. 도시된 실시예에서, 자기 라이너는 니켈(Ni), 철(Fe) 및/또는 코발트(Co)를 포함하지만, 다른 물질 및/또는 물질 조합이 사용될 수 있다. 또한, 자기 라이너(306)는 도전성이어서 메모리 셀의 논리 상태를 기록하기 위해 MTJ 소자(302)를 통해 비트 라인(304)으로부터 전류가 흐르게 한다.
전류가 비트 라인(304)을 통해 전달될 때, 전류는 MTJ(302)에서 동작하는 자기장을 발생시킨다. 또한, 전류는 자기 라이너(306)의 자화를 변경하여 MTJ(302)에 대한 추가 이탈 자기장을 발생시킨다. 도시된 실시예에서, 자기 라이너(306)의 자기 물질은 자기 라이너(306)에 의해 발생되는 이탈 자기장이 감소되거나 MTJ(302)상에서 동작하는 자기장을 제거하는 방식으로 위치된다. 자기 라이너의 추가 이점은 전류를 공급하는 비트 라인과 임의의 인접 물질 사이의 구리(Cu) 전기이동의 억제이다. 또한, 자기 라이너는 자신을 둘러싸는 와이어에 추가하여 다른 전자기 소스에 의해 생성되는 이탈 자기장에 대한 장벽으로서 기능할 수 있다.
도 3b는 본 발명의 다른 실시예에 따른, 자기 라이너(306 및 308)의 대체 구성을 도시하는 단면도이다. 구체적으로, 비트 라인(304)은 절단된 U자형 자기 라이너 부분(306) 및 상부 세그먼트 라이너 부분(308)을 포함하는 자기 라이너에 의해 적어도 부분적으로 포위된다. U자형 자기 라이너(306)는 비트 라인(304)의 전체 측벽을 덮지 않는다는 점에서 절단된다. 이 장치는, 2개의 반대 방향으로 자기장을 MTJ(302)로부터 멀리 우회시키도록 동작하는 자기 라이너 내의 2개의 측면 개구를 필수적으로 생성한다. 본 발명의 다른 실시예에서, 상부 세그먼트(308)는 선택적으로 생략될 수 있다. 실제로, 이 자기 라이너 장치는, MTJ(302)에서, 전류-유도 자기장 및 라이너의 이중극장(dipole field)을 제거한다.
도 3c는, 본 발명에 따른, 자기 라이너(306)의 또 다른 구성을 도시하는 단면도이다. 도 3c에 도시된 바와 같이, 자기 라이너(306)는, 도 3a 및 3b에 도시된 바와 같은 U자형 구조가 아닌, MTJ(302)의 상부면의 실질적으로 평평한 판으로서 구성된다. 이 장치는 비트 라인(304)을 통해 흐르는 전류에 의해 생성된 자기장을 MTJ(302)로부터 나와 멀리 우회시킨다. 이 장치를 제조하기 위해 요구되는 프로세싱은 자기 라이너의 다른 구성에 비교될 때 더 간단할 수 있는데, 이는 라이너 물질의 하나의 평평한 층만을 요구하기 때문이다. 따라서, 이 실시예는 메모리 셀이 사용될 애플리케이션에 따라서 소정 비용 이점을 제공할 수 있다. 도 3c의 자기 라이너(306)의 너비가 비트 라인(304)의 너비를 초과하여 연장될 수 있거나 자기 라이너(306)의 너비가 비트 라인(304)의 너비보다 짧을 수 있다.
자기 라이너는 U자형 또는 도 3a 및 3b에 도시된 바와 같은 2개의 측면 개구를 갖는 라이너 또는 도 3c에 도시된 바와 같은 실질적으로 평평한 판에 한정되지 않는다는 것을 인식해야 한다. 오히려, 본 발명은 어디서 어떻게 사용될지에 따라 자기 라이너의 형태, 크기, 두께 및/또는 구성요소가 변할 수 있다는 것을 고려한다. 자기 라이너의 재료, 형상 및 두께를 변경함으로써, MTJ에 영향을 주는 자기장이 조절될 수 있다. 또한, 자기 라이너는 자신을 둘러싸는 와이어와 직접 접촉할 필요가 없다. 다른 실시예에서, 전류 전달 와이어와 그 주위 자기 라이너 사이에 추가 도전 물질층이 위치될 수 있다. 당업자는 본 명세서에 개시된 내용에 기초하여 본 발명의 범위 내에 존재하는 자기 라이너에 대한 다양한 다른 배치를 고려할 수 있을 것이다.
또한, 도 3a 내지 3c는 단일 비트 라인의 자기 라이닝을 도시하고 있지만, 주어진 메모리 셀에 인접하는 임의의 자기장 생성 와이어 및 모든 자기장 생성 와이어에서 다수의 자기 라이너가 사용될 수 있다. 예를 들어, 도 4는 메모리 셀(402)과, MOSFET(410)과, 비트 라인(404)과, 메모리 셀에 선택적으로 액세스하기 위한 워드 라인(406)을 포함하는 예시적 메모리 회로(400)의 적어도 일부를 도시하고 있다. 이 실시예에서, 본 발명의 다른 측면에 따라, 메모리 셀에 인접한 모든 로컬 와이어(가령, 비트 라인(404), 워드 라인(406), 및 메모리 셀(402)에 포함되는 MTJ의 하부 전극(408))는 각 자기 라이너에 의해 적어도 부분적으로 포위된다. 메모리 회로(400)는 비트 라인(404), 워드 라인(406), 하부 전극(408)을 적어도 부분적으로 둘러싸는 U자형 라이너를 갖는다. 설명된 실시예에서, 자기 라이너는 듀얼 다마신(dual damascene) 워드 라인에서 사용될 수 있다. 각 U자형 라이너는 메모리 셀(402)로부터 멀리 전류를 전달하는 특정 도체에서 흐르는 전류에 의해 생성되는 자기장을 유도하는 방식으로 배치된다. 예를 들어, 워드 라인(406)과 관련되는 U자형 자기 라이너의 개구는 메모리 셀(402)로부터 멀어지는 방향을 바라보는(가령, 아래 방향, 메모리 셀의 반대 방향) 개구를 갖는 것이 바람직하다. 하부 전극(408)과 관련되는 자기 라이너는 유사한 방식으로 구성될 수 있다.
본 명세서에서 설명되는 본 발명의 실시예에 추가하여, 자기장을 차폐하는 기술은 다른 종류의 회로에 유리하게 사용될 수 있으며 반도체 메모리 장치에 한정되지 않는다는 것을 인식해야 한다. 예를 들어, 전자의 양자 스핀 및 정보를 전달하는 전하를 사용하는 스핀트로닉 논리 디바이스 및 다른 스핀트로닉 회로는 이러한 자기 차폐로부터 유사하게 이점을 취할 수 있다.
이제 도 5a 내지 5f를 참조하면, 본 발명의 실시예에 따라, 메모리 셀의 단면은 자기장으로부터 메모리 셀을 차폐하는 예시적 방법을 사용하는 다양한 프로세싱 스테이지를 도시하고 있다. 다음 프로세스가 설명을 쉽게 하기 위해 간략화되었다는 것을 인식해야 한다. 그러나, 당업자는 이 일반화된 설명으로부터 생략된 프로세싱 단계들을 쉽게 인식할 것이다. 다음 프로세스를 수행하는 데에 있어서, 금속층을 증착하는 기술은 스퍼터 증착, 증발, 화학 기상 증착(CVD) 및 전기도금을 포함하지만 이에 한정되는 것은 아니다. 이들 및 기타 기술에 대한 배경 기술은, 예를 들어, 1994년 Noyes Publishing에서 발간한 R.F. Bunshah의 Handbook of Deposition Technologies for Films and Coatings 제2판에 제공되며, 본 명세서에서 참조한다.
도 5a는 자기 자유층, 얇은 유전층 및 적층 구조를 구성하는 자기 고정층을 포함하는 예시적 MTJ(502)의 단면도를 도시하고 있다. 도전 물질층(504)은 먼저 MTJ 스택의 상부에 증착된다. 종래 포토리소그래피 공정을 사용하여 도전 물질층이 패터닝된 후, 습식 및 건식 에칭 기술을 사용하여 에칭된다. 도 5b는 MTJ(502)의 상부에 에칭된 도전 물질층(504)을 도시하고 있다. 이 층은 자기 라이너의 하부 벽면을 형성하는 것이 바람직하다. 이와 달리, 층(504)은 자유층의 물질이 인접 영역으로 외부 확산하는 것을 방지하는 장벽층을 구성할 수 있다.
도 5c에서, 유전층(506) 또는 대체 절연 물질(가령, 이산화 규소 또는 질화 규소)은 MTJ(502)의 상부면에 증착된다. 도 5d에서, 트렌치(508)는 유전층(506)을 통해 도전층(504)의 상부면으로 에칭된다. 트렌치(508)는 MTJ(502)와 실질적으로 정렬되어 도전층(504)이 트렌치의 하부벽의 적어도 일부를 형성한다. 다른 실시예에서, 도전층(504)은 트렌치(508)의 하부벽을 형성할 필요가 없으며 트렌치가 MTJ(502)의 적어도 일부로 에칭될 수 있다. 트렌치(508)가 어떻게 형성되는지와 무관하게, 트렌치의 적어도 일부는 MTJ(502)로의 전기 접촉을 촉진한다. 트렌치(508)는 전기 액세스를 MTJ(502)에 제공하는 기록 물질(가령, 비트 라인, 워드 라인)에 대한 토대를 구성한다.
도 5e에 도시된 바와 같이, 자기 라이너 물질(510)은 트렌치(508)의 내부면의 적어도 일부(가령, 측벽 및 하부벽)에 형성되는 것이 바람직하다. 도 5f에 있어서, 도전 물질(512), 가령, 구리가 자기 라이너 물질(510)의 상부의 트렌치(508)로 증착되어 트렌치를 중진하고 유전층(506)의 상부면과 실질적으로 평평하게 된다. 화학-기계 연마(CMP), 또는 대체 기술이 메모리 셀의 상부면을 평탄화하는 데에 사용될 수 있다.
본 명세서에서 설명되는 자기장으로부터 자기 메모리 셀을 차폐하는 기술은 집적 회로의 형태로 구현될 수 있다. 집적 회로를 형성하는 데에 있어서, 복수의 동일한 다이가 반도체 웨이퍼의 표면상에 반복되는 패턴으로 제조되는 것이 통상적이다. 각 다이는 본 명세서에서 설명되는 방법에 의해 형성되는 디바이스를 포함하며 다른 구조 또는 회로를 포함할 수 있다. 개별 다이는 웨이퍼로부터 절단되고 다이싱된 후, 집적 회로로서 패키징된다. 당업자는 어떻게 웨이퍼를 다이싱하고 다이를 패키징하여 집적 회로를 구성하는지를 알 것이다. 이렇게 제조된 집적 회로는 본 발명의 고려되는 부분이다.
본 발명의 실시예는 첨부된 도면을 참조하여 설명하였지만, 본 발명은 이들 세부적인 실시예에 한정되지 않으며 첨부된 청구범위의 범위를 벗어나지 않고 당업자에 의해 다양한 다른 변경 및 수정이 이루어질 수 있다는 것을 이해해야 한다.

Claims (10)

  1. 메모리 셀로서,
    자기 저장 요소;
    상기 자기 저장 요소에 전기적으로 결합되는 적어도 하나의 도전 세그먼트(conductive segment);
    상기 적어도 하나의 도전 세그먼트의 적어도 일부를 둘러싸는 자기 라이너(magnetic liner);를 포함하고,
    상기 자기 라이너는 상기 적어도 하나의 도전 세그먼트를 통해 전달되는 전류에 의해 생성되는 자기장의 적어도 일부가 상기 자기 저장 요소로부터 멀어지도록(divert) 하고, 상기 자기 라이너는 상기 적어도 하나의 도전 세그먼트와 상기 자기 저장 요소 사이에 위치되는 것인,
    메모리 셀.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 도전 세그먼트는 비트 라인, 워드 라인 및 판독 라인 중 적어도 하나를 포함하는
    메모리 셀.

  3. 삭제
  4. 제 1 항에 있어서,
    상기 자기 저장 요소는 스핀 모멘텀 전달 디바이스를 포함하는
    메모리 셀.
  5. 메모리 회로로서,
    복수의 메모리 셀을 포함하되,
    상기 복수의 메모리 셀 각각은
    (i) 자기 저장 요소와,
    (ii) 상기 자기 저장 요소에 전기적으로 연결되는 적어도 하나의 도전 세그먼트와,
    (iii) 상기 적어도 하나의 도전 세그먼트의 적어도 일부를 둘러싸는 자기 라이너를 포함하되,
    상기 자기 라이너는 상기 적어도 하나의 도전 세그먼트를 통해 전달되는 전류에 의해 생성되는 자기장의 적어도 일부가 상기 자기 저장 요소로부터 멀어지도록(divert) 하고,
    상기 자기 라이너는 상기 적어도 하나의 도전 세그먼트와 상기 자기 저장 요소 사이에 위치되는 것인,
    메모리 회로.
  6. 자기 메모리 셀을 자기장으로부터 차폐(shielding)하는 방법으로서,
    자기 저장 요소를 형성하는 단계와,
    상기 자기 저장 요소에 전기적으로 연결된 적어도 하나의 도전 세그먼트를 형성하는 단계와,
    상기 적어도 하나의 도전 세그먼트의 적어도 일부를 자기 라이너를 사용하여 둘러싸는 단계를 포함하되,
    상기 자기 라이너는 상기 적어도 하나의 도전 세그먼트를 통해 전달되는 전류에 의해 생성되는 자기장의 적어도 일부가 상기 자기 저장 요소로부터 멀어지도록(divert) 하고,
    상기 자기 라이너는 상기 적어도 하나의 도전 세그먼트와 상기 자기 저장 요소 사이에 위치되는 것인,
    자기 메모리 셀을 자기장으로부터 차폐하는 방법.
  7. 제 6 항에 있어서,
    상기 둘러싸는 단계는,
    상기 자기 저장 요소 부근에 트렌치를 형성하는 단계와,
    상기 트렌치의 적어도 하나의 표면에 상기 자기 라이너를 형성하는 단계를 더 포함하는
    자기 메모리 셀을 자기장으로부터 차폐하는 방법.
  8. 제 7 항에 있어서,
    상기 적어도 하나의 도전 세그먼트는 상기 자기 라이너의 적어도 하나의 표면에 형성되는
    자기 메모리 셀을 자기장으로부터 차폐하는 방법.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 도전 세그먼트의 상부에 자기 라이너의 세그먼트를 형성하는 단계와,
    상기 자기 라이너의 세그먼트의 적어도 일부를 에칭하여 상기 자기 라이너에 적어도 하나의 개구를 형성하는 단계를 더 포함하는
    자기 메모리 셀을 자기장으로부터 차폐하는 방법.

  10. 복수의 자기 메모리 셀을 각각의 자기장으로부터 차폐하는 방법으로서,
    복수의 자기 저장 요소를 형성하는 단계와,
    상기 복수의 자기 저장 요소 중 대응하는 하나에 전기적으로 연결되는 적어도 하나의 도전 세그먼트를 형성하는 단계와,
    상기 적어도 하나의 도전 세그먼트의 적어도 일부를 자기 라이너를 사용하여 둘러싸는 단계를 포함하되,
    상기 자기 라이너는 상기 적어도 하나의 도전 세그먼트를 통해 전달되는 전류에 의해 생성되는 자기장의 적어도 일부를 상기 복수의 자기 저장 요소 중 대응하는 하나의 자기 저장 요소로부터 멀어지도록 하고,
    상기 자기 라이너는 상기 적어도 하나의 도전 세그먼트와 상기 자기 저장 요소 사이에 위치되는 것인,
    복수의 자기 메모리 셀을 각각의 자기장으로부터 차폐하는 방법.
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