CN109256405B - Mram阵列与其的制作方法 - Google Patents
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Abstract
本申请提供了一种MRAM阵列与其的制作方法。该制作方法包括：步骤S1，在衬底的表面上设置包括MTJ单元的预存储结构，MTJ单元的远离衬底的表面为第一表面；步骤S2，在MTJ单元上设置介质单元，介质单元包括低K介电层与抛光阻挡层，低K介电层的厚度大于或等于MTJ单元的厚度，抛光阻挡层的厚度小于低K介电层的厚度，低K介电层与抛光阻挡层分别包括第一凸起部分与第二凸起部分；步骤S3，去除第二凸起部分；步骤S4，至少去除第一凸起部分与剩余的抛光阻挡层，使得剩余的介质单元的表面为连续平面，或使得MTJ单元两侧剩余的低K介电层的表面与第一表面在同一个平面上。该方法使得MTJ单元具有较好的均一性。
Description
技术领域
本申请涉及半导体工艺领域，具体而言，涉及一种MRAM阵列与其的制作方法。
背景技术
磁性随机存储器(Magnetic Random Access Memory,MRAM)是一种新型的非易失性存储器，相比于目前其他类型的存储器，具有读写速度快、可实现无限次擦写、易于与目前的半导体工艺相兼容等优点，此外利用自旋流来实现磁矩翻转的自旋传输扭矩(Spintransfer torque,STT)的MRAM阵列可实现存储单元尺寸的微缩。这些优点使得MRAM成为未来新型存储器的主要发展方向。
在MRAM中的主要功能单元为MTJ单元，其结构主要包括磁性自由层/非磁性氧化层(MgO)/磁性钉扎层。在外加磁场或电流等驱动下，磁性自由层的磁矩方向发生翻转，与磁性钉扎层的磁矩方向呈现平行态或反平行态，使得MRAM出现高低电阻态，可分别定义为存储态“0”和“1”，从而实现信息的存储。
在MTJ单元制备完成之后通过光刻刻蚀的方法形成MTJ单元的阵列图案，之后沉积介电材料，并利用化学机械抛光制程完成晶圆上MTJ阵列的全局平坦化。在化学机械抛光制程中，通常需要制备MTJ单元2倍厚度的介电材料以获得晶圆的全局平坦化而不破坏MTJ单元。
依据摩尔定律，当工艺节点缩小到28nm及以下时，为了满足芯片速度的要求，平衡电阻电容延迟效应(RC delay)，需在后段工艺制程中引入介电常数小于2.7的低K介电材料(低介电常数材料)，例如SiCOH，形成如图1所示的低K介电层8'，图1的结构中在MTJ单元6'上覆盖了保护层7'以防止氧化及空气中水汽的污染。
在后续的工艺中需要采用化学机械研磨工艺去除数千埃厚度的低K介电材料。然而，目前半导体工业界对低K介电材料的化学机械研磨的研究应用仅限于在后端铜大马士革工艺中，其化学机械研磨去除的膜厚小于
目前的研磨液市场中没有合适的相应材料和工艺的研磨产品来去除新引入的厚度较大的低K介电材料。而一般氧化物材料(TEOS)和低介电常数材料(例如SiCOH)之间的化学机械研磨过程差异显著，低介电常数材料的研磨去除率非常缓慢并且不稳定。较长的化学机械研磨时间会导致形成的结构的均匀性极差，从而影响产品良率。
发明内容
本申请的主要目的在于提供一种MRAM阵列与其的制作方法，以解决现有技术中无法快速地去除低K介电材料导致的芯片的均匀性较差的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种MRAM阵列的制作方法，该制作方法包括：步骤S1，在衬底的表面上设置多个相互间隔的预存储结构，各上述预存储结构包括一个MTJ单元，上述MTJ单元的远离上述衬底的表面为第一表面；步骤S2，在上述MTJ单元的裸露表面上设置介质单元，上述介质单元包括沿远离上述MTJ单元的方向依次设置的低K介电层与抛光阻挡层，上述低K介电层的厚度大于或等于上述MTJ单元的厚度，上述抛光阻挡层的厚度小于上述低K介电层的厚度，上述低K介电层包括设置在上述第一表面上的第一凸起部分，上述抛光阻挡层包括设置在上述第一凸起部分的远离上述第一表面上的第二凸起部分；步骤S3，去除上述第二凸起部分；步骤S4，至少去除上述第一凸起部分与剩余的上述抛光阻挡层，使得剩余的上述介质单元的远离上述衬底的表面为连续平面，或者，使得上述MTJ单元两侧剩余的上述低K介电层的远离上述衬底的表面与上述第一表面在同一个平面上。
进一步地，采用化学机械抛光法或刻蚀法实施上述步骤S3。
进一步地，采用化学机械抛光法或刻蚀法实施上述步骤S4。
进一步地，采用化学机械抛光法实施上述步骤S4的过程包括：获取上述第一凸起部分与剩余的上述抛光阻挡层的厚度比；根据上述厚度比选取研磨液，并研磨去除上述第一凸起部分与剩余的上述抛光阻挡层，其中，上述研磨液对上述第一凸起部分与上述抛光阻挡层的研磨速度之比等于上述厚度比。
进一步地，上述介质单元还包括保护层，上述保护层接触设置在上述MTJ单元的裸露表面上，上述低K介电层设置在上述保护层的远离上述MTJ单元的表面上。
进一步地，上述保护层的材料选自氮硅化合物和/或碳化硅。
进一步地，当上述第一表面上还剩余部分上述介质单元时，在上述步骤S4之后，上述制作方法还包括：步骤S5，去除上述第一表面所在平面上的上述介质单元；步骤S6，在上述第一表面上设置顶电极。
进一步地，采用化学机械抛光法实施上述步骤S5。
进一步地，当上述第一表面上还剩余部分上述介质单元时，在上述步骤S4之后，上述制作方法还包括：步骤S5'，在经过上述步骤S4处理后的上述介质单元中开设通孔，使得至少上述第一表面裸露；步骤S6'，在上述通孔中设置顶电极材料，形成顶电极。
进一步地，上述低K介电层的材料的介电常数在2.0～3.5之间，优选在2.0～2.7之间。
进一步地，上述抛光阻挡层的材料选自氮氧硅化合物与碳化硅中的一种或多种。
根据本申请的另一方面，提供了一种MRAM阵列，上述MRAM阵列采用任一种上述的制作方法形成。
应用本申请的技术方案，在低K介电层上设置抛光阻挡层，并且，由于MTJ单元的存在，使得形成的低K介电层与抛光阻挡层均具有凸起部分，其中，低K介电层的凸起部分为第一凸起部分，抛光阻挡层的凸起部分为第二凸起部分，后续先去除第二凸起部分，采用化学机械抛光法或者刻蚀法快速地去除上述第一凸起部分与剩余的上述抛光阻挡层，进而使得低K介电层的去除时间大大缩短，更有利于获得MRAM阵列内MTJ单元的较好的均一性。
并且，在去除第一凸起部分与剩余的上述抛光阻挡层时，对应的去除方法S4对抛光阻挡层的去除速率较慢，对第一凸起部分去除速率较快，这样保证了二者同时被去除，进而保证了在步骤S4之后获得平整的表面。
另外，本申请中的低K介电层的厚度需要大于或等于MTJ单元的厚度，使得位于MTJ单元两侧的抛光阻挡层高于MTJ单元的第一表面，进而保证了在后续在去除剩余的上述抛光阻挡层时，不会破坏MTJ单元，保证MTJ单元的完整性，保证了器件具有良好的性能，且相比于直接对低K介电质进行研磨平坦化需制备的两倍MTJ单元的厚度，该方法中需要的低K介电质的厚度更薄，更容易快速除去。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了现有技术中的一种MRAM阵列的制作过程中的局部结构示意图；
图2示出了本申请的一种实施例提供在MTJ单元上设置介质单元后的结构示意图；
图3示出了去除图2中的第二凸起部分后的结构示意图；
图4示出了去除第一凸起部分以及剩余的抛光阻挡层后的结构示意图；
图5示出了去除图4中的第一表面所在平面上的部分介质单元后的结构示意图；
图6示出了去除图5中的第一表面所在平面上的介质单元后的结构示意图；
图7示出了在图6的结构中设置顶电极后的结构示意图；
图8示出了在图4的介质单元中开设通孔后的结构示意图；
图9示出了在图8的结构中设置顶电极后的结构示意图；以及
图10示出了本申请的一种实施例提供的MRAM阵列的局部结构示意图。
其中，上述附图包括以下附图标记：
6'、MTJ单元；7'、保护层；8'、低K介电层；1、衬底；2、连接金属层；3、阻挡层；5、底电极；6、MTJ单元；7、保护层；8、低K介电层；9、抛光阻挡层；10、顶电极；11、隔离介质层；02、增强金属连接层；41、第一隔离层；42、第二隔离层；80、第一凸起部分；90、第二凸起部分；100、通孔。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
正如背景技术所介绍的，现有技术中无法快速地去除MTJ单元之上的低K介电材料获得平坦化的表面，导致的芯片的均一性较差，为了解决如上的技术问题，本申请提出了一种MRAM阵列与其的制作方法。
本申请的一种典型的实施方式中，提供了一种MRAM阵列的制作方法，该制作方法包括：步骤S1，在衬底1的表面上设置多个相互间隔的预存储结构，各上述预存储结构包括一个MTJ单元6，上述MTJ单元6的远离上述衬底1的表面为第一表面；步骤S2，在上述MTJ单元6的裸露表面上设置介质单元，上述介质单元包括沿远离上述MTJ单元6的方向依次设置的低K介电层8与抛光阻挡层9，上述低K介电层8的厚度大于或等于上述MTJ单元6的厚度，上述抛光阻挡层9的厚度小于上述低K介电层8的厚度，上述低K介电层8包括设置在上述第一表面上的第一凸起部分80，上述抛光阻挡层9包括设置在上述第一凸起部分80的远离上述第一表面上的第二凸起部分90；步骤S3，去除上述第二凸起部分90；以及步骤S4，至少去除上述第一凸起部分80与剩余的上述抛光阻挡层9，使得剩余的上述介质单元的远离上述衬底1的表面为连续平面，如图4或5所示，或者，使得上述MTJ单元6两侧剩余的上述低K介电层8的远离上述衬底1的表面与上述第一表面在同一个平面上，如图6所示。
需要说明的是，本申请中的第一凸起部分是低K介电层中突出于其他部分的部分，其并不一定等同于第一表面上方的低K介电层，当低K介电层的厚度大于MTJ单元的厚度时，第一凸起部分只是第一表面上方的低K介电层中的一部分。同样地，本申请中的第二凸起部分也是指抛光阻挡层中突出于其他部分的部分，其并不一定等同于第一凸起部分上方的抛光阻挡层。
在“剩余的上述介质单元的远离上述衬底1的表面为连续平面”这种结果中，包括了两种情况：第一种是，第一表面上还剩余低K介电层，且剩余的全部低K介电层的表面平整，如图4所示；第二种是，第一表面上不剩余低K介电层，且该介质单元中在低K介电层8与MTJ单元之间还设置有其他结构层，MTJ单元两侧剩余的低K介电层与第一表面上的剩余的其他结构层的表面在同一个平面上，即形成平整的表面，如图5所示。
上述的制作方法中，在低K介电层上设置抛光阻挡层，并且，由于MTJ单元的存在，使得形成的低K介电层与抛光阻挡层均具有凸起部分，其中，低K介电层的凸起部分为第一凸起部分，抛光阻挡层的凸起部分为第二凸起部分，后续先去除第二凸起部分，采用化学机械抛光法或者刻蚀法快速地去除至少上述第一凸起部分与剩余的上述抛光阻挡层，进而使得低K介电层的去除时间大大缩短，更有利于获得MRAM阵列内MTJ单元的较好的均一性。
应用本申请的技术方案，在低K介电层上设置抛光阻挡层，并且，由于MTJ单元的存在，使得形成的低K介电层与抛光阻挡层均具有凸起部分，其中，低K介电层的凸起部分为第一凸起部分，抛光阻挡层的凸起部分为第二凸起部分，后续先去除第二凸起部分，采用化学机械抛光法或者刻蚀法快速地去除上述第一凸起部分与剩余的上述抛光阻挡层，进而使得低K介电层的去除时间大大缩短，更有利于获得MRAM阵列内MTJ单元的较好的均一性。
并且，在去除第一凸起部分与剩余的上述抛光阻挡层时，对应的去除方法S4对抛光阻挡层的去除速率较慢，对第一凸起部分去除速率较快，这样保证了二者同时被去除，进而保证了在步骤S4之后获得平整的表面。
另外，本申请中的低K介电层的厚度需要大于或等于MTJ单元的厚度，使得位于MTJ单元两侧的抛光阻挡层高于MTJ单元的第一表面，进而保证了在后续在去除剩余的上述抛光阻挡层时，不会破坏MTJ单元，保证MTJ单元的完整性，保证了器件具有良好的性能，且相比于直接对低K介电质进行研磨平坦化需制备的两倍MTJ单元的厚度，该方法中需要的低K介电质的厚度更薄，更容易快速除去。
本申请的上述设置介质单元中各层可以采用现有技术中的任何可行的方法设置，比如化学沉积法中的各种方法。本领域技术人员可以根据实际情况选择合适的方法设置介质单元中的这些层，且这些层的设置方法可以是相同的，也可以是不同的，本领域技术人员可以根据实际情况进行选择。
本申请的上述步骤S3可以采用化学机械抛光法实施，也可以采用其他刻蚀法实施，只要将第二凸起部分去除，且保证MTJ单元两侧的抛光阻挡层只有少量被去除即可。
本申请的一种实施例中，采用化学机械抛光法实施上述步骤S3，由于台阶的存在，将第二凸起部分去除时，MTJ单元两侧的抛光阻挡层仍会有一定厚度未被除去，化学机械抛光后的结构如图3所示。
同样地，本申请的步骤S4可以采用化学机械抛光法实施，也可以采用其他刻蚀法实施，只要可以快速地将第一凸起部分80与剩余的上述抛光阻挡层9去除，且保证MTJ不被去除，且得到平整表面即可。
本申请的另一种实施例中，采用化学机械抛光法实施上述步骤S4，这样可以更好地控制第一凸起部分80与剩余的上述抛光阻挡层9的去除进而获得平坦化的表面，且保证MTJ单元不被破坏。
为了更精确地将第一凸起部分以及剩余的上述抛光阻挡层去除，本申请的一种实施例中，采用化学机械抛光法实施上述步骤S4包括：获取上述第一凸起部分80与剩余的上述抛光阻挡层9的厚度比；根据上述厚度比选取研磨液，并研磨去除上述第一凸起部分80与剩余的上述抛光阻挡层9，其中，上述研磨液对上述第一凸起部分80与上述抛光阻挡层9的研磨速度之比等于上述厚度比。
本申请的再一种实施例中，如图2所示，上述介质单元还包括保护层7，上述保护层7接触设置在上述MTJ单元6的裸露表面上，上述低K介电层8设置在上述保护层7的远离上述MTJ单元6的表面上，上述保护层用来保护MTJ单元6，以防止其被氧化与被空气中水汽的污染。
本申请的保护层的材料可以选择现有技术中的任意一种可以起到上述的保护作用且不影响MTJ器件的性能的材料，本领域技术人员可以根据实际情况选择合适的材料形成保护层。
本申请的又一种实施例中，上述保护层7的材料选自氮硅化合物和/或碳化硅等。
本申请的再一种实施例中，当上述第一表面上还剩余部分上述介质单元时，剩余的介质单元可以是低K介电层和/或保护层时，在上述步骤S4之后，上述制作方法还包括：步骤S5，去除上述第一表面所在平面上的上述介质单元。且当介质单元包括低K介电层和保护层7时，该过程需要去除第一表面上的低K介电层与保护层7；剩余的介质单元可以是保护层时，该过程需要去除第一表面上的保护层7，如图6所示，该步骤的实施可以采用现有技术中的去除低K介电层8的方法，例如可以采用现有技术中的研磨液研磨去除；步骤S6，在上述第一表面上设置顶电极10，形成图7所示的结构。
本申请的另一种实施例中，低K介电层8的厚度等于上述MTJ单元6的厚度，且介质单元不包括保护层7时，在上述步骤S4之后，就不需要在去除介质单元了，直接在在上述第一表面上设置顶电极10，形成图7所示的结构。
上述的设置顶电极的过程具体包括：先在第一表面以及第一表面两侧的介质单元的裸露表面上设置顶电极材料，然后通过刻蚀的方法去除多余的顶电极材料，进而形成图7所示的顶电极。底电极的形成方法可参考上述的顶电极的形成方法。
但是，本申请的步骤S4之后的工艺并不与限于上述的方法，可以根据具体的形成顶电极的方式来选择具体的工艺方法，本申请的又一种实施例中，在上述步骤S4之后，上述制作方法还包括：步骤S5'，在经过上述步骤S4处理后的上述介质单元中开设通孔100，使得至少上述第一表面裸露，形成图8所示的结构；步骤S6'，在上述通孔100中设置顶电极材料，形成顶电极10，形成图9所示的结构。
上段中的形成顶电极的过程中，在开设通孔之前，还可以根据实际情况去除一部分的低K介电层。
为了进一步保证顶电极与MTJ单元形成良好的电接触，本申请的一种优选实施例中，上述顶电极的关键尺寸(Critical Dimension，CD)大于或等于MTJ单元的关键尺寸。
本申请的低K介电层的材料可以选择现有技术中的任何的低K介电材料，本领域技术人员可以根据实际情况选择合适的材料形成本申请的上述低K介电层。
为了进一步提高芯片的处理速度，平衡电阻电容延迟效应，本申请的一种实施例中，上述低K介电层的材料的介电常数在2.0～3.5之间。
本申请的另一种实施例中，进一步优选介电常数在在2.0～2.7之间的材料形成低K介电层。这样可以更进一步提高芯片的处理速度，且更进一步平衡电阻电容延迟效应。
常用的低K介电材料包括SiCOH与SiOC等。
本申请的抛光阻挡层的材料可以选择现有技术中的任意一种满足要求的材料，本领域技术人员可以根据实际情况选择合适的材料形成抛光阻挡层。
为了进一步有效控制上述步骤S4中的去除速率，且获得表面平整的剩余低K介电层，本申请的一种实施例中，上述抛光阻挡层的材料选自氮硅化合物和/或碳化硅的一种或多种。
本申请的一种具体的实施例中，形成上述预存储结构的过程包括：在上述衬底1的表面上间隔设置多个连接金属层2，在上述多个连接金属层2的远离上述衬底1的表面上依次设置叠置的阻挡层3与第一隔离层41，在位于各上述连接金属层2上的上述阻挡层3与第一隔离层41中开设第一通孔，且上述第一通孔与上述连接金属层2一一对应，在各上述第一通孔中设置金属材料，形成增强金属连接层02，并利用化学机械抛光法完成表面的平坦化，在增强金属连接层02的上表面设置第二隔离层42，在位于各上述增强金属连接层02上的上述第二隔离层42中开设第二通孔，且上述第二通孔与上述增强金属连接层02一一对应，在各上述第二通孔中设置底电极金属，形成底电极5，且上述底电极5的远离上述衬底1的表面与上述隔离层04的远离上述衬底1的表面在同一平面上，形成图10所示的结构，在各上述底电极5的远离上述连接增强金属连接层02的表面上设置一个上述MTJ单元6。各预存储结构包括一一对应的连接金属层2、增强金属连接层02、底电极5与MTJ单元6。
当然，本申请的底电极的设置方法并不限于上述的方法，一种实施例中，上述形成底电极的方法包括：在上述衬底1的表面上间隔设置多个连接金属层2，在上述多个连接金属层2的远离上述衬底1的表面上依次设置叠置的阻挡层3与第一隔离层41；在位于各上述连接金属层2上的上述阻挡层3与第一隔离层41中开设第一通孔，且上述第一通孔与上述连接金属层2一一对应，在各上述第一通孔中设置金属材料，形成增强金属连接层02，并利用化学机械抛光法完成表面的平坦化；在平坦化的表面上设置底电极金属层，并光刻刻蚀形成底电极5，底电极5与上述连接金属层2一一对应；然后，沉积第二隔离层42，并且，利用化学机械抛光完成第二隔离层42及底电极5的表面平坦化，使上述底电极5的远离上述衬底1的表面与上述隔离层04的远离上述衬底的表面在同一平面上；最后，在各上述底电极5的远离上述连接金属层2的表面上设置一个上述MTJ单元6，如图10所示，进而形成间隔设置的上述多个预存储结构。
为了进一步保证底电极与MTJ单元形成良好的电接触，本申请的一种优选的实施例中，上述底电极的关键尺寸(Critical Dimension，CD)大于或等于MTJ单元的关键尺寸。
上述连接金属层的材料选自Cu、Au、Ag、Al或TaN等金属，本领域技术人员可以根据实际情况选择合适的材料形成连接金属层。本申请的一种实施例中，上述连接金属层为铜层。
由于金属铜容易扩散至隔离层(指第一隔离层和/或第二隔离层)中，进而使得对应的隔离层的隔离效果较差，甚至出现漏电的问题，且铜与对应的隔离层的粘结性能较差，为了进一步提高对应的隔离层的隔离效果以及器件的稳定性，本申请的一种实施例中，当上述连接金属层2和/或增强金属连接层02为铜层时，在对应的隔离层中开孔之后以及设置上述铜层的步骤之前，还包括在孔中设置铜阻挡层。在本发明中上述的图示中，铜阻挡层未显示。
上述的铜阻挡层可以是现有技术中的任何铜阻挡层材料形成的，比如TaNx或Ta，本领域技术人员可以根据实际情况选择合适的材料形成铜阻挡层。该层具体可以通过PVD或ALD等方法沉积，优选ALD或者SIP(Self-Ionized PVD)方式来沉积。
本申请中的顶电极与底电极可以是现有技术中常用的导电材料形成的，比如铜、Ta或TaN等，优选电阻率低的导电材料，例如TaN或Ta。
本申请的一种实施例中，MTJ单元的保护层07厚度较薄，可用CMP或刻蚀的方法除去完成MTJ的开孔。
本申请中的衬底包含基底以及在在基底上的前道工艺所有必要的结构以及器件，例如包括CMOS等。
本申请中的MTJ单元可以是现有技术中的任意一种MTJ单元，MTJ单元主要由参考层/绝缘势垒层/自由层构成，同时包含其他多层多种可实现特定功能的磁性或非磁性薄膜。本领域技术人员可以根据实际情况选择合适结构的MTJ单元。
本申请的另一种典型的实施方式中，提供了一种MRAM阵列，该MRAM阵列采用上述的制作方法形成。
该MRAM阵列由于采用上述的制作方法形成，使得其中的多个MTJ具有较好的均一性，进而使得MRAM阵列的性能较好。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例与对比例来说明本申请的方案。
实施例1
制备出包括基底以及基底上的经过前道工艺制备出的结构的衬底1。
在衬底1上采用大马士革工艺沉积铜金属层(在衬底上设置隔离介质层11，然后在隔离介质层中开孔，在孔中填充金属铜)，形成多个连接金属层2，且多个连接金属层2远离衬底的表面在同一个平面上，如图10所示。
在各连接金属层2层的远离衬底1的表面上沉积N-BLOK，形成阻挡层3。在阻挡层3上采用TEOS利用PECVD形成SiO2层，即第一隔离层41。
在位于各上述连接金属层2上的上述阻挡层3、第一隔离层41中开设第一通孔，且上述第一通孔与上述连接金属层2一一对应。
在各上述第一通孔中设置铜阻挡层TaN(图中未示出)、金属铜，形成增强金属连接层02，并利用化学机械抛光完成表面的平坦化。
在增强金属连接层02的上表面采用TEOS利用PECVD形成SiO2层，即第二隔离层42。
在位于各上述增强金属连接层02上的上述第二隔离层42中开设第二通孔，且上述第二通孔与上述增强金属连接层02一一对应。
在各上述第二通孔中设置底电极金属TaN，形成底电极5，且上述底电极5的远离上述衬底1的表面与上述隔离层04的远离上述衬底1的表面在同一平面上。
在各底电极5的表面上设置多个间隔的MTJ单元6，且MTJ单元6的厚度为
依次沉积Si3N4、SiCOH与Si3N4，形成依次叠置设置的保护层、低K介电层8、抛光阻挡层9，各层的厚度分别是：
与
如图2所示，低K介电层8与抛光阻挡层9分别包括位置对应的第一凸起部分与第二凸起部分，低K介电层为共形沉积，基本复制MTJ单元的台阶，且低K介电层的厚度大于MTJ单元的厚度。
采用化学机械抛光法去除第二凸起部分，由于其他位置处的抛光阻挡层相对较低，距离抛光装置较远，使得该位置处的研磨速率较小，进而形成图3所示的结构，即其他位置处的抛光阻挡层只被去除了部分。
测量剩余的抛光阻挡层的厚度，其值为
并计算该厚度与第一凸起的厚度的比，结果为1:4。根据该比值选择对应选择比的研磨液，进行化学机械抛光，以去除第一凸起部分与剩余的抛光阻挡层，如图4，得到平整的低K介电层8表面。
采用化学机械抛光去除第一表面所在平面上的低K介电层8与保护层7。
在第一表面以及剩余的上述介质单元上沉积Ta，并刻蚀去除多余的Ta，形成图10所示的顶电极10。
实施例2
与实施例1不同之处在于，MTJ单元的厚度与低K介电层的厚度相同，均为
且在去除第一凸起部分与剩余的抛光阻挡层后，只需要采用化学机械抛光去除第一表面所在平面上的保护层7，然后再在第一表面以及上述介质单元上沉积Ta，并刻蚀去除多余的Ta，形成顶电极。
对比例
与实施例不同的是，MRAM阵列的制作过程中，介质单元中仅包括保护层与低K介电层，且在后续的去除过程中，采用化学机械抛光法去除第一表面上的低K介电层与保护层，具体的研磨液与实施例1中去除第一表面所在平面上的剩余的低K介电层8与保护层7的研磨液相同。
采用台阶仪测试MRAM阵列器件中的晶粒裸片的不均一性与晶圆内的不均一性，具体测试结果见表1。
表1
由上述的表中的数据可知，实施例1制备得到的MRAM阵列器件的晶圆内(With InWafer,WIW)的不均一性比例较小，所以晶圆内的均一性也较好，且晶粒裸片的不均一性较小；对比例与实施例1相比，由于去除低K介电层的时间较长，导致晶圆内的均一性均变差，晶粒裸片的不均一性较小。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法中，在低K介电层上设置抛光阻挡层，并且，由于MTJ单元的存在，使得形成的低K介电层与抛光阻挡层均具有凸起部分，其中，低K介电层的凸起部分为第一凸起部分，抛光阻挡层的凸起部分为第二凸起部分，后续先去除第二凸起部分，采用化学机械抛光法或者刻蚀法快速地去除所述第一凸起部分与剩余的所述抛光阻挡层，进而使得低K介电层的去除时间大大缩短，更有利于获得MRAM阵列内MTJ单元的较好的均一性。
并且，在去除第一凸起部分与剩余的所述抛光阻挡层时，对应的去除方法S4对抛光阻挡层的去除速率较慢，对第一凸起部分去除速率较快，这样保证了二者同时被去除，进而保证了在步骤S4之后获得平整的表面。
另外，本申请中的低K介电层的厚度需要大于或等于MTJ单元的厚度，使得位于MTJ单元两侧的抛光阻挡层高于MTJ单元的第一表面，进而保证了在后续在去除剩余的所述抛光阻挡层时，不会破坏MTJ单元，保证MTJ单元的完整性，保证了器件具有良好的性能，且相比于直接对低K介电质进行研磨平坦化需制备的两倍MTJ单元的厚度，该方法中需要的低K介电质的厚度更薄，更容易快速除去。
2)、本申请的MRAM阵列中的多个MTJ具有较好的均一性，MRAM阵列的性能较好。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (11)
1.一种MRAM阵列的制作方法，其特征在于，所述制作方法包括：
步骤S1，在衬底(1)的表面上设置多个相互间隔的预存储结构，各所述预存储结构包括一个MTJ单元(6)，所述MTJ单元(6)的远离所述衬底(1)的表面为第一表面；
步骤S2，在所述MTJ单元(6)的裸露表面上设置介质单元，所述介质单元包括沿远离所述MTJ单元(6)的方向依次设置的低K介电层(8)与抛光阻挡层(9)，所述低K介电层(8)的厚度大于或等于所述MTJ单元(6)的厚度，所述抛光阻挡层(9)的厚度小于所述低K介电层(8)的厚度，所述低K介电层(8)包括设置在所述第一表面上的第一凸起部分(80)，所述抛光阻挡层(9)包括设置在所述第一凸起部分(80)的远离所述第一表面上的第二凸起部分(90)；
步骤S3，去除所述第二凸起部分(90)；以及
步骤S4，至少去除所述第一凸起部分(80)与剩余的所述抛光阻挡层(9)，使得剩余的所述介质单元的远离所述衬底(1)的表面为连续平面，或者，使得所述MTJ单元(6)两侧剩余的所述低K介电层(8)的远离所述衬底(1)的表面与所述第一表面在同一个平面上，
采用化学机械抛光法或刻蚀法实施所述步骤S4，
采用化学机械抛光法实施所述步骤S4的过程包括：
获取所述第一凸起部分(80)与剩余的所述抛光阻挡层(9)的厚度比；以及
根据所述厚度比选取研磨液，并研磨去除所述第一凸起部分(80)与剩余的所述抛光阻挡层(9)，其中，所述研磨液对所述第一凸起部分(80)与所述抛光阻挡层(9)的研磨速度之比等于所述厚度比。
2.根据权利要求1所述的制作方法，其特征在于，采用化学机械抛光法或刻蚀法实施所述步骤S3。
3.根据权利要求1所述的制作方法，其特征在于，所述介质单元还包括保护层(7)，所述保护层(7)接触设置在所述MTJ单元(6)的裸露表面上，所述低K介电层(8)设置在所述保护层(7)的远离所述MTJ单元(6)的表面上。
4.根据权利要求3所述的制作方法，其特征在于，所述保护层(7)的材料选自氮硅化合物和/或碳化硅。
5.根据权利要求1所述的制作方法，其特征在于，当所述第一表面上还剩余部分所述介质单元时，在所述步骤S4之后，所述制作方法还包括：
步骤S5，去除所述第一表面所在平面上的所述介质单元；以及
步骤S6，在所述第一表面上设置顶电极(10)。
6.根据权利要求5所述的制作方法，其特征在于，采用化学机械抛光法实施所述步骤S5。
7.根据权利要求1所述的制作方法，其特征在于，当所述第一表面上还剩余部分所述介质单元时，在所述步骤S4之后，所述制作方法还包括：
步骤S5'，在经过所述步骤S4处理后的所述介质单元中开设通孔(100)，使得至少所述第一表面裸露；以及
步骤S6'，在所述通孔(100)中设置顶电极材料，形成顶电极(10)。
8.根据权利要求1至7中任一项所述的制作方法，其特征在于，所述低K介电层(8)的材料的介电常数在2.0～3.5之间。
9.根据权利要求1至7中任一项所述的制作方法，其特征在于，所述低K介电层(8)的材料的介电常数在2.0～2.7之间。
10.根据权利要求1至7中任一项所述的制作方法，其特征在于，所述抛光阻挡层(9)的材料选自氮氧硅化合物与碳化硅中的一种或多种。
11.一种MRAM阵列，其特征在于，所述MRAM阵列采用权利要求1至10中的任一项所述的制作方法形成。
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