KR102619853B1 - 자기저항 장치들을 통합하는 방법들 - Google Patents
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Abstract
본 개시는 자기저항 장치(210)를 갖는 집적 회로 장치(100)를 제조하는 방법에 관한 것이다. 몇몇 양태들에서, 상기 방법은 기판(260)의 제1 접촉부(250) 상에 자기저항 장치를 형성하는 단계로서, 자기저항 장치는 중간 영역에 의해 분리된 고정 자화 영역 및 자유 자화 영역을 포함하는, 상기 자기저항 장치를 형성하는 단계; 자기저항 장치 위에 제1 유전 재료(220)를 증착하는 단계; 제1 유전 재료 위에 제2 유전 재료(240)를 증착하는 단계; 제2 유전 재료의 표면을 연마하는 단계; 자기저항 장치의 표면을 노출시키도록 제2 유전 재료의 연마된 표면을 통해 제1 캐비티(first cavity)를 형성하는 단계; 및 비아(230)를 형성하기 위해 제1 캐비티 내에 전기 전도성 재료를 증착하는 단계를 포함한다.
Description
관련 출원의 상호 참조
이 출원은, 참조에 의해 그 전체가 본원에 통합된, 2017년 4월 21일자 출원된 미국 가출원 번호 제62/488,233호의 우선권을 주장한다.
기술 분야
본 게시물은 일반적으로 자기저항 장치들, 특히, 집적 회로들(integrated circuits; IC) 상의 자기저항 장치들의 통합에 관한 것이다.
자기 센서들, 자기 트랜스듀서들(magnetic transducers), 및 자기 메모리 셀들과 같은 자기저항 장치들은 자성 재료들을 포함하는데, 그러한 재료들의 자기 모멘트들(magnetic moments)은 감지 정보를 제공하거나 데이터를 저장하기 위해 가변될 수 있다. 자기저항 장치들, 스핀 전자 장치들(spin electronic devices), 및 스핀트로닉 장치들(spintronic devices)은 대개 전자 스핀에 의해 발생되는 효과들을 사용하는 장치들에 대한 동의어들이다. 자기저항 메모리 장치들은 비-휘발성, 신뢰적, 내방사선성, 및 고-밀도 데이터 저장 및 검색을 제공하기 위해 수많은 정보 장치들에 사용된다. 수많은 자기저항 장치들에는 자기저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM), 자기 센서들, 및 디스크 드라이브들용 판독/기록 헤드들이 포함될 수 있지만, 이에 제한된 것은 아니다.
자기저항 장치들의 제조는, 자기저항 스택 및 자기저항 스택에 전기 접속들을 제공하기 위해 사용되는 전극들(또는 다른 전기 접속기들)을 형성하기 위해 다수의 재료층들이 증착 및 패터닝되는(patterned) 일련의 처리 단계들을 포함한다. 자기저항 스택은 장치의 "자유" 및 "고정" 부분들로 구성된 다양한 영역들 또는 층들뿐만 아니라 이들 "자유" 부분과 "고정" 부분을 분리하고, 몇몇의 경우들에서는, 적어도 하나의 터널 접합을 장치에 제공하는 하나 이상의 중간 영역들(예를 들어, 유전체 층들)을 포함한다. 많은 예시들에서, 자기저항 스택 내의 재료층들은 비교적 매우 얇을 수 있는데, 예를 들어, 몇 또는 수십 옹스트롬 정도이다. "자유"라는 용어는 "자유" 영역의 자기 모멘트 벡터를 전환하는데 사용되는 적용된 자기장들 또는 스핀-편극 전류들(spin-polarized currents)에 응답하여 상당히 바뀌거나 움직일 수 있는 자기 모멘트를 갖는 강자성 영역들을 의미한다. 그리고, "고정"이란 용어는 이러한 적용된 자기장들 또는 스핀-편극 전류들에 응답하여 많이 움직이지 않는 자기 모멘트 벡터를 갖는 강자성 영역들을 의미한다.
몇몇 응용사례들에서, 자기저항 장치들은 추가적인 주변 회로와 함께 동일한 집적 회로 상에 포함될 수 있다. 예를 들어, 자기저항 장치들(MRAM들, 자기 센서들, 자기 트랜스듀서들, 등)은 자기저항 장치들에 의해 수집되거나, 그것에 저장된 정보를 활용하도록 구성된 마이크로제어기 또는 다른 처리 회로와 함께 집적 회로 상에 포함될 수 있다. 이 게시물의 양태들은 성능을 향상시키고 처리-관련 문제들을 완화하는 자기저항 장치들 및 그 자기저항 장치들을 포함하는 집적 회로들을 제조하는 기술들을 설명한다.
자기저항 장치들은 다른 회로들과 함께 집적 회로 상에 포함될 수 있다. 이러한 경우들에서, 자기저항 장치들에 연관된 처리 단계들 및 구조들을 주변 회로에 연관된 처리 단계들 및 회로 특징들에 맞추어 조정하는 것이 바람직할 수 있다. 즉, 집적 회로들을 제조하는데 사용되는 표준 처리 흐름에 자기저항 장치들의 제조를 통합하는 것은 자기저항 장치들에 대한 서멀 버짓(thermal budget)을 최적화하는 것뿐만 아니라 제작 동안 필요한 추가적인 처리 단계들 및 재료들을 최소화하는 방식으로 바람직하게 수행될 수 있다. 예를 들어, 자기저항 장치들을 만드는 것에 연관된 몇몇의 처리 단계들 및 재료들은 이러한 장치들에 특정된 것일 수 있지만, 자기저항 장치들을 제조하는데 사용되는 다른 처리 단계들 및 재료들은 주변 회로를 제조하는데 또한 사용될 수 있다. 구체적인 예로서, 자기저항 장치들용 상위 및/또는 하위 전극들을 형성하기 위해 증착 및 패터닝된 전도성 층들은 또한 표준 상보형 금속 산화 반도체(standard complementary metal oxide semiconductor; CMOS) 처리 흐름들에서 접속 트레이스들(connective traces) 및 층간 접속들을 형성하는데 사용될 수 있다. 추가적인 예로서, 자기저항 장치들을 포함하는 집적 회로의 부분에 사용되는 층간 절연체가 집적 회로의 몇몇의 다른 에어리어들에 사용되는 층간 절연체와 동일한 실시예들이 게시되어 있다. 이러한 재사용으로 추가적인 자기저항-장치-특정 처리 및 재료들에 대한 필요성이 제거된다.
본 게시물의 실시예들은 첨부된 도면들에 나타낸 양태들과 관련하여 구현될 수 있다. 이들 도면들은 본 게시물의 상이한 양태들을 도시하는데, 여기서, 적절한 경우, 상이한 도면들 내의 유사한 구조들, 구성요소들, 재료들, 및/또는 요소들을 나타내는 도면 참조 부호들은 유사하게 라벨링되어(labeled) 있다. 구체적으로 도시된 것들 외에, 그 구조들, 구성요소들, 및/또는 요소들의 다양한 조합들이 고려되고 본 게시물의 범위 내에 있다고 이해된다.
단순하고 명료하게 나타내기 위해, 도면들은 본원에 설명된 다양한 실시예들/양태들에 대한 일반적인 구조 및/또는 구성 방식을 묘사한다. 더욱이, 도면들은 나타낸 스택들의 상이한 층들/영역들이 균일한 두께 및 직선 모서리들을 갖는 잘-정의된 경계들을 갖는 것으로 묘사하고 있다. 그러나, 당업자는, 실제로는, 상이한 층들이 전형적으로 비-균일한 두께를 가질 수 있다는 것을 인식할 것이다. 더욱이, 몇몇 경우들에서는, 이웃한 층들 간의 계면에서, 이들 층들의 재료들이 서로 합금되거나, 하나 또는 다른 재료로 이동하여, 그들의 경계들이 잘 정의되지 못하게 할 수 있다. 잘-알려진 특징들(예를 들어, 상호접속들, 등) 및 기술들에 대한 설명 및 세부사항들은 다른 특징들을 모호하게 하지 않기 위해 생략될 수 있다. 도면들 내의 요소들은 반드시 크기에 맞춰 그려진 것은 아니다. 예시적인 실시예들의 이해를 향상시키기 위해, 몇몇 특징들의 크기는 다른 특징들에 비해 확대될 수 있다. 단면도들은 다양한 영역들/층들의 상대적인 위치를 나타내고 다양한 처리 단계들을 설명하는 것을 돕기 위해 제공된 단순화된 것이다. 당업자는, 단면도들은 크기에 맞춰 그려지지 않았고, 상이한 영역들/층들 간의 비례 관계를 나타내는 것으로 보여져서는 않된다는 것을 인식할 것이다. 게다가, 어떤 특징들이 직선 90도 모서리들로 나타나있지만, 실제로는 그러한 특징들은 더욱 "둥글거나" 및/또는 서서히 경사지거나 테이퍼링될(tapered) 수 있다.
더욱이, 당업자는, 도면들에는 뚜렷한 계면들을 갖는 다수의 층들이 나타나있지만, 몇몇의 경우들에서는, 시간 초과 및/또는 고온에의 노출에 의해, 몇몇의 층들의 재료들이 다른 층들의 재료들로 이동하거나 그들과 상호작용하여 이들 층들 간에 더욱 확산된 계면이 제공될 수 있다는 것을 이해할 것이다. 구체적으로 언급되지는 않았지만, 일 실시예에 관련하여 설명된 양태들은 다른 실시예들에도 또한 적용될 수 있고 그들과 함께 사용될 수 있다는 것을 주의해야 한다.
도 1은 현재 게시물의 예시적인 집적 회로 장치의 계략적인 상면도.
도 2는 도 1의 예시적인 집적 회로 장치의 계략적인 단면도.
도 3은 도 1의 집적 회로 장치의 예시적인 자기저항 장치의 단순화된 단면도.
도 4a 내지 도 4g는 예시적인 실시예에서의 상이한 제조 단계들 동안의, 도 1의 집적 회로 장치의 계략적인 단면도들.
도 5는 도 1의 집적 회로 장치를 제조하는 예시적인 방법을 나타내는 흐름도.
도 6a 내지 도 6f는 또 다른 예시적인 실시예에서의 상이한 제조 단계들 동안의, 도 1의 집적 회로 장치의 계략적인 단면도들.
도 7a 내지 도 7b는 또 다른 예시적인 실시예에서의 제조 동안의, 도 1의 집적 회로 장치의 계략적인 단면도들.
도 8은 도 1의 집적 회로 장치를 제조하는 또 다른 예시적인 방법을 나타내는 흐름도.
도 9a 내지 도 9g는 또 다른 예시적인 실시예에서의 제조 동안의, 도 1의 집적 회로 장치의 계략적인 단면도들.
도 10은 도 1의 집적 회로 장치를 제조하는 또 다른 예시적인 방법을 나타내는 흐름도.
도 11은 현재 게시물의 예시적인 집적 회로 장치의 계략도.
도 12a 내지 도 12b는 현재 게시물의 예시적인 집적 회로 장치들의 도면.
도 2는 도 1의 예시적인 집적 회로 장치의 계략적인 단면도.
도 3은 도 1의 집적 회로 장치의 예시적인 자기저항 장치의 단순화된 단면도.
도 4a 내지 도 4g는 예시적인 실시예에서의 상이한 제조 단계들 동안의, 도 1의 집적 회로 장치의 계략적인 단면도들.
도 5는 도 1의 집적 회로 장치를 제조하는 예시적인 방법을 나타내는 흐름도.
도 6a 내지 도 6f는 또 다른 예시적인 실시예에서의 상이한 제조 단계들 동안의, 도 1의 집적 회로 장치의 계략적인 단면도들.
도 7a 내지 도 7b는 또 다른 예시적인 실시예에서의 제조 동안의, 도 1의 집적 회로 장치의 계략적인 단면도들.
도 8은 도 1의 집적 회로 장치를 제조하는 또 다른 예시적인 방법을 나타내는 흐름도.
도 9a 내지 도 9g는 또 다른 예시적인 실시예에서의 제조 동안의, 도 1의 집적 회로 장치의 계략적인 단면도들.
도 10은 도 1의 집적 회로 장치를 제조하는 또 다른 예시적인 방법을 나타내는 흐름도.
도 11은 현재 게시물의 예시적인 집적 회로 장치의 계략도.
도 12a 내지 도 12b는 현재 게시물의 예시적인 집적 회로 장치들의 도면.
본원에 많은 실시예들이 설명되고 나타나있다. 본 게시물은 임의의 단일 양태나 그것의 실시예에도, 이러한 양태들 및/또는 실시예들의 임의의 조합들 및/또는 치환들에도 제한되지 않는다. 게다가, 본 게시물의 각각의 양태 및/또는 그들의 실시예들은 홀로 이용되거나, 본 게시물의 다른 양태들 및/또는 그들의 실시예들의 하나 이상과 조합하여 이용될 수 있다. 간결성을 위해, 어떤 치환들 및 조합들은 본원에 개별적으로 설명 및/또는 나타내지지 않았다. 특히, 본원에 "예시적"이라고 설명된 실시예 또는 구현은, 예를 들어, 다른 실시예들 또는 구현들에 비해 바람직하거나 유익한 것으로 구성된 것은 아니고; 오히려, 그 실시예(들)가 "예의" 실시예(들)임을 반영 또는 나타내도록 의도된다. 더욱이, 도면들 및 설명이 특정한 구성 순서(예를 들어, 하부에서 상부로)를 설명하는 것으로 보이더라도, 묘사된 구조들은 반대의 순서(예를 들어, 상부에서 하부로), 또는 상이한 순서를 가질 수 있다는 것이 이해된다.
"포함하다", "포함한다", "갖다"는 용어들 및 그들의 임의의 변형들은 비-배타적인 포함을 나타내거나 설명하도록 동의어로 사용된다. 이러한 용어들을 사용하는, 보통 말하는, 처리, 방법, 아티클(article), 또는 기기들은 오직 그러한 단계들, 구조, 또는 요소들만을 포함하는 것이 아니라, 이러한 처리, 방법, 아티클, 또는 기기들에 명시적으로 나열되거나 내재되어 있지 않은 다른 단계들, 구조들, 또는 요소들을 포함할 수 있다.
더욱이, "제1", "제2" 및 그와 같은 용어들은 여기서 임의의 순서, 수량, 또는 중요도를 나타내는 것이 아니고, 오히려 하나의 요소를 다른 것들로부터 구별하기 위해 사용된 것이다. 게다가, "한" 및 "어떤"이란 용어들은 여기서 수량의 제한을 나타내는 것이 아니고, 오히려 언급된 아이템(item)이 적어도 하나 존재함을 나타낸다. 전술된 바와 같이, "예시적"이란 용어는 "이상적"이 아니라 "예"의 의미로 사용된다.
본원에 게시된 (모든 게시된 두께 값들, 제한들, 및 범위들을 포함하는) 모든 수치 값들은 게시된 수치 값에서부터 (다른 변화가 특정되지 않는 한) ±10%의 변화를 가질 수 있다는 것이 주의되어야만 한다. 예를 들어, "t" 단위 두께인 것으로 게시된 층은 (t-0.1t) 내지 (t+0.1t) 단위 내에서 두께가 가변할 수 있다. 더욱이, "약", "거의", "대략" 등과 같은 모든 상대적인 용어들은 (다르게 언급되거나 또 다른 변화가 특정되지 않는 한) ±10%의 가능한 변화를 나타내도록 사용된다. 게다가, 청구항들에서, 예를 들어, 설명된 층들/영역들의 두께 및 원자 구성에 대한 값들, 제한들, 및/또는 범위들은 ±10%의 값, 제한, 및/또는 범위를 의미한다.
이 게시물에서, "영역"이란 용어는 일반적으로 하나 이상의 재료층들을 의미하도록 사용된다. 즉, (본원에 사용된 것과 같은) 영역은 단일 재료층(또는 막 또는 코팅) 또는 다-층 시스템을 형성하기 위해 하나의 재료층이 또 다른 재료층의 상부에 스택된 다수의 재료들의 층들 또는 코팅들(또는 막들)을 포함할 수 있다. 더욱이, 후술되어 있지만, 게시된 스택/구조 내의 상이한 영역들은 때때로 (예를 들어, 캡핑층(capping layer), 기준층, 전이층, 등과 같은) 구체적인 명칭들로 언급되는데, 이는 단지 설명을 용이하게 하기 위해서일 뿐 그 층에 대한 기능적인 설명으로 의도된 것은 아니다.
간결성을 위해, 반도체 처리에 관한 종래의 기술들은 본원에 상세히 설명되지 않을 수 있다. 본원에 설명된 예시적인 실시예들은 알려진 리소그래피 처리들(lithographic processes)을 사용하여 제조될 수 있다. 집적 회로들, 마이크로전자 장치들, 마이크로 전자 기계 장치들, 미소유체 장치들(microfluidic devices), 및/또는 광학 장치들의 제조는 소정의 방식으로 상호작용하는 몇개의 재료층들의 생성을 포함할 수 있다. 이들 층들 중 하나 이상이 패터닝되어, 그 층의 다양한 영역들이 상이한 전기적 또는 다른 특성들을 갖게 되고, 그 다양한 영역들은 그 층 내에서 또는 다른 층들과 상호접속하여, 전기적 구성요소들 및 회로들을 생성한다. 이들 영역들은 다양한 재료들을 선택적으로 도입 또는 제거함으로써 생성될 수 있다. 이러한 영역들을 정의하는 패턴들은 종종 리소그래픽 처리들에 의해 생성된다. 예를 들어, 와이퍼 기판을 덮는 층 상에 감광층이 적용될 수 있다. (투명한 및 불투명한 에어리어들(areas)을 포함하는) 광 마스크를 사용하여, 자외선, 전자들, 또는 x-레이들과 같은 방사선의 형태에 의해 감광액이 선택적으로 노출될 수 있다. 방사선에 노출된 감광액 또는 방사선에 노출되지 않은 감광액은 현상액을 적용함으로써 제거될 수 있다. 그 후 남아있는 감광액에 의해 보호되지 않는 하위층에 식각(etch)이 적용되어, 기판을 덮는 층이 패터닝될 수 있다. 대안적으로, 탬플릿(template)으로 감광액을 사용하여 구조가 만들어지는 추가적인 처리가 사용될 수 있다.
본원에 설명되고 나타낸 많은 발명들 및 그러한 발명들에 대한 많은 양태들 및 실시예들이 있다. 일 양태에서, 설명된 실시예들은, 다른 것들보다도, 자성 재료 스택의 한쪽 측면 상에 전기 전도성 전극들을 가진 자기저항 장치들을 포함하는 집적 회로들을 제조하는 방법에 관한 것이다. 본원에 상세히 설명되어 있지는 않지만, 자성 재료 스택은 상이한 재료층들을 많이 포함할 수 있는데, 여기서, 몇몇의 층들은 자성 재료들을 포함하고, 다른 층들은 그러지 않을 수 있다. 몇몇 실시예들에서, 제조 방법들은 자기저항 장치들의 층들을 형성하고, 그 후 복수의 자기저항 장치들을 제작하기 위해 그러한 층들을 마스킹(masking) 및 식각하는 것을 포함한다. 이러한 장치들의 예들에는 메모리 셀들뿐만 아니라 전자기 센서들과 같은 트랜스듀서들이 포함된다.
자기저항 장치들은 다른 회로들과 함께 집적 회로 상에 포함될 수 있다. 이러한 경우들에서, 자기저항 장치들에 연관된 처리 단계들 및 구조들을 주변 회로에 연관된 처리 단계들 및 회로 특징들에 맞추어 조정하는 것이 바람직할 수 있다. 즉, 집적 회로들을 제조하는데 사용되는 표준 처리 흐름에 자기저항 장치들의 제조를 통합하는 것은 자기저항 장치들에 대한 서멀 버짓(thermal budget)을 최적화하는 것뿐만 아니라 제작 동안 필요한 추가적인 처리 단계들 및 재료들을 최소화하는 방식으로 바람직하게 수행될 수 있다. 예를 들어, 자기저항 장치들을 만드는 것에 연관된 몇몇의 처리 단계들 및 재료들은 이러한 장치들에 특정된 것일 수 있지만, 자기저항 장치들을 제조하는데 사용되는 다른 처리 단계들 및 재료들은 주변 회로를 제조하는데 또한 사용될 수 있다. 구체적인 예로서, 자기저항 장치들용 상위 및/또는 하위 전극들을 형성하기 위해 증착 및 패터닝된 전도성 층들은 또한 표준 상보형 금속 산화 반도체(standard complementary metal oxide semiconductor; CMOS) 처리 흐름들에서 접속 트레이스들(connective traces) 및 층간 접속들을 형성하는데 사용될 수 있다. 추가적인 예로서, 자기저항 장치들을 포함하는 집적 회로의 부분에 사용되는 층간 절연체가 집적 회로의 몇몇의 다른 에어리어들에 사용되는 층간 절연체와 동일한 실시예들이 게시되어 있다. 이러한 재사용으로 추가적인 자기저항-장치-특정 처리 및 재료들에 대한 필요성이 제거된다.
도 1은 논리 부분(110) 및 자기저항 장치 부분(120)을 포함하는 예시적인 집적 회로(IC) 장치(100)를 나타낸다. 논리 부분(110)은 논리 회로들 및 전형적으로 종래의 처리 흐름들을 사용하여 제조될 수 있는 다른 회로들을 포함할 수 있다. 자기저항 장치 부분(120)은, 예를 들어, 자기 메모리 장치들(magnetic memory devices; MRAMs), 자기 센서들, 자기 트랜스듀서들, 등과 같은 하나 이상의 자기저항 장치들을 포함할 수 있다. 간결성을 위해, 자기저항 장치 부분(120)은 이후 메모리 부분(120)으로 언급된다. 전술된 바와 같이, 그러나, 메모리 부분(120)은 임의의 적합한 자기저항 장치(MRAM들, 센서들, 트랜스듀서들, 등)를 포함할 수 있다. 논리 부분(110)은 복수의 금속층들을 사용하여 상호-연결될 수 있는 논리 회로 소자들을 포함할 수 있다. 추가적으로 후술된 바와 같이, 종종 금속층 1(M1) 및 금속층 2(M2)로 언급되는 적어도 2개의 금속층들을 포함하는 구체적인 실시예들이 제시된다. 다른 실시예들은 더 많은 또는 적은 개수의 금속층들을 포함할 수 있다. 예를 들어, 3개 이상의 금속층들이 있을 수 있다. 다수의 금속층들은 서로 수직으로 이격되고 유전 재료(층간 유전체 또는 ILD로 언급됨)에 의해 분리될 수 있다. 이들 다수의 금속층들(및 회로 소자들) 간에 전기 연결을 제공하기 위해, 이웃한 금속층들을 분리하는 유전 재료(즉, ILD)을 통해 비아들(vias)이 형성될 수 있다. 제한 없이, 비아들은 임의의 전기 전도성 재료(예를 들어, 구리(Cu), 탄탈룸(Ta), 질화 탄탈룸(TaN), 코발트 텅스텐 인화물(CoWP), 장벽 재료로서 Ta/TaN 또는 CoWP를 갖는 구리, 등)로 형성될 수 있다. 비아들은, ILD의 한쪽 측면 상의 2개의 금속층들(예를 들어, 금속층들(M1 및 M2)) 사이에 전기적 경로 또는 도관을 제공하기 위해, 전기 전도성 재료가 증착 또는 이와달리 제공된 ILD 내의 구멍들, 캐비티들(cavities), 또는 개구들이다. 몇몇 양태들에서, ILD는 IC 장치(100)의 비아들 및/또는 상호접속 배선을 둘러싸고 절연시킬 수 있다.
도 1에 나타나있지는 않지만, 몇몇의 경우들에서, IC 장치(100)는 논리 부분(110)과 메모리 부분(120) 사이에 버퍼 부분을 포함할 수 있다. 버퍼 부분은, 예를 들어, 활성 동작을 위해 의도된 것이 아닌 "더미(dummmy)" 자기저항 장치들을 포함할 수 있다. 대신, 여기서 "더미" 자기저항 장치들은 IC 장치(100)의 처리를 용이하게 하는데 사용될 수 있다. 예를 들어, IC 장치(100)의 연마는 "디싱(dishing)"을 초래할 수 있는데, 여기서 부분(120) 내의 자기저항 장치들의 고밀도에서 부분(110) 내의 이러한 장치들의 부족으로 갑자기 변함으로써 고르지 않은 표면이 초래된다. 이러한 문제들을 완화시키기 위해, 몇몇 실시예들에서, 논리 부분(110)과 자기 부분(120) 사이의 버퍼 부분은 부분(110)과 부분(120) 간의 자기저항 장치들의 바람직한 밀도를 유지하도록 패터닝된 또는 기울어진 "더미" 자기저항 장치들을 포함할 수 있다. 추가적으로 또는 대안적으로, 몇몇 실시예들에서는, 처리를 용이하게 하도록 설계된 다른 구조들이 버퍼 부분에 제공될 수 있다.
도 2는 (도 1 내에 식별된 평면 2-2을 따른) 도 1의 IC 장치(100)의 일 부분의 개략적인 단면도이다. 도 2에서, 우측의 수직 구조는 메모리 부분(120)의 예시적인 자기저항 장치(210)에 연관된 회로를 나타내고, 좌측의 수직 구조는 논리 부분(110)의 예시적인 논리 회로를 나타낸다. 도 2 내에서 M1 및 M2로 식별된 영역들은 각각 반도체 기판(260)(예를 들어, 그 위에 전기 회로들(예를 들어, CMOS 회로들)이 형성된 반도체 기판)의 제1 금속층(예를 들어, 금속층(M1)) 및 제2 금속층(예를 들어, 금속층(M2))에 연관된 수직 공간에 대응하고, V1은 제1 금속층과 제2 금속층 사이에 확장된 수직 공간에 대응한다. 제1 금속층(M1) 내의 하위 접촉부들(150, 250)(예를 들어, 트레이스, 패드(pad), 바이(via), 또는 다른 접속점)은 전기 전도성 재료로 형성된 특징들 또는 구조들일 수 있다. 마찬가지로, 제2 금속층(M2) 내의 상위 접촉부들(130, 530)(예를 들어, 트레이스, 패드, 비아, 또는 다른 접속점)은 전기 전도성 재료로 형성된 특징들 또는 구조들일 수 있다. 제한 없이, 하위 접촉부들(150, 250) 및 상위 접촉부들(130, 530)은 임의의 전기 전도성 재료(예를 들어, 구리(Cu), 탄탈룸(Ta), 질화 탄탈룸(TaN), 코발트 텅스텐 인화물(CoWP), 장벽 재료로서 Ta/TaN 또는 CoWP를 갖는 구리, 등)로 형성될 수 있다. 게다가, 하위 접촉부들(150, 250) 또는 상위 접촉부들(130, 530)은 본 게시물의 범위에서 벋어나지 않으면서 제거될 수 있다. 하위 접촉부(150)와 하위 접촉부(250) 사이의 공간은 유전체 또는 절연 재료로 매워질 수 있다. 상위 접촉부(130)와 상위 접촉부(530) 사이의 공간, 및 상위 접촉부들과 하위 접촉부들 사이의 수직 공간(즉, 영역 V1)도 또한 하나 이상의 유전 재료들(층-간 유전 재료들(ILD)로 불림)로 매워질 수 있다.
도 2의 메모리 부분(120)에 관련하여, 자기저항 장치(210)는 IC 장치(100)의 금속층(M1)과 금속층(M2) 사이에 내장될 수 있다. 더욱이, 비아(230)(때때로 MVia로 언급됨)가 상위 접촉부(530)와 자기저항 장치(210) 사이에 형성되어, 자기저항 장치(210)에 전기 접속을 제공할 수 있다. 자기저항 장치(210) 둘레의 공간은 하나 이상의 ILD 재료들로 매워질 수 있다. 예시적인 실시예에서, 수직 공간 V1는 처리 완료 시에 제1 ILD(220) 및 제2 ILD(240)로 매워질 수 있다. 몇몇 예시적인 실시예들에서, 제1 ILD(220)는 저-k 유전 재료(예를 들어, 3.5 이하의, 및 바람직하게는 3.0 이하의 유전율)을 포함할 수 있고, 제2 ILD(240)는 종래의 ILD 재료를 포함할 수 있다. (예를 들어, 도 2 내에서 M2로 식별된 영역 내의) 상위 접촉부(130)와 상위 접촉부(530) 사이의 공간은 제3 ILD(245)로 매워질 수 있는데, 이는 제1 ILD(220) 및 제2 ILD(240) 중 하나와 동일한 또는 상이한 유전 재료일 수 있다.
종래의 ILD 재료들은, 예를 들어, 이산화 규소(SiO2), 에틸 실리케이트(Tetraethyl Orthosilicate; TEOS), 질화 규소, 등과 같은 재료들을 포함한다. 이들 ILD 재료들은 전형적으로 비교적 높은 유전율을 갖는다. IC 장치들의 크기가 작을수록, 트랜지스터들은 서로 가까워지고, 회로 내의 상호 접속들 간의 간격은 줄어든다. 연관된 더 높은 저항 및 용량성 연결은 회로 내에서 RC 지연으로 알려진 신호 지연을 초래할 수 있다. ILD의 유전율, 또는 "k" 값이 낮아지면, RC 지연이 줄어들고, 전력 소비가 낮아지고, 인접한 상호접속들 간의 "크로스-토크(cross-talk)"가 감소한다. IC 장치들 내에서 ILD로서 사용될 수 있는 저-k(또는 초저-k) 재료들이 많이 알려져있다. 예를 들어, 참조에 의해 그 전체가 본원에 통합된, "저-k 재료들을 위한 재료 화학(Materials chemistry for low-k materials)", 메터리얼스 투데이(Materials Today), 9권, 3호, 2006년 3월, 22-31쪽을 참조하자. IC 응용들을 위한 적합한 저-k 및 초저-k ILD 재료들을 결정하기 위해 또한 상당히 많은 연구들이 진행중이다. 아래의 설명에서, 저-k 및 초저-k ILD 재료들 모두는 저-k ILD 재료들로 집합적으로 언급된다. 제1 ILD(220)는 임의의 현재-알려진(불소-도핑된 이산화 규소 또는 실리카들(silicas), 탄소-도핑된 이산화 규소 또는 실리카들(예를 들어, SiCOH), 다공성 이산화 규소, 스핀-온 유기중합체 유전체들(spin-on organic polymeric dielectrics), 스핀-온 규소 기반 중합 유전체 SiCOH, 등) 또는 미래에-개발될 저-k ILD 재료를 포함할 수 있다.
일반적으로, 제2 ILD(240)는 제1 ILD(220)보다 높은 유전율을 가진 임의의 유전 재료를 포함할 수 있다. 몇몇 실시예들에서, 제1 ILD(220)는 저-k 유전체일 수 있고, 제2 ILD(240)는 종래의 ILD 재료를 포함할 수 있다. 몇몇 실시예들에서, 제2 ILD(240)는 제1 ILD(220)의 재료보다 상대적으로 밀도가 더 높은 유전 재료를 포함할 수 있다. 몇몇 실시예들에서, 제2 ILD(240)의 밀도는 약 0.7 - 2 gm/mL 사이일 수 있다. 몇몇 실시예들에서, 제2 ILD(240)는 저-온 TEOS, 이산화 규소(Si02), 질화 규소, 등을 포함할 수 있지만, 이에 제한된 것은 아니다.
당업자들이 인식할 바로서, IC 장치들 내에서 저-k ILD 재료들을 구현하는 것에 대한 도전과제들이 있다. 예를 들어, IC 장치에 이러한 재료들을 통합하면, 이들 재료들을 종래의 IC 제조 처리들과 함께 처리할 것이 필요로 된다. 몇몇의 경우들에서, 유전 재료에서 충분히 낮은 "k" 값을 달성하기 위해, 다공성이 재료에 도입될 수 있다. 몇몇 양태들에서, 다공성은 ILD 재료 내의 기포들에 의해 도입될 수 있다. 그러나, 다공성은 ILD 재료의 기계적 강도 또는 무결성을 상당히 감소시킬 수 있고, 장치의 처리 동안 문제들을 초래할 가능성이 있다. 예를 들어, 전형적인 IC 장치의 제조는 증착된 ILD 재료들의 표면을 매끄럽게 또는 평탄하게 하기 위해 사용되는 하나 이상의 연마 동작들(예를 들어, 화학적 기계적 평탄화(chemical mechanical planarization; CMP), 등)을 포함할 수 있다. 다공성 저-k ILD 재료를 연마하면 (예를 들어, 피트들(pits) 및 캐비티들이 생성됨으로써) 재료에 결함들이 생겨날 수 있다는 것이 알려져있는데, 이러한 결함들에 의해 ILD의 표면이 고르지 않아질 수 있다. 게다가, 이러한 결함들은 제조 동안 바람직하지 않은 은밀한 경로들 또는 누전들, 및 다른 문제들로 이어지는 재료 가둠(material entrapment)을 유발할 수 있다. ILD의 결과적인 고르지 않은 표면은 또한 후속 처리 동작들(포토리소그래피(photolithography), 증착, 등) 동안 문제들을 초래할 수 있다. 후술될 바로서, 현재 게시물의 몇몇의 실시예들에서, IC 장지(100)의 제조 처리는 처리-관련 문제들을 초래하지 않으면서, 장치에 저-k ILD 재료들을 통합시키도록 적응될 수 있다.
도 3은 도 2의 자기저항 장치(210)의 단순화된 단면도이다. 자기저항 장치(210)는 각 측면 상의 전기 접촉 소자들(예를 들어, 상위 전극(330) 및 하위 전극(350)) 사이에 위치하는, 하나 이상의 중간 영역(들)(314)에 의해 분리된 복수의 자성 재료 영역들(312, 316)을 포함하는 자기저항 스택(310)을 포함할 수 있다. 전술된 바로서, 상위 전극(330)이나 하위 전극(350) 또는 둘 다는 본 게시물의 범위에서 벋어나지 않으면서 제거될 수 있다. 몇몇 실시예들에서, 중간 영역(들)(314)은 유전 재료로 만들어질 수 있고, 자기저항 장치(210)의 하나 이상의 터널 접합들을 형성할 수 있다. 예를 들어, 몇몇 실시예들에서, 자기저항 스택(310)은 자화 "고정" 영역(312)과 자화 "자유" 영역(316) 사이에 끼인 유전 재료로 형성된 중간 영역(314)을 포함할 수 있다. "자유"라는 용어는 "자유" 영역의 자기 모멘트 벡터를 전환하는데 사용되는 적용된 자기장들 또는 스핀-편극 전류들에 응답하여 상당히 바뀌거나 움직일 수 있는 자기 모멘트를 갖는 강자성 영역들을 의미한다. 그리고, "고정"이란 용어는 이러한 적용된 자기장들 또는 스핀-편극 전류들에 응답하여 많이 움직이지 않는 자기 모멘트 벡터를 갖는 강자성 영역들을 의미한다.
몇몇 실시예들에서, 고정 영역(312)은 하나 이상의 강자성 합금층들(코발트, 철, 니켈, 및 붕소 등 중 몇몇 또는 그들 모두를 포함함)을 포함할 수 있고, 자유 영역(316)은 하나 이상의 강자성 합금층들(니켈, 철, 코발트, 붕소 등을 포함함)을 포함할 수 있다. 몇몇 경우들에서, 자유 영역 또는 고정 영역의 강자성 합금층들은 연결층(예를 들어, 탄탈룸, 텅스텐, 몰리브덴, 루테늄, 로듐, 레늄, 이리듐, 크로미윰, 오스뮴, 등 중 하나 이상을 포함함)에 의해 분리될 수 있다. 그리고, 몇몇 실시예들에서, 중간 영역(314)은, 예를 들어, 산화 알루미늄, 산화 마그네슘, 등과 같은 산화 유전 재료를 포함할 수 있다. 몇몇 실시예들에서, 중간 영역(314)은 거대 자기저항(giant megnetoresistive; GMR)형 장치를 형성하기 위해 전도성 재료(예를 들어, 구리, 금, 또는 그들의 합금과 같은 비-자성 전도성 재료를 포함하지만, 이에 제한되지는 않음)를 포함할 수 있다.
도 3에 나타낸 자기저항 스택(310)의 구성은 단지 예시적인 것이란 점이 주의되어야만 한다. 당업자가 인식할 바로서, 자기저항 스택(310)은 많은 구성들을 가질 수 있다. 일반적으로, 자기저항 스택(310)은 적어도 하나의 "고정" 자화 영역(312)(이하 고정 영역(312)으로 언급됨), 적어도 하나의 "자유" 자화 영역(316)(이하 자유 영역(316)으로 언급됨), 및 고정 영역(312)과 자유 영역(316) 사이에 위치된 적어도 하나의 중간 영역(314)을 포함할 수 있다. 자기저항 장치(210)는 임의의 현재-알려진 또는 미래에-개발될 자기저항 스택 구성을 가질 수 있다. 미국 특허 번호 제8,686,484호; 제8,747,680호; 제9,023,216호; 제9,136,464호; 제9,419,208호, 및 미국 특허 출원 번호 제15/831,736호(2017년 12월 5일자 출원됨); 제62/591,945호(2017년 11월 29일자 출원됨);제62/594,229호(2017년 12월 4일자 출원됨); 제62/580,612호(2017년 11월 2일자 출원됨); 제62/582,502호(2017년 11월 7일자 출원됨), 제62/588,158호(2017년 11월 17일자 출원됨)는 자기저항 장치(210)에 사용될 수 있는 예시적인 자기저항 스택들을 설명한다. 이들 미국 특허들 및 출원들은 참조에 의해 본원에 그 전체가 통합된다.
도 3에 나타낸 바와 같이, 자기저항 장치(210)의 하위 전극(350)은 하위 접촉부(250)에 전기 접촉될 수 있고, 자기저항 장치(210)의 상위 전극(330)은 비아(230)를 통해 상위 접촉부(350)에 전기 접촉될 수 있다. 이들 전극들(330, 350)은 자기저항 스택(310)이 주변 회로에 의해 액세스될 수 있게 하는 전기 전도성 재료로 형성될 수 있다. 임의의 전기 전도성 재료가 하위 전극(350) 및 상위 전극(330)을 위해 사용될 수 있지만, 몇몇 실시예들에서는, 탄탄룸(Ta), 티타늄(Ti), 텅스텐(W), 또는 이들 요소들의 조합이나 합금(예를 들어, 텅스텐-질소 합금)과 같은 금속이 사용될 수 있다. 몇몇 실시예들에서, 하위 전극(350) 및 상위 전극(330) 중 하나 또는 둘 모두는 제거될 수 있다. 예를 들어, 몇몇 실시예들에서, 하위 전극(350)이 제거될 수 있어, 하위 접촉부(250)(자기저항 장치(210)의 회로에 전기 접속됨)가 스택(310)에의 전기 접속를 직접 제공할 수 있다. 마찬가지로, 몇몇 실시예들에서, 상위 접촉부(530)가 비아(230)를 통해 주변 회로와 자기저항 스택(310) 간의 전기 접속을 직접 제공할 수 있다.
예시적인 IC 장치(100)를 제조하는 예시적인 방법들이 이제 설명될 것이다. IC 장치들의 제조에 포함된 상이한 처리들(예를 들어, 증착 기술들, 식각 기술들, 연마 기술들, 등)이 본 기술에 잘 알려져있으므로, 이들 기술들에 대한 상세한 설명은 간결성을 위해 생략된다. 자기저항 장치(210)가 IC 장치(100)의 금속층들(M1 및 M2) 사이에 위치하므로(예를 들어, 도 2의 실시예에 도시됨), 금속층(M1) 아래에서의 및 금속층(M2) 위에서의 IC 장치(100)의 처리는 본원에 설명되지 않는다. 당업자에 의해 인식될 바로서, M1 층 아래에서의 및 M2 층 위에서의 IC 장치의 처리는 본 기술에 알려진 종래의 IC 제조 처리들을 사용하여 수행될 수 있다. 몇몇 실시예들에서, IC 장치(100)의 제조 동안, 메모리 부분(120)의 처리는, 이러한 처리가 시작되기 전에 및/또는 이러한 처리가 완료된 후에, IC 장치(100)에 대한 알려진 표준 처리 흐름이 사용될 수 있도록 구분될(compartmentalized) 수 있다. 몇몇 실시예들에서, 표준 처리 단계들 및 재료들 중 몇몇은 또한 상기 처리(예를 들어, 메모리 부분(120)에 대하여 사용되는 처리)의 구분된 부분에서도 사용될 수 있어, IC 장치(100) 내에 자기저항 장치들(210)을 포함시키는 것에 연관된 임의의 추가적인 부담을 줄일 수 있다.
도 4a 내지 도 4g는 예시적인 제조 처리의 상이한 단계들 동안의, 현재 게시물의 예시적인 IC 장치(100)(부분적으로 형성된 IC 장치)의 개략적인 단면도들이다. 도 5는 도 4a 내지 도 4g에 나타낸 예시적인 제조 처리를 나타내는 흐름도이다. 아래 설명에서, 도 4a 내지 도 4g 및 5가 참조될 것이다. 종래의 IC 제조 기술들을 사용하여 M1 금속층까지 반도체 기판(260)이 처리된 후, 자기저항 장치들(210)이 기판(260)의 메모리 부분(120) 내의 하위 접촉부들(250) 상에 (또는 그들과 전기 접촉하여) 형성될 수 있다(단계(510)). 도 4a는 예시적인 실시예에서 자기저항 장치(210)가 하위 접촉부(250) 상에 형성된 것을 나타낸다. 자기저항 장치(210)를 형성하는 것은 하위 접촉부(250) 상에 또는 그 위에 장치(210)를 포함하는 영역들을 증착(예를 들어, 순차적으로 증착)하는 것을 포함할 수 있다. 예를 들어, 도 3에 나타낸 구성을 갖는 자기저항 장치(210)가 사용된 실시예들에서, 자기저항 장치(210)를 형성하는 것은 자기저항 장치(210)를 형성하기 위해, 하위 전극(350), 고정 영역(312), 중간 영역(314), 자유 영역(316), 및 상위 전극(330)(뿐만 아니라 임의의 다른 적합한 층들 또는 영역들)을 형성하는 재료들을 (예를 들어, 스퍼터링(sputtering), 물리 증착(physical vapor deposition), 화학 증착(chemical vapor deposition), 등과 같은 임의의 알려진 재료 증착 처리에 의해) 순차적으로 증착하는 것을 포함g할 수 있다. 몇몇 실시예들에서, 자기저항 장치(210)를 형성하는 것은 또한 (예를 들어, 식각, 포토리소그래피, 등과 같은) 다른 알려진 처리들을 포함할 수 있다.
전술된 바와 같이 자기저항 장치들(210)이 형성된 후, 제1 봉지재(270)가 제1 자기저항 장치들(210) 상에 제공될 수 있다(단계(515)). 도 4b는 도 4a의 자기저항 장치(210) 상의 제1 봉지재(270)에 대한 계략도이다. 몇몇 실시예들에서, 제1 봉지재(270)는 형성된 자기저항 장치들(210)의 표면들 및 기판(260)의 노출된 표면들을 도포하도록 (예를 들어, 보호막으로서) 증착될 수 있다. 제1 봉지재(270)를 증착하기 위해 임의의 적합한 처리(예를 들어, 화학 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD), 등)가 사용될 수 있다. 제1 봉지재(270)는 일반적으로 임의의 전기 비-전도성 재료를 포함할 수 있다. 몇몇 실시예들에서, 질화 규소(예를 들어, Si3N4, SiN, 등) 또는 산화 규소(예를 들어, SiO2, SiOx, 등)가 제1 봉지재(270)로서 사용될 수 있다. 그러나, 예를 들어, (예를 들어, Al2O3와 같은) 산화 알루미늄, (예를 들어, MgO와 같은) 산화 마그네슘, 에틸 실리케이트(TEOS), 및/또는 그들의 하나 이상의 조합들과 같은 다른 재료들도 또한 제1 봉지재(270)로서 사용될 수 있다. 몇몇 실시예들에서, 제1 봉지재(270)는 처음에는 전도체(예를 들어, 알루미늄 또는 마그네슘과 같은 산화가능한 또는 질화가능한 금속)로 증착되었다가, 후에 증착된 재료 중 적어도 일부를 절연 재료로 변화 또는 변형시키도록 산화 또는 질화될 수 있다. 일반적으로, 제1 봉지재(270)는 임의의 두께를 가질 수 있다. 몇몇 실시예들에서, 제1 봉지재(270)의 두께는 약 10-500Å, 바람직하게는 약 50-300Å, 및 보다 바람직하게는 약 100-300Å일 수 있다.
자기저항 장치들(210)을 제1 봉지재(270)로 코팅한 후, 코팅된 자기저항 장치들(210) 및 (이웃한 자기저항 장치들(210) 사이의) 기판(260)의 연관된 에어리어들을 도포하기 위해 제1 ILD(220)가 사용될 수 있다(단계(520)). 본 게시물에 따른 메모리가 자기저항 장치들(210)의 어레이를 가질 수 있다는 것이, 당업자들에 의해 인식될 것이다.
도 4c는 제1 ILD(220)에 의해 도포된 도 4b의 코팅된 자기저항 장치들(210)의 계략도이다. 제1 ILD(220)를 증착하기 위해 임의의 적합한 처리(예를 들어, CVD, ALD, 등)가 사용될 수 있다. 일반적으로, 제1 ILD(220)는 종래의 ILD 유전 재료(예를 들어, TEOS, 이산화 규소(SiO2), 질화 규소, 등) 또는 저-k 유전 재료(예를 들어, 불소-도핑된 이산화 규소 또는 실리카들, 탄소-도핑된 이산화 규소 또는 실리카들(예를 들어, SiCOH), 다공성 이산화 규소, 스핀-온 유기중합체 유전체들, 스핀-온 규소 기반 중합 유전체 SiCOH, 등)를 포함할 수 있다. 그러나, 전술된 바와 같이, IC 장치(100)의 보다 양호한 전기적 성능(예를 들어, 더 낮은 RC 지연, 등)을 위해, 제1 ILD(220)로서 저-k 유전 재료(예를 들어, 3.5 이하의, 바람직하게 3.0 이하의 유전율)를 사용하는 것이 바람직할 수 있다. 전술된 바와 같이, 몇몇 실시예들에서, 저-k 유전 재료들은 높은 다공성(예를 들어, 30-39%의 다공성)을 가질 수 있다. 높은 다공성이 유전율을 낮추기 위해서는 유익하지만(그리고 RC 지연을 줄이고, 전력 소비를 낮추고, 인접한 상호접속들 간의 "크로스-토크"를 감소시키는 등), 후술된 바와 같이, 그것은 제조 처리 동안 결함들을 도입할 수 있다.
증착된 제1 ILD(220)의 노출된 표면은 그 후 평탄해질 수 있다(단계(525)). 도 4d는 적합한 평탄화 처리 후의 제1 ILD(220)의 노출된 표면을 갖는 IC 장치(100)의 개략도이다. 제1 ILD(220)의 표면을 평탄화하기 위해 임의의 알려진 처리가 사용될 수 있다. 제1 ILD(220)을 평탄화함으로써, 비아 개구를 생성하고 궁극적으로 고려된 메모리 장치들의 다른 층들 또는 영역들을 증착시키기 위한 포토리소그래피 및 식각과 같은 후속 동작들을 위해 표면을 준비시킬 수 있다. 몇몇 실시예들에서, 예를 들어, 화학적 기계적 연마(CMP)와 같은 기술이 제1 ILD(220)를 평탄화하기 위해 사용될 수 있다. CMP 처리들은 본 기술에 알려져있는 것이므로, 그들은 본원에 설명되지 않는다. 제1 ILD(220)로서 저-k 유전 재료가 사용되면, 연마 처리는, 제1 ILD(220) 표면에 직접 적용될 때, 도 4d에 나타낸 것처림 표면 상에 피치들(410)(또는 다른 바람직하지 않은 표면 불규칙성들)을 생성할 수 있다. 더욱 상세하게 설명될 바로서, 이러한 피치들(410) 또는 표면 불규칙성들은 누전 또는 전류 은밀한 경로들의 사건을 증가시킬 수 있다.
그 후 자기저항 장치들(210)의 상위 표면을 노출시키기 위해 제1 ILD(220)를 통해 캐비티들(230')이 식각될 수 있다(단계(530)). 도 4e는 제1 ILD(220)를 통해 식각된 캐비티들(230')의 개략도이다. 캐비티들(230')을 식각하기 위해 임의의 알려진 처리(또는 처리들)가 사용될 수 있다. 필요로 되는 것은 아니지만, 몇몇 실시예들에서, 캐비티들(230')을 식각하기 위해, 예를 들어, 반응 이온 빔 식각(reactive ion beam etching; RIE) 또는 이온 빔 식각(ion beam etching; IBE)과 같은 식각 처리가 사용될 수 있다. RIE 또는 IBE 동안, 가속화된 이온들(RIE의 경우, 반응 이온들)의 운동은 제1 ILD(220)를 애플레이드(ablade)하고 캐비티들(230')을 생성한다. 그러나, 캐비티들(230')을 형성하기 위해 RIE 또는 IBE를 사용하는 것이 필요로되는 것은 아니다. 캐비티들(230')은 임의의 알려진 방법(습식 식각, 건식 식각, 등)에 의해 형성될 수 있다. 몇몇 실시예들에서, 캐비티들(230')이 생성되길 바래진 곳 이외의 제1 ILD(220)의 표면들은, 바래진 위치들에 캐비티들(230')을 형성하기 위해, 마스킹될 수 있다.
그 후 캐비티들(230')을 채우기 위해, 전기 전도성 재료(예를 들어, 구리)가 IC 장치(100)의 상위 표면 상에 증착되어, 비아들(230)이 형성된다(단계(535)). 도 4f는, 상위 표면 상에 전기 전도성 재료가 증착된 도 4e의 IC 장치(100)의 계략도이다. 전도성 재료를 증착하기 위해 임의의 적합한 재료 증착 처리(화학 증착, 물리 증착, 스퍼터, 등)가 사용될 수 있다. 당업자들이 쉽게 인식할 바로서, 임의의 적합한 전기 전도성 재료가 캐비티들(230') 내에 증착될 수 있다. 도 4f에 나타낸 바와 같이, 몇몇 실시예들에서, 전도성 재료는 우선 (예를 들어, 보호막으로서) 자기저항 장치(210)의 거의 전체 상위 표면뿐만 아니라 자기저항 장치(210)에 이웃한 에어리어들을 넘어서도 증착될 수 있다.
그 후, 캐비티들(230') 외의 모든 표면들에서 전기 전도성 재료를 제거하도록 IC 장치(100)의 상위 표면이 연마될 수 있다(단계(540)). 도 4g는 비아들(230)을 형성하기 위해 전도성 재료가 캐비티들(230')을 채운 IC 장치(100)의 도면이다. 전술된 비아를 채우는 처리는 단지 예시적인 것이란 점이 주의되어야만 한다. 몇몇 실시예들에서, 비아들(230)은 다른 알려진 기술들에 의해 식각된 캐비티들(230') 내에 형성될 수 있다. 몇몇 경우들에서, 도 4f에 나타낸 바와 같이, 증착 처리 동안, 증착된 전도성 재료는 또한 (연마하는 동안) 제1 ILD(220) 상에 형성된 피치들(410)을 채워, 도 4g에 도시된 바와 같이, 전기 전도성 에어리어들의 포켓들(pockets) 또는 슬라이버들(slivers)(410')을 형성할 수 있다. 몇몇 경우들에서, 이들 슬라이버들(410')은 이웃한 자기저항 장치들(210) 간에 전기적 연결을 유발할 수 있어, 누전을 초래한다. 따라서, 저-k ILD 재료를 직접 연마한 결과 형성되는 피치들(410)은 IC 장치(100)의 메모리 부분(120) 내의 메모리 셀들 간에 (및 이웃한 논리 부분(110) 내의 전도체들 간에) 누전을 초래할 수 있다.
전술된 누전 문제를 완화하거나 최소화하기 위해, 현재 게시물의 몇몇의 실시예들에서, 상이한 구성의 층간 절연체가 사용될 수 있다. 도 6a 내지 도 6f는 또 다른 예시적인 제조 처리의 상이한 단계들 동안의, 현재 게시물의 예시적인 IC 장치(100)의 개략적인 단면도들이다. 도 8은 도 6a 내지 도 6f에 나타낸 예시적인 제조 처리를 나타내는 흐름도이다. 아래의 설명에서, 도 6a 내지 도 6f 및 도 8이 참조될 것이다. 도 5의 단계들(510 및 515)(및 도 4a 및 4b)을 참조하여 전술된 바와 같이, 자기저항 장치들(210)이 우선 반도체 기판(260)의 하위 접촉부들(250) 상에 형성되고(단계(810)), 형성된 자기저항 장치들(210)이 제1 봉지재(270)로 코팅될 수 있다(단계(815)). 도 5의 단계(520)(및 도 4c)를 참조하여 전술된 바와 같이, 그 후 제1 ILD(220)가 코팅된 자기저항 장치들(210) 위에 증착될 수 있다(단계(820)). 전술된 바와 같이, 몇몇 실시예들에서, 제1 ILD(220)는 저-k 유전 재료(예를 들어, 3.5 이하의, 바람직하게 3.0 이하의 유전율을 가짐, 대략 30-39%의 다공성을 가짐)를 포함할 수 있다. 몇몇 실시예들에서, 후술된 제2 ILD(240)의 증착을 예상하여, 제1 ILD(220)의 두께는, 단지 단일 ILD(예를 들어, 제1 ILD(220))만이 고려될 때의, ILD 층의 종래의 두께보다 상대적으로 더 작을 수 있다. 그 후 제2 ILD(240)가 IC 장치(100)의 논리 부분(110) 및 메모리 부분(120) 모두를 도포하는 전체 필드에 걸쳐 제1 ILD(220) 위에 증착될 수 있다(단계(825)). 전술된 바와 같이, 제2 ILD(240) 층의 두께는 제1 ILD(220) 층의 두께보다 상대적으로 클 수 있다. 도 6a는, 일 예시적인 실시예에서, 상이한 유전 재료들의 2개의 층들(즉, 제1 ILD(220) 및 제2 ILD(240))이 코팅된 자기저항 장치(210) 위에 순차적으로 증착된 IC 장치(100)의 개략도이다. 전술된 바와 같이, 제2 ILD(240)는 종래의 ILD 재료 또는 제1 ILD(220)보다 높은 유전율을 갖는 임의의 유전 재료를 포함할 수 있다. 몇몇 실시예들에서, 제2 ILD(240)는 제1 ILD(220)보다 높은 유전율을 갖고 상대적으로 밀도가 더 높은(예를 들어, 대략 0.7 - 2 gm/mL의 밀도를 가짐) 유전 재료를 포함할 수 있다. 몇몇 실시예들에서, 제2 ILD(240)는 제1 ILD(220)보다 대략 5 내지 10배 더 밀도가 높을 수 있다. 게다가, 도 6a 내지 도 9g의 실시예들에서, 제1 ILD(220) 및 제2 ILD(240) 층들의 조합된 두께는 도 4a 내지 도 4g의 ILD(220)의 두께와 대략 같을 수 있다.
수직 공간 V1에 걸쳐 2-재료 유전 영역을 형성하면, 전기적 성능이 향상되고(예를 들어, RC 지연이 더 낮아짐), 또한 제1 ILD(220) 내에 결함들을 도입하지 않으면서 2-재료 유전 영역을 연마할 수 있다. 예를 들어, 전술된 바와 같이, 저-k ILD 재료를 (예를 들어, CMP에 의한 것과 같이) 연마하면, 후속 처리 동작들(예를 들어, 전기 전도성 재료의 증착) 동안 재료들을 가두어(trap), 성능 문제들을 초래할 수 있는 결함들을 도입할 수 있다. 기계적으로 약한 저-k ILD(예를 들어, 제1 ILD(220))를 상대적으로 더 강한 종래의 ILD 재료(예를 들어, 제2 ILD(240))로 도포 또는 코팅하면, IC 장치(100) 내에서 처리-관련 문제들을 초래하지 않으면서 2-재료 유전 영역이 처리되게(예를 들어, 연마되게) 하면서, 전기 성능 편익이 실현될 수 있다.
그 후 증착된 제2 ILD(240)의 노출된 표면이, 예를 들어, 연마에 의해 평탄화될 수 있다(단계(830)). 도 6b는 제2 ILD(240)의 노출된 표면이 평탄화된 IC 장치(100)의 개략도이다. 제2 ILD(240)의 표면을 평탄화하기 위해 임의의 알려진 처리가 사용될 수 있다. 제2 ILD(240)를 평탄화함으로써, 비아 개구를 생성하기 위한 포토리소그래피 및 식각과 같은 후속 동작들을 위해 표면을 준비시킬 수 있다. 몇몇 실시예들에서, 예를 들어, 화학적 기계적 연마(CMP)와 같은 기술이 제2 ILD(240)를 평탄화하기 위해 사용될 수 있다. CMP 처리들은 본 기술에 알려져있는 것이므로, 그들은 본원에 설명되지 않는다. 도 6a에 나타낸 바와 같이, 자기저항 장치들(210)이 기판(260)의 표면에서 돌출해있기 때문에, 자기저항 장치들(210) 위에 증착된 제1 및 제2 ILD들(220, 240)(단계들(820 및 825)에서 증착됨)은 범프들 또는"단들(steps)"을 가질 수 있다. 평탄화 또는 연마 동안(예를 들어, 단계(830)), 메모리 부분(120) 및 논리 부분(110) 모두에 걸친 제2 ILD(240)의 상위 표면이 고르고, 평편하고, 및/또는 매끄러워질 때까지, 또는 거의 고르고, 평편하고, 및/또는 매끄러워질 때까지, 자기저항 장치(210) 위의 제2 ILD(240) 내의 "단들"이 제거될 수 있다(도 6b 참조). 특히, 연마(단계(830)가 완료된 후에도, 제2 ILD(240)의 일 부분이 자기저항 장치들(210) 위의 제1 ILD(220) 층 내의 "단들" 위에 남아있을 수 있다. 이 구조를 달성하기 위해, 연마가 제2 ILD(240) 층에 적용되었다가, 제2 ILD(240) 층 내의 "단들"이 제거된 후에 그러나 제1 ILD(220) 층 내의 "단들"의 상위 표면이 노출되기 전에 중지되어, 제1 ILD(220) 층 내의 "단들" 위에 제2 ILD(240)의 얇은 층이 남게 된다. 제1 ILD(220) 위에 적용된 제2 ILD(240)(기계적으로 강한 재료로 만들어짐)만을 연마함으로써, 연마된 표면에는, 연마가 제1 ILD(220)에 직접 적용되었을 때 발생할 수 있는, 피치들이 없을 것이다. 다른 실시예들에서는, 그러나, 연마 단계가 거의 모든 제2 ILD(240)를 제거할 수 있는데, 이는 보다 상세히 후술되어 있다.
도 7a는 도 6b를 참조하여 설명된 평탄화 처리(단계(830))에 대한 대안적인 실시예를 나타낸다. 이 대안적인 실시예에서, 도 6a에 나타낸 바와 같이 제2 ILD(240)를 증착한(단계(825)) 후, 제2 ILD(240)의 표면은, 예를 들어, CMP 또는 또 다른 적합한 처리에 의해 제2 ILD(240)의 부분들을 제거하기 위해 평탄해질 수 있다(단계(830)). 이 실시예에서는, 그러나, 제2 ILD(240) 층의 평탄화가 단지 제1 ILD(220) 층 내의 "단들"의 상위 표면이 노출되는 순간에 또는 제1 ILD(220)의 부분들이 노출되기 직전에만 중지된다. 제1 ILD(220) 층 내의 "단"의 상위 표면이 거의 연마되지 않거나 최소한으로 갈리므로, 제1 ILD(220) 층의 노출된 상위 표면은 주목할만한 양의 피치들 또는 다른 표면 불규칙성들이 없을 것이다.
도 7b는 도 6b에 관련하여 전술된 평탄화 처리(단계(830))에 대한 또 다른 대안적인 실시예를 나타낸다. 이 실시예에서, 도 6a에 나타낸 바와 같이 제2 ILD(240)가 증착된(단계(825)) 후, 제2 ILD(240)의 표면은 임의의 알려진 연마 기술을 사용하여 전술된 바와 같이 평탄화될 수 있다(단계(830)). 이 실시예에서는, 도 7b에 나타낸 바와 같이, 평탄화 처리 동안, 자기저항 장치(210) 위의 제1 ILD(220) 층 내의 "단들"의 일부가 또한 제거될 수 있다. 즉, 제2 ILD(240)의 평탄화 또는 연마는 제2 ILD(240) 내의 "단들"이 제거되고 제1 ILD(200) 내의 "단들"의 일부가 제거될 때까지 계속될 수 있다. 즉, 연마 또는 평탄화는, 제1 ILD(220)의 처음 부분이 제거된 직후에 그러나 상당한 양의 제1 ILD가 제거되기 전에 중지될 수 있다. 몇몇 실시예들에서, 이 단계 동안, 자기저항 장치들(210)에 이웃한 에어리어들에서 제2 ILD(240)의 상당한 부분(또는 대부분)이 또한 제거될 수 있다. 그러나, 연마 후, 자기저항 장치들(210)에 이웃한 에어리어들 내에 제1 ILD(220)의 노출을 방지하기에 충분한 두께의 제2 ILD(240)가 이 영역(즉, 자기저항 장치들(210)에 이웃한 에어리어들)에 남아있게 된다. 특히, 자기저항 장치들(210)에 이웃한 에어리어들 내에 단지 충분한 두께의 제2 ILD(240) 층이 남아있을 때까지, 제2 ILD(240) 층 및 제1 ILD(220) 층 내의 "단들"에 연마가 적용될 수 있다. 이 실시예가 자기저항 장치들(210) 위의 제1 ILD(220) 층의 노출된 표면 상에 피치들(410)을 초래할 수 있지만(도 7b를 참조), 자기저항 장치들(210)에 이웃한 에어리어들 위에 남아있는 충분한 두께의 제2 ILD(240) 층이 이 에어리어들(예를 들어, 자기저항 장치들(210)에 이웃한 에어리어들) 내에서의 피치들을 방지할 것이다. 자기저항 장치들(210) 위에 형성된 피치들(410)은, 비아들을 형성하기 위해 자기저항 장치들(210) 위에 ILD 층들을 통해 캐비티들이 형성될 때, 제거될 수 있다(예를 들어, 식각 제거됨).
이제 도 6c를 참조하여, 그 후 자기저항 장치들(210)의 상위 표면이 노출되도록, 자기저항 장치들(210) 위의 유전 재료들을 통해 캐비티들(230')이 식각될 수 있다(단계(835)). 이 단계에서, 자기저항 장치들(210) 위의 제2 ILD(240), 제1 ILD(220), 및 봉지재층(270)이 식각에 의해 제거될 수 있다. (예를 들어, 도 7b를 참조하여 설명된 바와 같은 평탄화 처리가 사용된) 몇몇 실시예들에서, 캐비티들(230')은 평탄화 처리 동안 형성된 피치들(410)을 제거하기 충분히 넓게 형성될 수 있다. 도 6c는 제2 ILD(240), 제1 ILD(220), 및 봉지재층(270)을 통해 식각된 캐비티들(230')의 개략도이다. 도 5의 단계(530) 및 도 4e를 참조하여 전술된 바와 같이, 캐비티들(230')을 식각하기 위해 임의의 알려진 처리(예를 들어, RIE, IBE, 등)가 사용될 수 있다. 몇몇 실시예들에서, 캐비티들(230')이 생성되길 바래진 곳 이외의 제2 ILD(240)의 표면들은 바래진 위치들에 캐비티들(230')을 형성하기 위해 마스킹될 수 있다. 몇몇 실시예들에서, 식각액 화학적 성질(chemistry)은 식각되는 재료들(제2 ILD(240), 제1 ILD(220), 봉지재층(270), 등)에 대해 바람직한 선택성을 달성하도록 선택될 수 있다. 예를 들어, 식각액 화학적 성질은 제2 ILD(240) 및 제1 ILD(220)에 대해 대략 1:1(또는 임의의 다른 바람직한 비율)의 선택성을 달성하도록 선택될 수 있다. 몇몇 실시예들에서, 식각액 화학적 성질은 재료에 대해 바람직한 선택성을 달성하도록 식각 처리 동안 조정될 수 있다. 예를 들어, 몇몇 실시예들에서, 식각 처리의 초기 단계들 동안, 식각액 화학적 성질은 제2 ILD(240)에 대해 더 선택적이도록 조정될 수 있다. 잠시 후(예를 들어, 제2 ILD(240)가 제거되거나 거의 제거된 후), 식각액 화학적 성질은, 제1 ILD(220)가 완전히 제거(또는 거의 제거)될 때까지 제1 ILD(220)에 대해 더 선택적이도록 조정될 수 있다. 그 후 식각액 화학적 성질은 자기저항 장치(210)의 상부를 노출시키도록 봉지재층(270)을 제거하기 위해 봉지재층(270)에 대해 선택적이도록 조정될 수 있다.
그 후 전기 전도성 재료가 IC 장치(100)의 상위 표면 상에 증착되어, 캐비티들(230')을 채우고 비아들(230)을 형성한단(단계(840)). 도 6d는, 상위 표면 상에 전기 전도성 재료가 증착된, 도 6c의 IC 장치(100)의 개략도이다. 도 5의 단계(535) 및 도 4f를 참조하여 전술된 바와 같이, 전기 전도성 재료를 증착하기 위해 임의의 적합한 재료 증착 처리(화학 증착, 물리 증착, 스퍼터, 등)가 사용될 수 있고, 임의의 적합한 전기 전도성 재료가 이 처리를 사용하여 증착될 수 있다. 도 6d에 나타낸 바와 같이, 몇몇 실시예들에서, 전기 전도성 재료는 우선 (예를 들어, 보호막으로서) IC 장치(100)의 거의 전체 상위 표면 상에 증착될 수 있다. 그 후 캐비티들(230') 외의 모든 표면들에서 전기 전도성 재료가 제거되도록, IC 장치(100)의 상위 표면이 연마될 수 있다(단계(845)). 도 6e는 바이들(230)을 형성하도록 전기 전도성 재료가 캐비티들(230')을 채운 IC 장치(100)를 나타낸다.
도 6e에 나타낸 바와 같이 IC 장치(100)의 상부가 연마된 후, 평탄해진 표면 위에 제3 ILD(245)가 증착될 수 있다(단계(850)). 몇몇 실시예들에서, 도 6f에 나타낸 바와 같이, 제3 ILD(245)는 IC 장치(100)의 자기 부분(120) 및 논리 부분(110) 모두 위에 (예를 들어, 거의 전체 필드에 걸쳐) 증착될 수 있다. 일반적으로, 제3 ILD(245)는 임의의 유전 재료일 수 있다. 몇몇 실시예들에서, 제3 ILD(245)는 종래의 ILD 유전 재료(예를 들어, TEOS, 이산화 규소(SiO2), 질화 규소, 등) 또는 저-k 유전 재료(예를 들어, 불소-도핑된 이산화 규소 또는 실리카들, 탄소-도핑된 이산화 규소 또는 실리카들(예를 들어, SiCOH), 다공성 이산화 규소, 스핀-온 유기중합체 유전체들, 스핀-온 규소 기반 중합 유전체 SiCOH, 등)를 포함할 수 있다. 그러나, 전술된 바와 같이, IC 장치(100)의 더 양호한 전기적 성능(예를 들어, 더 낮은 RC 지연, 등)을 위해, 제3 ILD(245)로서 저-k 유전 재료를 사용하는 것이 바람직할 수 있다. 몇몇 실시예들에서, 제3 ILD(245)는 제1 ILD(220)와 같은 저-k 유전 재료를 포함할 수 있다.
그 후 메모리 부분(120)에서 비아(230)를 노출시키기 위해, 제3 ILD(245)를 통해 캐비티들이 식각될 수 있다(단계(855)). 몇몇 실시예들에서는, 식각 처리 동안, IC 장치(100)의 논리 부분(110) 내에서도 또한 캐비티들이 식각될 수 있다. 특히, 논리 부분(110)에서, 우선 제2 ILD(240)를 노출시키도록 제3 ILD(245)를 통해 캐비티들이 식각되고("제1 캐비티들"), 그 후 하위 접촉부(150)의 상위 표면의 일부를 노출시키도록 제2 ILD(240) 및 제1 ILD(220)를 통해 추가적인 캐비티들이 식각될 수 있다("제2 캐비티들"). 특히, 제1 캐비티들의 폭은 제2 캐비티들의 폭보다 넓을 수 있다. 대안적으로, 제2 캐비티들은, 도 8의 단계(845) 및 도 6e에서 IC 장치(100)의 상부를 평탄화한 직후에 그리고 도 8의 단계(850)에서 제3 ILD(245)를 증착하기 전에 형성될 수 있다. 이러한 경우, 도 8의 단계(850)에 설명된 바와 같이 제3 ILD(245)를 증착하는 동안, 제3 ILD(245)의 일부가 제2 캐비티들 내에 부분적으로 증착될 수 있다. 따라서, 몇몇 실시예들에서, 앞서-형성된 제2 캐비티들을 노출시키기 위해 제3 ILD(245)를 통해 제1 캐비티들을 식각한 후, 제2 캐비티들 내의 임의의 증착된 제3 ILD(245) 재료는, 예를 들어, 각진 식각(angled etch), 등방성 식각(isotropic etch), 등의 적합한 처리들을 사용하여 없애지거나 이와 달리 제거될 수 있다. 이 없애는 또는 제거 처리 후, 논리 부분(110)에 형성된 캐비티들은 IC 장치(100)의 상부에서부터 하위 접촉부(150)의 상위 표면까지 수직으로 확장될 수 있다. 그러나, 전술된 바와 같이, 제1 캐비티들의 폭(예를 들어, 제3 ILD(245)에 형성된 캐비티들의 폭)은 제2 캐비티들의 폭(예를 들어, 제1 ILD(220) 및 제2 ILD(240)에 형성된 캐비티들의 폭)보다 넓을 수 있다. 캐비티들을 형성하기 위해 임의의 알려진 처리(RIE, IBE, 등)가 사용될 수 있다. 더욱이, 도 8의 단계(835) 및 도 6c를 참조하여 전술된 바와 같이, 캐비티들이 생성되길 바래진 곳 이외의 제3 ILD(254) 및 제2 ILD(240)의 표면들은 바래진 위치들에 캐비티들을 형성하도록 마스킹될 수 있고, 식각액 화학적 성질은 식각되는 재료들(제3 ILD(245), 제2 ILD(240), 제1 ILD(220), 봉지재층(270), 등)에 대해 바람직한 선택성을 달성하도록 선택될 수 있다. 전술된 단계들 중 하나 이상과 일치하게, 그 후 식각된 캐비티들은 전기 전도성 재료들로 채워질 수 있다(단계(860)). 몇몇 실시예들에서, 도 5의 단계(535)를 참조하여 설명된 바와 같이(및 도 4f에 나타낸 바와 같이), 전기 전도성 재료가 캐비티들을 채우도록 IC 장치(100)의 전체 상위 표면 위에 증착될 수 있다. 도 5의 단계(540)를 참조하여 설명된 바와 같이(및 도 4g에 나타낸 바와 같이), 그 후 캐비티들 외의 모든 표면들에서 전기 전도성 재료를 제거하고 상위 접촉부들(130 및 530) 및 비아들(140)을 형성도록 IC 장치(100)의 상위 표면이 연마될 수 있다(단계(865)). 도 6f는, 상위 접촉부들(130 및 530) 및 비아들(140)을 형성하도록 전도성 재료가 캐비티들을 채운, 연마 후의 IC 장치(100)를 나타낸다.
도 9a 내지 도 9g는 또 다른 예시적인 제조 처리의 상이한 단계들에서의, 현재 게시물의 예시적인 IC 장치(100)의 개략적인 단면도들이다. 도 10는 도 9a 내지 도 9g에 나타낸 예시적인 제조 처리를 나타내는 흐름도이다. 아래의 설명에서, 도 9a 내지 도 9g 및 도 10 모두가 참조될 것이다. 예를 들어, 도 5의 단계들(510 및 515)을 참조하여 설명된 (및 도 4a 및 4b에 나타낸) 것과 같은 처리들을 따라, 자기저항 장치(210)를 하위 접촉부(250) 상에 형성하고(단계(1010)), 제1 봉지재(270)를 사용하여 IC 장치(100)를 코팅한(단계(1015)) 후, 제1 ILD(220)가 코팅된 자기저항 장치들(210)을 도포하도록 증착될 수 있다(단계(1020)). 도 9a는 제1 ILD(220)로 도포된, 코팅된 IC 장치(100)의 계략도이다. 도 4c에 관련하여 전술된 바와 같이, 제1 ILD(220)를 증착하기 위해 임의의 적합한 처리(예를 들어, CVD, ALD, 등)가 사용될 수 있다. 전술된 바와 같이, 몇몇 실시예들에서, 제1 ILD(220)는 저-k 유전 재료(예를 들어, 약 3.5 이하의, 바람직하게는 약 3.0 이하의 유전율, 약 30-39%의 다공성을 가짐)를 포함할 수 있다.
그 후 증착된 제1 ILD(220)의 노출된 표면이 평탄화될 수 있다(단계(1025)). 도 9b는 제1 ILD(220)의 노출된 표면이 평탄화된 IC 장치(100)의 개략도이다. 도 5의 단계(525)를 참조하여 전술된 바와 같이(그리고 4d에 나타낸 바와 같이), 제1 ILD(220)의 표면을 평탄화하기 위해, 화학적 기계적 연마(CMP)를 포함하는 (그러나 이에 제한된 것은 아님) 임의의 알려진 처리가 사용될 수 있다. 제1 ILD(220)를 평탄화함으로써, 비아 개구를 생성하기 위한 포토리소그래피 및 식각과 같은 후속 동작들을 위해 표면을 준비시킬 수 있다. 몇몇 실시예들에서, 도 9b에 나타낸 바와같이, 연마 처리는 저-k 제1 ILD(220) 상에 피치들(410)을 생성할 수 있다.
제1 ILD(220)를 평탄화한(단계(1025)) 후, 제1 ILD(220)의 평탄화된 표면 위에 제2 ILD(240)가 증착될 수 있다(단계(1030)). 도 9c는, 일 예시적인 실시예에서, 상이한 유전 재료들의 2개의 층들(즉, 제1 ILD(220) 및 제2 ILD(240))이 코팅된 자기저항 장치(210) 위에 순차적으로 증착된 IC 장치(100)의 개략도이다. 전술된 바와 같이, 제2 ILD(240)는 종래의 ILD 재료 또는 제1 ILD(220)보다 높은 유전율을 갖는 임의의 유전 재료를 포함할 수 있다. 몇몇 실시예들에서, 제2 ILD(240)는 제1 ILD(220)보다 상대적으로 밀도가 더 높은(예를 들어, 0.7 - 2 gm/mL의 밀도를 가짐) 유전 재료를 포함할 수 있다. 몇몇 실시예들에서, 제2 ILD(240)는 제1 ILD(220)보다 상대적으로 밀도가 5 내지 10배 더 높을 수 있다.
전술된 것과 유사한 방식으로, 그 후 자기저항 장치들(210)의 상위 표면을 노출시키도록, 제2 ILD(240), 제1 ILD(220), 및/또는 봉지재층(270)을 통해 캐비티들(230')이 (동시에 또는 순차적으로) 식각될 수 있다(단계(1035)). 도 9d는 제2 ILD(240), 제1 ILD(220), 및 봉지재층(270)를 통해 식각된 캐비티들(230')의 개략도이다. 단계(530)를 참조하여 전술된 바와 같이(도 4e를 참조), 캐비티들(230')을 식각하기 위해 임의의 알려진 처리(RIE, IBE, 등)가 사용될 수 있다. 그 후 캐비티들(230')을 채우고 비아들(230)을 형성하기 위해 IC 장치(100)의 상위 표면 상에 전기 전도성 재료가 증착될 수 있다(단계(1040)). 도 9e는 상위 표면 상에 전기 전도성 재료가 증착된, 도 9d의 IC 장치(100)의 개략도이다. 몇몇의 실시예들에서, 도 9e에 나타낸 바와 같이, 전기 전도성 재료는 우선 (예를 들어, 보호막으로서) IC 장치(100)의 거의 전체 상위 표면 상에 증착되고, 그 후 캐비티들(230') 외의 표면들에서 전기 전도성 재료가 제거되도록, 상위 표면이 연마될 수 있다(단계(1045)). 도 9f는, 연마 후, 비아들(230)을 형성하도록 전기 전도성 재료가 오직 캐비티들(230')만을 채운 IC 장치(100)를 나타낸다.
도 9f에 나타낸 바와 같이 IC 장치(100)의 상부가 연마된 후, IC 장치(100)의 전체 필드에 걸쳐 평탄해진 표면 위에 제3 ILD(245)가 증착될 수 있다(단계(1050)). 전술된 바와 같이, 몇몇 실시예들에서, 제3 ILD(245)는 제1 ILD(220)와 같은 재료 또는 임의의 다른 적합한 유전 재료를 포함할 수 있다. 그 후 메모리 부분(120)에서 비아(230)를 노출시키기 위해, 제3 ILD(245)를 통해 캐비티들이 식각될 수 있다(단계(1055)). 몇몇 실시예들에서, 이 단계 동안, IC 장치(100)의 논리 부분(110) 내에서도 또한 캐비티들이 식각될 수 있다. 특히, 논리 부분(110)에서, 우선 제2 ILD(240)를 노출시키도록 제3 ILD(245)를 통해 캐비티들이 식각되고("제1 캐비티들"), 그 후 하위 접촉부(150)의 상위 표면의 일부를 노출시키도록 제2 ILD(240) 및 제1 ILD(220)를 통해 추가적인 캐비티들이 식각될 수 있다("제2 캐비티들"). 특히, 제1 캐비티들의 폭은 제2 캐비티들의 폭보다 넓을 수 있다. 대안적으로, 제2 캐비티들은, 도 10의 단계(1045) 및 도 9f에서 IC 장치(100)의 상부를 평탄화한 직후에 그리고 도 10의 단계(1050)에서 제3 ILD(245)를 증착하기 전에 형성될 수 있다. 이러한 경우, 도 10의 단계(1050)에 설명된 바와 같이 제3 ILD(245)를 증착하는 동안, 제3 ILD(245)의 일부가 제2 캐비티들 내에 부분적으로 증착될 수 있다. 따라서, 몇몇 실시예들에서, 앞서-형성된 제2 캐비티들을 노출시키기 위해 제3 ILD(245)를 통해 제1 캐비티들을 식각한 후, 제2 캐비티들 내의 임의의 증착된 제3 ILD(245) 재료는, 예를 들어, 각진 식각, 등방성 식각, 등의 적합한 처리들을 사용하여 없애지거나 이와 달리 제거될 수 있다. 이 없애는 또는 제거 처리 후, 논리 부분(110)에 형성된 캐비티들은 IC 장치(100)의 상부에서부터 하위 접촉부(150)의 상위 표면까지 수직으로 확장될 수 있다. 그러나, 전술된 바와 같이, 제1 캐비티들의 폭(예를 들어, 제3 ILD(245)에 형성된 캐비티들의 폭)은 제2 캐비티들의 폭(예를 들어, 제1 ILD(220) 및 제2 ILD(240)에 형성된 캐비티들의 폭)보다 넓을 수 있다. 도 8의 단계들(860 및 865)을 참조하여 설명된 바와 같이, 그 후 캐비티들을 채우기 위해 전기 전도성 재료가 IC 장치(100)의 상위 표면 상에 증착될 수 있고(단계(1060)), 상위 접촉부들(130 및 530) 및 비아들(140)을 정의하기 위해 캐비티들 외의 표면들에서 전기 전도성 재료가 제거될 수 있다(단계(1065)). 도 9g는 상위 접촉부들(130 및 530) 및 비아들(140)을 형성하기 위해 전기 전도성 재료가 캐비티들을 채운 IC 장치(100)를 나타낸다.
전술된 바와 같이, (전술된 기술들 및/또는 처리들을 사용하여 형성된) 자기저항 장치들은 (다른 아키텍처들보다는) 센서 아키텍처 또는 메모리 아키텍처를 포함할 수 있다. 예를 들어, 메모리 구성을 갖는 자기저항 장치에서, 자기저항 장치들은 액세스 트랜지스터에 전기적으로 접속되고, 하나 이상의 제어 신호들을 전달할 수 있는 다양한 전도체들에 연결 또는 접속되도록 구성될 수 있는데, 이는 도 11에 도시되어있다. 자기저항 장치들은, 예를 들어, 메모리 구성을 포함하는 임의의 적합한 응용사례에서 사용될 수 있다. 이러한 사례들에서, 자기저항 장치들은 별개의 메모리 장치(예를 들어, 도 12a를 참조) 또는 내부에 논리를 갖는 내장형 메모리 장치(예를 들어, 도 12b를 참조)를 포함하는 IC 장치로 형성될 수 있는데, 이들 각각은 MRAM을 포함하고, 일 실시예에서, MRAM은 본원에 게시된 특정 실시예들의 특정 양태들에 따라, 자기저항 스택들/구조들을 형성하는 복수의 자기저항 장치들을 갖는 하나 이상의 MRAM 어레이들을 나타낸다.
상기 교시(들)를 고려하여 많은 수정들, 변형들, 조합들, 및/또는 치환들이 가능하다. 예를 들어, 전술된 바와 같이 특정한 예시적인 기술들이 자기저항 장치들(예를 들어, MTJ 스택들)의 문맥에서 앞서 설명 및/또는 나타나있지만, 본 발명은 거대 자기저항(GMR)-기반 자기저항 장치들(예를 들어, 센서 및 메모리)의 GMR 스택들에 구현될 수 있다. 실은, 본 발명은 저항성 RAM(ReRAM 또는 RRAM)을 포함하는 다른 메모리 셀 구조들과 함께 구현될 수 있다. 간결성을 위해, 설명 및 도시들이 다른 메모리 셀 구조들의 문맥에서는 구체적으로 반복되지 않을 것이지만 - 이러한 설명 및 도시들은 이러한 메모리 셀 구조들에 완벽히 적용될 수 있는 것으로 해석될 것이다.
예를 들어, 일 실시예에서, MTJ 스택을 형성한 후, 후속 처리(예를 들어, MTJ 스택 형성 뒤의 통합 처리들)로부터 MTJ 스택을 보호 또는 격리시키기 위해 봉지재층(절연 재료(예를 들어, 산화 규소 또는 질화 규소)를 포함함)이 증착된다.
이어서, 제1 ILD(220)가 MTJ 스택(또는 메모리 셀 어레이의 MTJ 스택들) 위에 증착된다. 일 실시예에서, 제1 ILD(220)는 저 k 유전체 특성들을 갖는(약 3.5 이하의, 바람직하게는 약 3.0 이하의 유전율) 하나 이상의 재료들을 포함한다. 예를 들어, 제1 ILD(220)는 불소-도핑된 이산화 규소 또는 실리카들, 탄소-도핑된 이산화 규소 또는 실리카들(예를 들어, SiCOH), 다공성 이산화 규소, 스핀-온 유기중합체 유전체들, 이산화 규소 또는 TEOS에 비해 낮은 또는 작은 유전율을 갖는 재료인 스핀-온 규소 기반 중합 유전체 SiCOH 중 하나 이상을 포함할 수 있다.
제1 ILD(220)(예를 들어, 약 30-39%의 다공성을 갖는 저-k 유전 재료)의 증착 후, 제2 층간 유전체(제2 ILD(240))가 MTJ 스택(또는 메모리 셀 어레이의 MTJ 스택들) 위에 증착된다. 일 실시예에서, 제2 ILD(240)는 제1 ILD(220)의 재료에 비해 밀도가 더 높은 특성들을 갖는(예를 들어, 약 0.7 - 2 gm/mL의 밀도) 하나 이상의 재료들(예를 들어, 저온 TEOS, 이산화 규소, 및 질화 규소)을 포함한다. 즉, 제2 ILD(240)는 제1 ILD(220)보다 밀도가 더 큰데 - 예를 들어, 일 실시예에서, 제2 ILD(240)는 제1 ILD(220)보다 밀도가 약 5 내지 10배 더 크다.
제2 ILD(240)의 증착 후, 제2 ILD(240)의 부분들은 (예를 들어, 화학적-기계적 평탄화(CMP)와 같은 연마 기술을 통해) 제거될 수 있다. 이 실시예에서, 제2 ILD(240)의 층 내의 "단" 또는 다른 표면 불규칙성이 제거(또는 거의 제거)되어, 제2 ILD(240) 표면이 고르고, 평편하고, 및/또는 매끄러워진다(또는 거의 고르고, 평편하고, 및/또는 매끄러워짐). 특히, 이 실시예에서, 제2 ILD(240)의 일부는 (예를 들어, CMP를 통한) 제거 후에도 MTJ 스택 위에뿐만 아니라 MTJ 스택에 이웃한 필드 에어리어들 내에 남아있다.
이어서, (상위 전기 전도성 전극을 포함 또는 불포함할 수 있는) MTJ 스택에 전기 접촉을 제공하는 것을 용이하게 하도록 MTJ 스택을 노출시키기 위해 (예를 들어, 종래의 포토리소그래피 및 식각 기술을 사용하여) 비아 개구 또는 윈도우(window)가 형성된다. 여기서, 마스크를 사용하여 ILD 구조를 패터닝함으써, 제1 ILD(220) 및 제2 ILD(240)(및 (절연 재료일 수 있는) 봉지재층)의 선택적인 부분들이 제거되는데, 이것은 MTJ 스택을 노출시켜 MTJ 스택(예를 들어, 스택의 전기 전도성 상위 전극)에 (전기 전도성 재료(예를 들어, 금속) 비아를 통한) 접촉을 허용한다. 예를 들어, 복수의 ILD 층들 내에 비아 개구 또는 윈도우가 형성된 후, 비아 개구 또는 윈도우 내에 및 MTJ 스택(예를 들어, MTJ 스택의 노출된 전기 전도성 전극) 상에 전기 전도성 재료가 증착된다. 그 후, 비아를 형성하기 위해, 전기 전도성 재료의 부분들이 (예를 들어, CMP와 같은 연마 기술을 통해) 제거된다. 여기서, 전기 전도성 비아는 MTJ 스택과, 예를 들어, 감지, 판독, 및/또는 기록 전도체들 간의 접속을 제공한다.
또 다른 실시예에서, 제2 ILD(240)의 증착 후, 제1 ILD(220) 및 제2 ILD(240)의 부분들이 (예를 들어, 화학적-기계적 평탄화(CMP)와 같은 연마 기술을 통해) 제거될 수 있다. 즉, 제2 ILD(240)의 층 내의 "단"을 제거하는 것 이외에, 이 실시예에서는, MTJ 스택을 덮는 제1 ILD(220)의 부분들이 제거되거나 제거되지 못할 수 있는데, 여기서, 표면은 평편 및/또는 매끄러워진다. 특히, 이 실시예에서, 연마 후, 제2 ILD(240)의 부분들은 (MTJ 스택에 관련된) 필드 에어리어 또는 영역들로부터 (예를 들어, CMP를 통해) 부분적으로 제거되거나, 이와 달리, 제2 ILD(240)는 MTJ 스택 위에 조금도 남아있지 않게 된다. 이 실시예에서, 연마 후, 제2 ILD(240)의 대부분 또는 상당한 부분이 필드 에어리어들 또는 영역들에 남아있게 된다.
또 다른 실시예에서, 비아(들)를 형성하기 위한 처리 동안, 필드 에어리어들 또는 영역 내의 제2 ILD(240)의 두께가 피치들의 형성을 방지하기에 충분히 두껍도록, 연마 후에도 충분한 두께의 제2 ILD(240) 재료가 필드 에어리어들 또는 영역들 내에 남아있더라도, 대부분의 제2 ILD(240)는 필드 에어리어들 또는 영역들 내에서 제거되는데, 여기서, 비아 형성 처리의 전기 전도성 재료의 증착 동안/후에 피치들은 메모리 어레이 내의 메모리 셀들 및/또는 집적 회로(IC)의 이웃한 논리 에어리어 내의 전도체들 간에 누전들을 초래한다.
특히, 비아 개구 또는 윈도우 내에 비아를 형성하기 위한 후속 처리는 나타낸 실시예에 관련하여 전술된 것과 같을 수 있다. 간결성을 위해, 그 설명은 반복되지 않을 것이다.
아직 또 다른 실시예에서, 제1 ILD(220) 층은 MTJ 스택(또는 메모리 셀 어레이의 MTJ 스택들) 위에 증착된다. 여기서 또 다시, 일 실시예에서, 제1 ILD(220)는 저 k 유전체 특성들(약 3.5 이하의, 및 바람직하게는 약 3.0 이하의 유전율)을 갖는 하나 이상의 재료들을 포함한다. 예를 들어, 제1 ILD(220)는 불소-도핑된 이산화 규소 또는 실리카들, 탄소-도핑된 이산화 규소 또는 실리카들(예를 들어, SiCOH), 다공성 이산화 규소, 스핀-온 유기중합체 유전체들, 이산화 규소 또는 TEOS에 비해 낮은 또는 작은 유전율을 갖는 재료인 핀-온 규소 기반 중합 유전체 SiCOH 중 하나 이상을 포함할 수 있다. 일 실시예에서, 제1 ILD(220)는 약 30-39%의 다공성을 갖는 저-k 유전 재료이다.
제1 ILD(220)(예를 들어, 약 30-39%의 다공성을 갖는 저-k 유전 재료)의 증착 후, 제2 ILD(240)가 MTJ 스택(또는 메모리 셀 어레이의 MTJ 스택들) 위에 증착된다.
제1 ILD(220)를 증착한 후 그리고 제2 ILD(240)를 증착하기 전, 제1 ILD(220)의 부분들은 (예를 들어, CMP와 같은 연마 기술을 통해) 제거될 수 있다. 이 실시예에서, 제1 ILD(220)의 "단"이 제거(또는 거의 제거)되고 제1 ILD(220) 표면은 고르고, 평편하고, 및/또는 매끄러워질 수 있다(또는 거의 고르고, 평편하고, 및/또는 매끄러워질 수 있다). 특히, 이 실시예에서, (예를 들어, CMP를 통한) 제거 후에도 제1 ILD(220)의 일 부분은 MTJ 스택 및 필드 영역들 위에 남아있게 된다.
제1 ILD(220)를 증착 및 처리한 후, 제2 ILD(240)가 MTJ 스택(또는 메모리 셀 어레이의 MTJ 스택들) 위에 증착된다. 일 실시예에서, 제2 ILD(240)는 제1 ILD(220)의 재료에 비해 밀도가 더 높은 특성들을 갖는 (예를 들어, 약 0.7 - 2 gm/mL의 밀도) 하나 이상의 재료들을 포함한다. 즉, 제2 ILD(240)는 제1 ILD(220)보다 밀도가 더 큰데 - 예를 들어, 일 실시예에서, 제2 ILD(240)는 제1 ILD(220)보다 밀도가 약 5 내지 10배 더 크다. 일 실시예에서, 제2 ILD(240)는 하나 이상의 재료들(예를 들어, 저온 TEOS, 이산화 규소, 및 질화 규소)을 포함한다.
전술된 바와 같이, 그 후 비아 개구 또는 윈도우가 (상위 전기 전도성 전극을 포함 또는 불포함할 수 있는) MTJ 스택에 접촉하기 위해 (예를 들어, 종래의 포토리소그래피 및 식각 기술들을 사용하여) 형성된다. 여기서, MTJ 스택을 노출시켜 MTJ 스택(예를 들어, 전기 전도성 상위 전극)에 (금속 또는 전도성 비아를 통한) 전기적 접촉을 용이하게 하기 위해, 마스크를 사용하여 ILD 구조를 패터닝함으로써, 제1 ILD(220) 및 제2 ILD(240)(및 (절연 재료일 수 있는) 봉지재층)의 선택적인 부분들이 제거된다. 예를 들어, 복수의 ILD 층들 내에 비아 개구 또는 윈도우가 형성된 후, MTJ 스택의 노출된 전기 전도성 전극에 접촉하기 위해, 비아 개구 또는 윈도우 내에 전기 전도성 재료가 증착된다. 그 후, 비아를 형성하기 위해, 전기 전도성 재료의 부분들이 (예를 들어, CMP와 같은 연마 기술을 통해) 제거된다. 전기 전도성 비아는 MTJ 스택과, 예를 들어, 감지, 판독, 및/또는 기록 전도체들 간의 접속을 제공한다.
메모리 어레이 에어리어에서 설명된 증착 및 처리 이외에, 전술된 바와 같이, 제1 ILD(220)는 또한 논리 에어리어에 증착된다. 게다가, 전술된 바와 같이, 제1 ILD(220)의 증착 후, 제2 ILD(240)가 증착되고, 부분들이 (예를 들어, CMP와 같은 연마 기술을 통해) 제거될 수 있다. 몇몇 실시예들에서, 본원에 설명된 방법들은 증착 후에 제1 ILD(220)는 연마하지만, 증착 후에 제2 ILD(240)는 연마하지 않는 것을 고려한다.
이후, (다른 것들보다는, 다이(die)에 걸친 다양한 구조들의 높이를 조정 또는 평편하게 하기 위해) 제3 ILD(예를 들어, 제3 ILD(245))가 증착된다. 일 실시예에서, 제3 ILD(245)는 제1 ILD(220)의 재료와 같은 재료들로 이루어지거나 같은 특성들을 갖는다.
비아 형성의 문맥에서 전술된 것과 유사한 방식으로, 전기 전도체(예를 들어, 비트라인(bitline))가 형성된 제3 ILD(245) 내에 트랜치 개구(trench opening) 또는 윈도우가 (예를 들어, 종래의 포토리소그래피 및 식각 기술을 사용하여) 형성된다. 일 실시예에서, 비트라인은 메모리 어레이 내에 형성되는 비아에 접촉한다. 여기서, 논리 에어리어 내에 트랜치 개구 또는 윈도우를 형성하기 위해, 마스크를 사용하여 ILD 구조를 패터닝하고, 그에 따라, 제3 ILD(245)의 선택적인 부분들이 제거된다. 복수의 ILD 구조 내에 비아 개구 또는 윈도우가 형성된 후, 트랜치 개구 또는 윈도우 내에 전기 전도성 재료가 증착되고, 전기 전도성 재료의 부분들이 제3 ILD(245)의 표면에서 (예를 들어, CMP와 같은 연마 기술을 통해) 제거되어, 전도체가 형성된다. 일 실시예에서, 전도체는 비아와 전기적으로 접속되고, MTJ 스택과, 예를 들어, 감지, 판독, 및/또는 기록 전도체들 간의 접속을 제공한다.
본원에 게시된 설명된 예시적인 실시예들이 다양한 자기저항-기반 장치들 및 이러한 장치들을 만드는 방법들에 관한 것이지만, 본 게시물이 반드시 그 예시적인 실시예들에 제한되는 것은 아니다. 대신, 게시된 양태들은 광범위한 반도체 처리들 및/또는 장치들에 적용될 수 있다. 따라서, 실시예들이 본원에 교시된 이점을 가지면서 당업자들에게 자명한 상이하지만 등가의 방식으로 수정 및 실행될 수 있으므로, 앞서 게시된 특정 실시예들은 단지 예시적인 것일뿐 제한하는 것으로 고려되어서는 않된다. 따라서, 앞의 설명은 본 게시물을 기술된 특정 형태로 제한하도록 의도된 것은 아니고, 반대로, 본 발명의 취지 및 범위 내에 포함될 수 있는 대안들, 수정들, 및 등가들을 포괄하도록 의도된 것이므로, 당업자들은 그들이 본 발명의 취지 및 범위로부터 벋어나지 않으면서 다양한 변경들, 치환들, 및 대안들을 그들의 가장 넓은 형태로 만들 수 있다는 것을 이해해야만 한다.
몇몇 실시예들에서, 게시된 자기저항 스택들/구조들은 평면-외 자기 이방성(수직 자기 이방성을 포함함) 또는 평면-내 자기 이방성을 갖는 MTJ-기반 스택/구조일 수 있다. 본 게시물은 모든 형태들 또는 유형들의 자기저항 스택들/구조들에 적용될 수 있다. 게다가, 자유 자화 영역은 터널 장벽을 형성하는 유전 재료 상에 또는 위에 위치되거나, 터널 장벽 아래 위치될 수 있고; 고정 자화 영역은 자유 자화 영역과 상호작용하는 측면에 반대인 터널 장벽 측면 상에 위치되고 그것과 상호작용할 것이다. 게다가, 본 발명의 자기저항 스택들/구조들은 복수의 터널 장벽들 및/또는 복수의 자기 터널 장벽들(즉, 터널 장벽의 유전 재료의 두 계면들 모두 상에 위치된 자화 영역들)을 포함할 수 있다.
본원에 게시된 설명된 예시적인 실시예들이 다양한 자기저항 스택들/구조들 및 이러한 스택들/구조들을 만드는 방법들에 관한 것이지만, 본 게시물이 광범위한 반도체 처리들, 스택들/구조들, 및/또는 장치들에 적용될 수 있는 발명 양태들을 나타내는 그 예시적인 실시예들에 반드시 제한되는 것은 아니다. 따라서, 실시예들이 본원에 교시된 이점을 가지면서 당업자들에게 자명한 상이하지만 등가의 방식으로 수정 및 실행될 수 있으므로, 앞서 게시된 특정 실시예들은 단지 예시적인 것일뿐 제한하는 것으로 고려되어서는 않된다. 따라서, 앞의 설명은 본 게시물을 기술된 특정 형태로 제한하도록 의도된 것은 아니고, 반대로, 본 발명의 취지 및 범위 내에 포함될 수 있는 대안들, 수정들, 및 등가들을 포괄하도록 의도된 것이므로, 당업자들은 그들이 본 발명의 취지 및 범위로부터 벋어나지 않으면서 다양한 변경들, 치환들, 및/또는 대안들을 그들의 가장 넓은 형태로 만들 수 있다는 것을 이해해야만 한다.
본 게시물의 다양한 실시예들이 상세히 나타내지고 설명되었지만, 본 게시물 또는 첨부된 청구항의 범위로부터 벋어나지 않으면서 다양한 수정들이 만들어질 수 있다는 것이, 당업자들에게 쉽게 명확해질 것이다.
100: IC 장치
110: 논리 부분
120: 자기저항 장치 부분
130: 상위 접촉부
150: 하위 접촉부
110: 논리 부분
120: 자기저항 장치 부분
130: 상위 접촉부
150: 하위 접촉부
Claims (20)
- 자기저항 장치를 갖는 집적 회로 장치를 제조하는 방법으로서:
기판의 제1 부분 상에 상기 자기저항 장치를 형성하는 단계로서, 상기 자기저항 장치는 중간 영역에 의해 분리된 고정 자화 영역 및 자유 자화 영역을 포함하는, 상기 자기저항 장치를 형성하는 단계;
상기 자기저항 장치의 복수의 표면들 위에 제1 유전 재료를 증착하는 단계;
상기 제1 유전 재료 위에 제2 유전 재료를 증착하는 단계로서, 상기 제2 유전 재료의 유전율은 상기 제1 유전 재료의 유전율보다 높고, 상기 제1 유전 재료는 저-k 또는 초저-k 유전 재료이고, 상기 제2 유전 재료는 종래의 유전 재료인, 상기 제2 유전 재료를 증착하는 단계;
상기 제2 유전 재료의 표면을 연마하는 단계로서, 상기 연마하는 단계는 상기 제1 유전 재료가 노출되기 전에 중지되는, 상기 제2 유전 재료의 표면을 연마하는 단계;
상기 제2 유전 재료의 연마된 표면을 통해 제1 캐비티를 형성하는 단계; 및
비아(via)를 형성하기 위해 상기 제1 캐비티 내에 전기 전도성 재료를 증착하는 단계를 포함하는, 집적 회로 장치를 제조하는 방법. - 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 연마하는 단계는 상기 제1 유전 재료가 노출될 때 중지되는, 집적 회로 장치를 제조하는 방법. - 제 1 항에 있어서,
상기 제2 유전 재료의 상기 표면을 연마하는 동안, 상기 자기저항 장치 위의 상기 제1 유전 재료의 일부를 연마하는 단계를 더 포함하는, 집적 회로 장치를 제조하는 방법. - 제 1 항에 있어서,
상기 비아를 형성한 후 제3 유전 재료를 증착하는 단계;
상기 제3 유전 재료의 표면을 연마하는 단계;
상기 비아의 표면을 노출시키기 위해, 상기 제3 유전 재료의 연마된 표면을 통해 제2 캐비티를 형성하는 단계; 및
상기 제2 캐비티 내에 제2 전기 전도성 재료를 증착하는 단계를 더 포함하는, 집적 회로 장치를 제조하는 방법. - 제 7 항에 있어서,
상기 제3 유전 재료의 유전율은 상기 제2 유전 재료의 유전율보다 낮은, 집적 회로 장치를 제조하는 방법. - 제 7 항에 있어서,
상기 제3 유전 재료는 저-k 또는 초저-k 유전 재료인, 집적 회로 장치를 제조하는 방법. - 제 7 항에 있어서,
상기 제2 유전 재료의 유전율은 상기 제1 유전 재료 및 상기 제3 유전 재료 각각의 유전율보다 높은, 집적 회로 장치를 제조하는 방법. - 자기저항 장치를 갖는 집적 회로 장치를 제조하는 방법으로서:
상기 자기저항 장치를 형성하는 단계로서, 상기 자기저항 장치는 중간 영역에 의해 분리된 고정 자화 영역 및 자유 자화 영역을 포함하는, 상기 자기저항 장치를 형성하는 단계;
상기 자기저항 장치의 복수의 표면들 위에 제1 유전 재료를 증착하는 단계;
상기 제1 유전 재료의 표면을 연마하는 단계로서, 상기 연마하는 단계는 상기 자기저항 장치가 노출되기 전에 중지되는, 상기 제1 유전 재료의 표면을 연마하는 단계;
상기 제1 유전 재료의 연마된 표면 위에 제2 유전 재료를 증착하는 단계로서, 상기 제1 유전 재료는 저-k 또는 초저-k 유전 재료이고, 상기 제2 유전 재료는 종래의 유전 재료인, 상기 제2 유전 재료를 증착하는 단계;
제1 캐비티를 형성하기 위해 식각액 화학적 성질(etchant chemistry)을 조정하여 상기 제2 유전 재료 및 상기 제1 유전 재료를 통해 식각하는 단계; 및
비아를 형성하기 위해, 상기 제1 캐비티 내에 전기 전도성 재료를 증착하는 단계를 포함하고,
상기 제2 유전 재료의 유전율은 상기 제1 유전 재료의 유전율보다 높은, 집적 회로 장치를 제조하는 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 제 11 항에 있어서,
상기 비아를 형성한 후 제3 유전 재료를 증착하는 단계;
상기 제3 유전 재료의 표면을 연마하는 단계;
상기 비아의 표면을 노출시키기 위해, 상기 제3 유전 재료의 연마된 표면을 통해 제2 캐비티를 형성하는 단계; 및
상기 제2 캐비티 내에 전기 전도성 재료를 증착하는 단계를 더 포함하는, 집적 회로 장치를 제조하는 방법. - 제 16 항에 있어서,
상기 제3 유전 재료의 유전율은 상기 제2 유전 재료의 유전율보다 낮은, 집적 회로 장치를 제조하는 방법. - 제 16 항에 있어서,
상기 제3 유전 재료는 저-k 또는 초저-k 유전 재료인, 집적 회로 장치를 제조하는 방법. - 삭제
- 제 16 항에 있어서,
상기 제2 유전 재료의 유전율은 상기 제1 유전 재료 및 상기 제3 유전 재료 각각의 유전율보다 높은, 집적 회로 장치를 제조하는 방법.
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