TWI743781B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

一實施形態之半導體記憶裝置具備：第1積層體，其於基板上沿垂直於基板之第1方向，交替積層有複數層第1電極層與複數層第1絕緣層；複數層半導體膜，其等沿第1方向貫通第1積層體；第2積層體，其於第1積層體上沿第1方向，交替積層有複數層第2電極層與複數層第2絕緣層；及複數個接點插塞，其等沿第1方向貫通第2積層體，且個別地連接於複數層半導體膜之各者與複數層第2電極層之各者。

Description

半導體記憶裝置及其製造方法
本發明之實施形態關於一種半導體記憶裝置及其製造方法。
半導體記憶裝置之一例即3維積層型半導體記憶體具備積層有作為字元線發揮功能之第1電極層之積層體。於該積層體形成有作為通道發揮功能之半導體膜。又，作為位元線發揮功能之第2電極層配置於上述積層體上，且與上述半導體膜電性連接。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2019-4146號公報
[發明所欲解決之問題]
於上述之3維積層型半導體記憶體中，若為改善積體度而增加第1電極層之積層數，則謀求第2電極層之微細化。然而，第2電極層之微細化可能招致電阻增加、及與半導體膜之連接不良之事態。
本發明之實施形態提供一種可應對電極層之積層數之增加的半導體記憶裝置及其製造方法。 [解決問題之技術手段]
一實施形態之半導體記憶裝置具備：第1積層體，其於基板上沿垂直於基板之第1方向交替積層有複數層第1電極層與複數第1絕緣層；複數層半導體膜，其等沿第1方向貫通第1積層體；第2積層體，其於第1積層體上沿第1方向交替積層有複數層第2電極層與複數層第2絕緣層；及複數個接點插塞，其等沿第1方向貫通第2積層體，且個別地連接於複數層半導體膜之各者與複數層第2電極層之各者。 [發明之效果]
根據一實施形態，可應對電極層之積層數之增加。
以下，參照圖式說明本發明之實施形態。本實施形態並非限定於本發明者。
(第1實施形態) 圖1係第1實施形態之半導體記憶裝置之概略立體圖。圖2(a)係第1實施形態之半導體記憶裝置之概略性俯視圖。圖2(b)係沿圖2(a)所示之切斷線A1-A1之剖視圖。於各圖中，將垂直於基板100之方向設為Z方向(第1方向)。又，將平行於基板100之方向且相互正交之2個方向設為X方向(第3方向)及Y方向(第2方向)。
本實施形態之半導體記憶裝置1具備第1積層體10、第2積層體20、複數層記憶體膜30、複數層半導體膜40、及複數個接點插塞50。
第1積層體10設置於基板100上。基板100為例如矽基板。於第1積層體10，沿Z方向交替積層有第1電極層11及第1絕緣層12。第1電極層11包含例如鎢(W)，且作為字元線發揮功能。第1絕緣層12包含例如氧化矽(SiO2 )。於本實施形態中，如圖1所示，於第1積層體10之Y方向之兩端設置有狹縫膜101。藉由該狹縫膜101分斷第1積層體10。
第2積層體20設置於第1積層體10上。於第2積層體20，沿Z方向交替積層有第2電極層21與第2絕緣層22。第2電極層21包含例如鎢，且作為位元線發揮功能。第2絕緣層22包含例如氧化矽。第2絕緣層22之上表面由保護膜60覆蓋。保護膜60包含例如氧化矽。另，於圖1中，省略第2絕緣層22及保護膜60之記載。
圖3係放大記憶體膜30及半導體膜40之一部分之剖視圖。記憶體膜30及半導體膜40沿Z方向貫通第1積層體10。又，記憶體膜30包含區塊絕緣膜31、電荷蓄積膜32、及通道絕緣膜33。
區塊絕緣膜31包含例如氧化矽，且與第1電極層11及第1絕緣層12對向。電荷蓄積膜32包含例如氮化矽(SiN)，且與區塊絕緣膜31之內周面對向。通道絕緣膜33包含例如氮氧化矽(SiON)，且與電荷蓄積膜32之內周面對向。
半導體膜40包含例如多晶矽，且與通道絕緣膜33之內周面對向。半導體膜40如圖2(b)所示，經由接點插塞50電性連接於複數層第2電極層21之任一者。
於本實施形態中，如圖1所示，複數層記憶體膜30及複數層半導體膜40沿Y方向排列。又，包含記憶體膜30及半導體膜40之行沿X方向配置複數行。
各接點插塞50如圖2(b)所示，沿Z方向貫通第2積層體20。又，各接點插塞50具有第1柱狀部50a及第2柱狀部50b。第1柱狀部50a及第2柱狀部50b包含例如鋁等金屬。
第1柱狀部50a之下端連接於半導體膜40。第1柱狀部50a之上端與第2柱狀部50b之下端連接。第2柱狀部50b具有大於第1柱狀部50a之徑。各接點插塞50於第1柱狀部50a與第2柱狀部50b之邊界部與複數層第2電極層21中之任一者連接。
如上所述，為將複數個接點插塞50與複數層第2電極層21個別地連接，第1柱狀部50a及第2柱狀部50b之側面由絕緣膜51覆蓋。藉由絕緣膜51，接點插塞50與連接對象外之第2電極層21絕緣。
又，於本實施形態中，關於Z方向之長度，於下層側之第2電極層21所連接之接點插塞50中，第1柱狀部50a短於第2柱狀部50b。另一方面，於上層側之第2電極層21所連接之接點插塞50中，第1柱狀部50a長於第2柱狀部50b。
以下，就上述之本實施形態之半導體記憶裝置1之製造方法進行說明。
首先，如圖4(a)及圖4(b)所示，於基板100上形成第1積層體10、記憶體膜30、及半導體膜40。第1積層體10可使用例如CVD(Chemical Vapor Deposition：化學汽相沈積)或ALD(Atomic Layer Deposition：原子層沈積)而形成。記憶體膜30及半導體膜40可形成於在第1積層體10所形成之記憶體孔內。
其次，如圖5(a)及圖5(b)所示，於第1積層體10上形成第2積層體20。第2積層體20亦與第1積層體10同樣，可使用CVD或ALD而形成。
其次，如圖6(a)及圖6(b)所示，於第2積層體20上形成遮罩70。於遮罩70，為形成接點插塞50之第2柱狀部50b而形成有深度各不相同之複數個穴部71。遮罩70為例如抗蝕劑。又，穴部71之圖案可使用例如奈米注入法形成。即，藉由將模板之凹凸圖案轉印至遮罩70，可形成穴部71之圖案。
其次，如圖7(a)及圖7(b)所示，藉由例如RIE(Reactive Ion Etching：反應離子蝕刻)而自各穴部71蝕刻第2積層體20。藉此，形成深度各不相同之複數個第1接觸孔80。各第1接觸孔80對應於穴部71之深度，於連接對象之第2電極層21停止。其後，去除遮罩70。
其次，如圖8(a)及圖8(b)所示，於第1接觸孔80之側面形成犧牲層90，並以該犧牲層90為遮罩蝕刻第2積層體20。藉此，形成具有較第1接觸孔80更小徑之第2接觸孔81。犧牲層90包含例如氮化矽。又，第2接觸孔81之上端連通於第1接觸孔80，下端到達至半導體膜40。
其次，如圖9(a)及圖9(b)所示，例如，以濕蝕刻去除犧牲層90。藉此，第1接觸孔80及第2接觸孔81露出。
其次，如圖10(a)及圖10(b)所示，於第1接觸孔80之側面及第2接觸孔81之側面形成絕緣膜51。
其次，如圖11(a)及圖11(b)所示，形成接點插塞50，進而於第2積層體20上形成保護膜60。接點插塞50例如可藉由於第1接觸孔80及第2接觸孔81內埋入鎢等之金屬材料，並對金屬膜表面進行化學機械研磨(CMP：Chemical Mechanical Polishing)而形成。
最後，如圖2(a)及圖2(b)所示，藉由沿X方向對第2積層體20進行線性加工，而分斷第2電極層21。
以下，對比較例之半導體記憶裝置，與上述之本實施形態之半導體記憶裝置1進行比較而加以說明。
圖12係顯示比較例之半導體記憶裝置110之構造之立體圖。對與圖1所示之半導體記憶裝置1同樣之構成要件附註相同符號，並省略詳細說明。
比較例之半導體記憶裝置110將Y方向上屬於同一行之複數層半導體膜40，連接於沿X方向排列之第2電極層21(位元線)。因此，若第1電極層11(字元線)之積層數增加，則為確保第2電極層21彼此在X方向之間隔而謀求將第2電極層21微細化。該情形時，因第2電極層21與接點插塞50之接觸面積減少，故電阻增加。又，因接點插塞50相對於半導體膜40之位置受到制約，故可能會引起第2電極層21與半導體膜40未電性連接之事態。
然而，於本實施形態中，如圖1所示，第2電極層21沿Z方向積層。因此，即便第1電極層11之積層數增加，亦無須第2電極層21之微細化，且充分確保第2電極層21與接點插塞50之接觸面積。藉此，可抑制電阻增加。又，因接點插塞50相對於半導體膜40之位置不受制約，故亦可充分確保第2電極層21與半導體膜40之電性連接。
(變化例) 以下，參照圖13～圖25，說明變化例之半導體記憶裝置之製造方法。另，對與上述之第1實施形態同樣之構成要件，附註相同符號並省略詳細說明。
首先，與第1實施形態同樣，於基板100上形成第1積層體10、記憶體膜30、及半導體膜40。
其次，如圖13(a)及圖13(b)所示，於第1積層體10上形成第2積層體20a。第2積層體20a與第1實施形態之第2積層體20之不同點在於，未形成最上層之第2電極層21。
其次，如圖14(a)及圖14(b)所示，於第2積層體20上形成遮罩70a。於遮罩70a形成有穴部71a及穴部71b。穴部71b之口徑大於穴部71a之口徑。又，穴部71a及穴部71b之深度彼此相等。
其次，如圖15(a)及圖15(b)所示，例如藉由RIE，自穴部71a及穴部71b蝕刻第2積層體20，藉此形成口徑各不相同之複數個第1接觸孔82。第1接觸孔82在形成於最下層之第2電極層21上之第2絕緣層22停止。
其次，如圖16(a)及圖16(b)所示，於第1接觸孔82之側面形成犧牲層91，並以該犧牲層91為遮罩蝕刻第2積層體20。藉此，形成具有較第1接觸孔82更小徑之第2接觸孔83。第2接觸孔83之上端連通於第1接觸孔82，下端到達至半導體膜40。
其次，如圖17(a)及圖17(b)所示，形成金屬膜52。此時，對口徑較小之第1接觸孔82及第2接觸孔83填充金屬膜52。又，於口徑較大之第1接觸孔82及第2接觸孔83中，金屬膜52形成於犧牲層91上或第2接觸孔83之側面，而接觸孔內完全未被填充。
其次，如圖18(a)及圖18(b)所示，例如以濕蝕刻去除金屬膜52。此時，於口徑較小之第1接觸孔82及第2接觸孔83中，僅金屬膜52之上部受到蝕刻。又，於口徑較大之第1接觸孔82及第2接觸孔83中，金屬膜52被完全去除。進而，形成蝕刻最下層之第2電極層21之一部分之回蝕區域EB。
其次，如圖19(a)及圖19(b)所示，去除犧牲層91。
其次，如圖20(a)及圖20(b)所示，形成絕緣膜51。絕緣膜51形成於犧牲層91之蝕刻部位或回蝕區域EB等。
其次，如圖21(a)及圖21(b)所示，形成接點插塞50。此處，以濕蝕刻去除絕緣膜51。其中，於口徑較小之第1接觸孔82及第2接觸孔83中，保留比最下層之第2電極層21高出一段之設置於第2電極層21上的絕緣膜51。又，於口徑較大之第1接觸孔82及第2接觸孔83中，將形成於回蝕區域EB之絕緣膜51亦予以保留。繼而，將與金屬膜52相同之金屬材料埋入至第1接觸孔82及第2接觸孔83，並對金屬膜之表面進行化學機械研磨。藉此，接點插塞50完成。
其次，如圖22(a)及圖22(b)所示，形成第3孔84。第3孔84形成於未與接點插塞50連接之半導體膜40上。藉由使用具有開口部71c之遮罩70b蝕刻第2積層體20a而形成第3孔84。第3孔84之下端到達至半導體膜40。
其次，如圖23(a)及圖23(b)所示，形成金屬膜53。此處，首先於第2積層體20a之上表面及第3孔84之側面，形成包含氧化矽之絕緣膜54。繼而，於絕緣膜54上形成包含與第2電極層21相同之金屬材料之金屬膜53。形成於第2積層體20a之上表面之金屬膜53相當於最上層之第2電極層21。又，填充於第3孔84內之金屬膜53相當於連接於最上層之第2電極層21之接點插塞50。
其次，如圖24(a)及圖24(b)所示，沿X方向對形成於第2積層體20a之上表面之金屬膜53進行線性加工。藉此，最上層之第2電極層21完成。
另，於本變化例中，如圖25所示，亦可以使第2電極層21具有連接區域21a之方式加工金屬膜53。該情形時，因與接點插塞50連接之連接區域21a之面積較其他區域更大，故可確保足夠之連接餘裕。
於以上說明之本變化例中，亦可沿Z方向積層第2電極層21。因此，與第1實施形態同樣，即便第1電極層11之積層數增加，亦無須第2電極層21之微細化。因此，可抑制電阻增加，且充分確保第2電極層21與半導體膜40之電性連接。
(第2實施形態) 圖26係第2實施形態之半導體記憶裝置之概略立體圖。於圖26中，對與圖1所示之第1實施形態之半導體記憶裝置1同樣之構成要素附註相同符號且省略詳細說明。
於上述之第1實施形態中，第2電極層21依沿Y方向排列之每半導體膜40行設置。即，相對於半導體膜40之一行設置第2電極層21之積層區塊。
另一方面，於本實施形態之半導體記憶裝置2中，如圖26所示，第2電極層21之積層區塊相對於X方向上相鄰之複數層半導體膜40之行共通地設置。此時，各半導體膜40與第1實施形態同樣，與積層之複數層第2電極層21中之1者電性連接。另，本實施形態之半導體記憶裝置2可以與上述之第1實施形態及變化例同樣之製造方法製造。
根據以上說明之本實施形態 ，因與第1實施形態同樣地積層第2電極層21，故即便第1電極層11之積層數增加，亦無須第2電極層21之微細化。因此，可抑制電阻增加，且亦充分確保第2電極層21與半導體膜40之電性連接。
再者，根據本實施形態，與第1實施形態相比，因第2電極層21之面積擴大，故亦可減少第2電極層21之電阻。
以上，已說明若干實施形態，但該等實施形態僅作為示例而提示者，並非意欲限定發明之範圍者。本說明書中說明之新穎之裝置、方法、程式、及系統可以其他各種形態實施。又，相對於本說明書中說明之裝置、方法、程式、及系統之形態，於未脫離發明主旨之範圍內，可進行各種省略、置換、變更。附加之專利申請範圍及其均等之範圍意欲包含發明之範圍或主旨所含之此種形態或變化例。
1:半導體記憶裝置 2:半導體記憶裝置 10:第1積層體 11:第1電極層 12:第1絕緣層 20:第2積層體 20a:第2積層體 21:第2電極層 21a:連接區域 22:第2絕緣層 30:記憶體膜 31:區塊絕緣膜 32:電荷蓄積膜 33:通道絕緣膜 40:半導體膜 50:接點插塞 50a:第1柱狀部 50b:第2柱狀部 51:絕緣膜 52:金屬膜 53:金屬膜 54:絕緣膜 60:保護膜 70:遮罩 70a:遮罩 70b:遮罩 71:穴部 71a:穴部 71b:穴部 71c:開口部 80:第1接觸孔 81:第2接觸孔 82:第1接觸孔 83:第2接觸孔 84:第3孔 90:犧牲層 91:犧牲層 100:基板 101:狹縫膜 110:半導體記憶裝置 A1-A1:切斷線 A2-A2:切斷線 A3-A3:切斷線 A4-A4:切斷線 A5-A5:切斷線 A6-A6:切斷線 A7-A7:切斷線 A8-A8:切斷線 A9-A9:切斷線 B1-B1:切斷線 B2-B2:切斷線 B3-B3:切斷線 B4-B4:切斷線 B5-B5:切斷線 B6-B6:切斷線 B7-B7:切斷線 B8-B8:切斷線 B9-B9:切斷線 B10-B10:切斷線 B11-B11:切斷線 B12-B12:切斷線 EB:回蝕區域 X:方向 Y:方向 Z:方向
圖1係顯示第1實施形態之半導體記憶裝置之要部之構造之立體圖。 圖2(a)係第1實施形態之半導體記憶裝置之概略俯視圖。 圖2(b)係沿圖2(a)所示之切斷線A1-A1之剖視圖。 圖3係放大記憶體膜及半導體膜之一部分之剖視圖。 圖4(a)係顯示第1積層體、記憶體膜、及半導體膜之形成步驟之俯視圖。 圖4(b)係沿圖4(a)所示之切斷線A2-A2之剖視圖。 圖5(a)係顯示第2積層體之形成步驟之俯視圖。 圖5(b)係沿圖5(a)所示之切斷線A3-A3之剖視圖。 圖6(a)係顯示遮罩之形成步驟之俯視圖。 圖6(b)係沿圖6(a)所示之切斷線A4-A4之剖視圖。 圖7(a)係顯示第1接觸孔之形成步驟之俯視圖。 圖7(b)係沿圖7(a)所示之切斷線A5-A5之剖視圖。 圖8(a)係顯示第2接觸孔之形成步驟之俯視圖。 圖8(b)係沿圖8(a)所示之切斷線A6-A6之剖視圖。 圖9(a)係顯示犧牲層之去除步驟之俯視圖。 圖9(b)係沿圖9(a)所示之切斷線A7-A7之剖視圖。 圖10(a)係顯示絕緣膜之形成步驟之俯視圖。 圖10(b)係沿圖10(a)所示之切斷線A8-A8之剖視圖。 圖11(a)係顯示接點插塞之形成步驟之俯視圖。 圖11(b)係沿圖11(a)所示之切斷線A9-A9之剖視圖。 圖12係顯示比較例之半導體記憶裝置之構造之立體圖。 圖13(a)係顯示變化例之第2積層體之形成步驟之俯視圖。 圖13(b)係沿圖13(a)所示之切斷線B1-B1之剖視圖。 圖14(a)係顯示變化例之遮罩之形成步驟之俯視圖。 圖14(b)係沿圖14(a)所示之切斷線B2-B2之剖視圖。 圖15(a)係顯示變化例之第1接觸孔之形成步驟之俯視圖。 圖15(b)係沿圖15(a)所示之切斷線B3-B3之剖視圖。 圖16(a)係顯示變化例之第2接觸孔之形成步驟之俯視圖。 圖16(b)係沿圖16(a)所示之切斷線B4-B4之剖視圖。 圖17(a)係顯示變化例之金屬膜之形成步驟之俯視圖。 圖17(b)係沿圖17(a)所示之切斷線B5-B5之剖視圖。 圖18(a)係顯示變化例之金屬膜之去除步驟之俯視圖。 圖18(b)係沿圖18(a)所示之切斷線B6-B6之剖視圖。 圖19(a)係顯示變化例之犧牲層之去除步驟之俯視圖。 圖19(b)係沿圖19(a)所示之切斷線B7-B7之剖視圖。 圖20(a)係顯示變化例之絕緣膜之形成步驟之俯視圖。 圖20(b)係沿圖20(a)所示之切斷線B8-B8之剖視圖。 圖21(a)係顯示變化例之絕緣膜之形成步驟之俯視圖。 圖21(b)係沿圖21(a)所示之切斷線B9-B9之剖視圖。 圖22(a)係顯示變化例之第3孔之形成步驟之俯視圖。 圖22(b)係沿圖22(a)所示之切斷線B10-B10之剖視圖。 圖23(a)係顯示變化例之金屬膜之形成步驟之俯視圖。 圖23(b)係沿圖23(a)所示之切斷線B11-B11之剖視圖。 圖24(a)係顯示變化例之金屬膜之線加工步驟之俯視圖。 圖24(b)係沿圖24(a)所示之切斷線B12-B12之剖視圖。 圖25係顯示另一金屬膜之線加工步驟之俯視圖。 圖26係顯示第2實施形態之半導體記憶裝置之要部之構造之立體圖。
1:半導體記憶裝置
11:第1電極層
12:第1絕緣層
21:第2電極層
30:記憶體膜
40:半導體膜
50:接點插塞
101:狹縫膜
X:方向
Y:方向
Z:方向

Claims (11)

  1. 一種半導體記憶裝置，其包含： 第1積層體，其於基板上沿垂直於上述基板之第1方向，交替積層有複數層第1電極層與複數層第1絕緣層； 複數層半導體膜，其等沿上述第1 方向貫通上述第1積層體； 第2積層體，其於上述第1積層體上沿上述第1方向，交替積層有複數層第2電極層與複數層第2絕緣層；及 複數個接點插塞，其等沿上述第1方向貫通上述第2積層體，且個別地連接於上述複數層半導體膜之各者與上述複數個第2電極層之各者。
  2. 如請求項1之半導體記憶裝置，其中上述複數個接點插塞之各者包含第1柱狀部、及具有較上述第1柱狀部更大徑之第2柱狀部，且上述第1柱狀部之下端連接於上述半導體膜，上述第1柱狀部之上端與上述第2柱狀部之下端連接，上述第2電極層於上述第1柱狀部與上述第2柱狀部之邊界部連接於上述接點插塞。
  3. 如請求項2之半導體記憶裝置，其中上述第1柱狀部之側面及上述第2柱狀部之側面被絕緣膜覆蓋。
  4. 如請求項1之半導體記憶裝置，其中最上層之第2電極層之材料、與和上述最上層之第2電極層連接之接點插塞之材料彼此相同。
  5. 如請求項1之半導體記憶裝置，其中上述複數層半導體膜沿與上述第1方向正交之第2方向排列，且 上述複數層第2電極層相對於上述半導體膜之一行而設置。
  6. 如請求項1之半導體記憶裝置，其中上述複數層半導體膜沿與上述第1方向正交之第2方向排列， 上述複數層第2電極層相對於在與上述第1方向及上述第2方向正交之第3方向上彼此相鄰之上述半導體膜之複數行共通地設置。
  7. 如請求項1之半導體記憶裝置，其進而包含設置於上述複數層第1電極層與上述複數層半導體膜間的記憶體膜。
  8. 如請求項1至6中任一項之半導體記憶裝置，其中上述複數層第1電極層之各者為字元線，上述複數層第2電極層之各者為位元線。
  9. 一種半導體記憶裝置之製造方法，其於基板上形成沿第1方向交替積層有複數層第1電極層與複數層第1絕緣層的第1積層體、及沿上述第1方向貫通上述第1積層體之複數層半導體膜， 將沿上述第1方向交替積層有複數層第2電極層與複數層第2絕緣層之第2積層體形成於上述第1積層體上， 形成沿上述第1方向貫通上述第2積層體之複數個接觸孔，且 於上述複數個接觸孔內，形成個別連接上述複數層半導體膜與上述複數層第2電極層的複數個接點插塞。
  10. 如請求項9之半導體記憶裝置之製造方法，其中於形成上述複數個接觸孔時，形成深度各不相同之複數個第1接觸孔，於上述第1接觸孔之側面形成犧牲層，以上述犧牲層為遮罩，形成連通於上述第1接觸孔之第2接觸孔。
  11. 如請求項9之半導體記憶裝置之製造方法，其中於形成上述複數個接觸孔時，形成口徑各不相同之複數個第1接觸孔，於上述第1接觸孔之側面形成犧牲層，並以上述犧牲層為遮罩形成連通於上述第1接觸孔之第2接觸孔，且 同時形成最上層之第2電極層、及與上述最上層之第2電極層連接之接點插塞。
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