WO2021049034A1 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

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祐介 押木
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キオクシア株式会社
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Definitions

  • An embodiment of the present invention relates to a semiconductor storage device and a method for manufacturing the same.
  • a three-dimensional stacked semiconductor memory which is an example of a semiconductor storage device, includes a laminated body in which a first electrode layer that functions as a word line is laminated. A semiconductor film that functions as a channel is formed on this laminate. Further, the second electrode layer that functions as a bit line is arranged on the laminated body and is electrically connected to the semiconductor film.
  • the miniaturization of the second electrode layer is required.
  • the miniaturization of the second electrode layer may lead to an increase in electrical resistance and a poor connection with the semiconductor film.
  • An embodiment of the present invention provides a semiconductor storage device capable of coping with an increase in the number of laminated electrode layers and a method for manufacturing the same.
  • the semiconductor storage device includes a first laminate in which a plurality of first electrode layers and a plurality of first insulating layers are alternately laminated in a first direction perpendicular to the substrate, and a first laminate.
  • a plurality of semiconductor films penetrating the body in the first direction a second laminate in which a plurality of second electrode layers and a plurality of second insulating layers are alternately laminated in the first direction on the first laminate, and a second laminate. It includes a plurality of contact plugs that penetrate the second laminate in the first direction and are individually connected to each of the plurality of semiconductor films and each of the plurality of second electrode layers.
  • FIG. 1 is a schematic plan view of the semiconductor storage device according to the first embodiment.
  • (B) is a cross-sectional view taken along the cutting line A1-A1 shown in (a). It is an enlarged sectional view of a part of a memory film and a semiconductor film.
  • (A) is a plan view showing a process of forming a first laminated body, a memory film, and a semiconductor film, and (b) is a cross-sectional view along the cutting line A2-A2 shown in (a).
  • (A) is a plan view which shows the formation process of the 2nd laminated body, and (b) is a cross-sectional view along the cutting line A3-A3 shown in (a).
  • (A) is a plan view showing a mask forming process, and (b) is a cross-sectional view along the cutting line A4-A4 shown in (a).
  • (A) is a plan view showing the process of forming the first contact hole, and (b) is a cross-sectional view along the cutting lines A5-A5 shown in (a).
  • (A) is a plan view showing a process of forming a second contact hole, and (b) is a cross-sectional view along the cutting lines A6-A6 shown in (a).
  • (A) is a plan view showing a step of removing a sacrificial layer, and (b) is a cross-sectional view along the cutting line A7-A7 shown in (a).
  • (A) is a plan view showing a step of forming an insulating film, and (b) is a cross-sectional view along the cutting lines A8-A8 shown in (a).
  • (A) is a plan view showing a contact plug forming process, and (b) is a cross-sectional view along the cutting line A9-A9 shown in (a). It is a perspective view which shows the structure of the semiconductor storage device which concerns on a comparative example.
  • (A) is a plan view which shows the formation process of the 2nd laminated body which concerns on modification, and (b) is a cross-sectional view which follows the cutting line B1-B1 shown in (a).
  • (A) is a plan view showing a mask forming process according to a modification, and (b) is a cross-sectional view along the cutting line B2-B2 shown in (a).
  • (A) is a plan view showing the process of forming the first contact hole according to the modified example, and (b) is a cross-sectional view along the cutting line B3-B3 shown in (a).
  • FIG. 1 It is a top view which shows the process of forming a mask which concerns on a modification, and (b) is a cross-sectional view along the cutting line B2-B2 shown in (a).
  • (A) is a plan view showing the process of forming the second contact hole according to the modified example, and (b) is a cross-sectional view along the cutting line B4-B4 shown in (a).
  • (A) is a plan view showing a process of forming a metal film according to a modified example, and (b) is a cross-sectional view along the cutting line B5-B5 shown in (a).
  • (A) is a plan view showing a step of removing a metal film according to a modification, and (b) is a cross-sectional view along the cutting lines B6-B6 shown in (a).
  • (A) is a plan view which shows the process of removing a sacrificial layer which concerns on a modification, and (b) is a cross-sectional view along the cutting line B7-B7 shown in (a).
  • (A) is a plan view showing a step of forming an insulating film according to a modification, and (b) is a cross-sectional view along the cutting lines B8-B8 shown in (a).
  • (A) is a plan view showing a step of forming an insulating film according to a modification, and (b) is a cross-sectional view along the cutting lines B9-B9 shown in (a).
  • (A) is a plan view showing a process of forming a third hole according to a modification, and (b) is a cross-sectional view along the cutting lines B10-B10 shown in (a).
  • (A) is a plan view showing a process of forming a metal film according to a modified example, and (b) is a cross-sectional view along the cutting lines B11-B11 shown in (a).
  • (A) is a plan view which shows the line processing process of a metal film which concerns on a modification
  • (b) is a cross-sectional view along the cutting line B12-B12 shown in (a). It is a top view which shows the line processing process of another metal film. It is a perspective view which shows the structure of the main part of the semiconductor storage device which concerns on 2nd Embodiment.
  • FIG. 1 is a schematic perspective view of the semiconductor storage device according to the first embodiment.
  • FIG. 2A is a schematic plan view of the semiconductor storage device according to the first embodiment.
  • FIG. 2B is a cross-sectional view taken along the cutting lines A1-A1 shown in FIG. 2A.
  • the direction perpendicular to the substrate 100 is the Z direction (first direction).
  • the two directions parallel to the substrate 100 and orthogonal to each other are defined as the X direction (third direction) and the Y direction (second direction).
  • the semiconductor storage device 1 includes a first laminated body 10, a second laminated body 20, a plurality of memory films 30, a plurality of semiconductor films 40, and a plurality of contact plugs 50.
  • the first laminated body 10 is provided on the substrate 100.
  • the substrate 100 is, for example, a silicon substrate.
  • the first electrode layer 11 and the first insulating layer 12 are alternately laminated in the Z direction on the first laminated body 10.
  • the first electrode layer 11 contains, for example, tungsten (W) and functions as a word line.
  • the first insulating layer 12 contains, for example, silicon oxide (SiO 2 ).
  • slit films 101 are provided at both ends of the first laminated body 10 in the Y direction.
  • the first laminated body 10 is divided by the slit film 101.
  • the second laminated body 20 is provided on the first laminated body 10.
  • the second electrode layer 21 and the second insulating layer 22 are alternately laminated in the Z direction on the second laminated body 20.
  • the second electrode layer 21 contains, for example, tungsten and functions as a bit line.
  • the second insulating layer 22 contains, for example, silicon oxide.
  • the upper surface of the second insulating layer 22 is covered with a protective film 60.
  • the protective film 60 contains, for example, silicon oxide. In FIG. 1, the description of the second insulating layer 22 and the protective film 60 is omitted.
  • FIG. 3 is an enlarged cross-sectional view of a part of the memory film 30 and the semiconductor film 40.
  • the memory film 30 and the semiconductor film 40 penetrate the first laminated body 10 in the Z direction.
  • the memory film 30 includes a block insulating film 31, a charge storage film 32, and a tunnel insulating film 33.
  • the block insulating film 31 contains, for example, silicon oxide and faces the first electrode layer 11 and the first insulating layer 12.
  • the charge storage film 32 contains, for example, silicon nitride (SiN) and faces the inner peripheral surface of the block insulating film 31.
  • the tunnel insulating film 33 contains, for example, silicon oxynitride (SiON) and faces the inner peripheral surface of the charge storage film 32.
  • the semiconductor film 40 contains, for example, polysilicon and faces the inner peripheral surface of the tunnel insulating film 33. As shown in FIG. 2B, the semiconductor film 40 is electrically connected to any one of the plurality of second electrode layers 21 via the contact plug 50.
  • a plurality of memory films 30 and a plurality of semiconductor films 40 are arranged along the Y direction. Further, a plurality of columns composed of the memory film 30 and the semiconductor film 40 are arranged in the X direction.
  • each contact plug 50 penetrates the second laminated body 20 in the Z direction. Further, each contact plug 50 has a first columnar portion 50a and a second columnar portion 50b. The first columnar portion 50a and the second columnar portion 50b contain a metal such as aluminum.
  • the lower end of the first columnar portion 50a is connected to the semiconductor film 40.
  • the upper end of the first columnar portion 50a is connected to the lower end of the second columnar portion 50b.
  • the second columnar portion 50b has a larger diameter than the first columnar portion 50a.
  • Each contact plug 50 is connected to any one of the plurality of second electrode layers 21 at the boundary between the first columnar portion 50a and the second columnar portion 50b.
  • the side surfaces of the first columnar portion 50a and the second columnar portion 50b are covered with the insulating film 51.
  • the insulating film 51 insulates the contact plug 50 from the second electrode layer 21 which is not to be connected.
  • the first columnar portion 50a is shorter than the second columnar portion 50b.
  • the first columnar portion 50a is longer than the second columnar portion 50b.
  • the first laminated body 10, the memory film 30, and the semiconductor film 40 are formed on the substrate 100.
  • the first laminated body 10 can be formed by using, for example, CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Deposition).
  • the memory film 30 and the semiconductor film 40 can be formed in the memory hole formed in the first laminated body 10.
  • the second laminated body 20 is formed on the first laminated body 10.
  • the second laminated body 20 can also be formed by using CVD or ALD in the same manner as the first laminated body 10.
  • the mask 70 is formed on the second laminated body 20.
  • the mask 70 is formed with a plurality of hole portions 71 having different depths in order to form the second columnar portion 50b of the contact plug 50.
  • the mask 70 is, for example, a resist.
  • the pattern of the hole portion 71 can be formed by using, for example, the nanoimplant method. That is, the pattern of the hole 71 can be formed by transferring the uneven pattern of the template to the mask 70.
  • the second laminated body 20 is etched from each hole 71 by, for example, RIE (Reactive Ion Etching). As a result, a plurality of first contact holes 80 having different depths are formed. Each first contact hole 80 is terminated at the second electrode layer 21 to be connected corresponding to the depth of the hole portion 71. After that, the mask 70 is removed.
  • RIE Reactive Ion Etching
  • a sacrificial layer 90 is formed on the side surface of the first contact hole 80, and the second laminated body 20 is etched using the sacrificial layer 90 as a mask. As a result, the second contact hole 81 having a diameter smaller than that of the first contact hole 80 is formed.
  • the sacrificial layer 90 contains, for example, silicon nitride. Further, the upper end of the second contact hole 81 communicates with the first contact hole 80, and the lower end reaches the semiconductor film 40.
  • the sacrificial layer 90 is removed by, for example, wet etching. As a result, the first contact hole 80 and the second contact hole 81 are exposed.
  • an insulating film 51 is formed on the side surface of the first contact hole 80 and the side surface of the second contact hole 81.
  • the contact plug 50 is formed, and the protective film 60 is further formed on the second laminated body 20.
  • the contact plug 50 can be formed, for example, by embedding a metal material such as tungsten in the first contact hole 80 and the second contact hole 81 and chemical mechanical polishing (CMP) the surface of the metal film.
  • CMP chemical mechanical polishing
  • the second electrode layer 21 is divided by line-processing the second laminated body 20 in the X direction.
  • FIG. 12 is a perspective view showing the structure of the semiconductor storage device 110 according to the comparative example.
  • the same components as those of the semiconductor storage device 1 shown in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor storage device 110 connects a plurality of semiconductor films 40 belonging to the same row in the Y direction to the second electrode layer 21 (bit line) arranged in the X direction. Therefore, as the number of layers of the first electrode layer 11 (word line) increases, it is required to miniaturize the second electrode layer 21 in order to secure the distance between the second electrode layers 21 in the X direction. In this case, the contact area between the second electrode layer 21 and the contact plug 50 decreases, so that the electrical resistance increases. Further, since the position of the contact plug 50 with respect to the semiconductor film 40 is restricted, a situation may occur in which the second electrode layer 21 and the semiconductor film 40 are not electrically connected.
  • the second electrode layer 21 is laminated in the Z direction. Therefore, even if the number of layers of the first electrode layer 11 increases, miniaturization of the second electrode layer 21 becomes unnecessary, and a sufficient contact area between the second electrode layer 21 and the contact plug 50 is secured. As a result, an increase in electrical resistance can be suppressed. Further, since the position of the contact plug 50 with respect to the semiconductor film 40 is not restricted, it is possible to sufficiently secure the electrical connection between the second electrode layer 21 and the semiconductor film 40.
  • the first laminated body 10, the memory film 30, and the semiconductor film 40 are formed on the substrate 100.
  • the second laminated body 20a is formed on the first laminated body 10.
  • the second laminated body 20a is different from the second laminated body 20 according to the first embodiment in that the second electrode layer 21 of the uppermost layer is not formed.
  • a mask 70a is formed on the second laminated body 20.
  • the mask 70a is formed with a hole portion 71a and a hole portion 71b.
  • the diameter of the hole 71b is larger than the diameter of the hole 71a. Further, the depths of the hole portion 71a and the hole portion 71b are equal to each other.
  • FIGS. 15 (a) and 15 (b) by etching the second laminated body 20 from the hole 71a and the hole 71b, for example, by RIE, a plurality of first products having different diameters are used.
  • the contact hole 82 is formed.
  • the first contact hole 82 is terminated by a second insulating layer 22 formed on the lowermost second electrode layer 21.
  • a sacrificial layer 91 is formed on the side surface of the first contact hole 82, and the second laminated body 20 is etched using the sacrificial layer 91 as a mask.
  • the second contact hole 83 having a diameter smaller than that of the first contact hole 82 is formed.
  • the upper end of the second contact hole 83 communicates with the first contact hole 82, and the lower end reaches the semiconductor film 40.
  • the metal film 52 is formed. At this time, the metal film 52 is filled in the first contact hole 82 and the second contact hole 83 having a small diameter. Further, in the first contact hole 82 and the second contact hole 83 having a large diameter, the metal film 52 is formed on the sacrificial layer 91 or on the side surface of the second contact hole 83, and the inside of the contact hole is not completely filled.
  • the metal film 52 is removed by, for example, wet etching.
  • the metal film 52 is removed by, for example, wet etching.
  • the metal film 52 is removed in the first contact hole 82 and the second contact hole 83 having a small diameter.
  • only the upper portion of the metal film 52 is etched.
  • all the metal film 52 is removed in the first contact hole 82 and the second contact hole 83 having a large diameter.
  • an etch back region EB is formed by etching a part of the second electrode layer 21 of the lowermost layer.
  • the insulating film 51 is formed.
  • the insulating film 51 is formed in the etching portion of the sacrificial layer 91, the etch back region EB, and the like.
  • the contact plug 50 is formed.
  • the insulating film 51 is removed by wet etching.
  • the insulating film 51 provided on the second electrode layer 21 one step above the second electrode layer 21 of the lowermost layer remains.
  • the insulating film 51 formed in the etch back region EB is also left.
  • the same metal material as the metal film 52 is embedded in the first contact hole 82 and the second contact hole 83, and the surface of the metal film is chemically polished. As a result, the contact plug 50 is completed.
  • the third hole 84 is formed.
  • the third hole 84 is formed on the semiconductor film 40 that is not connected to the contact plug 50.
  • the third hole 84 is formed by etching the second laminated body 20a with a mask 70b having an opening 71c. The lower end of the third hole 84 reaches the semiconductor film 40.
  • the metal film 53 is formed.
  • an insulating film 54 containing silicon oxide is formed on the upper surface of the second laminated body 20a and the side surface of the third hole 84.
  • a metal film 53 containing the same metal material as the second electrode layer 21 is formed on the insulating film 54.
  • the metal film 53 formed on the upper surface of the second laminated body 20a corresponds to the second electrode layer 21 of the uppermost layer.
  • the metal film 53 filled in the third hole 84 corresponds to the contact plug 50 connected to the second electrode layer 21 of the uppermost layer.
  • the metal film 53 formed on the upper surface of the second laminated body 20a is line-processed in the X direction. As a result, the uppermost second electrode layer 21 is completed.
  • the metal film 53 may be processed so that the second electrode layer 21 has the connection region 21a.
  • the connection area 21a connected to the contact plug 50 has a larger area than the other areas, a sufficient connection margin can be secured.
  • the second electrode layer 21 can be laminated in the Z direction. Therefore, as in the first embodiment, even if the number of layers of the first electrode layer 11 increases, miniaturization of the second electrode layer 21 becomes unnecessary. Therefore, it is possible to suppress an increase in electrical resistance and sufficiently secure an electrical connection between the second electrode layer 21 and the semiconductor film 40.
  • FIG. 26 is a schematic perspective view of the semiconductor storage device according to the second embodiment.
  • the same components as those of the semiconductor storage device 1 according to the first embodiment shown in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the second electrode layer 21 is provided for every 40 rows of semiconductor films arranged in the Y direction. That is, the laminated block of the second electrode layer 21 is provided for one row of the semiconductor film 40.
  • the laminated blocks of the second electrode layer 21 are commonly provided for a row of a plurality of semiconductor films 40 adjacent to each other in the X direction. There is. At this time, each semiconductor film 40 is electrically connected to one of the plurality of laminated second electrode layers 21 as in the first embodiment.
  • the semiconductor storage device 2 according to the present embodiment can be manufactured by the same manufacturing method as the first embodiment and the modified example described above.
  • the second electrode layer 21 is laminated as in the first embodiment, the second electrode layer 21 is miniaturized even if the number of layers of the first electrode layer 11 increases. Is no longer needed. Therefore, it is possible to suppress an increase in electrical resistance and sufficiently secure an electrical connection between the second electrode layer 21 and the semiconductor film 40.
  • the electrical resistance of the second electrode layer 21 can also be reduced.

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Abstract

一実施形態に係る半導体記憶装置は、複数の第１電極層と複数の第１絶縁層とが基板上で基板に垂直な第１方向に交互に積層された第１積層体と、第１積層体を第１方向に貫通する複数の半導体膜と、複数の第２電極層と複数の第２絶縁層とが第１積層体上で第１方向に交互に積層された第２積層体と、第２積層体を第１方向に貫通し、複数の半導体膜の各々と複数の第２電極層の各々に個別に接続される複数のコンタクトプラグと、を備える。

Description

半導体記憶装置およびその製造方法
　本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
　半導体記憶装置の一例である３次元積層型半導体メモリは、ワードラインとして機能する第１電極層を積層した積層体を備える。この積層体には、チャネルとして機能する半導体膜が形成される。また、ビットラインとして機能する第２電極層は、上記積層体上に配置され、上記半導体膜と電気的に接続される。
特開２０１９－４１４６号公報
　上述した３次元積層型半導体メモリでは、集積度を改善するために第１電極層の積層数を増加すると、第２電極層の微細化が求められる。しかし、第２電極層の微細化は、電気抵抗の増加、および半導体膜との接続不良といった事態を招く可能性がある。
　本発明の実施形態は、電極層の積層数の増加に対処することが可能な半導体記憶装置およびその製造方法を提供する。
　一実施形態に係る半導体記憶装置は、複数の第１電極層と複数の第１絶縁層とが基板上で基板に垂直な第１方向に交互に積層された第１積層体と、第１積層体を第１方向に貫通する複数の半導体膜と、複数の第２電極層と複数の第２絶縁層とが第１積層体上で第１方向に交互に積層された第２積層体と、第２積層体を第１方向に貫通し、複数の半導体膜の各々と複数の第２電極層の各々に個別に接続される複数のコンタクトプラグと、を備える。
　一実施形態によれば、電極層の積層数の増加に対処することが可能となる。
第１実施形態に係る半導体記憶装置の要部の構造を示す斜視図である。 （ａ）は、第１実施形態に係る半導体記憶装置の概略的な平面図である。（ｂ）は、（ａ）に示す切断線Ａ１－Ａ１に沿った断面図である。 メモリ膜および半導体膜の一部を拡大した断面図である。 （ａ）は、第１積層体、メモリ膜、および半導体膜の形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ２－Ａ２に沿った断面図である。 （ａ）は、第２積層体の形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ３－Ａ３に沿った断面図である。 （ａ）は、マスクの形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ４－Ａ４に沿った断面図である。 （ａ）は、第１コンタクトホールの形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ５－Ａ５に沿った断面図である。 （ａ）は、第２コンタクトホールの形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ６－Ａ６に沿った断面図である。 （ａ）は、犠牲層の除去工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ７－Ａ７に沿った断面図である。 （ａ）は、絶縁膜の形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ８－Ａ８に沿った断面図である。 （ａ）は、コンタクトプラグの形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ａ９－Ａ９に沿った断面図である。 比較例に係る半導体記憶装置の構造を示す斜視図である。 （ａ）は、変形例に係る第２積層体の形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ１－Ｂ１に沿った断面図である。 （ａ）は、変形例に係るマスクの形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ２－Ｂ２に沿った断面図である。 （ａ）は、変形例に係る第１コンタクトホールの形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ３－Ｂ３に沿った断面図である。変形例に係るマスクの形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ２－Ｂ２に沿った断面図である。 （ａ）は、変形例に係る第２コンタクトホールの形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ４－Ｂ４に沿った断面図である。 （ａ）は、変形例に係る金属膜の形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ５－Ｂ５に沿った断面図である。 （ａ）は、変形例に係る金属膜の除去工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ６－Ｂ６に沿った断面図である。 （ａ）は、変形例に係る犠牲層の除去工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ７－Ｂ７に沿った断面図である。 （ａ）は、変形例に係る絶縁膜の形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ８－Ｂ８に沿った断面図である。 （ａ）は、変形例に係る絶縁膜の形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ９－Ｂ９に沿った断面図である。 （ａ）は、変形例に係る第３ホールの形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ１０－Ｂ１０に沿った断面図である。 （ａ）は、変形例に係る金属膜の形成工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ１１－Ｂ１１に沿った断面図である。 （ａ）は、変形例に係る金属膜のライン加工工程を示す平面図であり、（ｂ）は、（ａ）に示す切断線Ｂ１２－Ｂ１２に沿った断面図である。 他の金属膜のライン加工工程を示す平面図である。 第２実施形態に係る半導体記憶装置の要部の構造を示す斜視図である。
　以下、本発明の実施形態を、図面を参照して説明する。本実施形態は、本発明を限定するものではない。
　(第１実施形態)
　図１は、第１実施形態に係る半導体記憶装置の概略的な斜視図である。図２（ａ）は、第１実施形態に係る半導体記憶装置の概略的な平面図である。図２（ｂ）は、図２（ａ）に示す切断線Ａ１－Ａ１に沿った断面図である。各図において、基板１００に垂直な方向をＺ方向(第１方向)とする。また、基板１００に平行な方向であって相互に直交する２つの方向をＸ方向(第３方向)およびＹ方向（第２方向）とする。
　本実施形態に係る半導体記憶装置１は、第１積層体１０と、第２積層体２０と、複数のメモリ膜３０と、複数の半導体膜４０と、複数のコンタクトプラグ５０と、を備える。
　第１積層体１０は、基板１００上に設けられている。基板１００は、例えばシリコン基板である。第１積層体１０には、第１電極層１１および第１絶縁層１２がＺ方向に交互に積層されている。第１電極層１１は、例えばタングステン（Ｗ）を含み、ワードラインとして機能する。第１絶縁層１２は、例えば酸化シリコン（ＳｉＯ２）を含む。本実施形態では、図１に示すように、第１積層体１０のＹ方向の両端にはスリット膜１０１が設けられている。このスリット膜１０１によって、第１積層体１０は分断される。
　第２積層体２０は、第１積層体１０上に設けられている。第２積層体２０には、第２電極層２１と第２絶縁層２２とがＺ方向に交互に積層されている。第２電極層２１は、例えばタングステンを含み、ビットラインとして機能する。第２絶縁層２２は、例えば酸化シリコンを含む。第２絶縁層２２の上面は保護膜６０に覆われている。保護膜６０は、例えば酸化シリコンを含む。なお、図１では、第２絶縁層２２および保護膜６０の記載を省略している。
　図３は、メモリ膜３０および半導体膜４０の一部を拡大した断面図である。メモリ膜３０および半導体膜４０は、第１積層体１０をＺ方向に貫通している。また、メモリ膜３０は、ブロック絶縁膜３１と、電荷蓄積膜３２と、トンネル絶縁膜３３と、を含む。
　ブロック絶縁膜３１は、例えば酸化シリコンを含み、第１電極層１１および第１絶縁層１２に対向する。電荷蓄積膜３２は、例えば窒化シリコン（ＳｉＮ）を含み、ブロック絶縁膜３１の内周面に対向する。トンネル絶縁膜３３は、例えば酸窒化シリコン（ＳｉＯＮ）を含み、電荷蓄積膜３２の内周面に対向する。
　半導体膜４０は、例えばポリシリコンを含み、トンネル絶縁膜３３の内周面に対向する。半導体膜４０は、図２（ｂ）に示すように、コンタクトプラグ５０を介して複数の第２電極層２１のいずれか一つに電気的に接続される。
　本実施形態では、図１に示すように、複数のメモリ膜３０および複数の半導体膜４０が、Ｙ方向に沿って配列されている。また、メモリ膜３０および半導体膜４０からなる列は、Ｘ方向に複数配置されている。
　各コンタクトプラグ５０は、図２（ｂ）に示すように、第２積層体２０をＺ方向に貫通している。また、各コンタクトプラグ５０は、第１柱状部５０ａおよび第２柱状部５０ｂを有する。第１柱状部５０ａおよび第２柱状部５０ｂは、例えばアルミニウム等の金属を含んでいる。
　第１柱状部５０ａの下端は、半導体膜４０に接続されている。第１柱状部５０ａの上端は、第２柱状部５０ｂの下端と接続されている。第２柱状部５０ｂは、第１柱状部５０ａよりも大きな径を有する。各コンタクトプラグ５０は、第１柱状部５０ａと第２柱状部５０ｂとの境界部で複数の第２電極層２１のうちのいずれか１つと接続される。
　上記のように複数のコンタクトプラグ５０と複数の第２電極層２１とを個別に接続するために、第１柱状部５０ａおよび第２柱状部５０ｂの側面は、絶縁膜５１によって覆われている。絶縁膜５１によって、コンタクトプラグ５０は、接続対象外の第２電極層２１と絶縁される。
　また、本実施形態では、Ｚ方向の長さに関し、下層側の第２電極層２１に接続されるコンタクトプラグ５０では、第１柱状部５０ａは、第２柱状部５０ｂよりも短い。一方、上層側の第２電極層２１に接続されるコンタクトプラグ５０では、第１柱状部５０ａは第２柱状部５０ｂよりも長い。
　以下、上述した本実施形態に係る半導体記憶装置１の製造方法について説明する。
　まず、図４（ａ）および図４（ｂ）に示すように、基板１００上に第１積層体１０、メモリ膜３０、および半導体膜４０を形成する。第１積層体１０は、例えばＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）を用いて形成することができる。メモリ膜３０および半導体膜４０は、第１積層体１０に形成したメモリホール内に形成することができる。
　次に、図５（ａ）および図５（ｂ）に示すように、第１積層体１０上に第２積層体２０を形成する。第２積層体２０も、第１積層体１０と同様に、ＣＶＤまたはＡＬＤを用いて形成することができる。
　次に、図６（ａ）および図６（ｂ）に示すように、第２積層体２０上にマスク７０を形成する。マスク７０には、コンタクトプラグ５０の第２柱状部５０ｂを形成するために、深さがそれぞれ異なる複数の穴部７１が形成されている。マスク７０は、例えばレジストである。また、穴部７１のパターンは、例えばナノインプラント法を用いて形成できる。すなわち、テンプレートの凹凸パターンをマスク７０に転写することによって穴部７１のパターンを形成できる。
　次に、図７（ａ）および図７（ｂ）に示すように、例えばＲＩＥ（Reactive Ion Etching）によって、各穴部７１から第２積層体２０をエッチングする。これにより、深さがそれぞれ異なる複数の第１コンタクトホール８０が形成される。各第１コンタクトホール８０は、穴部７１の深さに対応して接続対象の第２電極層２１で終端する。その後、マスク７０は除去される。
　次に、図８（ａ）および図８（ｂ）に示すように、第１コンタクトホール８０の側面に犠牲層９０を形成し、この犠牲層９０をマスクとして第２積層体２０をエッチングする。これにより、第１コンタクトホール８０よりも小さな径を有する第２コンタクトホール８１が形成される。犠牲層９０は、例えば窒化シリコンを含む。また、第２コンタクトホール８１の上端は、第１コンタクトホール８０に連通し、下端は半導体膜４０まで到達している。
　次に、図９（ａ）および図９（ｂ）に示すように、例えばウェットエッチングにて犠牲層９０を除去する。これにより、第１コンタクトホール８０および第２コンタクトホール８１が露出する。
　次に、図１０（ａ）および図１０（ｂ）に示すように、第１コンタクトホール８０の側面および第２コンタクトホール８１の側面に絶縁膜５１を形成する。
　次に、図１１（ａ）および図１１（ｂ）に示すように、コンタクトプラグ５０を形成し、さらに保護膜６０を第２積層体２０上に形成する。コンタクトプラグ５０は、例えば、第１コンタクトホール８０内および第２コンタクトホール８１内にタングステン等の金属材料を埋め込み、金属膜の表面を化学機械研磨（ＣＭＰ）することによって形成することができる。
　最後に、図２（ａ）および図２（ｂ）に示すように、第２積層体２０をＸ方向にライン加工することによって、第２電極層２１を分断する。
　以下、比較例に係る半導体記憶装置について、上述した本実施形態に係る半導体記憶装置１と比較して説明する。
　図１２は、比較例に係る半導体記憶装置１１０の構造を示す斜視図である。図１に示す半導体記憶装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
　比較例に係る半導体記憶装置１１０は、Ｙ方向で同列に属する複数の半導体膜４０を、Ｘ方向に配列された第２電極層２１（ビットライン）に接続する。そのため、第１電極層１１（ワードライン）の積層数が増加すると、第２電極層２１同士のＸ方向の間隔を確保するために第２電極層２１を微細化することが求められる。この場合、第２電極層２１とコンタクトプラグ５０との接触面積が減少するため電気抵抗が増加する。また、半導体膜４０に対するコンタクトプラグ５０の位置が制約されるため、第２電極層２１と半導体膜４０とが電気的に接続されない事態が起こり得る。
　しかし、本実施形態では、図１に示すように、第２電極層２１がＺ方向に積層されている。そのため、第１電極層１１の積層数が増加しても、第２電極層２１の微細化は不要になり、第２電極層２１とコンタクトプラグ５０との接触面積が十分に確保される。これにより、電気抵抗の増加を抑制できる。また、半導体膜４０に対するコンタクトプラグ５０の位置も制約されないため、第２電極層２１と半導体膜４０との電気的な接続も十分に確保することができる。
　(変形例)
　以下、図１３～図２５を参照して、変形例に係る半導体記憶装置の製造方法を説明する。なお、上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
　まず、第１実施形態と同様に、基板１００上に第１積層体１０、メモリ膜３０、および半導体膜４０を形成する。
　次に、図１３（ａ）および図１３（ｂ）に示すように、第１積層体１０上に第２積層体２０ａを形成する。第２積層体２０ａは、最上層の第２電極層２１が形成されていない点で第１実施形態に係る第２積層体２０と異なる。
　次に、図１４（ａ）および図１４（ｂ）に示すように、第２積層体２０上にマスク７０ａを形成する。マスク７０ａには、穴部７１ａおよび穴部７１ｂが形成されている。穴部７１ｂの口径は、穴部７１ａの口径よりも大きい。また、穴部７１ａおよび穴部７１ｂの深さは互いに等しい。
　次に、図１５（ａ）および図１５（ｂ）に示すように、例えばＲＩＥによって、穴部７１ａおよび穴部７１ｂから第２積層体２０をエッチングすることによって、口径がそれぞれ異なる複数の第１コンタクトホール８２を形成する。第１コンタクトホール８２は、最下層の第２電極層２１の上に形成された第２絶縁層２２で終端する。
　次に、図１６（ａ）および図１６（ｂ）に示すように、第１コンタクトホール８２の側面に犠牲層９１を形成し、この犠牲層９１をマスクとして第２積層体２０をエッチングする。これにより、第１コンタクトホール８２よりも小さな径を有する第２コンタクトホール８３が形成される。第２コンタクトホール８３の上端は、第１コンタクトホール８２に連通し、下端は半導体膜４０まで到達している。
　次に、図１７（ａ）および図１７（ｂ）に示すように、金属膜５２を形成する。このとき、口径が小さな第１コンタクトホール８２および第２コンタクトホール８３には、金属膜５２が充填される。また、口径が大きな第１コンタクトホール８２および第２コンタクトホール８３では、金属膜５２は、犠牲層９１上または第２コンタクトホール８３の側面に形成され、コンタクトホール内は完全には充填されない。
　次に、図１８（ａ）および図１８（ｂ）に示すように、例えばウェットエッチングにて金属膜５２を除去する。このとき、口径が小さな第１コンタクトホール８２および第２コンタクトホール８３では、金属膜５２の上部のみがエッチングされる。また、口径が大きな第１コンタクトホール８２および第２コンタクトホール８３では、金属膜５２は全て除去される。さらに、最下層の第２電極層２１の一部をエッチングしたエッチバック領域ＥＢが形成される。
　次に、図１９（ａ）および図１９（ｂ）に示すように、犠牲層９１を除去する。
　次に、図２０（ａ）および図２０（ｂ）に示すように、絶縁膜５１を形成する。絶縁膜５１は、犠牲層９１のエッチング箇所やエッチバック領域ＥＢなどに形成される。
　次に、図２１（ａ）および図２１（ｂ）に示すように、コンタクトプラグ５０を形成する。ここでは、まず、絶縁膜５１をウェットエッチングにて除去する。ただし、口径が小さな第１コンタクトホール８２および第２コンタクトホール８３において、最下層の第２電極層２１の一段上の第２電極層２１上に設けられた絶縁膜５１は残す。また、口径が大きな第１コンタクトホール８２および第２コンタクトホール８３において、エッチバック領域ＥＢに形成された絶縁膜５１も残す。続いて、金属膜５２と同じ金属材料を第１コンタクトホール８２および第２コンタクトホール８３に埋め込み、金属膜の表面を化学機械研磨する。これにより、コンタクトプラグ５０が完成する。
　次に、図２２（ａ）および図２２（ｂ）に示すように、第３ホール８４を形成する。第３ホール８４は、コンタクトプラグ５０と未接続の半導体膜４０上に形成される。第３ホール８４は、開口部７１ｃを有するマスク７０ｂを用いて第２積層体２０ａをエッチングすることによって形成される。第３ホール８４の下端は、半導体膜４０まで到達する。
　次に、図２３（ａ）および図２３（ｂ）に示すように、金属膜５３を形成する。ここでは、まず、第２積層体２０ａの上面および第３ホール８４の側面に酸化シリコンを含む絶縁膜５４を形成する。続いて、第２電極層２１と同じ金属材料を含む金属膜５３を絶縁膜５４上に形成する。第２積層体２０ａの上面に形成された金属膜５３は、最上層の第２電極層２１に相当する。また、第３ホール８４内に充填された金属膜５３は、最上層の第２電極層２１に接続されるコンタクトプラグ５０に相当する。
　次に、図２４（ａ）および図２４（ｂ）に示すように、第２積層体２０ａの上面に形成された金属膜５３をＸ方向にライン加工する。これにより、最上層の第２電極層２１が完成する。
　なお、本変形例では、図２５に示すように、第２電極層２１が接続領域２１ａを有するように金属膜５３を加工してもよい。この場合、コンタクトプラグ５０と接続される接続領域２１ａが他の領域よりも広い面積になるため、十分な接続マージンを確保することができる。
　以上説明した本変形例においても、第２電極層２１をＺ方向に積層することができる。そのため、第１実施形態と同様に、第１電極層１１の積層数が増加しても、第２電極層２１の微細化は不要になる。よって、電気抵抗の増加を抑制し、かつ、第２電極層２１と半導体膜４０との電気的な接続も十分に確保することができる。
　(第２実施形態)
　図２６は、第２実施形態に係る半導体記憶装置の概略的な斜視図である。図２６では、図１に示す第１実施形態に係る半導体記憶装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。
　上述した第１実施形態では、第２電極層２１は、Ｙ方向に配列された半導体膜４０列毎に設けられている。すなわち、第２電極層２１の積層ブロックが、半導体膜４０の一列に対して設けられている。
　一方、本実施形態に係る半導体記憶装置２では、図２６に示すように、第２電極層２１の積層ブロックは、Ｘ方向で隣接する複数の半導体膜４０の列に対して共通に設けられている。このとき、各半導体膜４０は、第１実施形態と同様に、積層された複数の第２電極層２１のうちの１つと電気的に接続される。なお、本実施形態に係る半導体記憶装置２は、上述した第１実施形態および変形例と同様の製造方法で製造することができる。
　以上説明した本実施形態によれば、第１実施形態と同様に第２電極層２１が積層されているため、第１電極層１１の積層数が増加しても第２電極層２１の微細化は不要になる。したがって、電気抵抗の増加を抑制し、かつ、第２電極層２１と半導体膜４０との電気的な接続も十分に確保することができる。
　さらに、本実施形態によれば、第１実施形態に比べて第２電極層２１の面積が拡大するので、第２電極層２１の電気抵抗も低減することが可能となる。
　以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置、方法、プログラム、及びシステムは、その他の様々な形態で実施することができる。また、本明細書で説明した装置、方法、プログラム、及びシステムの形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

Claims (11)

  1. 　複数の第１電極層と複数の第１絶縁層とが基板上で前記基板に垂直な第１方向に交互に積層された第１積層体と、
    　前記第１積層体を前記第１方向に貫通する複数の半導体膜と、
    　複数の第２電極層と複数の第２絶縁層とが前記第１積層体上で前記第１方向に交互に積層された第２積層体と、
    　前記第２積層体を前記第１方向に貫通し、前記複数の半導体膜の各々と前記複数の第２電極層の各々に個別に接続される複数のコンタクトプラグと、
    を備える半導体記憶装置。
  2. 　前記複数のコンタクトプラグの各々が、第１柱状部と、前記第１柱状部よりも大きな径を有する第２柱状部と、を含み、前記第１柱状部の下端が前記半導体膜に接続され、前記第１柱状部の上端が前記第２柱状部の下端と接続され、前記第２電極層が、前記第１柱状部と前記第２柱状部との境界部で前記コンタクトプラグに接続されている、請求項１に記載の半導体記憶装置。
  3. 　前記第１柱状部の側面および前記第２柱状部の側面が絶縁膜で覆われている、請求項２に記載の半導体記憶装置。
  4. 　最上層の第２電極層の材料と、前記最上層の第２電極層と接続されるコンタクトプラグの材料が互いに同じである、請求項１に記載の半導体記憶装置。
  5. 　前記複数の半導体膜が、前記第１方向に直交する第２方向に配列され、
    　前記複数の第２電極層は、前記半導体膜の一列に対して設けられている、請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  6. 　前記複数の半導体膜が、前記第１方向に直交する第２方向に配列され、
    　前記複数の第２電極層は、前記第１方向および前記第２方向に直交する第３方向で互いに隣接する前記半導体膜の複数の列に対して共通に設けられている、請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  7. 　前記複数の第１電極層と前記複数の半導体膜との間に設けられたメモリ膜をさらに備える、請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  8. 　前記複数の第１電極層の各々がワードラインであり、前記複数の第２電極層の各々がビットラインである、請求項１乃至６のいずれか一項に記載の半導体記憶装置。
  9. 　複数の第１電極層と複数の第１絶縁層とを第１方向に交互に積層した第１積層体と、前記第１積層体を前記第１方向に貫通する複数の半導体膜と、を基板上に形成し、
    　複数の第２電極層と複数の第２絶縁層とが前記第１方向に交互に積層された第２積層体を、前記第１積層体上に形成し、
    　前記第１方向に前記第２積層体を貫通する複数のコンタクトホールを形成し、
    　前記複数のコンタクトホール内に、前記複数の半導体膜と前記複数の第２電極層とを個別に接続する複数のコンタクトプラグを形成する、
    半導体記憶装置の製造方法。
  10. 　前記複数のコンタクトホールを形成するときに、深さがそれぞれ異なる複数の第１コンタクトホールを形成し、前記第１コンタクトホールの側面に犠牲層を形成し、前記犠牲層をマスクとして前記第１コンタクトホールに連通する第２コンタクトホールを形成する、請求項９に記載の半導体記憶装置の製造方法。
  11. 　前記複数のコンタクトホールを形成するときに、口径がそれぞれ異なる複数の第１コンタクトホールを形成し、前記第１コンタクトホールの側面に犠牲層を形成し、前記犠牲層をマスクとして前記第１コンタクトホールに連通する第２コンタクトホールを形成し、
    　最上層の第２電極層と、前記最上層の第２電極層と接続されるコンタクトプラグを同時に形成する、請求項９に記載の半導体記憶装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192569A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011060958A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
JP2015046425A (ja) * 2013-08-27 2015-03-12 株式会社東芝 パターン形成方法、および、それを用いた不揮発性記憶装置の製造方法
JP2016062952A (ja) * 2014-09-16 2016-04-25 株式会社東芝 集積回路装置及びその製造方法
JP2018163981A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5430890B2 (ja) * 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP2012009512A (ja) * 2010-06-22 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192569A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011060958A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
JP2015046425A (ja) * 2013-08-27 2015-03-12 株式会社東芝 パターン形成方法、および、それを用いた不揮発性記憶装置の製造方法
JP2016062952A (ja) * 2014-09-16 2016-04-25 株式会社東芝 集積回路装置及びその製造方法
JP2018163981A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置およびその製造方法

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