CN110620116B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式提供一种能提高接触部的加工性的半导体存储装置及其制造方法。实施方式中的半导体存储装置具有：半导体基板；叠层体，由多个电极层沿垂直于半导体基板的第1方向叠层在半导体基板上而形成；第1绝缘体，沿与第1方向正交的第2方向将叠层体分断，平行于半导体基板，且沿与第2方向正交的第3方向延伸；接触部，在利用第1绝缘体连续地包围叠层体的一部分而成的第1区域内，沿第1方向贯通叠层体；及存储部，于在第3方向上与第1区域邻接的第2区域内，沿第1方向贯通叠层体及第1绝缘体。第1区域的第2方向上的第1宽度大于第2区域内的被第1绝缘体分断的电极层的第2方向上的第2宽度。

Description

半导体存储装置及其制造方法
[相关申请]
本申请案享有以日本专利申请2018-115500号(申请日：2018年6月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及其制造方法。
背景技术
已知有将存储单元三维叠层的叠层型半导体存储装置。叠层型半导体存储装置中，近年来，已知有在被狭缝分断的叠层体上形成存储孔，进而在存储孔内形成存储单元的制造方法。
为了使存储单元的驱动高速化，希望接触部的宽度较大。另一方面，为了高密度地配置存储单元，希望利用大量狭缝细致地将叠层体分断。然而，此时，叠层体的宽度变窄，因此接触部的形成区域变小。因此，接触部的加工性可能会劣化。
发明内容
本发明的实施方式提供一种能提高接触部的加工性的半导体存储装置及其制造方法。
本实施方式中的半导体存储装置具有：半导体基板；叠层体，由多个电极层沿垂直于半导体基板的第1方向叠层在半导体基板上而形成；第1绝缘体，沿与第1方向正交的第2方向将叠层体分断，平行于半导体基板，且沿与第2方向正交的第3方向延伸；接触部，在利用第1绝缘体连续地包围叠层体的一部分而成的第1区域内，沿第1方向贯通叠层体；及存储部，于在第3方向上与第1区域邻接的第2区域内，沿第1方向贯通叠层体及第1绝缘体。第1区域的第2方向上的第1宽度大于第2区域内的被第1绝缘体分断的电极层的第2方向上的第2宽度。
附图说明
图1是第1实施方式中的半导体存储装置的平面图。
图2是沿图1所示的分割线A-A的剖视图。
图3是表示掩模的图案的平面图。
图4(a)是沿图3的分割线B-B的剖视图，(b)是沿图3的分割线C-C的剖视图。
图5(a)、(b)是表示狭缝形成步骤的剖视图，(c)、(d)是表示绝缘体的填埋步骤的剖视图。
图6是表示孔形成步骤的剖视图。
图7是表示分接区域RT的变形例的平面图。
图8是第2实施方式中的半导体存储装置的平面图。
图9是第3实施方式中的半导体存储装置的平面图。
图10是第4实施方式中的半导体存储装置的平面图。
图11是表示掩模70的图案崩解后的状况的剖视图。
图12是表示第4实施方式中使用的掩模的图案的剖视图。
图13是表示第4实施方式的狭缝形成步骤的剖视图。
图14是表示第4实施方式的绝缘体填埋步骤的剖视图。
图15是表示分接区域RT的变形例的平面图。
具体实施方式
以下，参照附图说明本发明的实施方式。本实施方式并不限定本发明。
(第1实施方式)
图1是第1实施方式中的半导体存储装置的平面图。而且，图2是沿图1所示的分割线A-A的剖视图。
图1及图2所示的半导体存储装置1是三维地叠层存储单元而成的叠层型三次元半导体存储器。该半导体存储装置1具有半导体基板10、绝缘体11、导电层群20、叠层体30、存储部40及接触部50。
以下的说明中，将与半导体基板10的上表面10a平行且彼此正交的2方向作为X方向及Y方向，将与上表面10a垂直的方向作为Z方向。而且，Z方向相当于第1方向，X方向及Y方向分别相当于第2方向及第3方向。
半导体基板10例如为硅半导体基板。在半导体基板10的上层部分，选择性地设有STI(Shallow Trench Isolation：元件分离绝缘膜)12。利用STI12，将半导体基板10的上层部分划分为多个半导体区域13。在至少一部分半导体区域13内，形成有源极层14及漏极层15。在源极层14与漏极层15之间的区域的正上方，设有栅极绝缘膜16及栅极电极17。由此，在半导体基板10的上表面10a，形成有多个场效型晶体管18。
导电层群20设于半导体基板10与叠层体30之间。导电层群20中设有例如3层配线22。在半导体基板10与最下层的配线22之间，连接有接触柱塞23。在Z方向上相离的配线22是通过通孔24而电连接。配线22、接触柱塞23、及通孔24设在层间绝缘膜60内。
在最上层的配线22上设有填埋源极线21。填埋源极线21例如为包括含有钨(W)的下层部分及含有硅(Si)的上层部分的2层膜。填埋源极线21在Y方向上被分为多个部分。填埋源极线21的各部分经由接触部50而通电。
叠层体30设在填埋源极线21上。叠层体30中，电极膜(电极层)32与绝缘膜33沿Z方向交替叠层。电极膜32例如含有钨等金属。绝缘膜33例如含有硅氧化物(SiO2)。如图1所示，叠层体30被多个绝缘体11在X方向上分断为多个部分。结果，各电极膜32的形状成为沿Y方向延伸的配线状。
绝缘体11是第1绝缘体的示例，含有硅氧化物。绝缘体11的下端与填埋源极线21相接。绝缘体11的形状是沿YZ平面扩展的板状。
绝缘体11及叠层体30具有分接区域RT及存储单元区域RMC。分接区域RT是第1区域的示例，存储单元区域RMC是第2区域的示例。
首先，对分接区域RT进行说明。分接区域RT中，如图1所示，叠层体30的一部分被绝缘体11连续地包围。在分接区域RT内，多个接触部50沿Y方向呈行状配置。分接区域RT的X方向上的宽度W1(第1宽度)大于存储单元区域RMC内的叠层体30的X方向上的宽度W2(第2宽度)。因此，分接区域RT内能充分确保大直径的接触部50的形成区域。此处，将对各接触部50的构造进行说明。
如图2所示，各接触部50沿Z方向贯通叠层体30。本实施方式中，位于行的两端的接触部50的下端与填埋源极线21相接，其余的接触部50的下端与最上层的配线22相接。
如图2所示，各接触部50的上端与中间配线51相接。在中间配线51上，设有中间配线53。中间配线51及中间配线53通过柱塞52而电连接。在中间配线53上，设有上层配线55。中间配线53及上层配线55通过柱塞54而电连接。中间配线51、53、柱塞52、54及上层配线55设于层间绝缘膜60内。
而且，如图2所示，各接触部50中，导电体50a的外周部被绝缘膜50b覆盖。利用绝缘膜50b，使导电体50a与电极膜32绝缘。
接着，对存储单元区域RMC进行说明。存储单元区域RMC在Y方向上与分接区域RT邻接。换而言之，在Y方向上彼此相离的2个存储单元区域RMC之间配置有分接区域RT。
在存储单元区域RMC内，如图1所示，设有多个存储部40及多个绝缘体41。多个存储部40以千鸟状配置。
各存储部40贯通绝缘体11及叠层体30。如图2所示，各存储部40具有存储膜40a、及被存储膜40a包围的通道膜40b。
在存储膜40a与电极膜32交叉的部位形成存储单元。存储膜40a例如具有与通道膜40b相接的穿隧绝缘膜(未图示)、与穿隧绝缘膜相接的电荷阻挡膜(未图示)、及与电荷阻挡膜相接的电荷蓄积膜(未图示)。电荷阻挡膜及穿隧绝缘膜形成为例如硅氧化物膜。电荷蓄积膜形成为例如硅氮化物(SiN)膜。
通道膜40b形成为例如多晶硅膜。通道膜40b经由柱塞42而电连接于位线43。柱塞42及位线43设在层间绝缘膜60内。
本实施方式中，在X方向上邻接的电极膜32经由绝缘体11而彼此绝缘。因此，在与存储部40对向的2个电极膜32之间形成2个存储单元。
绝缘体41沿X方向每隔一个地贯通绝缘体11。绝缘体41例如含有硅氧化物。如下文所述，绝缘体41填埋于为了形成电极膜32而形成的孔内。
以下，参照图3～图6，简单说明上文所述的半导体存储装置1的主要制造步骤。
图3是表示掩模的图案的平面图。而且，图4(a)、图5(a)、(c)是沿图3所示的分割线B-B的剖视图，图4(b)、图5(b)、(d)是沿图3所示的分割线C-C的剖视图。
首先，在半导体基板10上形成导电层群20。接着，在导电层群20上形成叠层体30a。另外，图4(a)、图4(b)、及图5(a)～图5(d)中，简化记载导电层群20。叠层体30a中，绝缘膜32a与绝缘膜33沿Z方向交替叠层。绝缘膜32a例如形成为硅氮化膜。
接着，如图4(a)及图4(b)所示，在叠层体30a上形成掩模70。通过狭缝70a，使掩模70上形成掩模图案。狭缝70a是沿在X方向上将叠层体30a分断的图案、即绝缘体11的图案而形成。
接着，例如利用RIE(Reactive Ion Etching，反应式离子蚀刻)，从掩模70的狭缝70a沿Z方向对叠层体30a进行蚀刻。结果，如图5(a)、(b)所示，在叠层体30a形成第1狭缝11a。接着，如图5(c)、(d)所示，将绝缘体11填埋于第1狭缝11a内。
接着，如图6所示，第1孔50c形成于分接区域RT内，第2孔40c形成于存储单元区域RMC内。此时，第1孔50c的口径大于第2孔40c的口径。接着，返回至图2，接触部50形成于第1孔50c内，存储部40形成于第2孔40c内。另外，第1孔50c及第2孔40c可同时形成，也可不同时形成。当不同时形成时，可先形成第1孔50c及第2孔40c中的任一个。
之后，在存储单元区域RMC内，形成不同于第2孔40c的、贯通绝缘体11及叠层体30a的孔(未图示)。通过该孔，绝缘膜32a例如被高温的磷酸溶液除去。接着，电极膜32形成于绝缘膜32a的除去部位。这样，绝缘膜32a被电极膜32取代。之后，在其他孔填埋绝缘体41。
根据以上说明的本实施方式，扩大分接区域RT的宽度W1，由此充分确保接触部50的形成区域。由此，能提高接触部50的加工性。
另外，本实施方式中，分接区域RT的平面形状为六边形。然而，该平面形状并不限于六边形，也可例如图7所示为矩形。该情况下，也能扩大宽度W1，因此，能充分确保接触部50的形成区域，由此，能提高接触部的加工性。
(第2实施方式)
图8是第2实施方式中的半导体存储装置的平面图。对于与上文所述的第1实施方式中的半导体存储装置1相同的构成要素标注相同符号，并省略详细说明。
本实施方式中的半导体存储装置2中，如图8所示，沿Y方向排列的多个接触部50逐个地设在分接区域RT内。具体而言，绝缘体11在Y方向上反复分叉、合流，由此，形成多个分接区域RT，且接触部50以等间隔配置。
而且，本实施方式中，由多个接触部50沿Y方向等间隔地排列而成的行设有多个。在X方向上彼此相邻的各行中，接触部50的中心间距P一致。即，本实施方式中，多个接触部50沿X方向及Y方向以矩阵状配置。
与第1实施方式相同，绝缘体11填埋于利用掩模70(参照图4(a)、图4(b))而图案化的第1狭缝11a内。此时，第1实施方式中，多个接触部50设在一个分接区域RT内。因此，若接触部50的间隔大，则需要在Y方向上较长的分接区域RT。
本实施方式中，多个接触部50分别设在多个分接区域RT内。因此，能抑制分接区域RT的Y方向上的长度，因此也能抑制掩模70的Y方向上的长度。由此，能避免掩模70的翘曲，因此能进一步提高第1狭缝11a的加工性。
因此，根据本实施方式，不仅能提高接触部50的加工性，还能提高第1狭缝11a的加工性。另外，本实施方式中，分接区域RT的平面形状也并不限于六边形，也可为例如矩形。
(第3实施方式)
图9是第3实施方式中的半导体存储装置的平面图。对于与上文所述的第1实施方式中的半导体存储装置1相同的构成要素标注相同符号，并省略详细说明。
图9所示的半导体存储装置3中，与第2实施方式相同，多个接触部50逐个地设在分接区域RT内。而且，由多个接触部50沿Y方向等间隔地排列而成的行设有多个。
然而，本实施方式中，在X方向上彼此相邻的各行以接触部50的中心间距P的一半而错开。即，这些行中，绝缘体11的合流部分与绝缘体11的分叉部分在X方向上对向。
另一方面，第2实施方式中，如图8所示，绝缘体11的分叉部分彼此在X方向上对向。因此，关于在X方向上彼此相邻的接触部50的行间的最短距离D，本实施方式中的半导体存储装置3中的值大于第2实施方式中的半导体存储装置2中的值。若该最短距离D变长，则接触部50的行间所配置的电极膜32的宽度、换而言之为掩模70的宽度会变大。因此，加工第1狭缝11a时，掩模图案更不易破损。
因此，根据本实施方式，与第2实施方式相比，能进一步提高第1狭缝11a的加工性。另外，本实施方式中，分接区域RT的平面形状也并不限于六边形，也可为例如矩形。
(第4实施方式)
图10是第4实施方式中的半导体存储装置的平面图。对于与上文所述的第1实施方式中的半导体存储装置1相同的构成要素标注相同符号，并省略详细说明。
如图10所示，本实施方式中的半导体存储装置4中设有绝缘体80。绝缘体80为第2绝缘体的示例，且在分接区域RT内沿第2方向将叠层体30分断。绝缘体80含有例如硅氧化物。
与第1实施方式相同，分接区域RT是通过使掩模70图案化而形成。
以下，将记载本实施方式的半导体存储装置1的分接区域RT的制造方法。
本实施方式中，如图12所示，在掩模70中的接触部50的形成部分，形成狭缝70b。此时，为了使掩模70的X方向上的宽度一致，希望狭缝70a及狭缝70b以等间隔形成。换而言之，希望分接区域RT中的掩模70的存在部分与狭缝70b在X方向上的重复间距与存储单元区域RMC中的相同。
接着，利用RIE，从掩模70的狭缝70a及狭缝70b沿Z方向对叠层体30a进行蚀刻。结果，如图13所示，在叠层体30a上形成有第1狭缝11a及第2狭缝11b。本实施方式中，在掩模70上形成有狭缝70b，因此与仅形成有狭缝70a的情况相比，残留膜偏差Δh得到缓和。因此，能避免在叠层体30a的蚀刻中掩模70的图案崩解，从而使第1狭缝11a的加工稳定。
接着，如图14所示，绝缘体11填埋于第1狭缝11a内，绝缘体80填埋于第2狭缝11b内。之后，形成有供一部分绝缘体80及叠层体30a沿Z方向贯通的孔(未图示)，该孔内形成有接触部50。
根据以上所说明的本实施方式，在接触部50的形成部分也形成狭缝70b，由此，减小掩模70的残留膜偏差Δh。由此，能避免掩模70的图案崩解，提高第1狭缝11a的加工性。而且，利用狭缝70b，使形成于叠层体30a的第2狭缝11b被绝缘体80填塞，因此，分接区域RT内可充分确保接触部50的形成区域。因此，接触部50的加工性不会受损。
另外，本实施方式中，分接区域RT的平面形状也并不限于六边形，例如也可如图15所示为矩形。该情况下，也通过利用绝缘体80填埋形成于分接区域RT内的第2狭缝11b，而充分确保接触部50的形成区域，由此，能提高接触部的加工性。
已说明了本发明的若干实施方式，但这些实施方式是作为示例提出，并不用于限制发明的范围。这些实施方式能以其他多种形态实施，且可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变形属于发明范围或主旨内，同样也属于权利要求书所记载的发明及与其同等的范围内。
[符号的说明]
10        半导体基板
20        导电层群
30        叠层体
11        绝缘体(第1绝缘体)
11a       第1狭缝
11b       第2狭缝
40        存储部
40c       第2孔(第1孔)
50        接触部
50c       第1孔
80        绝缘体(第2绝缘体)
RT        分接区域(第1区域)
RMC       存储单元区域(第2区域)

Claims (10)

1.一种半导体存储装置，具有：
半导体基板；
叠层体，由多个电极层沿垂直于所述半导体基板的第1方向叠层在所述半导体基板上而形成；
第1绝缘体，沿与所述第1方向正交的第2方向将所述叠层体分断，平行于所述半导体基板，且沿与所述第2方向正交的第3方向延伸；
接触部，在利用所述第1绝缘体连续地包围所述叠层体的一部分而成的第1区域内，沿所述第1方向贯通所述叠层体；及
存储部，于在所述第3方向上与所述第1区域邻接的第2区域内，沿所述第1方向贯通所述叠层体及所述第1绝缘体；
所述第1区域的所述第2方向上的第1宽度大于所述第2区域内的由所述第1绝缘体分断的所述电极层的所述第2方向上的第2宽度。
2.根据权利要求1所述的半导体存储装置，其中
还具有设于所述半导体基板与所述叠层体之间的导电层，
所述接触部的下端与所述导电层连接。
3.根据权利要求1或2所述的半导体存储装置，其中
多个所述接触部设在一个所述第1区域内。
4.根据权利要求1或2所述的半导体存储装置，其中
具有多个所述第1区域，多个所述接触部逐个地设在所述第1区域内。
5.根据权利要求4所述的半导体存储装置，其中
由所述多个接触部沿所述第3方向等间隔地排列而成的行设有多个，在所述第2方向上彼此相邻的各行之间以所述接触部的中心间距的一半而错开。
6.根据权利要求1或2所述的半导体存储装置，其中
在所述第1区域内，还具有沿所述第3方向局部地将所述叠层体分断的第2绝缘体。
7.根据权利要求6所述的半导体存储装置，其中
所述接触部贯通所述第2绝缘体。
8.一种半导体存储装置的制造方法，包含如下步骤：
在半导体基板上，形成由多个膜沿垂直于所述半导体基板的第1方向叠层而成的叠层体；
形成第1狭缝，该第1狭缝沿与所述第1方向正交的第2方向将所述叠层体分断，平行于所述半导体基板，且沿与所述第2方向正交的第3方向延伸；
将第1绝缘体填埋于所述第1狭缝；
在利用所述第1绝缘体连续地包围所述叠层体的一部分而成的第1区域内，形成沿所述第1方向贯通所述叠层体的第1孔；
在所述第1孔内形成接触部；
于在所述第3方向上与所述第1区域邻接的第2区域内，形成沿所述第1方向贯通所述叠层体及所述第1绝缘体的第2孔；及
在所述第2孔内形成存储部；
以所述第1区域的所述第2方向上的第1宽度大于所述第2区域内的所述叠层体的所述第2方向上的第2宽度的方式形成所述第1狭缝。
9.根据权利要求8所述的半导体存储装置的制造方法，其中
以形成多个所述第1区域的方式利用所述第1狭缝将所述叠层体分断，并在所述多个第1区域内分别形成多个所述接触部。
10.根据权利要求8所述的半导体存储装置的制造方法，其中
在所述第1区域内，形成沿所述第2方向将所述叠层体分断的第2狭缝，
将第2绝缘体填埋于所述第2狭缝。
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