TW202114164A - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

實施形態提供一種可實現大容量化之半導體記憶裝置及半導體記憶裝置之製造方法。 實施形態之半導體記憶裝置具備：積層體，其於第1方向上交替地積層有複數層第1絕緣層與複數層閘極電極層；第1半導體層、第2半導體層及第3半導體層，其等設置於積層體中且於第1方向上延伸；第1電荷蓄積層、第2電荷蓄積層及第3電荷蓄積層；及第2絕緣層，其設置於積層體中，於第1方向上延伸，於與第1方向垂直且包含閘極電極層之面內，與第1半導體層或第1電荷蓄積層、第2半導體層或第2電荷蓄積層、及第3半導體層或第3電荷蓄積層相接；且於與第1方向平行且包含第2絕緣層之第1剖面中，閘極電極層之2個端面之間之第1距離朝第1方向單調遞增，於與第1方向平行且包含第2絕緣層、與第1剖面不同之第2剖面中，閘極電極層之2個端面之間之第2距離朝第1方向單調遞增後，暫時減少再單調遞增。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
實施形態係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
三維地配置記憶胞而成之三維NAND(Not-And，反及)快閃記憶體實現較高之積體度與較低之成本。於製造三維NAND快閃記憶體時，例如，於交替地積層複數個絕緣層與複數個閘極電極層而成之積層體中，形成貫通積層體之記憶孔，於記憶孔之中形成電荷蓄積層及半導體層，藉此形成串聯連接有複數個記憶胞之記憶體串。可以藉由增加積層體之閘極電極之積層數、或將記憶孔之尺寸微細化，而實現三維NAND快閃記憶體之進一步之大容量化。
本發明所欲解決之問題係提供一種可以實現大容量化之半導體記憶裝置及半導體記憶裝置之製造方法。
實施形態之半導體記憶裝置具備：積層體，其於第1方向上交替地積層有複數個第1絕緣層與複數個閘極電極層；第1半導體層，其設置於積層體之中，於第1方向上延伸；第2半導體層，其設置於積層體之中，於第1方向上延伸；第3半導體層，其設置於積層體之中，於第1方向上延伸；第1電荷蓄積層，其設置於閘極電極層與第1半導體層之間；第2電荷蓄積層，其設置於閘極電極層與第2半導體層之間；第3電荷蓄積層，其設置於閘極電極層與第3半導體層之間；以及第2絕緣層，其設置於積層體之中，於第1方向上延伸，於與第1方向垂直且包含上述閘極電極層之面內，與第1半導體層或第1電荷蓄積層、第2半導體層或第2電荷蓄積層、及第3半導體層或第3電荷蓄積層相接；且於與第1方向平行且包含第2絕緣層之第1剖面中，閘極電極層之中間隔著第2絕緣層之2個端面之間之第1距離係從閘極電極層中之一個第1閘極電極層至朝向第1方向遠離之閘極電極層中之另一個第2閘極電極層單調遞增，於與第1方向平行且包含第2絕緣層、與第1剖面不同之第2剖面中，閘極電極層之中間隔著第2絕緣層之2個端面之間之第2距離係從第1閘極電極層朝向上述第1方向單調遞增之後，暫時減少，進而一直到第2閘極電極層單調遞增。
以下，一面參考附圖，一面對實施形態進行說明。
再者，於以下之說明中，對相同或相似之構件等標註相同之符號，針對已說明過一次之構件等，適當省略其說明。
又，於本說明書中，有時為了方便起見，使用「上」或「下」之用語。「上」或「下」僅為表示附圖內之相對位置關係之用語，而並非規定相對於重力之位置關係之用語。
關於本說明書中之構成半導體記憶裝置之構件之化學組成之定性分析及定量分析，例如能夠利用二次離子質譜法(Secondary Ion Mass Spectroscopy：SIMS)、能量分散型X射線光譜法(Energy Dispersive X-ray Spectroscopy：EDX)來進行。又，為了測定構成半導體記憶裝置之構件之厚度、構件間之距離等，例如能夠使用利用掃描式電子顯微鏡(Scanning Electron Microscope：SEM)或穿透式電子顯微鏡(Transmission Electron Microscope：TEM)所取得之圖像。
(第1實施形態) 第1實施形態之半導體記憶裝置具備：積層體，其於第1方向上交替地積層有複數個第1絕緣層與複數個閘極電極層；第1半導體層，其設置於積層體之中，於第1方向上延伸；第2半導體層，其設置於積層體之中，於第1方向上延伸；第3半導體層，其設置於積層體之中，於第1方向上延伸；第1電荷蓄積層，其設置於閘極電極層與第1半導體層之間；第2電荷蓄積層，其設置於閘極電極層與第2半導體層之間；第3電荷蓄積層，其設置於閘極電極層與第3半導體層之間；以及第2絕緣層，其設置於積層體之中，於第1方向上延伸，於與第1方向垂直且包含閘極電極層之面內，與第1半導體層或第1電荷蓄積層、第2半導體層或第2電荷蓄積層、及第3半導體層或第3電荷蓄積層相接；且於與第1方向平行且包含第2絕緣層之第1剖面中，閘極電極層之中間隔著第2絕緣層之2個端面之間之第1距離係從閘極電極層中之一個第1閘極電極層至朝向第1方向遠離之閘極電極層中之另一個第2閘極電極層單調遞增，於與第1方向平行且包含第2絕緣層、與第1剖面不同之第2剖面中，閘極電極層之中間隔著第2絕緣層之2個端面之間之第2距離係從第1閘極電極層朝向第1方向單調遞增之後，暫時減少，進而一直到第2閘極電極層單調遞增。
第1實施形態之半導體記憶裝置為三維NAND快閃記憶體。第1實施形態之半導體記憶裝置中，記憶胞MC之電荷蓄積層具備絕緣膜之積層構造。第1實施形態之半導體記憶裝置之記憶胞MC係所謂之金屬-氧化物-氮化物-氧化物-半導體型(Metal-Oxide-Nitride-Oxide-Semiconductor型，MONOS型)記憶胞。
圖1係第1實施形態之半導體記憶裝置之記憶胞陣列之電路圖。
如圖1所示，第1實施形態之三維NAND快閃記憶體之記憶胞陣列100具備複數條字元線WL(閘極電極層)、共通源極線CSL、源極選擇閘極線SGS、複數條汲極選擇閘極線SGD、複數條位元線BL及複數條記憶體串MS。
複數條字元線WL於z方向上積層配置。複數條記憶體串MS於z方向上延伸。複數條位元線BL例如於y方向上延伸。
以下，將x方向定義為第2方向，將y方向定義為第3方向，將z方向定義為第1方向。x方向、y方向、z方向例如相互垂直。
如圖1所示，記憶體串MS具備串聯連接於共通源極線CSL與位元線BL之間之源極選擇電晶體SST、複數個記憶胞MC及汲極選擇電晶體SDT。能夠藉由選擇1條位元線BL及1條汲極選擇閘極線SGD來選擇1條記憶體串MS，能夠藉由選擇1條字元線WL來選擇1個記憶胞MC。字元線WL為構成記憶胞MC之記憶胞電晶體之閘極電極。
圖2、圖3、圖4、圖5A、圖5B及圖5C係第1實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。圖2、圖3、圖5A、圖5B及圖5C係剖視圖，圖4係俯視圖。
圖2係記憶胞陣列100之與z方向平行之剖面。圖2係圖4之AA'剖面。圖2係第1剖面之一例。圖2中，由矩形所包圍之區域為1個記憶胞MC。
圖3係記憶胞陣列100之與x方向及z方向平行之剖面。圖3係記憶胞陣列100之xz剖面。圖3係圖4之BB'剖面。圖3係第2剖面之一例。
圖4係記憶胞陣列100之俯視圖。圖5係記憶胞陣列100之與x方向及y方向平行之剖面。圖5A係記憶胞陣列100之與z方向垂直之剖面。圖5A係圖2及圖3之CC'剖面。圖5係與z方向(第1方向)垂直且包含字元線WL(閘極電極層)之剖面。圖5B、圖5C係圖5A之局部放大圖。
圖6係第1實施形態之半導體記憶裝置之記憶胞之模式剖視圖。圖6係記憶胞MC之剖視圖。圖6為記憶胞MC之與z方向平行之剖面。圖6對應於圖2中由矩形所包圍之區域(圖2中之MC)。
如圖2、圖3、圖4、圖5A、圖5B及圖5C所示，記憶胞陣列100具備半導體基板10、基板絕緣層12、共通源極線CSL、源極選擇閘極線SGS、汲極選擇閘極線SGD、複數條字元線WL(閘極電極層)、複數個層間絕緣層14(第1絕緣層)、第1通道層16a(第1半導體層)、第2通道層16b(第2半導體層)、第3通道層16c(第3半導體層)、第4通道層16d(第4半導體層)、第1電荷蓄積層18a、第2電荷蓄積層18b、第3電荷蓄積層18c、第4電荷蓄積層18d、中央絕緣層20(第2絕緣層)及複數條位元線BL。
再者，以下，有時將第1通道層16a(第1半導體層)、第2通道層16b(第2半導體層)、第3通道層16c(第3半導體層)及第4通道層16d(第4半導體層)統稱地記載為通道層16。又，有時將第1電荷蓄積層18a、第2電荷蓄積層18b、第3電荷蓄積層18c及第4電荷蓄積層18d統稱地記載為電荷蓄積層18。
積層體22具備複數條字元線WL及複數個層間絕緣層14。積層體22具有第1區域22a及第2區域22b。第2區域22b位於第1區域22a之z方向(第1方向)上。
半導體基板10例如為矽基板。
基板絕緣層12設置於半導體基板10之上。基板絕緣層12例如為氧化矽。
共通源極線CSL設置於基板絕緣層12之上。共通源極線CSL例如為金屬或半導體。
積層體22設置於共通源極線CSL之上。
層間絕緣層14與字元線WL、源極選擇閘極線SGS、或汲極選擇閘極線SGD於z方向(第1方向)上交替地積層於半導體基板10之上。於z方向(第1方向)上交替地積層之字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD中，最靠近半導體基板10之側之層為源極選擇閘極線SGS，最遠離半導體基板10之側之層為汲極選擇閘極線SGD。字元線WL設置於源極選擇閘極線SGS與汲極選擇閘極線SGD之間。字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD於z方向上分開配置。積層體22具備複數條字元線WL、源極選擇閘極線SGS、汲極選擇閘極線SGD及複數個層間絕緣層14。
字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD例如為板狀導電體。字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD例如包含金屬、金屬氮化物、金屬碳化物、或半導體。金屬例如可以使用鎢(W)、鈦(Ti)、鉭(Ta)。半導體例如可以使用多晶矽。字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD亦可包含氮化鈦、氮化鉭等障壁金屬。
字元線WL作為記憶胞MC之電晶體之控制電極發揮功能。字元線WL係閘極電極層之一例。
層間絕緣層14使字元線WL與字元線WL、源極選擇閘極線SGS與字元線WL、及汲極選擇閘極線SGD與字元線WL分離。層間絕緣層14例如可以使用氧化物、氮氧化物、或氮化物。層間絕緣層14例如包含氧化矽。
通道層16設置於積層體22之中。通道層16於z方向上延伸。第1通道層16a設置於積層體22之中，於z方向上延伸。第2通道層16b設置於積層體22之中，於z方向上延伸。第3通道層16c設置於積層體22之中，於z方向上延伸。第4通道層16d設置於積層體22之中，於z方向上延伸。再者，通道層16延伸之方向亦可不一定與第1方向完全一致。例如，通道層16延伸之方向只要處於相對於第1方向±5度之範圍內即可。
通道層16例如使用多晶半導體。多晶半導體例如使用多晶矽。通道層16作為記憶胞MC之電晶體之通道區域發揮功能。
電荷蓄積層18設置於字元線WL與通道層16之間。第1電荷蓄積層18a設置於字元線WL與第1通道層16a之間。第2電荷蓄積層18b設置於字元線WL與第2通道層16b之間。第3電荷蓄積層18c設置於字元線WL與第3通道層16c之間。第4電荷蓄積層18d設置於字元線WL與第4通道層16d之間。
如圖6所示，例如，電荷蓄積層18具有隧道絕緣膜18x、電荷捕獲膜18y及阻擋絕緣膜18z。電荷捕獲膜18y設置於隧道絕緣膜18x與阻擋絕緣膜18z之間。隧道絕緣膜18x、電荷捕獲膜18y及阻擋絕緣膜18z例如分別使用氧化矽膜、氮化矽膜及氧化矽膜。
隧道絕緣膜18x具有選擇性地使電荷通過之功能。電荷捕獲膜18y具有捕獲並蓄積電荷之功能。阻擋絕緣膜18z具有阻止於電荷捕獲膜18y與字元線WL之間流動之電流之功能。記憶胞MC係所謂之MONOS型記憶胞。
電荷蓄積層18係沿著通道層16之側面設置。電荷蓄積層18亦可還設置於通道層16與層間絕緣層14之間。電荷蓄積層18亦可於在z方向上相鄰之記憶胞MC之間不被分斷地設置。
記憶胞MC之電晶體之閾值電壓係根據電荷蓄積層18中所蓄積之電荷量而變化。1個記憶胞MC能夠藉由利用該閾值電壓之變化來記憶資料。
例如，藉由記憶胞MC之電晶體之閾值電壓發生變化，而電晶體導通之電壓發生變化。例如，若將閾值電壓較高之狀態定義為資料“0”，將閾值電壓較低之狀態定義為資料“1”，則記憶胞MC能夠記憶“0”與“1”之1位元資料。
中央絕緣層20設置於積層體22之中。中央絕緣層20於z方向上延伸。中央絕緣層20例如貫通積層體22。
中央絕緣層20為絕緣體。中央絕緣層20例如為氧化物、氮氧化物、或氮化物。中央絕緣層20例如使用氧化矽。
如圖5A、圖5B、圖5C所示，中央絕緣層20於與z方向垂直且包含字元線WL之面內，與複數個通道層16或電荷蓄積層18相接。複數個通道層16及電荷蓄積層18設置於中央絕緣層20之外側。複數個通道層16及電荷蓄積層18係以包圍中央絕緣層20之方式設置。
於中央絕緣層20之周圍，如圖5A、圖5B、圖5C所示般配置有4個通道層16。中央絕緣層20被4個通道層16包圍。
如圖5A、圖5B、圖5C所示，中央絕緣層20於與z方向垂直且包含字元線WL之面內，與第1通道層16a或第1電荷蓄積層18a、第2通道層16b或第2電荷蓄積層18b、第3通道層16c或第3電荷蓄積層18c、及第4通道層16d或第4電荷蓄積層18d相接。於圖5A、圖5B、圖5C中，特別地示出中央絕緣層20與第1通道層16a及第1電荷蓄積層18a、第2通道層16b及第2電荷蓄積層18b、第3通道層16c及第3電荷蓄積層18c、以及第4通道層16d及第4電荷蓄積層18d相接之情形。
如圖5B所示，於與z方向垂直且包含字元線WL之面內，中央絕緣層20位於由連結第1通道層16a與第2通道層16b之線段、連結第2通道層16b與第3通道層16c之線段、連結第3通道層16c與第4通道層16d之線段、及連結第4通道層16d與第1通道層16a之線段所包圍之區域(圖5B中之區域S)內。又，如圖5C所示，於與z方向垂直且包含字元線WL之面內，中央絕緣層20位於由連結第1通道層16a與第2通道層16b之線段、連結第2通道層16b與第3通道層16c之線段、連結第3通道層16c與第1通道層16a之線段所包圍之區域(圖5C中之區域T)內。
如圖2所示，於與z方向平行且包含中央絕緣層20之第1剖面中，同一字元線WL之中間隔著中央絕緣層20之2個端面之間之第1距離(圖2中之d1)朝向z方向、例如從第1字元線WL1至第2字元線WL2單調遞增。換言之，第1距離d1從積層體22之第1區域22a通過第2區域22b，朝向z方向單調遞增。第1距離d1從半導體基板10側朝向位元線BL側單調遞增。
另一方面，如圖3所示，於與z方向平行且包含中央絕緣層20、與第1剖面不同之第2剖面中，同一字元線WL之中間隔著中央絕緣層20之2個端面之間之第2距離(圖3中之d2)朝向z方向、例如從第1字元線WL1起單調遞增之後，暫時減少，進而一直到第2字元線WL2單調遞增。於積層體22之第1區域22a中，第2距離d2單調遞增。又，於積層體22之第2區域22b中，第2距離d2亦單調遞增。
但，於第1區域22a與第2區域22b之間，第2距離d2之變化不連續。於第1區域22a與第2區域22b之間，第2距離d2暫時變小。
第2區域22b最下部之字元線WL之2個端面之間之第2距離d2小於第1區域22a最上部之字元線WL之2個端面之間之第2距離d2。例如，第2區域22b最下部之字元線WL之2個端面之間之第2距離d2為第1區域22a最上部之字元線WL之2個端面之間之第2距離d2之90%以下。
第1剖面包含第1通道層16a、第2通道層16b、第3通道層16c、及第4通道層16d中之至少任一者。又，第2剖面不包含第1通道層16a、第2通道層16b、第3通道層16c、及第4通道層16d中之任一者。
複數條位元線BL設置於積層體22之上。位元線BL於y方向上延伸。位元線BL例如包含金屬、金屬氮化物、金屬碳化物、或半導體。金屬例如可以使用鎢(W)、鈦(Ti)、鉭(Ta)。半導體例如可以使用多晶矽。位元線BL亦可包含氮化鈦、氮化鉭等障壁金屬。
繼而，對第1實施形態之半導體記憶裝置之製造方法之一例進行說明。圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23、圖24、圖25及圖26係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。圖7、圖8、圖10、圖11、圖12、圖13、圖14、圖16、圖17、圖18、圖20、圖21、圖23、圖24、圖25及圖26係表示與圖2對應之剖面之剖視圖。圖9、圖15、圖19及圖22分別為圖8、圖14、圖18及圖21之俯視圖。
首先，於半導體基板10上形成基板絕緣層12及共通源極線CSL。基板絕緣層12例如為氧化矽層。其次，於共通源極線CSL之上，交替地積層氧化矽層30(第1層)與氮化矽層32(第2層)(圖7)。由氧化矽層30及氮化矽層32形成積層體122之第1區域122a。
氧化矽層30及氮化矽層32例如利用化學氣相沈積法(Chemical Vapor Deposition法，CVD法)形成。氧化矽層30之一部分最終成為層間絕緣層14。
氮化矽層32為犧牲層。氮化矽層32最終被替換成導電層，成為字元線WL、源極選擇閘極線SGS、及汲極選擇閘極線SGD。
繼而，於積層體122之第1區域122a之上形成第1加工遮罩41(圖8)。第1加工遮罩41例如使用光阻或碳膜。第1加工遮罩41具有圓形之中央開口部41a(圖9)。
繼而，以第1加工遮罩41為遮罩，對氧化矽層30及氮化矽層32進行蝕刻，形成貫通第1區域122a之中央孔41x(圖10)。中央孔41x到達共通源極線CSL。中央孔41x例如利用反應性離子蝕刻法(Reactive Ion Etching法，RIE法)形成。
繼而，將第1加工遮罩41剝離(圖11)。
繼而，利用旋塗玻璃49(SOG)嵌埋中央孔41x(圖12)。
繼而，於第1區域122a之上，交替地積層氧化矽層30與氮化矽層32(圖13)。形成積層體122之第2區域122b。
繼而，於積層體122之第2區域122b之上形成第2加工遮罩42(圖14)。第2加工遮罩42例如使用光阻或碳膜。第2加工遮罩42具有圓形之中央開口部42a(圖15)。
繼而，以第2加工遮罩42為遮罩，對氧化矽層30及氮化矽層32進行蝕刻，而形成貫通第2區域122b之中央孔42x(圖16)。中央孔42x到達旋塗玻璃49。中央孔42x例如利用RIE法形成。
繼而，去除第2加工遮罩42及旋塗玻璃49(圖17)。旋塗玻璃49例如利用濕式蝕刻去除。
繼而，形成第3加工遮罩43(圖18)。第3加工遮罩43具有一部分與中央孔42x重疊之第1開口部43a、一部分與中央孔42x重疊之第2開口部43b、一部分與中央孔42x重疊之第3開口部43c、及一部分與中央孔42x重疊之第4開口部43d(圖19)。圖19中，局部為虛線之圓表示中央孔42x。
繼而，以第3加工遮罩43為遮罩，對氧化矽層30及氮化矽層32進行蝕刻(圖20)。利用蝕刻，於中央孔41x及中央孔42x之周圍，形成貫通積層體122之第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)。對氧化矽層30及氮化矽層32進行之蝕刻例如利用RIE法來形成。再者，實質上，中央孔41x、中央孔42x、第1記憶孔43p、第2記憶孔43q、第3記憶孔43r及第4記憶孔43s並非分別獨立之複數個孔，而是分別連結之1個孔。即，中央孔41x、中央孔42x、第1記憶孔43p、第2記憶孔43q、第3記憶孔43r及第4記憶孔43s亦可分別稱為1個孔之中央孔部41x、中央孔部42x、第1記憶孔部43p(第1孔部)、第2記憶孔部43q(第2孔部)、第3記憶孔部43r(第3孔部)及第4記憶孔部43s(第4孔部)。
繼而，將第3加工遮罩43剝離(圖21)。於中央孔41x及中央孔42x之周圍，形成有第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)(圖22)。
繼而，將氧化矽膜、氮化矽膜及氧化矽膜之積層膜52形成於第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)(圖23)。積層膜52與氮化矽層32相接。積層膜52例如利用CVD法形成。積層膜52之至少一部分最終成為電荷蓄積層18。再者，雖然於第2區域122b之表面、及共通源極線CSL之露出之部分，亦形成有積層膜52，但利用回蝕法去除。
繼而，將非晶矽膜53形成於第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)(圖24)。非晶矽膜53於後續步驟中被加熱，最終成為使用多晶矽之通道層16。再者，於第2區域122b之表面、共通源極線CSL之露出之部分、中央孔41x、及中央孔42x，亦形成有非晶矽膜53。為了將通道層16分離，例如亦能夠利用各向同性乾式蝕刻法將形成於除第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)以外之區域之非晶矽膜53去除。
例如，為了將通道層16分離，亦能夠利用各向同性乾式蝕刻法將形成於第2區域122b之表面、以及中央孔41x及中央孔42x之內表面之非晶矽膜53去除。又，雖然於中央孔41x、中央孔42x中亦形成有積層膜52，但亦能夠利用各向同性乾式蝕刻法將積層膜52之一部分去除。
繼而，利用氧化矽膜54嵌埋中央孔41x及中央孔42x(圖25)。氧化矽膜54最終成為中央絕緣層20。氧化矽膜54例如利用CVD法形成。
繼而，使用未圖示之蝕刻用槽，利用濕式蝕刻選擇性地去除氮化矽層32。濕式蝕刻中，例如，使用磷酸溶液，對氮化矽層32相對於氧化矽層30選擇性地進行蝕刻。繼而，於已去除氮化矽層32之區域，例如形成鎢膜55(圖26)。氮化矽層32被替換成鎢膜55。鎢膜55最終成為字元線WL、源極選擇閘極線SGS、及汲極選擇閘極線SGD。
其後，於積層體122之上，使用眾所周知之工藝技術形成複數條位元線BL。
可以藉由以上之製造方法，製造第1實施形態之半導體記憶裝置之記憶胞陣列100。
再者，亦能夠將形成積層體122時之第2層設為導電層。
繼而，對第1實施形態之半導體記憶裝置及其製造方法之作用及效果進行說明。
三維地配置記憶胞而成之三維NAND快閃記憶體實現較高之積體度與較低之成本。於製造三維NAND快閃記憶體時，例如，於積層複數個絕緣層與複數個閘極電極層而成之積層體中，形成貫通積層體之記憶孔，於記憶孔之中形成電荷蓄積層及半導體層，藉此形成串聯連接有複數個記憶胞之記憶體串。可以藉由增加積層體之閘極電極之積層數、或將記憶孔之尺寸微細化，而實現三維NAND快閃記憶體之進一步之大容量化。
於增加積層體之閘極電極之積層數之情形、或將記憶孔之尺寸微細化之情形時，記憶孔之縱橫比(深度/寬度)變大。因此，利用蝕刻形成記憶孔變得困難。若記憶孔之縱橫比變大，則例如於利用RIE法進行蝕刻時蝕刻速率下降、或發生蝕刻停止。
於第1實施形態之半導體記憶裝置之記憶胞陣列100中，於積層體22之內部，於在z方向上延伸之中央絕緣層20之周圍，設置複數個通道層16。藉由採用該構造，能夠容易地形成較大縱橫比之記憶孔，可以實現三維NAND快閃記憶體之進一步之大容量化。
於製造記憶胞陣列100時，於形成較小孔徑之記憶孔之前，於積層體122中形成較大孔徑且較小縱橫比之中央孔41x及中央孔42x。其後，如圖22所示，藉由以一部分與中央孔41x及中央孔42x重疊之方式，形成第1記憶孔43p、第2記憶孔43q、第3記憶孔43r及第4記憶孔43s，能夠於有效縱橫比較小之狀態下進行較小孔徑之記憶孔之蝕刻。因而，於形成較小孔徑且較高縱橫比之記憶孔時，能夠減小蝕刻速率之下降、或發生蝕刻停止之可能性。
又，於欲進一步增加積層體之閘極電極之積層數之情形時，即使為孔徑及縱橫比均較記憶孔大之中央孔，亦有難以進行蝕刻之虞。於第1實施形態之半導體記憶裝置之記憶胞陣列100中，能夠將中央孔於上下方向上分割成中央孔41x及中央孔42x此兩者而製造。因而，中央孔之蝕刻變得容易，進而，能夠形成較小孔徑且較高縱橫比之記憶孔。
再者，因中央孔於上下方向上分割地形成，故有產生上下對準偏差或尺寸偏差之虞。但，因記憶孔能夠總括地形成，故可以於積層體22中由下而上，不偏移地連續形成通道層16。
以上，根據第1實施 形態之半導體記憶裝置，能夠形成較高縱橫比之記憶孔。因而，能夠提供可以實現大容量化之半導體記憶裝置。
(第2實施形態) 第2實施形態之半導體記憶裝置，係於第1電荷蓄積層、第2電荷蓄積層、第3電荷蓄積層分別具有隧道絕緣膜、隧道絕緣膜與閘極電極層之間之半導體膜、及半導體膜與閘極電極層之間之阻擋絕緣膜之點，與第1實施形態之半導體記憶裝置不同。以下，關於與第1實施形態重複之內容，有省略部分記載之情形。
圖27係第2實施形態之半導體記憶裝置之記憶胞之模式剖視圖。圖27係記憶胞MC之剖視圖。圖27係記憶胞MC之與z方向平行之剖面。圖27對應於圖2中由矩形所包圍之區域(圖2之MC)。
如圖27所示，例如，電荷蓄積層18具備隧道絕緣膜18p、半導體膜18q及阻擋絕緣膜18r。半導體膜18q設置於隧道絕緣膜18p與阻擋絕緣膜18r之間。隧道絕緣膜18p、半導體膜18q及阻擋絕緣膜18r係例如分別使用氧化矽膜、多晶矽膜、氧化矽膜。
隧道絕緣膜18p具有選擇性地使電荷通過之功能。半導體膜18q具有蓄積電荷之功能。阻擋絕緣膜18r具有阻止於半導體膜18q與字元線WL之間流動之電流之功能。第2實施形態之半導體記憶裝置之記憶胞MC係所謂浮閘型記憶胞。
通道層16或隧道絕緣膜18p係與層間絕緣層14接觸。換言之，半導體膜18q係於在z方向上相鄰之記憶胞MC之間被分斷。又，半導體膜18q於第1電荷蓄積層18a、第2電荷蓄積層18b、第3電荷蓄積層18c、第4電荷蓄積層18d之間亦被分斷。
以上，根據第2實施形態之半導體記憶裝置，與第1實施形態同樣，能夠形成較高縱橫比之記憶孔。因而，能夠提供一種可以實現大容量化之半導體記憶裝置。
(第3實施形態) 第3實施形態之半導體記憶裝置係於配置於第2絕緣層周圍之半導體層之個數不同之方面、或配置於第2絕緣層周圍之半導體層與第2絕緣層之位置關係不同之方面，與第1實施形態之半導體記憶裝置不同。以下，關於與第1實施形態重複之內容，有時省略一部分記載。
圖28A、圖28B、圖28C、圖28D係第3實施形態之半導體記憶裝置之模式圖。圖28A、圖28B、圖28C、圖28D僅圖示了記憶胞陣列之中央絕緣層20、通道層16、及電荷蓄積層18。
圖28A係於中央絕緣層20之周圍配置有3個通道層16及3個電荷蓄積層18之情形。圖28B係於中央絕緣層20之周圍配置有6個通道層16及6個電荷蓄積層18之情形。圖28C係於中央絕緣層20之周圍配置有8個通道層16及8個電荷蓄積層18之情形。
例如，與圖28A之情形相比，如圖28C之情形般中央絕緣層20之尺寸較大者可以使形成記憶孔時之中央孔之尺寸亦變大。因而，與圖28A之情形相比，圖28C之情形能夠同時加工積層數更多之積層體22。
再者，第1實施形態之半導體記憶裝置中，例示了配置於中央絕緣層20周圍之通道層16之個數為4個之情形，第3實施形態之半導體記憶裝置中，例示了3個、6個、8個之情形，但亦能夠將配置於中央絕緣層20周圍之通道層16之個數設為其他個數。
圖28D表示中央絕緣層20與通道層16不相接之形態。於圖28D之形態中，僅4個電荷蓄積層18與中央絕緣層20相接。
以上，根據第3實施形態之半導體記憶裝置，與第1實施形態同樣，能夠形成較高縱橫比之記憶孔。因而，能夠提供一種可以實現大容量化之半導體記憶裝置。
(第4實施形態) 第4實施形態之半導體記憶裝置具備：積層體，其於第1方向上交替地積層有複數個第1絕緣層與複數個閘極電極層；第1半導體層，其設置於積層體之中，於第1方向上延伸；第2半導體層，其設置於積層體之中，於第1方向上延伸；第3半導體層，其設置於積層體之中，於第1方向上延伸；第1電荷蓄積層，其設置於閘極電極層與第1半導體層之間；第2電荷蓄積層，其設置於閘極電極層與第2半導體層之間；第3電荷蓄積層，其設置於閘極電極層與第3半導體層之間；以及第2絕緣層，其設置於積層體之中，於第1方向上延伸，於與第1方向垂直且包含閘極電極層之面內，與第1半導體層或第1電荷蓄積層、第2半導體層或第2電荷蓄積層、及第3半導體層或第3電荷蓄積層相接；且於與第1方向垂直且包含第1半導體層之第1平面中，不包含第2絕緣層，於與第1方向垂直且包含第1半導體層、位於較第1平面更靠第1方向之第2平面中，包含第2絕緣層。
第4實施形態之半導體記憶裝置於第2絕緣層未貫通積層體之方面，與第1實施形態之半導體記憶裝置不同。以下，關於與第1實施形態重複之內容，有時省略一部分記載。
第4實施形態之半導體記憶裝置為三維NAND快閃記憶體。第4實施形態之半導體記憶裝置中，記憶胞MC之電荷蓄積層具備絕緣膜之積層構造。第4實施形態之半導體記憶裝置之記憶胞MC係所謂之金屬-氧化物-氮化物-氧化物-半導體型(Metal-Oxide-Nitride-Oxide-Semiconductor型，MONOS型)記憶胞。
圖29係第4實施形態之半導體記憶裝置之記憶胞陣列之電路圖。
如圖29所示，第4實施形態之三維NAND快閃記憶體之記憶胞陣列200具備複數條字元線WL(閘極電極層)、複數條源極線SL、源極選擇閘極線SGS、複數條位元線BL及複數條記憶體串MS。
複數條字元線WL於z方向上積層配置。複數條記憶體串MS於z方向上延伸。複數條位元線BL例如於y方向上延伸。
以下，將x方向定義為第2方向，將y方向定義為第3方向，將z方向定義為第1方向。x方向、y方向、z方向例如相互垂直。
如圖29所示，記憶體串MS具備串聯連接於源極線SL與位元線BL之間之源極選擇電晶體SST及複數個記憶胞MC。能夠藉由選擇1條源極線SL及1條位元線BL來選擇1條記憶體串MS，能夠藉由選擇1個字元線WL來選擇1個記憶胞MC。字元線WL為構成記憶胞MC之記憶胞電晶體之閘極電極。
圖30、圖31、圖32、圖33A、圖33B、圖33C、圖34A、圖34B及圖34C係第4實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。圖30、圖31、圖33A、圖33B、圖33C、圖34A、圖34B及圖34C係剖視圖，圖32係俯視圖。
圖30係記憶胞陣列200之與z方向平行之剖面。圖30係圖32之AA'剖面。圖30中，由矩形所包圍之區域為1個記憶胞MC。
圖31係記憶胞陣列200之與x方向及z方向平行之剖面。圖31係記憶胞陣列200之xz剖面。圖31係圖32之BB'剖面。
圖32係記憶胞陣列200之俯視圖。
圖33A、圖33B及圖33C係記憶胞陣列200之與x方向及y方向平行之剖面。圖33A係記憶胞陣列200之與z方向垂直之剖面。圖33A係圖30及圖31之CC'剖面。圖33A係與z方向(第1方向)垂直且包含字元線WL(閘極電極層)及半導體層之剖面。圖33A、圖33B及圖33C表示第1平面之一例。圖33B、圖33C係圖33A之局部放大圖。
圖34A、圖34B及圖34C係記憶胞陣列200之與x方向及y方向平行之剖面。圖34A係記憶胞陣列200之與z方向垂直之剖面。圖34A係圖30及圖31之DD'剖面。圖34A係與z方向(第1方向)垂直且包含字元線WL(閘極電極層)及半導體層之剖面。圖34A、圖34B及圖34C表示第2平面之一例。圖34B、圖34C係圖34A之局部放大圖。
圖35係第4實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。圖35係記憶胞陣列200之與x方向及y方向平行之位置之模式圖。圖35示出源極線SL、位元線BL及半導體層之佈局圖案。
圖36係第4實施形態之半導體記憶裝置之記憶胞之模式剖視圖。圖36係記憶胞MC之剖視圖。圖36係記憶胞MC之與z方向平行之剖面。圖36對應於圖30中由矩形所包圍之區域。
如圖30、圖31、圖32、圖33A、圖33B、圖33C、圖34A、圖34B及圖34C所示，記憶胞陣列200具備半導體基板10、基板絕緣層12、複數條源極線SL、源極選擇閘極線SGS、複數條字元線WL(閘極電極層)、複數個層間絕緣層14(第1絕緣層)、第1通道層16a(第1半導體層)、第2通道層16b(第2半導體層)、第3通道層16c(第3半導體層)、第4通道層16d(第4半導體層)、第1電荷蓄積層18a、第2電荷蓄積層18b、第3電荷蓄積層18c、第4電荷蓄積層18d、中央絕緣層20(第2絕緣層)及複數條位元線BL。
再者，以下，有時將第1通道層16a(第1半導體層)、第2通道層16b(第2半導體層)、第3通道層16c(第3半導體層)及第4通道層16d(第4半導體層)統稱地記載為通道層16。又，有時將第1電荷蓄積層18a、第2電荷蓄積層18b、第3電荷蓄積層18c及第4電荷蓄積層18d統稱地記載為電荷蓄積層18。
複數條源極線SL包含第1源極線SL1(第1導電線)、第2源極線SL2(第2導電線)、第3源極線SL3、第4源極線SL4、第5源極線SL5及第6源極線SL6。複數條位元線BL包含第1位元線BL1(第3導電線)、第2位元線BL2(第4導電線)、第3位元線BL3、第4位元線BL4、第5位元線BL5及第6位元線BL6。
積層體22具備複數條字元線WL及複數個層間絕緣層14。積層體22具有第1區域22a及第2區域22b。第2區域22b位於第1區域22a之z方向(第1方向)上。
半導體基板10例如為矽基板。
基板絕緣層12設置於半導體基板10之上。基板絕緣層12例如為氧化矽。
源極線SL(第1導電線)設置於基板絕緣層12之上。源極線SL於x方向上延伸。源極線SL例如為金屬或半導體。
積層體22設置於源極線SL之上。積層體22夾於源極線SL與位元線之間。
層間絕緣層14與字元線WL或源極選擇閘極線SGS於z方向(第1方向)上交替地積層於半導體基板10之上。於z方向(第1方向)上交替地積層之字元線WL及源極選擇閘極線SGS中最靠近半導體基板10之側之層為源極選擇閘極線SGS。源極選擇閘極線SGS設置於字元線WL與源極線SL之間。字元線WL與源極選擇閘極線SGS於z方向上分開配置。積層體22具備複數條字元線WL、源極選擇閘極線SGS及複數個層間絕緣層14。
字元線WL及源極選擇閘極線SGS例如為板狀導電體。字元線WL及源極選擇閘極線SGS例如包含金屬、金屬氮化物、金屬碳化物或半導體。金屬例如可以使用鎢(W)、鈦(Ti)、鉭(Ta)。半導體例如可以使用多晶矽。字元線WL及源極選擇閘極線SGS可以包含氮化鈦、氮化鉭等障壁金屬。
字元線WL作為記憶胞MC之電晶體之控制電極發揮功能。字元線WL係閘極電極層之一例。
層間絕緣層14使字元線WL與字元線WL、及源極選擇閘極線SGS與字元線WL分離。層間絕緣層14例如可以使用氧化物、氮氧化物、或氮化物。層間絕緣層14例如包含氧化矽。
通道層16設置於積層體22之中。通道層16於z方向上延伸。第1通道層16a設置於積層體22之中，於z方向上延伸。第2通道層16b設置於積層體22之中，於z方向上延伸。第3通道層16c設置於積層體22之中，於z方向上延伸。第4通道層16d設置於積層體22之中，於z方向上延伸。再者，通道層16延伸之方向亦可不一定與第1方向完全一致。例如，通道層16延伸之方向只要處於相對於第1方向±5度之範圍內即可。
通道層16例如使用多晶半導體。多晶半導體例如使用多晶矽。通道層16作為記憶胞MC之電晶體之通道區域發揮功能。
電荷蓄積層18設置於字元線WL與通道層16之間。第1電荷蓄積層18a設置於字元線WL與第1通道層16a之間。第2電荷蓄積層18b設置於字元線WL與第2通道層16b之間。第3電荷蓄積層18c設置於字元線WL與第3通道層16c之間。第4電荷蓄積層18d設置於字元線WL與第4通道層16d之間。
中央絕緣層20設置於積層體22之中。中央絕緣層20於z方向上延伸。中央絕緣層20不貫通積層體22。於積層體22之半導體基板10之側之一部分，未設置中央絕緣層20。
中央絕緣層20為絕緣體。中央絕緣層20例如為氧化物、氮氧化物、或氮化物。中央絕緣層20例如使用氧化矽。
如圖33A、圖33B、圖33C所示，於位於積層體22之半導體基板10之側，與z方向垂直且包含通道層16之第1平面(圖30、圖31中之P1)中，不包含中央絕緣層20。
如圖33B所示，於第1平面P1中，字元線WL位於由連結第1通道層16a與第2通道層16b之線段、連結第2通道層16b與第3通道層16c之線段、連結第3通道層16c與第4通道層16d之線段、連結第4通道層16d與第1通道層16a之線段所包圍之區域(圖33B中之區域X)內。又，如圖33C所示，於與z方向垂直且包含字元線WL之面內，字元線WL位於由連結第1通道層16a與第2通道層16b之線段、連結第2通道層16b與第3通道層16c之線段、連結第3通道層16c與第1通道層16a之線段所包圍之區域(圖33C中之區域Y)內。
如圖34A、圖34B、圖34C所示，於與z方向垂直且包含通道層16、位於較第1平面P1更靠z方向、即位元線BL側之第2平面(圖30、圖31中之P2)中，包含中央絕緣層20。
如圖34A、圖34B、圖34C所示，中央絕緣層20於與z方向垂直且包含字元線WL之面內，與複數個通道層16或電荷蓄積層18相接。複數個通道層16及電荷蓄積層18設置於中央絕緣層20之外側。複數個通道層16及電荷蓄積層18係以包圍中央絕緣層20之方式設置。
於中央絕緣層20之周圍，如圖34A、圖34B、圖34C所示般配置有4個通道層16。中央絕緣層20被4個通道層16包圍。
如圖34A、圖34B、圖34C所示，中央絕緣層20於與z方向垂直且包含字元線WL之面內，與第1通道層16a或第1電荷蓄積層18a、第2通道層16b或第2電荷蓄積層18b、第3通道層16c或第3電荷蓄積層18c、及第4通道層16d或第4電荷蓄積層18d相接。於圖34A、圖34B、圖34C中，特別地示出中央絕緣層20與第1通道層16a及第1電荷蓄積層18a、第2通道層16b及第2電荷蓄積層18b、第3通道層16c及第3電荷蓄積層18c、以及第4通道層16d及第4電荷蓄積層18d相接之情形。
如圖34B所示，於與z方向垂直且包含字元線WL之面內，中央絕緣層20位於由連結第1通道層16a與第2通道層16b之線段、連結第2通道層16b與第3通道層16c之線段、連結第3通道層16c與第4通道層16d之線段、連結第4通道層16d與第1通道層16a之線段所包圍之區域(圖34B中之區域S)內。又，如圖34C所示，於與z方向垂直且包含字元線WL之面內，中央絕緣層20位於由連結第1通道層16a與第2通道層16b之線段、連結第2通道層16b與第3通道層16c之線段、連結第3通道層16c與第1通道層16a之線段所包圍之區域(圖34C中之區域T)內。
如圖30所示，於與z方向平行且包含中央絕緣層20之第1剖面中，同一字元線WL之2個端面之間之第1距離(圖30中之d1)朝向z方向、例如從第1字元線WL1至第2字元線WL2單調遞增。換言之，第1距離d1從積層體22之第1區域22a通過第2區域22b，朝向z方向單調遞增。第1距離d1從半導體基板10側朝向位元線BL側單調遞增。
另一方面，如圖31所示，於與z方向平行且包含中央絕緣層20、與第1剖面不同之第2剖面中，同一字元線WL之2個端面之間之第2距離(圖31中之d2)朝向z方向、例如從第1字元線WL1起單調遞增之後，暫時減少，進而一直到第2字元線WL2單調遞增。於積層體22之第1區域22a中，第2距離d2單調遞增。又，於積層體22之第2區域22b中，第2距離d2亦單調遞增。但，於第1區域22a與第2區域22b之間，第2距離d2之變化不連續。於第1區域22a與第2區域22b之間，第2距離d2暫時變小。
第2區域22b最下部之字元線WL之2個端面之間之第2距離d2小於第1區域22a最上部之字元線WL之2個端面之間之第2距離d2。例如，第2區域22b最下部之字元線WL之2個端面之間之第2距離d2為第1區域22a最上部之字元線WL之2個端面之間之第2距離d2之90%以下。
第1剖面包含第1通道層16a、第2通道層16b、第3通道層16c、及第4通道層16d中之至少任一者。又，第2剖面不包含第1通道層16a、第2通道層16b、第3通道層16c、及第4通道層16d中之任一者。
複數條位元線BL設置於積層體22之上。位元線BL於y方向上延伸。位元線BL位於源極線SL之z方向上。位元線BL於與源極線SL正交之方向上延伸。
位元線BL例如包含金屬、金屬氮化物、金屬碳化物、或半導體。金屬例如可以使用鎢(W)、鈦(Ti)、鉭(Ta)。半導體例如可以使用多晶矽。位元線BL亦可包含氮化鈦、氮化鉭等障壁金屬。
如圖30及圖35所示，第2通道層16b之下端(一端)及第3通道層16c之下端(一端)電性連接於第1源極線SL1(第1導電線)。又，第1通道層16a之下端(一端)及第4通道層16d之下端(一端)電性連接於第2源極線SL2(第2導電線)。又，第1通道層16a之上端(另一端)及第2通道層16b之上端(另一端)電性連接於第1位元線BL1(第3導電線)。又，第3通道層16c之上端(另一端)及第4通道層16d之上端(另一端)電性連接於第2位元線BL2(第4導電線)。
繼而，對第4實施形態之半導體記憶裝置之製造方法之一例進行說明。
第4實施形態之半導體記憶裝置之製造方法係：於第1方向上交替地積層複數個作為絕緣體之第1層與複數個第2層而形成第1積層體；於第1積層體之上，形成具有中央開口部之第1遮罩材；以第1遮罩材為遮罩，形成較第1積層體之厚度淺之第1中央孔；於第1方向上交替地積層複數個第1層與複數個第2層而形成第2積層體；於第2積層體形成第2中央孔；於第2積層體之上形成第2遮罩材，上述第2遮罩材具有一部分與第2中央孔重疊之第1開口部、一部分與第2中央孔重疊之第2開口部、及一部分與第2中央孔重疊之第3開口部；以及以第2遮罩材為遮罩，形成貫通第1積層體及第2積層體之第1孔、第2孔及第3孔。以下，以第2層為絕緣體，於形成第1孔、第2孔及第3孔之後將第2層替換成導電層之情形為例進行說明。
圖37、圖38、圖39、圖40、圖41、圖42、圖43、圖44、圖45、圖46、圖47、圖48、圖49、圖50、圖51、圖52、圖53、圖54、圖55及圖56係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。圖37、圖38、圖40、圖41、圖42、圖43、圖44、圖46、圖47、圖48、圖50、圖51、圖52、圖54、圖55及圖56係表示與圖30對應之剖面之剖視圖。圖39、圖45、圖49及圖52分別為圖38、圖44、圖48及圖50之俯視圖。
首先，於半導體基板10上形成基板絕緣層12及複數條源極線SL。源極線SL例如於與z方向垂直之x方向上延伸。基板絕緣層12例如為氧化矽層。其次，於源極線SL之上，交替地積層複數個氧化矽層30(第1層)與複數個氮化矽層32(第2層)(圖37)。由氧化矽層30及氮化矽層32形成積層體122之第1區域122a。
氧化矽層30及氮化矽層32例如利用化學氣相沈積法(Chemical Vapor Deposition法，CVD法)形成。氧化矽層30之一部分最終成為層間絕緣層14。
氮化矽層32為犧牲層。氮化矽層32最終被替換成導電層，成為字元線WL、及源極選擇閘極線SG。
繼而，於積層體122之第1區域122a之上形成第1加工遮罩41(第1遮罩材)(圖38)。第1加工遮罩41例如使用光阻或碳膜。第1加工遮罩41具有圓形之中央開口部41a(圖39)。
繼而，以第1加工遮罩41為遮罩，對氧化矽層30及氮化矽層32進行蝕刻，形成不貫通第1區域122a之中央孔41x(圖40)。換言之，中央孔41x之深度較第1區域122a之厚度淺。於第1區域122a之下部，利用蝕刻未去除之氧化矽層30及氮化矽層32殘留。中央孔41x例如利用反應性離子蝕刻法(Reactive Ion Etching法，RIE法)形成。
繼而，將第1加工遮罩41剝離(圖41)。
繼而，利用旋塗玻璃49(SOG)嵌埋中央孔41x(圖42)。
繼而，於第1區域122a之上，交替地積層氧化矽層30與氮化矽層32(圖43)。形成積層體122之第2區域122b。
繼而，於積層體122之第2區域122b之上形成第2加工遮罩42(圖44)。第2加工遮罩42例如使用光阻或碳膜。第2加工遮罩42具有圓形之中央開口部42a(圖45)。
繼而，以第2加工遮罩42為遮罩，對氧化矽層30及氮化矽層32進行蝕刻，而形成貫通第2區域122b之中央孔42x(圖46)。中央孔42x到達旋塗玻璃49。中央孔42x例如利用RIE法形成。
繼而，去除第2加工遮罩42及旋塗玻璃49(圖47)。旋塗玻璃49例如利用濕式蝕刻去除。
繼而，形成第3加工遮罩43(第2遮罩材)(圖48)。第3加工遮罩43具有一部分與中央孔42x重疊之第1開口部43a、一部分與中央孔42x重疊之第2開口部43b、一部分與中央孔重疊之第3開口部43c、及一部分與中央孔重疊之第4開口部43d(圖49)。圖49中，局部為虛線之圓表示中央孔42x。
繼而，以第3加工遮罩43為遮罩，對氧化矽層30及氮化矽層32進行蝕刻(圖50)。利用蝕刻，於中央孔41x及中央孔42x之周圍，形成貫通積層體122之第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)。對氧化矽層30及氮化矽層32進行之蝕刻例如利用RIE法來形成。再者，實質上，中央孔41x、中央孔42x、第1記憶孔43p、第2記憶孔43q、第3記憶孔43r及第4記憶孔43s並非分別獨立之複數個孔，而是分別連結之1個孔。即，中央孔41x、中央孔42x、第1記憶孔43p、第2記憶孔43q、第3記憶孔43r及第4記憶孔43s亦可分別稱為1個孔之中央孔部41x、中央孔部42x、第1記憶孔部43p(第1孔部)、第2記憶孔部43q(第2孔部)、第3記憶孔部43r(第3孔部)及第4記憶孔部43s(第4孔部)。
當形成中央孔41x時，於第1區域122a之下部未被蝕刻而殘存之氧化矽層30及氮化矽層32中亦形成有第1記憶孔43p、第2記憶孔43q、第3記憶孔43r及第4記憶孔43s。
繼而，將第3加工遮罩43剝離(圖51)。於中央孔41x及中央孔42x之周圍，形成有第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)(圖52)。
繼而，將氧化矽膜、氮化矽膜及氧化矽膜之積層膜52形成於第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)(圖53)。積層膜52與氮化矽層32相接。積層膜52例如利用CVD法形成。積層膜52之至少一部分最終成為電荷蓄積層18。再者，雖然於第2區域122b之表面、及源極線SL之露出之部分，亦形成有積層膜52，但利用回蝕法去除。
繼而，將非晶矽膜53形成於第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)(圖54)。非晶矽膜53於後續步驟中被加熱，最終成為使用多晶矽之通道層16。再者，於第2區域122b之表面、源極線SL之露出之部分、中央孔41x、及中央孔42x，亦形成有非晶矽膜53。為了將通道層16分離，例如亦能夠利用各向同性乾式蝕刻法將形成於除第1記憶孔43p(第1孔)、第2記憶孔43q(第2孔)、第3記憶孔43r(第3孔)及第4記憶孔43s(第4孔)以外之區域之非晶矽膜53去除。
例如，為了將通道層16分離，亦能夠利用各向同性乾式蝕刻法將形成於第2區域122b之表面、以及中央孔41x及中央孔42x之內表面之非晶矽膜53去除。又，雖然於中央孔41x、中央孔42x中亦形成有積層膜52，但亦能夠利用各向同性乾式蝕刻法將積層膜52之一部分去除。
繼而，利用氧化矽膜54嵌埋中央孔41x及中央孔42x(圖55)。氧化矽膜54最終成為中央絕緣層20。氧化矽膜54例如利用CVD法形成。
繼而，使用未圖示之蝕刻用槽，利用濕式蝕刻選擇性地去除氮化矽層32。濕式蝕刻中，例如，使用磷酸溶液，對氮化矽層32相對於氧化矽層30選擇性地進行蝕刻。繼而，於已去除氮化矽層32之區域形成鎢膜55(圖56)。氮化矽層32被替換成鎢膜55。鎢膜55最終成為字元線WL、及源極選擇閘極線SGS。
其後，於積層體122之上，使用眾所周知之工藝技術形成複數條位元線BL。
可以藉由以上之製造方法，製造第4實施形態之半導體記憶裝置之記憶胞陣列200。
再者，亦能夠將形成積層體122時之第2層設為導電層。
繼而，對第4實施形態之半導體記憶裝置及其製造方法之作用及效果進行說明。
三維配置記憶胞而成之三維NAND快閃記憶體實現較高之積體度與較低之成本。於製造三維NAND快閃記憶體時，例如，於積層複數個絕緣層與複數個閘極電極層而成之積層體中，形成貫通積層體之記憶孔，於記憶孔之中形成電荷蓄積層及半導體層，藉此形成串聯連接有複數個記憶胞之記憶體串。可以藉由增加積層體之閘極電極之積層數、或將記憶孔之尺寸微細化，來實現三維NAND快閃記憶體之進一步之大容量化。
於增加積層體之閘極電極之積層數之情形、或將記憶孔之尺寸微細化之情形時，記憶孔之縱橫比(深度/寬度)變大。因此，利用蝕刻形成記憶孔變得困難。即，若記憶孔之縱橫比變大，則例如於利用RIE法進行蝕刻時蝕刻速率下降、或發生蝕刻停止。
於第4實施形態之半導體記憶裝置之記憶胞陣列200中，於積層體22之內部，於在z方向上延伸之中央絕緣層20之周圍，設置複數個通道層16。藉由採用該構造，能夠形成較大縱橫比之記憶孔，可以實現三維NAND快閃記憶體之進一步之大容量化。
於製造記憶胞陣列200時，於形成較小孔徑之記憶孔之前，於積層體122中形成較大孔徑且較小縱橫比之中央孔41x及中央孔42x。其後，如圖49所示，藉由以一部分與中央孔41x及中央孔42x重疊之方式，形成第1記憶孔43p、第2記憶孔43q、第3記憶孔43r及第4記憶孔43s，能夠於有效縱橫比較小之狀態下進行較小孔徑之記憶孔之蝕刻。因而，於形成較小孔徑且較高縱橫比之記憶孔時，能夠減小蝕刻速率之下降、或發生蝕刻停止之可能性。
又，於欲進一步增加積層體之閘極電極之積層數之情形時，即使為孔徑及縱橫比均較記憶孔大之中央孔，亦有難以進行蝕刻之虞。於第4實施形態之半導體記憶裝置之記憶胞陣列200中，能夠將中央孔於上下方向上分割成中央孔41x及中央孔42x此兩者而製造。因而，中央孔之蝕刻變得容易，進而，能夠形成較小孔徑且較高縱橫比之記憶孔。
再者，因中央孔於上下方向上分割地形成，故有產生上下對準偏差或尺寸偏差之虞。但，因記憶孔能夠總括地形成，故可以於積層體22中由下而上，不偏移地連續形成通道層16。
進而，於記憶胞陣列200中，中央孔41x係以不貫通積層體22之方式設置。因此，於積層體22之下部，能夠使第2通道層16b及第3通道層16c連接於第1源極線SL1，使第1通道層16a及第4通道層16d連接於第2源極線SL2。換言之，能夠將配置於一個中央絕緣層20周圍之複數個通道層16連接於被分割成之不同之源極線SL。
例如，於源極線SL如記憶胞陣列200般被分割之狀態下，使中央孔41x以貫通積層體22之方式設置。於該情形時，例如有如下顧慮：對未圖示之記憶胞陣列200之下之配線或元件造成損害、或引起記憶胞陣列200之下之配線或元件之短路。於記憶胞陣列200中，藉由使中央孔41x以不貫通積層體22之方式設置而抑制上述問題。
而且，能夠將配置於一個中央絕緣層20周圍之複數個通道層16連接於被分割成之不同之源極線SL。因此，如圖29所示，能夠利用1條源極線SL及1條位元線BL來選擇1條記憶體串MS，能夠利用1個字元線WL選擇1個記憶胞MC。因而，例如，無需第1實施形態之半導體記憶裝置中所設置之用以選擇記憶體串MS之汲極選擇閘極線SGD或汲極選擇電晶體SDT。因此，可以實現簡易之電路構成之半導體記憶裝置。
又，設置於記憶胞陣列200之上部之配線或元件之微細加工通常難度較高。藉由使設置於記憶胞陣列200之上部之配線或元件可以省略，而半導體記憶裝置之製造變得容易。
圖57係第4實施形態之變化例之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。圖57係對應於圖31之剖視圖。
於第4實施形態之記憶胞陣列200中，如圖31所示，於與z方向平行且包含中央絕緣層20、與第1剖面不同之第2剖面中，同一字元線WL之2個端面之間之第2距離(圖31中之d2)係朝向z方向、例如從第1字元線WL1起單調遞增之後，暫時減少，進而一直到第2字元線WL2單調遞增。
另一方面，如圖57所示，變化例之記憶胞陣列250於與z方向平行且包含中央絕緣層20、與第1剖面不同之第2剖面中，同一字元線WL之2個端面之間之第2距離(圖57中之d2)係朝向z方向、例如從第1字元線WL1至第2字元線WL2單調遞增。
於第4實施形態之變化例中，亦能夠將配置於一個中央絕緣層20周圍之複數個通道層16連接於被分割成之不同之源極線SL。
以上，根據第4實施形態之半導體記憶裝置，能夠形成較高縱橫比之記憶孔。因而，能夠提供可以實現大容量化之半導體記憶裝置。又，能夠提供為簡易之電路構成且容易製造之半導體記憶裝置。
(第5實施形態) 第5實施形態之半導體記憶裝置係於配置於第2絕緣層周圍之半導體層之個數不同之方面、及第1至第4導電線之配置不同之方面，與第4實施形態之半導體記憶裝置不同。以下，關於與第4實施形態重複之內容，有時省略一部分記載。
圖58係第5實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。圖58係記憶胞陣列之與x方向及y方向平行之位置之模式圖。圖58示出源極線SL、位元線BL及半導體層之佈局圖案。
圖58係於中央絕緣層20之周圍，配置有6個通道層16及6個電荷蓄積層18之情形。6個通道層16中之2個通道層16之下端(一端)連接於同一源極線SL。又，6個通道層16中之3個通道層16之上端(另一端)連接於同一位元線BL。
以上，根據第5實施形態之半導體記憶裝置，與第4實施形態同樣，能夠形成較高縱橫比之記憶孔。因而，能夠提供可以實現大容量化之半導體記憶裝置。又，能夠提供為簡易之電路構成且容易製造之半導體記憶裝置。
(第6實施形態) 第6實施形態之半導體記憶裝置具備：積層體，其於第1方向上交替地積層有複數個第1絕緣層與複數個閘極電極層；第1半導體層，其設置於積層體之中，於第1方向上延伸；第2半導體層，其設置於積層體之中，於第1方向上延伸；第3半導體層，其設置於積層體之中，於第1方向上延伸；第1電荷蓄積層，其設置於閘極電極層與第1半導體層之間；第2電荷蓄積層，其設置於閘極電極層與第2半導體層之間；以及第3電荷蓄積層，其設置於閘極電極層與第3半導體層之間；且於與第1方向垂直且包含閘極電極層之第1面中，第1電荷蓄積層與第2電荷蓄積層連續，於第1面中，第1電荷蓄積層與第3電荷蓄積層分離，於第1面中，第1半導體層與第2半導體層之間之第1距離小於第1半導體層與第3半導體層之間之第2距離。
第6實施形態之半導體記憶裝置為三維NAND快閃記憶體。第6實施形態之半導體記憶裝置中，記憶胞MC之電荷蓄積層包含絕緣膜之積層構造。第6實施形態之半導體記憶裝置之記憶胞MC係所謂之金屬-氧化物-氮化物-氧化物-半導體型(Metal-Oxide-Nitride-Oxide-Semiconductor型，MONOS型)記憶胞。
圖59係第6實施形態之半導體記憶裝置之記憶胞陣列之電路圖。
如圖59所示，第6實施形態之三維NAND快閃記憶體之記憶胞陣列300具備複數條字元線WL(閘極電極層)、共通源極線CSL、源極選擇閘極線SGS、複數條汲極選擇閘極線SGD、複數條位元線BL及複數條記憶體串MS。
複數條字元線WL於z方向上積層配置。複數條記憶體串MS於z方向上延伸。複數條位元線BL例如於y方向上延伸。
以下，將x方向定義為第2方向，將y方向定義為第3方向，將z方向定義為第1方向。x方向、y方向、z方向例如相互垂直。
如圖58所示，記憶體串MS具備串聯連接於共通源極線CSL與位元線BL之間之源極選擇電晶體SST、複數個記憶胞MC及汲極選擇電晶體SDT。能夠藉由選擇1條位元線BL及1條汲極選擇閘極線SGD來選擇1條記憶體串MS，能夠藉由選擇1個字元線WL來選擇1個記憶胞MC。字元線WL為構成記憶胞MC之記憶胞電晶體之閘極電極。
圖60、圖61、圖62係第6實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。
圖60係記憶胞陣列300之與y方向及z方向平行之剖面。圖60係記憶胞陣列300之yz剖面。圖60係圖62之AA'剖面。圖60中，由矩形所包圍之區域為1個記憶胞MC。
圖61係記憶胞陣列300之與x方向及z方向平行之剖面。圖61係記憶胞陣列300之xz剖面。圖61係圖62之BB'剖面。
圖62係記憶胞陣列300之與x方向及y方向平行之剖面。圖62係記憶胞陣列300之與z方向垂直之剖面。圖62係圖60及圖61之CC'剖面。圖62係與z方向(第1方向)垂直且包含字元線WL(閘極電極層)之剖面。圖62係第1面之一例。
圖63係第6實施形態之半導體記憶裝置之記憶胞之模式剖視圖。圖63係記憶胞MC之剖視圖。圖63係記憶胞MC之與z方向平行之剖面。圖63對應於圖60中由矩形所包圍之區域(圖60中之MC)。
如圖60、圖61及圖62所示，記憶胞陣列300具備半導體基板10、基板絕緣層12、共通源極線CSL、源極選擇閘極線SGS、汲極選擇閘極線SGD、複數條字元線WL(閘極電極層)、複數個層間絕緣層14(第1絕緣層)、第1通道層16a(第1半導體層)、第2通道層16b(第2半導體層)、第3通道層16c(第3半導體層)、第4通道層16d(第4半導體層)、第1電荷蓄積層18a、第2電荷蓄積層18b、第3電荷蓄積層18c、第4電荷蓄積層18d及複數條位元線BL。
再者，以下，有時將第1通道層16a(第1半導體層)、第2通道層16b(第2半導體層)、第3通道層16c(第3半導體層)及第4通道層16d(第4半導體層)統稱地記載為通道層16。又，有時將第1電荷蓄積層18a、第2電荷蓄積層18b、第3電荷蓄積層18c及第4電荷蓄積層18d統稱地記載為電荷蓄積層18。
積層體22具備複數條字元線WL及複數個層間絕緣層14。
半導體基板10例如為矽基板。
基板絕緣層12設置於半導體基板10之上。基板絕緣層12例如為氧化矽。
共通源極線CSL設置於基板絕緣層12之上。共通源極線CSL例如為金屬或半導體。
積層體22設置於共通源極線CSL之上。
字元線WL與層間絕緣層14、源極選擇閘極線SGS或汲極選擇閘極線SGD，於z方向(第1方向)上交替地積層於半導體基板10之上。於z方向(第1方向)上交替地積層之字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD中，最靠近半導體基板10之側之層為源極選擇閘極線SGS，最遠離半導體基板10之側之層為汲極選擇閘極線SGD。字元線WL設置於源極選擇閘極線SGS與汲極選擇閘極線SGD之間。字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD於z方向上分開配置。積層體22具備複數條字元線WL、源極選擇閘極線SGS、汲極選擇閘極線SGD及複數層層間絕緣層14。
字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD，例如為板狀導電體。字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD，例如包含金屬、金屬氮化物、金屬碳化物、或半導體。金屬例如可以使用鎢(W)、鈦(Ti)、鉭(Ta)。半導體例如可以使用多晶矽。字元線WL、源極選擇閘極線SGS及汲極選擇閘極線SGD亦可包含氮化鈦、氮化鉭等障壁金屬。
字元線WL作為記憶胞MC之電晶體之控制電極而發揮功能。字元線WL係閘極電極層之一例。
層間絕緣層14使字元線WL與字元線WL、源極選擇閘極線SGS與字元線WL、及汲極選擇閘極線SGD與字元線WL分離。層間絕緣層14例如可以使用氧化物、氮氧化物、或氮化物。層間絕緣層14例如包含氧化矽。
通道層16設置於積層體22之中。通道層16於z方向上延伸。第1通道層16a設置於積層體22之中，於z方向上延伸。第2通道層16b設置於積層體22之中，於z方向上延伸。第3通道層16c設置於積層體22之中，於z方向上延伸。第4通道層16d設置於積層體22之中，於z方向上延伸。再者，通道層16延伸之方向亦可不一定與第1方向完全一致。例如，通道層16延伸之方向，只要為相對於第1方向±5度之範圍內即可。
通道層16例如使用多晶半導體。多晶半導體例如使用多晶矽。通道層16作為記憶胞MC之電晶體之通道區域而發揮功能。
電荷蓄積層18設置於字元線WL與通道層16之間。第1電荷蓄積層18a設置於字元線WL與第1通道層16a之間。第2電荷蓄積層18b設置於字元線WL與第2通道層16b之間。第3電荷蓄積層18c設置於字元線WL與第3通道層16c之間。第4電荷蓄積層18d設置於字元線WL與第4通道層16d之間。
如圖63所示，例如，電荷蓄積層18具有隧道絕緣膜18x、電荷捕獲膜18y及阻擋絕緣膜18z。電荷捕獲膜18y設置於隧道絕緣膜18x與阻擋絕緣膜18z之間。隧道絕緣膜18x、電荷捕獲膜18y及阻擋絕緣膜18z例如分別使用氧化矽膜、氮化矽膜及氧化矽膜。
隧道絕緣膜18x具有選擇性地使電荷通過之功能。電荷捕獲膜18y具有捕獲並蓄積電荷之功能。阻擋絕緣膜18z具有阻止於電荷捕獲膜18y與字元線WL之間流動之電流之功能。記憶胞MC係所謂之MONOS型記憶胞。
電荷蓄積層18係沿著通道層16之側面設置。電荷蓄積層18亦可還設置於通道層16與層間絕緣層14之間。電荷蓄積層18亦可於在z方向上相鄰之記憶胞MC之間不被分斷地設置。
記憶胞MC之電晶體之閾值電壓係根據電荷蓄積層18中所蓄積之電荷量而變化。1個記憶胞MC能夠藉由利用該閾值電壓之變化來記憶資料。
例如，藉由記憶胞MC之電晶體之閾值電壓發生變化，而電晶體導通之電壓發生變化。例如，若將閾值電壓較高之狀態定義為資料“0”，將閾值電壓較低之狀態定義為資料“1”，則記憶胞MC能夠記憶“0”與“1”此種1位元資料。
圖64係第6實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。圖64係圖62之局部放大圖。圖64中，省略了字元線WL之圖示。
如圖62、圖64所示，於與z方向垂直且包含字元線WL之第1面中，第1電荷蓄積層18a之至少一部分與第2電荷蓄積層18b之至少一部分連續。又，第3電荷蓄積層18c之至少一部分與第4電荷蓄積層18d之至少一部分連續。
如圖62所示，於x方向上排列之複數個通道層16與字元線WL之間之電荷蓄積層18連續。另一方面，於y方向上排列之複數個通道層16與字元線WL之間之電荷蓄積層18分離。
例如，如圖64所示，第1電荷蓄積層18a之電荷捕獲膜18ya與第2電荷蓄積層18b之電荷捕獲膜18yb連續。又，第1電荷蓄積層18a之阻擋絕緣膜18za與第2電荷蓄積層18b之阻擋絕緣膜18zb連續。第1電荷蓄積層18a之隧道絕緣膜18xa與第2電荷蓄積層18b之隧道絕緣膜18xb分離。再者，第1電荷蓄積層18a之隧道絕緣膜18xa與第2電荷蓄積層18b之隧道絕緣膜18xb亦可連續。
又，第3電荷蓄積層18c之電荷捕獲膜18yc與第4電荷蓄積層18d之電荷捕獲膜18yd連續。又，第3電荷蓄積層18c之阻擋絕緣膜18zc與第4電荷蓄積層18d之阻擋絕緣膜18zd連續。第3電荷蓄積層18c之隧道絕緣膜18xc與第4電荷蓄積層18d之隧道絕緣膜18xd分離。再者，第3電荷蓄積層18c之隧道絕緣膜18xc與第4電荷蓄積層18d之隧道絕緣膜18xd亦可連續。
另一方面，於第1面中，第1電荷蓄積層18a與第3電荷蓄積層18c分離。又，第2電荷蓄積層18b與第3電荷蓄積層18c分離。又，第1電荷蓄積層18a與第4電荷蓄積層18d分離。又，第2電荷蓄積層18b與第4電荷蓄積層18d分離。
字元線WL位於第1電荷蓄積層18a與第3電荷蓄積層18c之間。字元線WL位於第2電荷蓄積層18b與第3電荷蓄積層18c之間。字元線WL位於第1電荷蓄積層18a與第4電荷蓄積層18d之間。字元線WL位於第2電荷蓄積層18b與第4電荷蓄積層18d之間。
於第1面中，第1通道層16a與第2通道層16b之間之第1距離(圖64中之dx)小於第1通道層16a與第3通道層16c之間之第2距離(圖64中之dy)。第2距離dy例如為第1距離dx之1.2倍以上2倍以下。
複數條位元線BL設置於積層體22之上。位元線BL於y方向上延伸。位元線BL例如包含金屬、金屬氮化物、金屬碳化物、或半導體。金屬例如可以使用鎢(W)、鈦(Ti)、鉭(Ta)。半導體例如可以使用多晶矽。位元線BL可以包含氮化鈦、氮化鉭等障壁金屬。
繼而，對第6實施形態之半導體記憶裝置之製造方法之一例進行說明。
第6實施形態之半導體記憶裝置之製造方法係：於第1方向上交替地積層複數個作為絕緣體之第1層與複數個第2層而形成積層體；於積層體之上形成遮罩材，上述遮罩材具有第1開口部、第2開口部、連結第1開口部與第2開口部之連結部、及與第1開口部分離之第3開口部；以遮罩材為遮罩，形成貫通積層體之第1孔、第2孔、連結孔及第3孔；於第1孔中形成與第2層相接之第1電荷蓄積層，於第2孔中形成與第2層相接之第2電荷蓄積層，於第3孔中形成與第2層相接之第3電荷蓄積層；以及於第1孔中形成與第1電荷蓄積層相接且於第1方向上延伸之第1半導體層，於第2孔中形成與第2電荷蓄積層相接、於第1方向上延伸且與第1半導體層分離之第2半導體層，於第3孔中形成與第3電荷蓄積層相接且於第1方向上延伸之第3半導體層。以下，以第2層為絕緣體，於形成第1孔、第2孔及第3孔之後將第2層替換成導電層之情形為例進行說明。
圖65、圖66、圖67、圖68、圖69、圖70、圖71、圖72、圖73、圖74、圖75、圖76、圖77、圖78、圖79及圖80係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。圖65、圖67、圖70、圖72、圖75、圖77及圖79係表示與圖60對應之剖面之剖視圖。圖66、圖68、圖71、圖73、圖76、圖78及圖80係表示與圖61對應之剖面之剖視圖。圖69、圖74分別為圖67、圖72之俯視圖。
首先，於半導體基板10上形成基板絕緣層12及共通源極線CSL。基板絕緣層12例如為氧化矽層。其次，於共通源極線CSL之上，於z方向上交替地積層複數個氧化矽層30(第1層)與複數個氮化矽層32(第2層)(圖65、圖66)。由氧化矽層30及氮化矽層32形成積層體122。
氧化矽層30及氮化矽層32例如利用化學氣相沈積法(Chemical Vapor Deposition法，CVD法)形成。氧化矽層30之一部分最終成為層間絕緣層14。
氮化矽層32為犧牲層。氮化矽層32最終被替換成導電層，成為字元線WL、源極選擇閘極線SGS、及汲極選擇閘極線SGD。
繼而，於積層體122之上形成加工遮罩45(遮罩材)(圖67、68)。加工遮罩45例如使用光阻或碳膜。加工遮罩45具有複數個開口部50及複數個連結部51(圖69)。複數個開口部50包含第1開口部50a、第2開口部50b及第3開口部50c。連結部51將第1開口部50a與第2開口部50b連結。第3開口部50c與第1開口部50a及第2開口部50b分離。
連結部51之寬度小於開口部50之寬度。連結部51之寬度小於第1開口部50a之寬度及第2開口部50b之寬度。
繼而，以加工遮罩45為遮罩，對氧化矽層30及氮化矽層32進行蝕刻(圖70、圖71)。利用蝕刻，形成貫通積層體122之開口孔60。蝕刻例如利用反應性離子蝕刻法(Reactive Ion Etching法，RIE法)來進行。開口孔60到達共通源極線CSL。
繼而，將加工遮罩45剝離(圖72、73)。
開口孔60包含記憶孔61及連結孔62。記憶孔61包含第1記憶孔61a(第1孔)、第2記憶孔61b(第2孔)及第3記憶孔61c(第3孔)(圖74)。再者，實質上，記憶孔61與連結孔62並非分別獨立之複數個孔，而是相連結之1個孔。即，記憶孔61及連結孔62亦可稱為記憶孔部61及連結孔部62。
繼而，將由氧化矽膜、氮化矽膜及氧化矽膜構成之積層膜52形成於記憶孔61(圖75、圖76)。積層膜52與氮化矽層32相接。
形成於第1記憶孔61a之積層膜52成為第1電荷蓄積層18a。又，形成於第2記憶孔61b之積層膜52成為第2電荷蓄積層18b。又，形成於第3記憶孔61c之積層膜52成為第3電荷蓄積層18c。
與記憶孔61相比寬度較窄之連結孔62係藉由積層膜52而閉合。再者，雖然於積層體122之表面、及共通源極線CSL之露出之部分亦形成有積層膜52，但利用回蝕法去除。
繼而，於記憶孔61中形成與積層膜52相接之非晶矽膜53(圖77、圖78)。非晶矽膜53於後續步驟中被加熱，最終成為使用多晶矽之通道層16。
以與設置於第1記憶孔61a中之第1電荷蓄積層18a相接之方式，形成在z方向上延伸之第1通道層16a(第1半導體層)。以與設置於第2記憶孔61b中之第2電荷蓄積層18b相接之方式，形成在z方向上延伸且與第1通道層16a(第1半導體層)分離之第2通道層16b(第2半導體層)。又，以與設置於第3記憶孔61c中之第3電荷蓄積層18c相接之方式，形成在z方向上延伸且與第1通道層16a(第1半導體層)及第2通道層16b(第2半導體層)分離之第3通道層16c(第3半導體層)。
繼而，使用未圖示之蝕刻用槽，利用濕式蝕刻選擇性地去除氮化矽層32。濕式蝕刻中，例如，使用磷酸溶液，對氮化矽層32相對於氧化矽層30選擇性地進行蝕刻。
繼而，於已去除氮化矽層32之區域中，形成鎢膜55(圖79、圖80)。氮化矽層32被替換成鎢膜55。鎢膜55最終成為字元線WL、源極選擇閘極線SGS、及汲極選擇閘極線SGD。鎢膜55係導電層之一例。
其後，於積層體122之上，使用眾所周知之工藝技術形成複數條位元線BL。
可以藉由以上之製造方法，製造第6實施形態之半導體記憶裝置之記憶胞陣列300。
再者，亦能夠將形成積層體122時之第2層設為導電層。
繼而，對第6實施形態之半導體記憶裝置及其製造方法之作用及效果進行說明。
三維地配置記憶胞而成之三維NAND快閃記憶體實現較高之積體度與較低之成本。於製造三維NAND快閃記憶體時，例如，於積層複數個絕緣層與複數個閘極電極層而成之積層體中，形成貫通積層體之記憶孔，於記憶孔之中形成電荷蓄積層及半導體層，藉此形成串聯連接有複數個記憶胞之記憶體串。可以藉由增加積層體之閘極電極之積層數、或將記憶孔之尺寸微細化，來實現三維NAND快閃記憶體之進一步之大容量化。
於增加積層體之閘極電極之積層數之情形、或將記憶孔之尺寸微細化之情形時，記憶孔之縱橫比(深度/寬度)變大。因此，利用蝕刻形成記憶孔變得困難。若記憶孔之縱橫比變大，則例如於利用RIE法進行蝕刻時蝕刻速率下降、或發生蝕刻停止。
於第6實施形態之半導體記憶裝置之記憶胞陣列300中，相鄰之2個通道層16之電荷蓄積層18被設為連續。相鄰之2個記憶孔61藉由連結孔62而耦合。因而，形成記憶孔61時之加工遮罩45之圖案係相鄰之開口部50之圖案藉由連結部51而連結之較大之圖案。
因此，利用蝕刻形成記憶孔61時之記憶孔61之有效縱橫比(記憶孔61與連結孔62合起來之孔之縱橫比)變小。因而，於形成較小孔徑且較高縱橫比之記憶孔時，能夠減小蝕刻速率之下降、或發生蝕刻停止之可能性。因此，可以實現三維NAND快閃記憶體之進一步之大容量化。
又，如圖62所示，於x方向上排列之複數個通道層16與字元線WL之間之電荷蓄積層18連續。另一方面，於y方向上排列之複數個通道層16與字元線WL之間之電荷蓄積層18分離。因此，字元線WL不會被電荷蓄積層18分斷而孤立。因此，可以抑制字元線WL變為浮動狀態。
進而，於記憶胞陣列300中，第1通道層16a與第2通道層16b之間之第1距離(圖64中之dx)小於第1通道層16a與第3通道層16c之間之第2距離(圖64中之dy)。即，於y方向上排列之複數個通道層16之間之距離大於在x方向上排列之複數個通道層16之間之距離。根據該構成，可以取足夠大之字元線WL之寬度。
因而，尤其是於應用利用導電層替換絕緣體之第2層而形成字元線WL、源極選擇閘極線SGS、及汲極選擇閘極線SGD之製造方法之情形時，絕緣體之去除及導電層之沈積變得容易。因此，能夠穩定地形成字元線WL、源極選擇閘極線SGS、及汲極選擇閘極線SGD。
第1通道層16a與第3通道層16c之間之第2距離(圖64中之dy)較佳為第1通道層16a與第2通道層16b之間之第1距離(圖64中之dx)之1.2倍以上2倍以下。藉由第2距離dy為第1距離dx之1.2倍以上，能夠更穩定地形成字元線WL。又，藉由第2距離dy為第1距離dx之2倍以下，記憶孔61之密度變高，可以實現三維NAND快閃記憶體之進一步之大容量化。
以上，根據第6實施形態之半導體記憶裝置及其製造方法，能夠形成較高縱橫比之記憶孔。因而，能夠提供可以實現大容量化之半導體記憶裝置及其製造方法。
(第7實施形態) 第7實施形態之半導體記憶裝置係於以下方面與第6實施形態之半導體記憶裝置不同，即：第1電荷蓄積層具有第1隧道絕緣膜、第1隧道絕緣膜與閘極電極層之間之第1半導體膜、及第1半導體膜與閘極電極層之間之第1阻擋絕緣膜，第2電荷蓄積層具有第2隧道絕緣膜、第2隧道絕緣膜與閘極電極層之間之第2半導體膜、及第2半導體膜與閘極電極層之間之第2阻擋絕緣膜，第3電荷蓄積層具有第3隧道絕緣膜、第3隧道絕緣膜與閘極電極層之間之第3半導體膜及第3半導體膜與閘極電極層之間之第3阻擋絕緣膜，於第1面中，第1半導體膜與第2半導體膜分離，第1阻擋絕緣膜與第2阻擋絕緣膜連續。以下，關於與第6實施形態重複之內容，有時省略一部分記載。
圖81係第7實施形態之半導體記憶裝置之記憶胞之模式剖視圖。圖81係記憶胞MC之剖視圖。圖81係記憶胞MC之與z方向平行之剖面。圖81對應於圖60中由矩形所包圍之區域(圖60中之MC)。
如圖81所示，例如，電荷蓄積層18具備隧道絕緣膜18p、半導體膜18q及阻擋絕緣膜18r。半導體膜18q位於隧道絕緣膜18p與阻擋絕緣膜18r之間。阻擋絕緣膜18r位於半導體膜18q與字元線WL之間。隧道絕緣膜18p、半導體膜18q及阻擋絕緣膜18r例如分別使用氧化矽膜、多晶矽膜及氧化矽膜。
隧道絕緣膜18p具有選擇性地使電荷通過之功能。半導體膜18q具有蓄積電荷之功能。阻擋絕緣膜18r具有阻止於半導體膜18q與字元線WL之間流動之電流之功能。記憶胞MC係所謂之浮閘型記憶胞。
通道層16或隧道絕緣膜18p與層間絕緣層14接觸。換言之，半導體膜18q於在z方向上相鄰之記憶胞MC之間被分斷。
圖82係第7實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。圖82係與第6實施形態之圖64對應之剖視圖。圖82中，省略了字元線WL之圖示。
如圖82所示，於與z方向垂直且包含字元線WL之第1面中，第1電荷蓄積層18a之至少一部分與第2電荷蓄積層18b之至少一部分連續。又，第3電荷蓄積層18c之至少一部分與第4電荷蓄積層18d之至少一部分連續。
例如，如圖82所示，第1電荷蓄積層18a之阻擋絕緣膜18ra與第2電荷蓄積層18b之阻擋絕緣膜18rb連續。第1電荷蓄積層18a之半導體膜18qa與第2電荷蓄積層18b之半導體膜18qb分離。第1電荷蓄積層18a之隧道絕緣膜18pa與第2電荷蓄積層18b之隧道絕緣膜18pb分離。
又，第3電荷蓄積層18c之阻擋絕緣膜18rc與第4電荷蓄積層18d之阻擋絕緣膜18rd連續。第3電荷蓄積層18c之半導體膜18qc與第4電荷蓄積層18d之半導體膜18qd分離。又，第3電荷蓄積層18c之隧道絕緣膜18pc與第4電荷蓄積層18d之隧道絕緣膜18pd分離。
另一方面，於第1面中，第1電荷蓄積層18a與第3電荷蓄積層18c分離。又，第2電荷蓄積層18b與第3電荷蓄積層18c分離。又，第1電荷蓄積層18a與第4電荷蓄積層18d分離。又，第2電荷蓄積層18b與第4電荷蓄積層18d分離。
字元線WL位於第1電荷蓄積層18a與第3電荷蓄積層18c之間。字元線WL位於第2電荷蓄積層18b與第3電荷蓄積層18c之間。字元線WL位於第1電荷蓄積層18a與第4電荷蓄積層18d之間。字元線WL位於第2電荷蓄積層18b與第4電荷蓄積層18d之間。
於第1面中，第1通道層16a與第2通道層16b之間之第1距離(圖82中之dx)小於第1通道層16a與第3通道層16c之間之第2距離(圖82中之dy)。第2距離dy例如為第1距離dx之1.2倍以上2倍以下。
以上，根據第7實施形態之半導體記憶裝置，與第6實施形態同樣，能夠形成較高縱橫比之記憶孔。因而，能夠提供可以實現大容量化之半導體記憶裝置。
(第8實施形態) 第8實施形態之半導體記憶裝置係於記憶孔之配置不同之方面，與第6實施形態之半導體記憶裝置不同。以下，關於與第6實施形態重複之內容，有時省略一部分記載。
圖83係第8實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。圖83係記憶胞陣列之與x方向及y方向平行之剖面。圖83係記憶胞陣列之與z方向垂直之剖面。圖83係與z方向(第1方向)垂直且包含字元線WL(閘極電極層)之面。圖83係與第6實施形態之圖62對應之剖面。
通道層16呈鋸齒狀配置。如圖83所示，於x方向上呈鋸齒狀排列之複數個通道層16與字元線WL之間之電荷蓄積層18連續。另一方面，於y方向上排列之複數個通道層16與字元線WL之間之電荷蓄積層18分離。
如圖83所示，於與z方向垂直且包含字元線WL之第1面中，第1電荷蓄積層18a與第2電荷蓄積層18b連續。又，第3電荷蓄積層18c與第4電荷蓄積層18d連續。
另一方面，於第1面中，第1電荷蓄積層18a與第3電荷蓄積層18c分離。又，第2電荷蓄積層18b與第3電荷蓄積層18c分離。又，第1電荷蓄積層18a與第4電荷蓄積層18d分離。又，第2電荷蓄積層18b與第4電荷蓄積層18d分離。
字元線WL位於第1電荷蓄積層18a與第3電荷蓄積層18c之間。字元線WL位於第2電荷蓄積層18b與第3電荷蓄積層18c之間。字元線WL位於第1電荷蓄積層18a與第4電荷蓄積層18d之間。字元線WL位於第2電荷蓄積層18b與第4電荷蓄積層18d之間。
於第1面中，第1通道層16a與第2通道層16b之間之第1距離小於第1通道層16a與第3通道層16c之間之第2距離。第2距離例如為第1距離之1.2倍以上2倍以下。
以上，根據第8實施形態之半導體記憶裝置，與第6實施形態同樣，能夠形成較高縱橫比之記憶孔。因而，能夠提供可以實現大容量化之半導體記憶裝置。
(第9實施形態) 第9實施形態之半導體記憶裝置係於記憶孔之配置不同之方面，與第6實施形態之半導體記憶裝置不同。以下，關於與第6實施形態重複之內容，有時省略一部分記載。
圖84係第9實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。圖84係記憶胞陣列之與x方向及y方向平行之剖面。圖84係記憶胞陣列之與z方向垂直之剖面。圖84係與z方向(第1方向)垂直且包含字元線WL(閘極電極層)之面。圖84係與第6實施形態之圖62對應之剖面。
如圖84所示，於x方向上排列之2個通道層16與字元線WL之間之電荷蓄積層18連續。另一方面，於y方向上排列之複數個通道層16與字元線WL之間之電荷蓄積層18分離。
於在x方向上排列且彼此之電荷蓄積層18連續之2個通道層16、與在x方向上相鄰之通道層16之間，電荷蓄積層18分離。例如，電荷蓄積層18連續之2個通道層16係於x方向上重複配置。
於第1面中，第1電荷蓄積層18a與第3電荷蓄積層18c分離。又，第2電荷蓄積層18b與第3電荷蓄積層18c分離。又，第1電荷蓄積層18a與第4電荷蓄積層18d分離。又，第2電荷蓄積層18b與第4電荷蓄積層18d分離。
字元線WL位於第1電荷蓄積層18a與第3電荷蓄積層18c之間。字元線WL位於第2電荷蓄積層18b與第3電荷蓄積層18c之間。字元線WL位於第1電荷蓄積層18a與第4電荷蓄積層18d之間。字元線WL位於第2電荷蓄積層18b與第4電荷蓄積層18d之間。
於第1面中，第1通道層16a與第2通道層16b之間之第1距離小於第1通道層16a與第3通道層16c之間之第2距離。第2距離例如為第1距離之1.2倍以上2倍以下。
以上，根據第9實施形態之半導體記憶裝置，與第6實施形態同樣，能夠形成較高縱橫比之記憶孔。因而，能夠提供可以實現大容量化之半導體記憶裝置。
再者，於第1至第9實施形態中，字元線WL之間之絕緣層例如亦可為空腔。
以上，對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可以於不脫離發明之主旨之範圍內進行各種省略、替換及變更。例如，可以將一實施形態之構成要素替換或變更成其他實施形態之構成要素。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
(相關申請案) 本申請案享有以日本專利申請案2019-171712號(申請日：2019年9月20日)作為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:半導體層 12:基板絕緣層 14:層間絕緣層(第1絕緣層) 16:通道層 16a:第1通道層(第1半導體層) 16b:第2通道層(第2半導體層) 16c:第3通道層(第3半導體層) 16d:第4通道層(第4半導體層) 18:電荷蓄積層 18a:第1電荷蓄積層 18b:第2電荷蓄積層 18c:第3電荷蓄積層 18d:第4電荷蓄積層 18p:隧道絕緣膜 18pa:隧道絕緣膜 18pb:隧道絕緣膜 18pc:隧道絕緣膜 18pd:隧道絕緣膜 18q:半導體膜 18qa:半導體膜 18qb:半導體膜 18qc:半導體膜 18qd:半導體膜 18r:阻擋絕緣膜 18ra:阻擋絕緣膜 18rb:阻擋絕緣膜 18rc:阻擋絕緣膜 18rd:阻擋絕緣膜 18x:隧道絕緣膜 18xa:隧道絕緣膜 18xb:隧道絕緣膜 18xc:隧道絕緣膜 18xd:隧道絕緣膜 18y:電荷捕獲膜 18ya:電荷捕獲膜 18yb:電荷捕獲膜 18yc:電荷捕獲膜 18yd:電荷捕獲膜 18z:阻擋絕緣膜 18za:阻擋絕緣膜 18zb:阻擋絕緣膜 18zc:阻擋絕緣膜 18zd:阻擋絕緣膜 20:中央絕緣層(第2絕緣層) 22:積層體 22a:第1區域 22b:第2區域 30:氧化矽層(第1層) 32:氮化矽層(第2層) 41:第1加工遮罩(第1遮罩材) 41a:中央開口部 41x:中央孔 42:第2加工遮罩 42a:中央開口部 42x:中央孔 43:第3加工遮罩(第2遮罩材) 43a:第1開口部 43b:第2開口部 43c:第3開口部 43d:第4開口部 43p:第1記憶孔(第1孔) 43q:第2記憶孔(第2孔) 43r:第3記憶孔(第3孔) 43s:第4記憶孔(第4孔) 45:加工遮罩(遮罩材) 49:旋塗玻璃 50:開口部 50a:第1開口部 50b:第2開口部 50c:第3開口部 51:連結部 52:積層膜 53:非晶矽膜 54:氧化矽膜 55:鎢膜 60:開口孔 61:記憶孔 61a:第1記憶孔(第1孔) 61b:第2記憶孔(第2孔) 61c:第3記憶孔(第3孔) 62:連結孔 100:記憶胞陣列 122:積層體 122a:第1區域 122b:第2區域 200:記憶胞陣列 250:記憶胞陣列 300:記憶胞陣列 BL:位元線 BL1:第1位元線(第3導電線) BL2:第2位元線(第4導電線) BL3:第3位元線 BL4:第4位元線 BL5:第5位元線 BL6:第6位元線 CSL:共通源極線 d1:第1距離 d2:第2距離 dx:第1距離 dy:第2距離 MC:記憶胞 MS:記憶體串 P1:第1平面 P2:第2平面 S:區域 SDT:汲極選擇電晶體 SGD:汲極選擇閘極線 SGS:源極選擇閘極線 SL:源極線 SL1:第1源極線(第1導電線) SL2:第2源極線(第2導電線) SL3:第3源極線 SL4:第4源極線 SL5:第5源極線 SL6:第6源極線 SST:源極選擇電晶體 T:區域 WL:字元線(閘極電極層) WL1:第1字元線 WL2:第2字元線 X:區域 Y:區域
圖1係第1實施形態之半導體記憶裝置之記憶胞陣列之電路圖。 圖2係第1實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖3係第1實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖4係第1實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖5A、5B、5C係第1實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖6係第1實施形態之半導體記憶裝置之記憶胞之模式剖視圖。 圖7係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖8係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖9係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖10係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖11係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖12係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖13係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖14係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖15係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖16係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖17係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖18係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖19係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖20係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖21係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖22係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖23係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖24係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖25係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖26係表示第1實施形態之半導體記憶裝置之製造方法之模式圖。 圖27係第2實施形態之半導體記憶裝置之記憶胞之模式剖視圖。 圖28A、28B、28C、28D係第3實施形態之半導體記憶裝置之模式圖。 圖29係第4實施形態之半導體記憶裝置之記憶胞陣列之電路圖。 圖30係第4實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖31係第4實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖32係第4實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖33A、33B、33C係第4實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖34A、34B、34C係第4實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖35係第4實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖36係第4實施形態之半導體記憶裝置之記憶胞之模式剖視圖。 圖37係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖38係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖39係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖40係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖41係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖42係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖43係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖44係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖45係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖46係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖47係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖48係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖49係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖50係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖51係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖52係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖53係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖54係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖55係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖56係表示第4實施形態之半導體記憶裝置之製造方法之模式圖。 圖57係第4實施形態之變化例之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。 圖58係第5實施形態之半導體記憶裝置之記憶胞陣列之局部模式圖。 圖59係第6實施形態之半導體記憶裝置之記憶胞陣列之電路圖。 圖60係第6實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。 圖61係第6實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。 圖62係第6實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。 圖63係第6實施形態之半導體記憶裝置之記憶胞之模式剖視圖。 圖64係第6實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。 圖65係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖66係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖67係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖68係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖69係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖70係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖71係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖72係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖73係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖74係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖75係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖76係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖77係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖78係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖79係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖80係表示第6實施形態之半導體記憶裝置之製造方法之模式圖。 圖81係第7實施形態之半導體記憶裝置之記憶胞之模式剖視圖。 圖82係第7實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。 圖83係第8實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。 圖84係第9實施形態之半導體記憶裝置之記憶胞陣列之局部模式剖視圖。
10:半導體層
12:基板絕緣層
14:層間絕緣層(第1絕緣層)
20:中央絕緣層(第2絕緣層)
22:積層體
22a:第1區域
22b:第2區域
100:記憶胞陣列
BL:位元線
CSL:共通源極線
d2:第2距離
SGD:汲極選擇閘極線
SGS:源極選擇閘極線
WL:字元線(閘極電極層)
WL1:第1字元線
WL2:第2字元線

Claims (22)

  1. 一種半導體記憶裝置，其包含： 積層體，其於第1方向上交替地積層有複數層第1絕緣層與複數層閘極電極層； 第1半導體層，其設置於上述積層體之中，於上述第1方向上延伸； 第2半導體層，其設置於上述積層體之中，於上述第1方向上延伸； 第3半導體層，其設置於上述積層體之中，於上述第1方向上延伸； 第1電荷蓄積層，其設置於上述閘極電極層與上述第1半導體層之間； 第2電荷蓄積層，其設置於上述閘極電極層與上述第2半導體層之間； 第3電荷蓄積層，其設置於上述閘極電極層與上述第3半導體層之間；及 第2絕緣層，其設置於上述積層體之中，於上述第1方向上延伸，於與上述第1方向垂直且包含上述閘極電極層之面內，與上述第1半導體層或上述第1電荷蓄積層、上述第2半導體層或上述第2電荷蓄積層、及上述第3半導體層或上述第3電荷蓄積層相接；且 於與上述第1方向平行且包含上述第2絕緣層之第1剖面內，上述閘極電極層之間隔著上述第2絕緣層之2個端面之間之第1距離，係從上述閘極電極層中之一個第1閘極電極層，至朝上述第1方向遠離之上述閘極電極層中之另一個第2閘極電極層單調遞增， 於與上述第1方向平行且包含上述第2絕緣層、與上述第1剖面不同之第2剖面中，上述閘極電極層之間隔著上述第2絕緣層之2個端面之間之第2距離，係從上述第1閘極電極層朝上述第1方向單調遞增後，暫時減少，再單調遞增直到上述第2閘極電極層。
  2. 如請求項1之半導體記憶裝置，其中上述第1剖面包含上述第1半導體層、上述第2半導體層、及上述第3半導體層中之至少任一者， 上述第2剖面不包含上述第1半導體層、上述第2半導體層、及上述第3半導體層中之任一者。
  3. 如請求項1之半導體記憶裝置，其進而包含： 第4半導體層，其設置於上述積層體之中，於上述第1方向上延伸；及 第4電荷蓄積層，其設置於上述閘極電極層與上述第4半導體層之間；且 上述第2絕緣層係與上述第4半導體層或上述第4電荷蓄積層相接。
  4. 如請求項1之半導體記憶裝置，其中上述第1電荷蓄積層、上述第2電荷蓄積層、上述第3電荷蓄積層係分別包含隧道絕緣膜、上述隧道絕緣膜與上述閘極電極層之間之半導體膜、及上述半導體膜與上述閘極電極層之間之阻擋絕緣膜。
  5. 一種半導體記憶裝置，其包含： 積層體，其於第1方向上交替地積層有複數層第1絕緣層與複數層閘極電極層； 第1半導體層，其設置於上述積層體之中，於上述第1方向上延伸； 第2半導體層，其設置於上述積層體之中，於上述第1方向上延伸； 第3半導體層，其設置於上述積層體之中，於上述第1方向上延伸； 第1電荷蓄積層，其設置於上述閘極電極層與上述第1半導體層之間； 第2電荷蓄積層，其設置於上述閘極電極層與上述第2半導體層之間； 第3電荷蓄積層，其設置於上述閘極電極層與上述第3半導體層之間；及 第2絕緣層，其設置於上述積層體之中，於上述第1方向上延伸，於與上述第1方向垂直且包含上述閘極電極層之面內，與上述第1半導體層或上述第1電荷蓄積層、上述第2半導體層或上述第2電荷蓄積層、及上述第3半導體層或上述第3電荷蓄積層相接；且 於與上述第1方向垂直且包含上述第1半導體層之第1平面中，不包含上述第2絕緣層， 於與上述第1方向垂直且包含上述第1半導體層、位於較上述第1平面靠上述第1方向之第2平面中，包含上述第2絕緣層。
  6. 如請求項5之半導體記憶裝置，其中於上述第1平面中，上述閘極電極層位於由連結上述第1半導體層與上述第2半導體層之線段、連結上述第2半導體層與上述第3半導體層之線段、及連結上述第3半導體層與上述第1半導體層之線段所包圍之區域內。
  7. 如請求項5之半導體記憶裝置，其進而包含： 第1導電線，其於與上述第1方向垂直之第2方向上延伸； 第2導電線，其於上述第2方向上延伸； 第3導電線，其於與上述第1導電線及上述第2導電線之間夾著上述積層體，位於上述第1導電線及上述第2導電線之上述第1方向上，於與上述第1方向垂直且與上述第2方向交叉之第3方向上延伸；及 第4導電線，其於與上述第1導電線及上述第2導電線之間夾著上述積層體，位於上述第1導電線及上述第2導電線之上述第1方向上，於上述第3方向上延伸；且 上述第2半導體層之一端及上述第3半導體層之一端，電性連接於上述第1導電線， 上述第1半導體層之一端，電性連接於上述第2導電線， 上述第1半導體層之另一端及上述第2半導體層之另一端，電性連接於上述第3導電線， 上述第3半導體層之另一端，電性連接於上述第4導電線。
  8. 如請求項7之半導體記憶裝置，其進而包含： 第4半導體層，其設置於上述積層體之中，於上述第1方向上延伸；及 第4電荷蓄積層，其設置於上述閘極電極層與上述第4半導體層之間；且 上述第2絕緣層與上述第4半導體層或上述第4電荷蓄積層相接， 上述第4半導體層之一端電性連接於上述第2導電線， 上述第4半導體層之另一端電性連接於上述第4導電線。
  9. 如請求項5之半導體記憶裝置，其中上述第1電荷蓄積層、上述第2電荷蓄積層、上述第3電荷蓄積層係分別包含隧道絕緣膜、上述隧道絕緣膜與上述閘極電極層之間之半導體膜、及上述半導體膜與上述閘極電極層之間之阻擋絕緣膜。
  10. 一種半導體記憶裝置之製造方法，其係於第1方向上交替地積層複數層作為絕緣體之第1層與複數層第2層，而形成第1積層體； 於上述第1積層體之上，形成包含中央開口部之第1遮罩材； 以上述第1遮罩材為遮罩，形成較上述第1積層體之厚度淺之第1中央孔； 於上述第1方向上交替地積層複數層上述第1層與複數層上述第2層，而形成第2積層體； 於上述第2積層體形成第2中央孔； 於上述第2積層體之上形成第2遮罩材，上述第2遮罩材包含一部分與上述第2中央孔重疊之第1開口部、一部分與上述第2中央孔重疊之第2開口部、及一部分與上述第2中央孔重疊之第3開口部；及 以上述第2遮罩材為遮罩，形成貫通上述第1積層體及上述第2積層體之第1孔、第2孔及第3孔。
  11. 如請求項10之半導體記憶裝置之製造方法，其中於形成上述第1孔、上述第2孔及上述第3孔後，於上述第1孔中形成與上述第2層相接之第1電荷蓄積層，於上述第2孔中形成與上述第2層相接之第2電荷蓄積層，於上述第3孔中形成與上述第1層相接之第3電荷蓄積層，且 於上述第1孔中形成與上述第1電荷蓄積層相接且於第1方向上延伸之第1半導體層，於上述第2孔中形成與上述第2電荷蓄積層相接、於第1方向上延伸且與上述第1半導體層分離之第2半導體層，於上述第3孔中形成與上述第3電荷蓄積層相接、於第1方向上延伸且與上述第1半導體層及上述第2半導體層分離之第3半導體層。
  12. 如請求項11之半導體記憶裝置之製造方法，其中於形成上述第1積層體之前，形成在與上述第1方向垂直之第2方向上延伸之第1導電線、及在上述第2方向上延伸之第2導電線， 於形成上述第1孔、上述第2孔及上述第3孔時，上述第1導電線於上述第2孔之底部及上述第3孔之底部露出，上述第2導電線於上述第1孔之底部露出。
  13. 如請求項12之半導體記憶裝置之製造方法，其中於形成上述第2積層體後，形成在與上述第1方向垂直且與上述第2方向交叉之第3方向上延伸且電性連接於上述第1半導體層及上述第2半導體層之第3導電線、及在上述第3方向上延伸且電性連接於上述第3半導體層之第4導電線。
  14. 如請求項11之半導體記憶裝置之製造方法，其中於形成上述第1半導體層、上述第2半導體層、及上述第3半導體層時，藉由半導體膜之沈積來嵌埋上述第1孔、上述第2孔及上述第3孔，利用蝕刻將形成於上述第1中央孔及上述第2中央孔之上述半導體膜去除。
  15. 如請求項11之半導體記憶裝置之製造方法，其中於形成上述第1半導體層、上述第2半導體層、及上述第3半導體層後，利用絕緣體嵌埋上述第1中央孔及上述第2中央孔。
  16. 如請求項10之半導體記憶裝置之製造方法，其中上述第2層為絕緣體，於形成上述第1孔、上述第2孔及上述第3孔後，將上述第2層替換成導電層。
  17. 一種半導體記憶裝置，其包含： 積層體，其於第1方向上交替地積層有複數層第1絕緣層與複數層閘極電極層； 第1半導體層，其設置於上述積層體之中，於上述第1方向上延伸； 第2半導體層，其設置於上述積層體之中，於上述第1方向上延伸； 第3半導體層，其設置於上述積層體之中，於上述第1方向上延伸； 第1電荷蓄積層，其設置於上述閘極電極層與上述第1半導體層之間； 第2電荷蓄積層，其設置於上述閘極電極層與上述第2半導體層之間；及 第3電荷蓄積層，其設置於上述閘極電極層與上述第3半導體層之間；且 於與上述第1方向垂直且包含上述閘極電極層之第1面中，上述第1電荷蓄積層與上述第2電荷蓄積層連續， 於上述第1面中，上述第1電荷蓄積層與上述第3電荷蓄積層分離， 於上述第1面中，上述第1半導體層與上述第2半導體層之間之第1距離，小於上述第1半導體層與上述第3半導體層之間之第2距離。
  18. 如請求項17之半導體記憶裝置，其中上述第1電荷蓄積層包含第1隧道絕緣膜、上述第1隧道絕緣膜與上述閘極電極層之間之第1半導體膜、及上述第1半導體膜與上述閘極電極層之間之第1阻擋絕緣膜， 上述第2電荷蓄積層包含第2隧道絕緣膜、上述第2隧道絕緣膜與上述閘極電極層之間之第2半導體膜、及上述第2半導體膜與上述閘極電極層之間之第2阻擋絕緣膜， 上述第3電荷蓄積層包含第3隧道絕緣膜、上述第3隧道絕緣膜與上述閘極電極層之間之第3半導體膜、及上述第3半導體膜與上述閘極電極層之間之第3阻擋絕緣膜， 於上述第1面中，上述第1半導體膜與上述第2半導體膜分離，上述第1阻擋絕緣膜與上述第2阻擋絕緣膜連續。
  19. 如請求項17之半導體記憶裝置，其進而包含： 第4半導體層，其設置於上述積層體之中，於上述第1方向上延伸；及 第4電荷蓄積層，其設置於上述閘極電極層與上述第4半導體層之間；且 於上述第1面中，上述第3電荷蓄積層與上述第4電荷蓄積層連續。
  20. 一種半導體記憶裝置之製造方法，其係於第1方向上交替地積層複數層作為絕緣體之第1層與複數層第2層，而形成積層體； 於上述積層體之上形成遮罩材，上述遮罩材包含第1開口部、第2開口部、連結上述第1開口部與上述第2開口部之連結部、及與上述第1開口部分離之第3開口部； 以上述遮罩材為遮罩，形成貫通上述積層體之第1孔、第2孔、連結孔、及第3孔； 於上述第1孔中形成與上述第2層相接之第1電荷蓄積層，於上述第2孔中形成與上述第2層相接之第2電荷蓄積層，於上述第3孔中形成與上述第2層相接之第3電荷蓄積層；以及 於上述第1孔中形成與上述第1電荷蓄積層相接且於第1方向上延伸之第1半導體層，於上述第2孔中形成與上述第2電荷蓄積層相接、於第1方向上延伸且與上述第1半導體層分離之第2半導體層，於上述第3孔中形成與上述第3電荷蓄積層相接且於第1方向上延伸之第3半導體層。
  21. 如請求項20之半導體記憶裝置之製造方法，其中上述連結部之寬度小於上述第1開口部之寬度及上述第2開口部之寬度。
  22. 如請求項20之半導體記憶裝置之製造方法，其中上述第2層為絕緣體，於形成上述第1孔、上述第2孔及上述第3孔之後，將上述第2層替換成導電層。
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