JP2024078439A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】集積度が向上された半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、第１方向Ｄ１に沿って順に配置されるコア領域ＣＯＲ、セルブロック領域ＣＢ及び周辺領域ＰＥＲを含む基板と、セルブロック領域ＣＢ上のビットライン構造体ＢＬＳと、を含む。ビットライン構造体ＢＬＳは、第１方向Ｄ１に沿って各々延在し、第１方向Ｄ１に交差する第２方向Ｄ２に互いに隣接する第１ビットラインＢ１及び第２ビットラインＢ２と、第１ビットラインＢ１及び第２ビットラインＢ２を互いに連結し、周辺領域ＰＥＲに隣接するビットライン連結体ＣＮと、第１ビットラインＢ１に連結され、コア領域ＣＯＲに隣接するビットラインパッドＰＤと、を含む。【選択図】図４Ａ

Description

本発明は半導体に関し、より具体的に半導体装置及びその製造方法に関するものである。
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体メモリ素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。
最近に、電子機器の高速化、低消費電力化に応じてこれに内装される半導体素子もやはり速い動作速度及び低い動作電圧等が要求されている。このような要求特性を充足させるために半導体装置はより高集積化されており、このための多い研究が進行されている。
米国特許第９，９４６，８２７ Ｂ２号公報
本発明が達成しようとする一技術的課題は集積度が向上された半導体装置及びその製造方法を提供することにある。
本発明が達成しようとする他の技術的課題は配線工程の難易度が減少された半導体装置及びその製造方法を提供することにある。
本発明が解決しようとする課題は以上で言及された課題に制限されず、言及されないその他の課題が下の記載から該当技術分野で通常の知識を有する者に明確に理解されるはずである。
本発明による半導体装置は、第１方向に沿って順に配置されるコア領域、セルブロック領域、及び周辺領域を含む基板と、前記セルブロック領域上のビットライン構造体と、を含むことができる。前記ビットライン構造体は、前記第１方向に沿って各々延在され、前記第１方向に交差する第２方向に互いに隣接する第１ビットライン及び第２ビットラインと、前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、前記第１ビットラインに連結され、前記コア領域に隣接するビットラインパッドと、を含むことができる。
本発明による半導体装置は、第１方向に沿って順に位置したセンターセルブロック領域及びエッジセルブロック領域を含む基板と、前記エッジセルブロック領域上で前記第１方向に沿って各々延在され、前記第１方向に交差する第２方向に互いに隣接する第１ビットライン及び第２ビットラインと、前記エッジセルブロック領域上で前記第１ビットライン及び前記第２ビットラインを互いに連結するビットライン連結体と、を含むことができる。前記第１方向に沿うエッジセルブロック領域の幅は、前記第１方向に沿うセンターセルブロック領域の幅より小さいことができる。
本発明による半導体装置は、第１方向に沿って順に配置されるコア領域、セルブロック領域、及び周辺領域を含む基板と、前記セルブロック領域上のビットライン構造体であり、当該ビットライン構造体は、前記第１方向に沿って各々延在され、前記第１方向に交差する第２方向に互いに隣接する第１ビットライン及び第２ビットライン、これらを互いに連結するビットライン連結体、及び前記第１ビットラインに連結されるビットラインパッドを含む、ビットライン構造体と、前記ビットライン連結体と前記第２方向に隣接するスリット分離パターンと、前記第１ビットライン及び前記第２ビットラインの間で前記第１方向に延在されるスペーサー構造体と、を含むことができる。前記スペーサー構造体はスリット分離パターンと離隔されることができる。
本発明による半導体装置の製造方法は、基板上にビットライン膜を形成することと、前記ビットライン膜の内部に第２方向に互いに離隔されたパッドトレンチ、及び前記パッドトレンチから前記第２方向に交差する第１方向に離隔され、前記第２方向に互いに離隔されたスリットトレンチを形成することと、前記パッドトレンチ及び前記スリットトレンチをスペーサー膜に満たすことと、前記ビットライン膜をパターニングしてビットライン構造体を形成することと、を含むことができる。前記ビットライン構造体は前記第２方向に沿う第１ピッチを有することができる。前記パッドトレンチは前記スリットトレンチに比べて前記第２方向に第１長さだけシフトされることができる。前記第１長さは第１ピッチの半分より小さいことができる。
本発明の概念によれば、コア回路に連結されるビットラインの数が増加することができ、その結果、半導体装置の集積度が向上されることができる。また、配線工程の難易度が減少することができる。
本発明の実施形態による半導体装置が集積された基板を示す図面である。 図２Ａ及び図２Ｂは、図１のＸ１に対応する拡大図である。 図２Ａ及び図２Ｂは、図１のＸ１に対応する拡大図である。 図２Ａ及び図２Ｂのセルブロック構造体領域を示す図面である。 本発明の実施形態による半導体装置を示した図面であって、図３のエッジセルブロック領域を示した平面図である。 本発明の実施形態による半導体装置を示した図面であって、図３のセンターセルブロック領域を示した平面図である。 本発明の実施形態による半導体装置を示した図面であって、図４ＡのＡ－Ａ’に対応する断面図である。 本発明の実施形態による半導体装置を示した図面であって、図４ＡのＢ－Ｂ’に対応する断面図である。 本発明の実施形態による半導体装置を示した図面であって、図４ＡのＣ－Ｃ’に対応する断面図である。 本発明の実施形態による半導体装置を示した図面であって、図４ＡのＤ－Ｄ’に対応する断面図である。 本発明の実施形態による半導体装置を示した図面であって、図４ＡのＥ－Ｅ’に対応する断面図である。 本発明の実施形態による半導体装置を示した図面であって、図４ＡのＡ－Ａ’に対応する断面図である。 図７Ａ乃至図７Ｅは各々図４ＡのＸ２に対応する拡大図である。 図７Ａ乃至図７Ｅは各々図４ＡのＸ２に対応する拡大図である。 図７Ａ乃至図７Ｅは各々図４ＡのＸ２に対応する拡大図である。 図７Ａ乃至図７Ｅは各々図４ＡのＸ２に対応する拡大図である。 図７Ａ乃至図７Ｅは各々図４ＡのＸ２に対応する拡大図である。 本発明の実施形態による半導体装置を示した図面であって、図４ＡのＢ－Ｂ’に対応する断面図である。 本発明の実施形態による半導体装置を示した図面であって、図４ＡのＣ－Ｃ’に対応する断面図である。 本発明の実施形態による半導体装置を示した図面であって、図４ＡのＤ－Ｄ’に対応する断面図である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図９乃至図２０Ｅは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図２１Ａ乃至図２１Ｃは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図２１Ａ乃至図２１Ｃは、本発明の実施形態による半導体装置の製造方法を示した図面である。 図２１Ａ乃至図２１Ｃは、本発明の実施形態による半導体装置の製造方法を示した図面である。
以下、本発明をより具体的に説明するために本発明による実施形態を、添付図面を参照しながらより詳細に説明する。
図１は本発明の実施形態による半導体装置が集積された基板を示す図面である。図２Ａ及び図２Ｂは図１のＸ１に対応する拡大図である。図３は図２Ａ及び図２Ｂのセルブロック構造体領域を示す図面である。
図１、図２Ａ、図２Ｂ、及び図３を参照すれば、基板１００は半導体集積回路が位置するチップ領域ＣＨ及びチップ領域ＣＨの間のスクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）領域ＳＬを含むことができる。基板１００は半導体基板、一例としてシリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板の中でいずれか１つであり得る。本明細書で、“Ａ又はＢ”、“Ａ及びＢの中で少なくとも１つ”、“Ａ又はＢの中で少なくとも１つ”、“Ａ、Ｂ、又はＣ”、“Ａ、Ｂ、及びＣの中で少なくとも１つ”、及び“Ａ、Ｂ、又はＣの中で少なくとも１つ”のような文句の各々はその文句の中で該当する文句に共に羅列された項目の中でいずれか１つ、又はそれらのすべての可能な組み合わせを含むことができる。
チップ領域ＣＨは第１方向Ｄ１及び第１方向Ｄ１に交差する（一例として、直交する）第２方向Ｄ２に沿って２次元的に配列されることができる。第１及び第２方向Ｄ１、Ｄ２は基板１００の下面と平行であることができる。チップ領域ＣＨの各々はスクライブレーン領域ＳＬによって囲まれることができる。
スクライブレーン領域ＳＬは第１方向Ｄ１に延びる複数の第１スクライブレーン領域及び第１スクライブレーン領域と交差し、第２方向Ｄ２に延びる複数の第２スクライブレーン領域を含むことができる。スクライブレーン領域ＳＬはソーイング又はダイシングマシン（ｓａｗｉｎｇ ｏｒ ｃｕｔｔｉｎｇ ｍａｃｈｉｎｅ）によって切断されるカッティングレーン領域、及びカッティングレーン領域とチップ領域ＣＨとの間のエッジレーン領域を含むことができる。エッジレーン領域はチップ領域ＣＨを各々囲むことができる。一例として、平面視においてカッティングレーン領域は隣接するチップ領域ＣＨの間に介在されることができ、エッジレーン領域はチップ領域ＣＨとカッティングレーン領域との間に介在されることができる。
半導体装置が基板１００のチップ領域ＣＨ上に提供されることができる。一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、及びＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のような半導体メモリ素子がチップ領域ＣＨ上に提供されることができる。他の例として、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ＣＰＵ、又はＤＳＰ等のプロセッサがチップ領域ＣＨ上に提供されてもよい。その他の例として、論理和ゲート又は論理積ゲート等のような半導体装置を含む標準セルが基板１００のチップ領域ＣＨ上に提供されることができる。
チップ領域ＣＨの各々はペリ領域ＰＥＲ及びセルブロックグループ領域ＣＢＳを含むことができる。ペリ回路がペリ領域ＰＥＲＩ上に提供されることができる。ペリ回路はコマンドアドレス（Ｃｏｍｍａｎｄ／Ａｄｄｒｅｓｓ）、電源生成、及び／又はデータ入出力ＤＱを遂行することができる。
チップ領域ＣＨの各々は単数又は複数のペリ領域ＰＥＲを含むことができ、単数又は複数のセルブロックグループ領域ＣＢＳを含むことができる。一例として、図２Ａに図示されたように、チップ領域ＣＨは第１方向Ｄ１に隣接する一対のセルブロックグループ領域ＣＢＳ及びこれらの間のペリ領域ＰＥＲを含むことができる。他の例として、図２Ｂに図示されたように、チップ領域ＣＨは第１方向Ｄ１に隣接する一対のペリ領域ＰＥＲ及びこれらの間のセルブロックグループ領域ＣＢＳを含むことができる。但し、これは単なる例示的なものであり、本発明はこれに制限されない。
セルブロックグループ領域ＣＢＳは周辺領域ＰＥＲ、ＳＬと第１方向Ｄ１に隣接することができる。周辺領域ＰＥＲ、ＳＬはペリ領域ＰＥＲ及びスクライブレーン領域ＳＬを含むことができる。一例として、図２Ａに図示されたように、セルブロックグループ領域ＣＢＳは第１方向Ｄ１に隣接するペリ領域ＰＥＲとスクライブレーン領域ＳＬ（詳細には、エッジレーン領域）との間に介在されることができる。他の例として、図２Ｂに図示されたように、セルブロックグループ領域ＣＢＳは第１方向Ｄ１に隣接するペリ領域ＰＥＲの間に介在されることができる。
図３を参照すれば、セルブロックグループ領域ＣＢＳは複数のセルブロック領域ＣＢ及びこれらを囲むコア領域ＣＯＲを含むことができる。コア回路がコア領域ＣＯＲ上に提供されることができる。コア回路はセルブロック領域ＣＢ上のビットラインＢＬ及び／又はワードラインＷＬをセンシング／制御することができる。一例として、コア回路はビットラインＢＬをセンシングするセンスアンプ回路ＳＡ及びワードラインＷＬを制御するサブワードラインドライバー回路ＳＷＤを含むことができる。センスアンプ回路ＳＡはセルブロック領域ＣＢを介して第１方向Ｄ１に互いに対向することができる。サブワードラインドライバー回路ＳＷＤはセルブロック領域ＣＢを介して第２方向Ｄ２に互いに対向することができる。
セルブロック領域ＣＢは第１及び第２方向Ｄ１、Ｄ２に互いに離隔されて配置されることができる。例えば、セルブロック領域ＣＢは第１方向Ｄ１に沿って配置されたセルブロック列Ｒを含むことができ、複数のセルブロック列Ｒが第２方向Ｄ２に互いに離隔されることができる。セルブロック列Ｒは第１方向Ｄ１に沿って両端に配置されたエッジセルブロック領域ＣＢｅ及びこれらの間のセンターセルブロック領域ＣＢｃを含むことができる。エッジセルブロック領域ＣＢｅはセルブロックグループ領域ＣＢＳの第１方向Ｄ１に沿う縁に配置されることができる。エッジセルブロック領域ＣＢｅはセンターセルブロック領域ＣＢｃに比べて周辺領域ＰＥＲ、ＳＬに隣接することができる。一例として、エッジセルブロック領域ＣＢｅの一辺は周辺領域ＰＥＲ、ＳＬに隣接することができ、エッジセルブロック領域ＣＢｅの前記一辺に対向する他辺はコア領域ＣＯＲに隣接することができる。センターセルブロック領域ＣＢｃはコア領域ＣＯＲによって囲まれることができる。
エッジセルブロック領域ＣＢｅは第１方向Ｄ１に沿う第１幅Ｗ１を有することができる。センターセルブロック領域ＣＢｅは第１方向Ｄ１に沿う第２幅Ｗ２を有することができる。一例として、第１幅Ｗ１は第２幅Ｗ２より小さいことができる。
図４Ａ及び図４Ｂは本発明の実施形態による半導体装置を示した図面であって、それぞれ、図３のエッジセルブロック領域及びセンターセルブロック領域を示した平面図である。図５Ａ乃至図５Ｅは本発明の実施形態による半導体装置を示した図面であって、それぞれ、図４ＡのＡ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、Ｄ－Ｄ’、及びＥ－Ｅ’に対応する断面図である。
図３乃至図５Ｅを参照すれば、素子分離パターン１２０が基板１００内に配置されることができ、活性パターンＡＣＴを定義することができる。活性パターンＡＣＴは基板１００のセルブロック領域ＣＢ上に提供されることができる。活性パターンＡＣＴは基板１００の下面に垂直な第３方向Ｄ３に突出された形態であり得る。一例として、活性パターンＡＣＴは素子分離パターン１２０によって囲まれた基板１００の一部であり得る。説明の便宜のために、別の説明がない限り、本明細書で基板１００は活性パターンＡＣＴを除いた基板１００の他の一部を指称することと定義する。活性パターンＡＣＴは第１方向Ｄ１及び第２方向Ｄ２に互いに離隔されて配置されることができる。活性パターンＡＣＴの各々は互いに分離されたアイランド形状を有することができ、第４方向Ｄ４に細長いバー（ｂａｒ）形状であり得る。第４方向Ｄ４は基板１００の下面に平行であることができ、第１及び第２方向Ｄ１、Ｄ２に交差することができる。素子分離パターン１２０は絶縁材料を含むことができ、一例としてシリコン酸化物又はシリコン窒化物、又はこれらの組み合わせの中で少なくとも１つを含むことができる。素子分離パターン１２０は単一の物質で成される単一膜又は２以上の物質を含む複合膜であり得る。
活性パターンＡＣＴの各々は一対のエッジ部１１１及び中央部１１２を含むことができる。一対のエッジ部１１１は各々第４方向Ｄ４に対する活性パターンＡＣＴの両端部であり得る。中央部１１２は一対のエッジ部１１１の間に介在される活性パターンＡＣＴの一部であり、詳細には後述する一対のワードラインＷＬの間に介在される活性パターンＡＣＴの一部であり得る。一対のエッジ部１１１及び中央部１１２内には不純物（例えば、ｎ型又はｐ型不純物）がドーピングされることができる。
ワードラインＷＬが活性パターンＡＣＴの内に提供されることができる。ワードラインＷＬは複数に提供されることができる。ワードラインＷＬは第２方向Ｄ２に延在されることができ、第１方向Ｄ１に互いに離隔されることができる。ワードラインＷＬは活性パターンＡＣＴ及び素子分離パターン１２０内に提供されるトレンチ内に配置されることができる。一例として、第１方向Ｄ１に互いに隣接する一対のワードラインＷＬが１つの活性パターンＡＣＴを横切ることができる。
ワードラインＷＬの各々はゲート電極ＧＥ、ゲート誘電パターンＧＩ、及びゲートキャッピングパターンＧＣを含むことができる。ゲート電極ＧＥは活性パターンＡＣＴ及び素子分離パターン１２０を第２方向Ｄ２に貫通することができる。ゲート誘電パターンＧＩはゲート電極ＧＥと活性パターンＡＣＴとの間、及びゲート電極ＧＥと素子分離パターン１２０との間に介在されることができる。ゲートキャッピングパターンＧＣはゲート電極ＧＥ上でゲート電極ＧＥの上面を覆うことができる。
バッファパターン２１０が基板１００上に配置されることができる。バッファパターン２１０は活性パターンＡＣＴ、素子分離パターン１２０、及びワードラインＷＬを覆うことができる。一例として、バッファパターン２１０はシリコン酸化物、シリコン窒化物又はシリコン酸窒化物、又はこれらの組み合わせの中で少なくとも１つを含むことができる。バッファパターン２１０は単一の物質で成される単一膜又は２以上の物質を含む複合膜であり得る。
ビットラインコンタクトＤＣが活性パターンＡＣＴ各々の上に提供されることができ、複数に提供されることができる。ビットラインコンタクトＤＣは活性パターンＡＣＴの中央部１１２に各々連結されることができる。本明細書で“ＡがＢに連結される”のような表現は“ＡがＢに接する”との意味のみならず、接しなくとも“ＡがＢに電気的に連結される”との意味を含むことができる。ビットラインコンタクトＤＣは第１及び第２方向Ｄ１、Ｄ２に互いに離隔されることができる。ビットラインコンタクトＤＣは各々活性パターンＡＣＴと後述するビットラインＢＬとの間に介在されることができる。ビットラインコンタクトＤＣはビットラインＢＬの中で対応するビットラインＢＬと対応する活性パターンＡＣＴの中央部１１２を連結することができる。
ビットラインコンタクトＤＣは第１リセス領域ＲＳ１内に各々配置されることができる。第１リセス領域ＲＳ１は活性パターンＡＣＴの上部及び活性パターンＡＣＴの上部に隣接する素子分離パターン１２０の上部に提供されることができる。第１リセス領域ＲＳ１は第１及び第２方向Ｄ１、Ｄ２に互いに離隔されることができる。
図４Ａ及び図４Ｂを参照すれば、ビットラインＢＬがセルブロック領域ＣＢ上に提供されることができる。ビットラインＢＬは複数に提供されることができる。ビットラインＢＬの各々は第１方向Ｄ１に延在されることができ、第２方向Ｄ２に互いに離隔されることができる。ビットラインＢＬは金属物質を含むことができる。一例として、ビットラインＢＬはタングステン、ルビジウム、モリブデン又はチタニウム、又はこれらの組み合わせの中で少なくとも１つを含むことができる。
図４Ａを参照すれば、エッジセルブロック領域ＣＢｅ上で、一対のビットラインＢＬがビットライン連結体ＣＮ及びビットラインパッドＰＤと共にビットライン構造体ＢＬＳを構成することができる。例えば、一対のビットラインＢＬは互いに第２方向Ｄ２に隣接する第１ビットラインＢ１及び第２ビットラインＢ２を含むことができる。
ビットライン連結体ＣＮは第１ビットラインＢ１及び第２ビットラインＢ２を互いに連結することができ、第１ビットラインＢ１及び第２ビットラインＢ２に接することができる。ビットライン連結体ＣＮは周辺領域ＰＥＲ、ＳＬに隣接することができる。ビットラインパッドＰＤは第１ビットラインＢ１に連結されることができるか、或いは接することができる。ビットラインパッドＰＤは第２ビットラインＢ２と離隔されることができる。ビットラインパッドＰＤは第２ビットラインＢ２に第１ビットラインＢ１及びビットライン連結体ＣＮを通じて連結されることができるが、接しないとし得る。１つのビットラインパッドＰＤが一対のビットラインＢＬに連結されることができる。ビットラインパッドＰＤはコア領域ＣＯＲに隣接することができる。
エッジセルブロック領域ＣＢｅの第１方向Ｄ１に沿う範囲はビットライン連結体ＣＮの一端部からビットラインパッドＰＤの一端部までの領域として定義されることができる。したがって、図３の前記第１幅Ｗ１はビットライン連結体ＣＮの前記一端部からビットラインパッドＰＤの前記一端部までの幅であり得る。ビットライン連結体ＣＮ及びビットラインパッドＰＤは一対のビットラインＢＬと同一な物質を含むことができ、互いに境界面なしで連結されることができる。
ビットライン構造体ＢＬＳは複数に提供されることができる。複数のビットライン構造体ＢＬＳは第２方向Ｄ２に互いに隣接することができる。スリット分離パターンＳＳとパッド分離パターンＰＳが隣接するビットライン構造体ＢＬＳの間に介在されることができる。スリット分離パターンＳＳ及びパッド分離パターンＰＳの各々は後述するビットラインキャッピングパターン３５０の間に介在されることができる。
スリット分離パターンＳＳは隣接するビットライン構造体ＢＬＳのビットライン連結体ＣＮの間に各々配置されることができる。スリット分離パターンＳＳの各々は隣接するビットライン構造体ＢＬＳのビットライン連結体ＣＮを互いに離隔させることができる。スリット分離パターンＳＳはビットライン連結体ＣＮの間のスリットトレンチＳＴＲ内に各々配置されることができる。スリット分離パターンＳＳはエッジセルブロック領域ＣＢｅ上で第１方向Ｄ１に沿って周辺領域ＰＥＲ、ＳＬ上に延長されることができる。スリット分離パターンＳＳは後述する第３キャッピングパターン３５３と同一な物質を含むことができる。
パッド分離パターンＰＳは隣接するビットライン構造体ＢＬＳのビットラインパッドＰＤの間に各々配置されることができる。パッド分離パターンＰＳの各々は隣接するビットライン構造体ＢＬＳのビットラインパッドＰＤを互いに離隔させることができる。パッド分離パターンＰＳはビットラインパッドＰＤの間のパッドトレンチＰＴＲ内に各々配置されることができる。パッド分離パターンＰＳは第１方向Ｄ１に沿ってコア領域ＣＯＲ上でエッジセルブロック領域ＣＢｅ上に延長されることができる。パッド分離パターンＰＳは後述する第３キャッピングパターン３５３と同一な物質を含むことができる。
ビットライン構造体ＢＬＳは第２方向Ｄ２に沿う第１ピッチＰ１及び第２ピッチＰ２を有することができる。本明細書で、“ピッチ”は同一な構成が繰り返して表示される最小の幅を意味する。詳細には、ビットライン構造体ＢＬＳのビットライン連結体ＣＮは第１ピッチＰ１を有することができる。第１ピッチＰ１はビットライン連結体ＣＮの第２方向Ｄ２に沿う幅である第３幅Ｗ３、及びスリット分離パターンＳＳの第２方向Ｄ２に沿う幅である第４幅Ｗ４の和として定義されることができる。ビットライン構造体ＢＬＳのビットラインパッドＰＤは第２ピッチＰ２を有することができる。第２ピッチＰ２はビットラインパッドＰＤの第２方向Ｄ２に沿う幅である第５幅Ｗ５、及びパッド分離パターンＰＳの第２方向Ｄ２に沿う幅である第６幅Ｗ６の和として定義されることができる。
一例として、第１ピッチＰ１及び第２ピッチＰ２は互いに同一であることができる。一例として、第１ピッチＰ１及び第２ピッチＰ２は互いに異なることができる。一例として、第３幅Ｗ３と第５幅Ｗ５が互いに同一であることができ、第４幅Ｗ４と第６幅Ｗ６が互いに同一であることができる。他の例として、第３幅Ｗ３と第５幅Ｗ５が互いに異なることができ、第４幅Ｗ４と第６幅Ｗ６が互いに異なることができる。
パッド分離パターンＰＳはスリット分離パターンＳＳに比べて第２方向Ｄ２にシフトされることができる。一例として、パッド分離パターンＰＳはスリット分離パターンＳＳに比べて第２方向Ｄ２に第１長さＬ１だけシフトされることができる。第１長さＬ１は第１ピッチＰ１（又は、第２ピッチＰ２）の半分より小さいことができる。したがって、１つのビットライン構造体ＢＬＳ内で、ビットラインパッドＰＤはビットライン連結体ＣＮに比べて第２方向Ｄ２にシフトされることができる。一例として、ビットラインパッドＰＤはビットライン連結体ＣＮに比べて第２方向Ｄ２に第１長さＬ１だけシフトされることができる。
図４Ｂを参照すれば、センターセルブロック領域ＣＢｃ上で、ビットラインＢＬはビットラインパッドＰＤに連結されることができる。１つのビットラインＢＬが１つの対応するビットラインパッドＰＤに連結されることができる。一例として、互いに第２方向Ｄ２に隣接する第３ビットラインＢ３及び第４ビットラインＢ４が提供されることができる。１つのビットラインパッドＰＤが第１コア領域Ｃ１に隣接して第３ビットラインＢ３に連結されることができる。他の１つのビットラインパッドＰＤが第２コア領域Ｃ２に隣接して第４ビットラインＢ４に連結されることができる。第１コア領域Ｃ１及び第２コア領域Ｃ２はセンターセルブロック領域ＣＢｃを介して第１方向Ｄ１に互いに対向するコア領域ＣＯＲの一部であり得る。第３ビットラインＢ３及び第４ビットラインＢ４は互いに連結されないとし得る。
センターセルブロック領域ＣＢｃの第１方向Ｄ１に沿う範囲は第３ビットラインＢ３に連結されるビットラインパッドＰＤの一端部から第４ビットラインＢ４に連結されるビットラインパッドＰＤの一端部までの領域として定義されることができる。したがって、図３の前記第２幅Ｗ２は第３ビットラインＢ３に連結される前記ビットラインパッドＰＤの前記一端部から第４ビットラインＢ４に連結される前記ビットラインパッドＰＤの前記一端部までの幅であり得る。ビットラインパッドＰＤはビットラインＢＬと同一な物質を含むことができ、ビットラインＢＬと互いに境界面なしで連結されることができる。
パッド分離パターンＰＳが第２方向Ｄ２に互いに隣接するビットラインパッドＰＤの間に介在されることができる。第１コア領域Ｃ１に隣接するパッド分離パターンＰＳは第２コア領域Ｃ２に隣接するパッド分離パターンＰＳに比べて第２方向Ｄ２に第２長さＬ２だけシフトされることができる。第２長さＬ２は前記第１長さＬ１と互いに異なることができる。
ビットラインパッドＰＤは第２方向Ｄ２に沿う第３ピッチＰ３を有することができる。第３ピッチＰ３はビットラインパッドＰＤの第２方向Ｄ２に沿う幅とパッド分離パターンＰＳの幅の和として定義されることができる。一例として、前記第２長さＬ２は第３ピッチＰ３の半分と実質的に同一であることができる。他の例として、前記第２長さＬ２は第３ピッチＰ３の半分と互いに異なることができる。
図３乃至図５Ｅを参照すれば、ポリシリコンパターン３１０がビットラインＢＬとバッファパターン２１０との間、及び第１方向Ｄ１に互いに隣接するビットラインコンタクトＤＣの間に提供されることができる。ポリシリコンパターン３１０は複数に提供されることができる。一例として、複数のポリシリコンパターン３１０の各々は第１方向Ｄ１及び第２方向Ｄ２に互いに離隔されることができる。ポリシリコンパターン３１０の上面はビットラインコンタクトＤＣの上面と実質的に同一な高さに位置することができ、共面をなすことができる。ポリシリコンパターン３１０はドーピングされたポリシリコンを含むことができる。
第１バリアーパターン３２０がビットラインＢＬとビットラインコンタクトＤＣとの間、ビットラインＢＬとポリシリコンパターン３１０との間、ビットライン連結体ＣＮとポリシリコンパターン３１０との間、及びビットラインパッドＰＤとポリシリコンパターン３１０との間に提供されることができる。第１バリアーパターン３２０はビットラインＢＬに沿って第１方向Ｄ１に延在されることができ、第２方向Ｄ２に互いに離隔されることができる。第１バリアーパターン３２０はチタニウム窒化物、タンタル窒化物のような導電性金属窒化物を含むことができる。第１オーミックパターン（図示せず）がビットラインＢＬとビットラインコンタクトＤＣとの間、及びビットラインＢＬとポリシリコンパターン３１０との間にさらに介在されることができる。第１オーミックパターンは金属シリサイドを含むことができる。
ビットラインキャッピングパターン３５０がビットラインＢＬの上面上に提供されることができる。ビットラインキャッピングパターン３５０は複数に提供されることができる。ビットラインキャッピングパターン３５０は各々対応するビットラインＢＬに沿って前記第１方向Ｄ１に延在されることができ、前記第２方向Ｄ２に互いに離隔されることができる。ビットラインキャッピングパターン３５０はビットラインＢＬと垂直方向に重畳することができる。ビットラインキャッピングパターン３５０は単一層又は複数層で構成されることができる。一例として、ビットラインキャッピングパターン３５０は順に積層された第１キャッピングパターン３５１、第２キャッピングパターン３５２、及び第３キャッピングパターン３５３を含むことができる。第１乃至第３キャッピングパターン３５１、３５２、３５３はシリコン窒化物を含むことができる。他の例として、第４及び第５キャッピングパターン（図示せず）のような追加のキャッピングパターンをさらに含むことができる。
第１キャッピングパターン３５１、第２キャッピングパターン３５２、第３キャッピングパターン３５３、第４キャッピングパターン３５４、及び第５キャッピングパターンの中で少なくとも１つはビットライン連結体ＣＮ上に提供されることができる。一例として、図５Ｂ及び図５Ｅに図示されたように、第１キャッピングパターン３５１がビットライン連結体ＣＮ上に提供されることができる。第１キャッピングパターン３５１、第２キャッピングパターン３５２、第３キャッピングパターン３５３、第４キャッピングパターン３５４、及び第５キャッピングパターンの中で少なくとも１つはビットラインパッドＰＤ上に提供されることができる。一例として、図５Ｃに図示されたように、第１キャッピングパターン３５１がビットラインパッドＰＤ上に提供されることができる。
スペーサー構造体３６０がビットラインＢＬの側面及びビットラインキャッピングパターン３５０の側面上に提供されることができる。スペーサー構造体３６０がビットラインＢＬの側面及びビットラインキャッピングパターン３５０の側面を覆うことができる。ビットライントレンチＢＴＲがビットラインＢＬの間に提供されることができ、スペーサー構造体３６０がビットライントレンチＢＴＲの内側面を覆うことができる（図４Ａ参照）。ビットライントレンチＢＴＲ及びスペーサー構造体３６０は第１方向Ｄ１に沿って延在されることができる。スペーサー構造体３６０は複数に提供されることができる。
スペーサー構造体３６０は複数のスペーサーを含むことができる。一例として、スペーサー構造体３６０は第１スペーサー３６２、第２スペーサー３６４、及び第３スペーサー３６６を含むことができる。第３スペーサー３６６がビットラインＢＬの側面及びビットラインキャッピングパターン３５０の側面上に提供されることができる。第１スペーサー３６２はビットラインＢＬと第３スペーサー３６６との間、及びビットラインキャッピングパターン３５０と第３スペーサー３６６との間に介在されることができる。第２スペーサー３６４は第１スペーサー３６２と第３スペーサー３６６との間に介在されることができる。一例として、第１乃至第３スペーサー３６２、３６４、３６６の各々はシリコン窒化物、シリコン酸化物又はシリコン酸窒化物、又はこれらの組み合わせの中で少なくとも１つを含むことができる。他の例として、第２スペーサー３６４は第１及び第３スペーサー３６２、３６６を離隔させる一種のエアギャップ（ａｉｒ ｇａｐ）を含むことができる。
図４Ａを参照すれば、エッジセルブロック領域ＣＢｅ上で、スペーサー構造体３６０は第１スペーサー構造体３６０ａ及び第２スペーサー構造体３６０ｂを含むことができる。第１スペーサー構造体３６０ａは１つのビットライン構造体ＢＬＳの第１ビットラインＢ１及び第２ビットラインＢ２の間に提供されることができる。一例として、第１ビットライントレンチＢＴＲａが前記ビットライン構造体ＢＬＳの第１ビットラインＢ１及び第２ビットラインＢ２の間に提供されることができ、第１スペーサー構造体３６０ａは第１ビットライントレンチＢＴＲａ内に提供されることができる。第２スペーサー構造体３６０ｂは第２方向Ｄ２に隣接するビットライン構造体ＢＬＳの間に提供されることができる。一例として、第２ビットライントレンチＢＴＲｂが前記隣接するビットライン構造体ＢＬＳの間に提供されることができ、第２スペーサー構造体３６０ｂは第２ビットライントレンチＢＴＲｂ内に提供されることができる。
第１スペーサー構造体３６０ａはビットライン構造体ＢＬＳ及びパッド分離パターンＰＳに接することができる。第１スペーサー構造体３６０ａはスリット分離パターンＳＳから離隔されることができ、スリット分離パターンＳＳと接しないとし得る。第２スペーサー構造体３６０ｂは前記隣接するビットライン構造体ＢＬＳ、スリット分離パターンＳＳ、及びパッド分離パターンＰＳに接することができる。
図４Ｂを参照すれば、センターセルブロック領域ＣＢｃ上で、スペーサー構造体３６０は第２方向Ｄ２に隣接するビットラインＢＬの間に介在されることができる。一例として、スペーサー構造体３６０は第３ビットラインＢ３及び第４ビットラインＢ４の間に介在されることができる。スペーサー構造体３６０は前記隣接するビットラインＢＬ及び前記隣接するビットラインＢＬ各々に接するパッド分離パターンＰＳに接することができる。
図３乃至図５Ｅを参照すれば、埋め込み絶縁パターン２５０が第１リセス領域ＲＳ１を各々満たすことができる。埋め込み絶縁パターン２５０は第１リセス領域ＲＳ１の内部を満たすことができる。一例として、埋め込み絶縁パターン２５０は第１リセス領域ＲＳ１の内面、及びビットラインコンタクトＤＣの側面の少なくとも一部（例えば、第１リセス領域ＲＳ１内ビットラインコンタクトＤＣの側面の少なくとも一部）を覆うことができる。埋め込み絶縁パターン２５０はシリコン酸化物又はシリコン窒化物、又はこれらの組み合わせの中で少なくとも１つを含むことができる。埋め込み絶縁パターン２５０は単一の物質で成される単一膜又は２以上の物質を含む複合膜であり得る。
層間絶縁膜ＩＬが周辺領域ＰＥＲ、ＳＬ及びコア領域ＣＯＲ上に提供されることができる。ペリ回路及びコア回路が層間絶縁膜ＩＬ内に配置されることができる。層間絶縁膜ＩＬはシリコン酸化物、シリコン窒化物又は低誘電物質、又はこれらの組み合わせの中で少なくとも１つを含むことができる。前記低誘電物質はシリコン酸化物より誘電率が低い物質を意味する。
キャッピングスペーサー３７０がスペーサー構造体３６０上に位置することができる。キャッピングスペーサー３７０はスペーサー構造体３６０の側面の上部を覆うことができる。キャッピングスペーサー３７０は、一例としてシリコン窒化物を含むことができる。
ストレージノードコンタクトＢＣが隣接するビットラインＢＬの間に提供されることができる。一例として、ストレージノードコンタクトＢＣはスペーサー構造体３６０の間に介在されることができる。ストレージノードコンタクトＢＣは複数に提供されることができ、ストレージノードコンタクトＢＣは第１及び第２方向Ｄ１、Ｄ２に互いに離隔されることができる。ストレージノードコンタクトＢＣはワードラインＷＬ上のフェンスパターンＦＮによって第１方向Ｄ１に互いに離隔されることができる。フェンスパターンＦＮは隣接するビットラインＢＬの間に提供されることができる。フェンスパターンＦＮは複数に提供されることができる。フェンスパターンＦＮは第１及び第２方向Ｄ１、Ｄ２に互いに離隔されることができる。第１方向Ｄ１に互いに隣接するフェンスパターンＦＮはビットラインＢＬを介して互いに離隔されることができる。第１方向Ｄ１に互いに隣接するフェンスパターンＦＮはストレージノードコンタクトＢＣを介して互いに離隔されることができる。フェンスパターンＦＮは、一例としてシリコン窒化物を含むことができる。
ストレージノードコンタクトＢＣは活性パターンＡＣＴのエッジ部１１１上に提供される第２リセス領域ＲＳ２を満たすことができる。ストレージノードコンタクトＢＣはエッジ部１１１に連結されることができる。ストレージノードコンタクトＢＣは不純物がドーピングされるか、或いはドーピングされないポリシリコン又は金属物質、又はこれらの組み合わせの中で少なくとも１つを含むことができる。
第２バリアーパターン４１０がスペーサー構造体３６０、フェンスパターンＦＮ、及びストレージノードコンタクトＢＣをコンフォーマルに覆うことができる。第２バリアーパターン４１０はチタニウム窒化物、タンタル窒化物と金属窒化物を含むことができる。第２オーミックパターン（図示せず）が第２バリアーパターン４１０とストレージノードコンタクトＢＣとの間にさらに介在されることができる。第２オーミックパターンは金属シリサイドを含むことができる。
ランディングパッドＬＰがストレージノードコンタクトＢＣ上に提供されることができる。ランディングパッドＬＰは複数に提供されることができ、ランディングパッドＬＰは第１及び第２方向Ｄ１、Ｄ２に互いに離隔されることができる。ランディングパッドＬＰは対応するストレージノードコンタクトＢＣに連結されることができる。ランディングパッドＬＰはビットラインキャッピングパターン３５０の上面を覆うことができる。ランディングパッドＬＰの下部領域はストレージノードコンタクトＢＣと垂直方向に重畳することができる。ランディングパッドＬＰの上部領域は下部領域から第２方向Ｄ２にシフトされることができる。ランディングパッドＬＰはタングステン、チタニウム、タンタル等のような金属物質を含むことができる。
充填パターン４４０がランディングパッドＬＰを囲むことができる。充填パターン４４０は互いに隣接するランディングパッドＬＰの間に介在されることができる。平面視において、充填パターン４４０はランディングパッドＬＰによって貫通されるホールを含むメッシュ（ｍｅｓｈ）形状を有することができる。一例として、充填パターン４４０はシリコン窒化物、シリコン酸化物又はシリコン酸化窒化物、又はこれらの組み合わせの中で少なくとも１つを含むことができる。他の例として、充填パターン４４０は空気層を含む空き空間（即ち、エアギャップ（ａｉｒ ｇａｐ）を含むことができる。
コンタクトプラグＣＰがビットラインパッドＰＤ上に提供されることができる。コンタクトプラグＣＰは充填パターン４４０及びビットラインキャッピングパターン３５０（例えば、第１キャッピングパターン３５１）を第３方向Ｄ３に貫通することができ、ビットラインパッドＰＤに連結されることができる。コンタクトプラグＣＰはランディングパッドＬＰと同一な物質を含むことができる。
コンタクト配線ＣＬが充填パターン４４０上でコンタクトプラグに連結されることができる。コンタクト配線ＣＬは１層以上の配線層を含むことができる。コンタクト配線ＣＬはコア領域ＣＯＲ上のコア回路に連結されることができる。ビットラインＢＬはビットラインパッドＰＤ、コンタクトプラグＣＰ、及びコンタクト配線ＣＬを通じてコア回路（例えば、センスアンプ回路ＳＡ）に連結されることができる。
一例として、セルブロック領域ＣＢｃ上で第３ビットラインＢ３は第１コア領域Ｃ１上のコア回路に連結されることができ、第３ビットラインＢ３と隣接する第４ビットラインＢ４は第２コア領域Ｃ２上のコア回路に連結されることができる。この過程で、第３ビットラインＢ３及び第４ビットラインＢ４は互いに異なるビットラインパッドＰＤ、互いに異なるコンタクトプラグＣＰ、及び互いに異なるコンタクト配線ＣＬを通じてコア回路に各々連結されることができる。
他の例として、エッジセルブロック領域ＣＢｅ上で第１ビットラインＢ１及び第２ビットラインＢ２は同一なビットラインパッドＰＤ、同一なコンタクトプラグＣＰ、及び同一なコンタクト配線ＣＬを通じてコア回路に連結されることができる。言い換えれば、コア領域ＣＯＲに隣接する１つのビットラインパッドＰＤを通じて、一対のビットラインＢＬがコア回路に連結されることができる。
エッジセルブロック領域ＣＢｅ上で周辺領域ＰＥＲ、ＳＬに隣接するようにビットラインパッドＰＤを構成する場合、コア領域ＣＯＲと遠く離れた前記ビットラインパッドＰＤをコア回路に連結させるための配線難易度が増加するようになる。又は、周辺領域ＰＥＲ、ＳＬ上に隣接するビットラインパッドＰＤはコア回路に連結されることができず、したがってビットラインＢＬの中で一部が作動されないこともあり得る。これに反して、本発明の概念によれば、ビットラインパッドＰＤではないビットライン連結体ＣＮを周辺領域ＰＥＲ、ＳＬに隣接するように構成することによって、コア領域ＣＯＲと隣接する１つのビットラインパッドＰＤを通じて一対のビットラインＢＬがコア回路に連結されることができる。したがって、コア回路に連結されないビットラインＢＬの数が減少することができ、その結果、半導体装置の集積度が向上されることができる。また、配線工程の難易度が減少することができる。
データ格納パターンＤＳＰがランディングパッドＬＰ上に提供されることができる。データ格納パターンＤＳＰは複数に提供されることができ、データ格納パターンＤＳＰは第１及び第２方向Ｄ１、Ｄ２に互いに離隔されることができる。データ格納パターンＤＳＰは対応するランディングパッドＬＰ及び対応するストレージノードコンタクトＢＣを通じて対応するエッジ部１１１に連結されることができる。
データ格納パターンＤＳＰは、一例として下部電極、誘電膜、及び上部電極を含むキャパシタであり得る。この場合、本発明による半導体メモリ素子はＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり得る。データ格納パターンＤＳＰは、他の例として磁気トンネル接合パターン（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ ｐａｔｔｅｒｎ）を含むことができる。この場合、本発明による半導体メモリ素子はＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり得る。データ格納パターンＤＳＰは、その他の例として相変化物質又は可変抵抗物質を含むことができる。この場合、本発明による半導体メモリ素子はＰＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）又はＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であり得る。但し、これは単なる例示的なものであり、本発明はこれに制限されず、データ格納パターンＤＳＰはデータを格納できる様々な構造及び／又は物質を含むことができる。
図６は本発明の実施形態による半導体装置を示した図面であって、図４ＡのＡ－Ａ’に対応する断面図である。
図６を参照すれば、連結パターンＸＰが活性パターンＡＣＴのエッジ部１１１上に提供されることができる。連結パターンＸＰは複数に提供されることができる。連結パターンＸＰは分離絶縁パターン１３０によって互いに離隔されることができる。連結パターンＸＰはストレージノードコンタクトＢＣとエッジ部１１１との間に介在されることができ、これらを連結することができる。一例として、連結パターンＸＰの各々は対応するストレージノードコンタクトＢＣと対応するエッジ部１１１を互いに連結させることができる。一例として、連結パターンＸＰの上面と分離絶縁パターン１３０の上面は実質的に同一な高さに位置することができ、互いに共面をなすことができる。
ストレージノードコンタクトＢＣがビットラインＢＬの間、及びビットラインキャッピングパターン３５０の間に介在されることができる。一例として、ストレージノードコンタクトＢＣの上面はビットラインＢＬの上面より高く位置することができる。ストレージノードコンタクトＢＣの上部はその下部から第２方向Ｄ２にシフトされることができる。ストレージノードコンタクトＢＣは不純物がドーピングされるか、或いはドーピングされないポリシリコン又は金属物質、又はこれらの組み合わせの中で少なくとも１つを含むことができる。
第３バリアーパターン３８０がストレージノードコンタクトＢＣとスペーサー構造体３６０との間、及びストレージノードコンタクトＢＣと連結パターンＸＰとの間に提供されることができる。第３バリアーパターン３８０は導電性金属窒化物（例えば、チタニウム窒化物、タングステン窒化物、及びタンタル窒化物等）を含むことができる。第３オーミックパターン（図示せず）が第３バリアーパターン３８０と連結パターンＸＰの間に提供されることができる。第３オーミックパターンは金属シリサイドを含むことができる。
ランディングパッドＬＰがストレージノードコンタクトＢＣ上に提供されることができる。ランディングパッドＬＰは複数に提供されることができ、ランディングパッドＬＰは第１及び第２方向Ｄ１、Ｄ２に互いに離隔されることができる。ランディングパッドＬＰは対応するストレージノードコンタクトＢＣに連結されることができる。ランディングパッドＬＰはビットラインキャッピングパターン３５０の上面を覆うことができる。ランディングパッドＬＰは連結パターンＸＰから第２方向Ｄ２にシフトされることができる。ランディングパッドＬＰは金属物質（例えば、タングステン、チタニウム、及びタンタル等）を含むことができる。
充填パターン４４０がランディングパッドＬＰの各々を囲むことができる。充填パターン４４０は互いに隣接するランディングパッドＬＰの間に介在されることができる。平面視において、充填パターン４４０はランディングパッドＬＰによって貫通されるホールを含むメッシュ（ｍｅｓｈ）形状を有することができる。一例として、充填パターン４４０はシリコン窒化物、シリコン酸化物、又はシリコン酸化窒化物の中で少なくとも１つを含むことができる。他の例として、充填パターン４４０は空気層を含む空き空間（即ち、エアギャップ（ａｉｒ ｇａｐ）であり得る。
図７Ａ乃至図７Ｅは各々図４ＡのＸ２に対応する拡大図である。
図７Ａ乃至図７Ｃを参照すれば、第１スペーサー構造体３６０ａは第２方向Ｄ２に沿う幅である第７幅Ｗ７を有することができる。第２スペーサー構造体３６０ｂは第２方向Ｄ２に沿う幅である第８幅Ｗ８を有することができる。第７幅Ｗ７及び第８幅Ｗ８は互いに実質的に同一であることができる。第７幅Ｗ７及び第８幅Ｗ８は各々スリット分離パターンＳＳの第４幅Ｗ４と互いに同一であるか、或いは異なることができる。
一例として、図７Ａに図示されたように、第７幅Ｗ７及び第８幅Ｗ８は各々スリット分離パターンＳＳの第４幅Ｗ４と実質的に同一であることができる。他の例として、図７Ｂに図示されたように、第７幅Ｗ７及び第８幅Ｗ８は各々スリット分離パターンＳＳの第４幅Ｗ４より小さいことができる。その他の例として、図７Ｃに図示されたように、第７幅Ｗ７及び第８幅Ｗ８は各々スリット分離パターンＳＳの第４幅Ｗ４より大きいことができる。
図７Ａ、図７Ｄ、及び図７Ｅを参照すれば、第１スペーサー構造体３６０ａから周辺領域ＰＥＲ、ＳＬまでの距離は第３長さＬ３として定義される。第３長さＬ３は後述する第１区域Ｓ１でスペーサー構造体３６０から周辺領域ＰＥＲ、ＳＬまでの距離であり得る。第２スペーサー構造体３６０ｂから周辺領域ＰＥＲ、ＳＬまでの距離は第４長さＬ４として定義される。第４長さＬ４は後述する第２区域Ｓ２でスペーサー構造体３６０から周辺領域ＰＥＲ、ＳＬまでの距離であり得る。第３長さＬ３及び第４長さＬ４は互いに同一であるか、或いは異なることができる。
一例として、図７Ａに図示されたように、第３長さＬ３及び第４長さＬ４は実質的に同一であることができる。他の例として、図７Ｄに図示されたように、第３長さＬ３は第４長さＬ４より短いことができる。その他の例として、図７Ｅに図示されたように、第３長さＬ３は第４長さＬ４より長いことができる。
図８Ａ乃至図８Ｃは本発明の実施形態による半導体装置を示した図面であって、それぞれ、図４ＡのＢ－Ｂ’、Ｃ－Ｃ’、及びＤ－Ｄ’に対応する断面図である。
図８Ａ乃至図８Ｃを参照すれば、第１キャッピングパターン３５１、第２キャッピングパターン３５２、及び第３キャッピングパターン３５３の中で少なくとも１つはビットライン連結体ＣＮ上に提供されることができる。一例として、図８Ａに図示されたように、第１キャッピングパターン３５１、第２キャッピングパターン３５２、及び第３キャッピングパターン３５３がビットライン連結体ＣＮ上に提供されることができる。スリット分離パターンＳＳがビットライン連結体ＣＮの間、及びビットラインキャッピングパターン３５０の間に介在されることができる。一例として、スリット分離パターンＳＳと第３キャッピングパターン３５３は互いに境界面なしで連結されることができる。この時、スリット分離パターンＳＳと第３キャッピングパターン３５３はビットライン連結体ＣＮと垂直方向に重畳するか否かを基準に区分されることができる。
第１キャッピングパターン３５１、第２キャッピングパターン３５２、及び第３キャッピングパターン３５３の中で少なくとも１つはビットラインパッドＰＤ上に提供されることができる。一例として、図８Ｂに図示されたように、第１キャッピングパターン３５１、第２キャッピングパターン３５２、及び第３キャッピングパターン３５３がビットラインパッドＰＤ上に提供されることができる。パッド分離パターンＰＳがビットラインパッドＰＤの間、及びビットラインキャッピングパターン３５０の間に介在されることができる。パッド分離パターンＰＳと第３キャッピングパターン３５３は互いに境界面なしで連結されることができる。パッド分離パターンＰＳと第３キャッピングパターン３５３はビットラインパッドＰＤと垂直方向に重畳するか否かを基準に区分されることができる。
周辺キャッピングパターン３５０ｐが層間絶縁膜ＩＬ上に提供されることができる。一例として、周辺キャッピングパターン３５０ｐはスリット分離パターンＳＳと互いに境界面なしで連結されることができる。他の例として、周辺キャッピングパターン３５０ｐは第１キャッピングパターン３５１、第２キャッピングパターン３５２、及び第３キャッピングパターン３５３の中で少なくとも１つと互いに境界面なしで連結されることができる。周辺キャッピングパターン３５０ｐはスリット分離パターンＳＳ、第１キャッピングパターン３５１、第２キャッピングパターン３５２、及び第３キャッピングパターン３５３の中で少なくとも１つと同一な物質を含むことができる。
図９乃至図２０Ｅは本発明の実施形態による半導体装置の製造方法を示した図面である。詳細には、図９、図１１、図１３、図１５、図１７、及び図１９は本発明の実施形態による半導体装置の製造方法を示した平面図である。図１０Ａ、図１２Ａ、図１６Ａ、図１８Ａ、及び図２０Ａは、それぞれ、図９、図１１、図１５、図１７、及び図１９のＡ－Ａ’に対応する断面図である。図１０Ｂ、図１２Ｂ、図１４Ａ、図１６Ｂ、図１８Ｂ、及び図２０Ｂは、それぞれ、図９、図１１、図１３、図１５、図１７、及び図１９のＢ－Ｂ’に対応する断面図である。図１４Ｂ、図１６Ｃ、図１８Ｃ、及び図２０Ｃは、それぞれ、図１３、図１５、図１７、及び図１９のＣ－Ｃ’に対応する断面図である。図１０Ｃ、図１２Ｃ、図１４Ｃ、図１６Ｄ、図１８Ｄ、及び図２０Ｄは、それぞれ、図９、図１１、図１３、図１５、図１７、及び図１９のＤ－Ｄ’に対応する断面図である。図１０Ｄ、図１２Ｄ、図１６Ｅ、図１８Ｅ、及び図２０Ｅは、それぞれ、図９、図１１、図１５、図１７、及び図１９のＥ－Ｅ’に対応する断面図である。
以下では図９乃至図２０Ｅを参照して半導体装置の製造方法に対して説明する。説明の簡易化のために、前述した内容と重複される内容の説明は省略する。
図９乃至図１０Ｄを参照すれば、セルブロック領域ＣＢ、周辺領域ＰＥＲ、ＳＬ、及びコア領域ＣＯＲを含む基板１００が準備されることができる。セルブロック領域ＣＢはセンターセルブロック領域ＣＢｃ及びエッジセルブロック領域ＣＢｅを含むことができる。
セルブロック領域ＣＢ上で、基板１００に素子分離パターン１２０及び活性パターンＡＣＴを形成することができる。素子分離パターン１２０及び活性パターンＡＣＴを形成することは、パターニングを通じて基板１００内に溝を形成すること、及び溝を絶縁物質で満たして素子分離パターン１２０を形成することを含むことができる。活性パターンＡＣＴは基板１００の中で溝が形成されない領域を含むことができる。
ワードラインＷＬが基板１００の上部に形成されたトレンチ内に形成されることができる。ワードラインＷＬを形成することは、活性パターンＡＣＴ及び素子分離パターン１２０上にマスクパターンを形成すること、マスクパターンを利用して異方性エッチング工程を遂行してトレンチを形成すること、及びトレンチをワードラインＷＬで満たすことを含むことができる。ワードラインＷＬは第１方向Ｄ１に互いに離隔されることができ、活性パターンＡＣＴ内で第２方向Ｄ２に延びることができる。ワードラインＷＬを満たすことは、一例としてトレンチ各々の内面上にゲート誘電パターンＧＩをコンフォーマルに蒸着させること、トレンチの内部を導電膜で満たすこと、導電膜に対するエッチバック及び／又は研磨工程を通じてゲート電極ＧＥを形成すること、及びゲート電極ＧＥ上にトレンチの残部を満たすゲートキャッピングパターンＧＣを形成することを含むことができる。一対のワードラインＷＬが活性パターンＡＣＴを横切ることができ、一対のワードラインＷＬの間で定義される活性パターンＡＣＴの中央部１１２が定義されることができる。一対のワードラインＷＬ各々を介して中央部１１２と離隔された活性パターンＡＣＴの残りの部分はエッジ部１１１として定義されることができる。
第１バッファ層２１０Ｌａ及び第１ポリシリコン層３１０Ｌａが基板１００上に順に形成されることができる。第１バッファ層２１０Ｌａ及び第１ポリシリコン層３１０Ｌａは活性パターンＡＣＴの上面、素子分離パターン１２０の上面、及びワードラインＷＬの上面を覆うことができる。
図１１乃至図１２Ｄを参照すれば、第１リセス領域ＲＳ１が活性パターンＡＣＴの上部に形成されることができる。第１リセス領域ＲＳ１は複数に提供されることができる。第１リセス領域ＲＳ１は第１及び第２方向Ｄ１、Ｄ２に互いに離隔されることができる。第１リセス領域ＲＳ１は活性パターンＡＣＴの中央部１１２上に形成されることができる。第１リセス領域ＲＳ１を形成することは、異方性エッチング工程を遂行することを含むことができる。前記異方性エッチング工程を通じて、第２バッファ層２１０Ｌｂ及び第２ポリシリコン層３１０Ｌｂが第１バッファ層２１０Ｌａ及び第１ポリシリコン層３１０Ｌａからそれぞれ形成されることができる。第１リセス領域ＲＳ１は中央部１１２の一部、素子分離パターン１２０の一部、及びゲートキャッピングパターンＧＣの一部を外部に露出させることができる。
予備ビットラインコンタクトＤＣＬが第１リセス領域ＲＳ１を満たすように形成されることができる。予備ビットラインコンタクトＤＣＬは複数に提供されることができ、活性パターンＡＣＴの中央部１１２上に各々形成されることができる。予備ビットラインコンタクトＤＣＬの上面は第２ポリシリコン層３１０Ｌｂの上面と実質的に同一な高さで形成されることができ、共面をなすことができる。
第１バリアー層３２０Ｌ、ビットライン膜ＢＬＬ、第１キャッピング層３５１Ｌ、及び第２キャッピング層３５２Ｌが予備ビットラインコンタクトＤＣＬ及び第２ポリシリコン層３１０Ｌｂ上に順に形成されることができる。第１バリアー層３２０Ｌ、ビットライン膜ＢＬＬ、第１キャッピング層３５１Ｌ、及び第２キャッピング層３５２Ｌは基板１００のセルブロック領域ＣＢ、周辺領域ＰＥＲ、ＳＬ、及びコア領域ＣＯＲを全面的に覆うことができる。周辺領域ＰＥＲ、ＳＬ及びコア領域ＣＯＲ上の第１バリアー層３２０Ｌ、ビットライン膜ＢＬＬ、第１キャッピング層３５１Ｌ、及び第２キャッピング層３５２Ｌは一部エッチングされることができる。層間絶縁膜ＩＬが、これらがエッチングされて残る場所に形成されることができる。
図１３乃至図１４Ｃを参照すれば、パッドトレンチＰＴＲ及びスリットトレンチＳＴＲが第２ポリシリコン層３１０Ｌｂ、第１バリアー層３２０Ｌ、ビットライン膜ＢＬＬ、第１キャッピング層３５１Ｌ、及び第２キャッピング層３５２Ｌを第３方向Ｄ３に沿って貫通するように形成されることができる。パッドトレンチＰＴＲはコア領域ＣＯＲ上でエッジセルブロック領域ＣＢｅ上に第１方向Ｄ１に沿って延在されることができる。スリットトレンチＳＴＲはエッジセルブロック領域ＣＢｅ上で周辺領域ＰＥＲ、ＳＬ上に第１方向Ｄ１に沿って延在されることができる。パッドトレンチＰＴＲ及びスリットトレンチＳＴＲは下面で第２バッファ層２１０Ｌｂを露出させることができる。図示されなかったが、パッドトレンチＰＴＲがセンターセルブロック領域ＣＢｃ上にさらに形成されることができる。
パッドトレンチＰＴＲは第２方向Ｄ２に互いに離隔されることができる。スリットトレンチＳＴＲは第２方向Ｄ２に互いに離隔されることができる。スリットトレンチＳＴＲはパッドトレンチＰＴＲから第１方向Ｄ１に離隔されることができる。パッドトレンチＰＴＲはスリットトレンチＳＴＲに比べて第２方向Ｄ２にシフトされることができる。一例として、パッドトレンチＰＴＲはスリットトレンチＳＴＲに比べて第２方向Ｄ２に第１長さＬ１だけシフトされることができる。
図１５乃至図１６Ｅを参照すれば、第３キャッピング膜３５３Ｌが基板１００の全面上に形成されることができる。第３キャッピング膜３５３ＬはパッドトレンチＰＴＲ及びスリットトレンチＳＴＲを満たすことができ、第２キャッピング膜３５２Ｌ及び層間絶縁膜ＩＬを覆うことができる。
図１７乃至図１８Ｅを参照すれば、第１マスクパターンＭＰ１が第３キャッピング膜３５３Ｌ上に形成されることができる。第１マスクパターンＭＰ１は第１方向Ｄ１に沿って延在されることができ、第２方向Ｄ２に互いに離隔されることができる。平面視において、第１マスクパターンＭＰ１は活性パターンＡＣＴの中央部１１２を第１方向Ｄ１に沿って横切ることができる。平面視において、第１マスクパターンＭＰ１は第１方向Ｄ１に沿ってパッドトレンチＰＴＲをさらに横切ることができる。一例として、第１マスクパターンＭＰ１はエッジセルブロック領域ＣＢｅ上に形成されることができ、周辺領域ＰＥＲ、ＳＬ及びコア領域ＣＯＲ上に延長されることができる。
一例として、第１マスクパターンＭＰ１はマルチパターニング技術（Ｍｕｌｔｉ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）を利用して形成されることができる。マルチパターニング技術はＬＥＬＥ（Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ－Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ）、ＳＡＤＰ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）、ＳＡＲＰ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｒｅｖｅｒｓｅ Ｐａｔｔｅｒｎｉｎｇ）等のようなダブルパターニング技術（ＤＰＴ、Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｇｙ）、及びＬＥＬＥＬＥ（Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ－Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ－Ｌｉｔｈｏｇｒａｐｈｙ－Ｅｔｃｈ）、ＳＡＱＰ（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）等のようなクアドラプルパターニング技術（ＱＰＴ、Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）を含むことができる。
第２マスクパターンＭＰ２がパッドトレンチＰＴＲ及びスリットトレンチＳＴＲ上に形成されることができる。第２マスクパターンＭＰ２の中で一部はコア領域ＣＯＲ上でエッジセルブロック領域ＣＢｅ上に延長されることができ、パッドトレンチＰＴＲの少なくとも一部を覆うことができる。第２マスクパターンＭＰ２の中で他の一部は周辺領域ＰＥＲ、ＳＬ上でエッジセルブロック領域ＣＢｅ上に延長されることができ、スリットトレンチＳＴＲの少なくとも一部を覆うことができる。第２マスクパターンＭＰ２の間で、エッジセルブロック領域ＣＢｅ上の第３キャッピング層３５３Ｌが露出されることができる。
第２マスクパターンＭＰ２は周辺領域ＰＥＲ、ＳＬ及びコア領域ＣＯＲ上で第１マスクパターンＭＰ１を覆うことができる。第２マスクパターンＭＰ２はエッジセルブロック領域ＣＢｅ上で第１マスクパターンＭＰ１の少なくとも一部を覆うことができる。一例として、第２マスクパターンＭＰ２はエッジセルブロック領域ＣＢｅ上で第１マスクパターンＭＰ１の一部を覆うことができ、他の一部を露出させることができる。
図１９乃至図２０Ｅを参照すれば、第１及び第２マスクパターンＭＰ１、ＭＰ２を利用してエッチング工程が遂行されることができる。前記エッチング工程を通じて、第２キャッピング層３５２Ｌ、第１キャッピング層３５１Ｌ、第１バリアー層３２０Ｌ、第２ポリシリコン層３１０Ｌｂ、及び予備ビットラインコンタクトＤＣＬがエッチングされることができ、第２キャッピングパターン３５２、第１キャッピングパターン３５１、第１バリアーパターン３２０、ポリシリコンパターン３１０、及びビットラインコンタクトＤＣが形成されることができる。
前記エッチング工程を通じて、ビットライン膜ＢＬＬがさらにエッチングされてビットライン構造体ＢＬＳが形成されることができる。ビットライン構造体ＢＬＳは一対のビットラインＢＬ、ビットラインパッドＰＤ、及びビットライン連結体ＣＮを含むことができる。一対のビットラインＢＬは第２マスクパターンＭＰ２によって露出されたエッジセルブロック領域ＣＢｅ上で、第１マスクパターンＭＰ１の形状に沿って形成されることができる。ビットラインパッドＰＤ及びビットライン連結体ＣＮは第２マスクパターンＭＰ２によって覆われたエッジセルブロック領域ＣＢｅ上で形成されることができる。
前記エッチング工程を通じて、第３キャッピング層３５３Ｌがさらにエッチングされることができ、残りの第３キャッピング層３５３Ｌは第３キャッピングパターン３５３、パッド分離パターンＰＳ及びスリット分離パターンＳＳに区分されることができる。第３キャッピングパターン３５３はビットライン構造体ＢＬＳと垂直方向に重畳される領域で定義されることができる。パッド分離パターンＰＳはパッドトレンチＰＴＲの内部及びその上で定義されることができる。スリット分離パターンＳＳはスリットトレンチＳＴＲの内部及びその上で定義されることができる。一例として、前記残りの第３キャッピング層３５３Ｌの中で一部は層間絶縁膜ＩＬ上で周辺キャッピングパターン３５０ｐを構成することができる。
ビットライントレンチＢＴＲがビットラインＢＬの間に提供されることができる。詳細には、第１ビットライントレンチＢＴＲａがビットライン構造体ＢＬＳの一対のビットラインＢＬの間に形成されることができる。第２ビットライントレンチＢＴＲｂが隣接するビットライン構造体ＢＬＳの間に形成されることができる。
図４Ａ乃至図５Ｅを再び参照すれば、スペーサー構造体３６０がビットラインＢＬの側面及びビットラインキャッピングパターン３５０の側面を覆うように形成されることができる。スペーサー構造体３６０を形成することは、ビットラインＢＬの側面及びビットラインキャッピングパターン３５０をコンフォーマルに覆う第１スペーサー３６２、第２スペーサー３６４及び第３スペーサー３６６を順に形成することを含むことができる。
スペーサー構造体３６０はビットライントレンチＢＴＲの内に形成されることができる。詳細には、第１スペーサー構造体３６０ａが第１ビットライントレンチＢＴＲａの内に形成されることができる。第２スペーサー構造体３６０ｂが第２ビットライントレンチＢＴＲｂの内に形成されることができる。第１スペーサー構造体３６０ａはスリット分離パターンＳＳから離隔されるように形成されることができる。第２スペーサー構造体３６０ｂは隣接するビットライン構造体ＢＬＳ、スリット分離パターンＳＳ、及びパッド分離パターンＰＳに接するように形成されることができる。
一例として、ストレージノードコンタクトＢＣ及びフェンスパターンＦＮを形成することは、隣接するビットラインＢＬの間を満たし、第１方向Ｄ１に延びるストレージノードコンタクトライン（図示せず）を形成すること、ワードラインＷＬ上のストレージノードコンタクトラインの一部を除去して予備ストレージノードコンタクト（図示せず）を形成すること、前記除去された領域内にフェンスパターンＦＮを形成すること、及び予備ストレージノードコンタクトの上部を除去してストレージノードコンタクトＢＣを形成することを含むことができる。ストレージノードコンタクトＢＣは予備ストレージノードコンタクトの除去されない下部であり得る。
他の例として、ストレージノードコンタクトＢＣ及びフェンスパターンＦＮを形成することは、隣接するビットラインＢＬの間を満たし、第１方向Ｄ１に延びるフェンスライン（図示せず）を形成すること、活性パターンＡＣＴのエッジ部１１１上のフェンスラインの一部を除去してフェンスパターンＦＮを形成すること、及び前記除去された領域内にストレージノードコンタクトＢＣを形成することを含むことができる。
ストレージノードコンタクトＢＣが形成される過程で、スペーサー構造体３６０の上部の中で一部が除去されることができる。したがって、キャッピングスペーサー３７０が、スペーサー構造体３６０が除去された位置にさらに形成されることができる。その後、第２バリアーパターン４１０がスペーサー構造体３６０、キャッピングスペーサー３７０、及びストレージノードコンタクトＢＣをコンフォーマルに覆うように形成されることができる。
ランディングパッドＬＰがストレージノードコンタクトＢＣ上に形成されることができる。ランディングパッドＬＰを形成することは、ストレージノードコンタクトＢＣの上面を覆うランディングパッド膜（図示せず）及びマスクパターン（図示せず）を順に形成すること、及びマスクパターンをエッチングマスクとして利用した異方性エッチングを通じてランディングパッド膜を複数のランディングパッドＬＰに分離することを含むことができる。エッチング工程を通じて、第２バリアーパターン４１０の一部、スペーサー構造体３６０の一部、及びビットラインキャッピングパターン３５０一部がさらにエッチングされることができ、これらが外部に露出されることができる。
一部の実施形態によれば、ランディングパッド膜のエッチング工程を通じて第２スペーサー３６４が露出されることができる。第２スペーサー３６４の露出された部分を通じて第２スペーサー３６４に対するエッチング工程がさらに遂行されることができ、最終的に第２スペーサー３６４はエアギャップ（ａｉｒ ｇａｐ）を含むことができる。但し、本発明はこれに制限されない。
コンタクトプラグＣＰがビットラインパッドＰＤ上に形成されることができる。コンタクトプラグＣＰを形成することは、コンタクトホールをビットラインパッドＰＤ上に形成すること、コンタクトホールを満たすコンタクトプラグ膜を形成すること、及びコンタクトプラグ膜をエッチングしてコンタクトプラグＣＰを形成することを含むことができる。一例として、コンタクトプラグ膜は前記ランディングパッド膜と共に形成されることができる。
その後、充填パターン４４０が、ランディングパッド膜がエッチングされた領域及びコンタクトプラグ膜がエッチングされた領域に形成されることができる。充填パターン４４０はランディングパッドＬＰ及びコンタクトプラグＣＰの露出された部分を覆い、これらの各々を囲むように形成されることができる。データ格納パターンＤＳＰがランディングパッドＬＰの各々の上に形成されることができる。コンタクト配線ＣＬがコンタクトプラグＣＰ上に形成されることができる。
図２１Ａ乃至図２１Ｃは本発明の実施形態による半導体装置の製造方法を示した図面である。以下では１７及び図２１Ａ乃至図２１Ｃを参照して、図７Ａ乃至図７Ｅの実施形態による半導体装置の製造方法に対して説明する。
図１７及び図２１Ａ乃至図２１Ｃを参照すれば、第１マスクパターンＭＰ１を形成する過程でマルチパターニング技術（Ｍｕｌｔｉ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）が利用されることができる。一部の実施形態によれば、マルチパターニング技術を利用することによってマスク犠牲パターンＳＰが形成されることができ、第１マスクパターンＭＰ１がマスク犠牲パターンＳＰを覆うことができる。
第１マスクパターンＭＰ１は第２方向Ｄ２に対して繰り返されるパターニング形状を有することができ、繰り返される形態の最小単位は第１乃至第４区域Ｓ１、Ｓ２、Ｓ３、Ｓ４に区分されることができる。第１区域Ｓ１は最終的に第１ビットライントレンチＢＴＲａが形成される領域で定義されることができる。第２区域Ｓ２は最終的に第２ビットライントレンチＢＴＲｂが形成される領域で定義されることができる。一例として、図２１Ａに図示されたように、マスク犠牲パターンＳＰは第１区域Ｓ１を介して互いに離隔されることができ、第２区域Ｓ２上に配置されることができる。他の例として、図示されなかったが、マスク犠牲パターンＳＰは第２区域Ｓ２を介して互いに離隔されることができ、第１区域Ｓ１上に配置されることができる。第３区域Ｓ３及び第４区域Ｓ４はマスク犠牲パターンＳＰの両側面で各々定義されることができる。
その後、第１マスクパターンＭＰ１が一部除去されることができる。前記除去工程を通じて、第１区域Ｓ１上の第１マスクパターンＭＰ１が除去されることができ、第１区域Ｓ１上の第３キャッピング層３５３Ｌの上面が露出されることができる。前記除去工程を通じて、第２区域Ｓ２上の第１マスクパターンＭＰ１が除去されることができ、第２区域Ｓ２上のマスク犠牲パターンＳＰが露出されることができる。第３区域Ｓ３及び第４区域Ｓ４上の第１マスクパターンＭＰ１は前記除去工程にも拘らず、マスク犠牲パターンＳＰの両側面上に残ることができる。
第３区域Ｓ３及び第４区域Ｓ４上の第１マスクパターンＭＰ１及び第２マスクパターンＭＰ２をエッチングマスクとして利用して、図１９のエッチング工程が遂行されることができる。前記エッチング工程を遂行する時、ビットライントレンチＢＴＲの端部の幅又は長さが第１区域Ｓ１及び第２区域Ｓ２で互いに同一であるか、或いは異なるかで形成されることができる。
例えば、図７Ａ乃至図７Ｃに図示されたように、ビットライントレンチＢＴＲの幅が多様に形成されることができる。一例として、ビットライントレンチＢＴＲの幅はマスク犠牲パターンＳＰの幅及び第１マスクパターンＭＰ１の厚さ（例えば、マスク犠牲パターンＳＰ側壁上の第１マスクパターンＭＰ１の厚さ）に応じて多様に形成されることができる。したがって、第１スペーサー構造体３６０ａの第７幅Ｗ７及び第２スペーサー構造体３６０ｂの第８幅Ｗ８が多様に形成されることができる。
例えば、図７Ａ、図７Ｄ及び図７Ｅに図示されたように、第３長さＬ３及び第４長さＬ４も互いに同一であるか、或いは互いに異なるかで形成されることができる。これは図１９のエッチング工程を遂行する時、第１区域Ｓ１及び第２区域Ｓ２上でマスク犠牲パターンＳＰの有無に応じて、第１区域Ｓ１及び第２区域Ｓ２でのエッチング量が互いに同一であるか、或いは異なることができるためである。
一例として、図２１Ａのように、マスク犠牲パターンＳＰが第２区域Ｓ２上に提供される場合、第３キャッピング層３５３Ｌが外部に露出された第１区域Ｓ１上でのエッチング量がさらに多いことができる。したがって、図７Ｄのように、第１区域Ｓ１上の第１ビットライントレンチＢＴＲａが第２区域Ｓ２上の第２ビットライントレンチＢＴＲｂに比べてさらに長く形成されることができる。その結果、第３長さＬ３が第４長さＬ４に比べて短いことができる。他の例として、図示されなかったが、マスク犠牲パターンＳＰが第１区域Ｓ１上に提供される場合、第２区域Ｓ２での第３キャッピング層３５３Ｌが外部に露出されることができる。この場合、最終的に図７Ｅのように、第４長さＬ４が第３長さＬ３に比べて短いことができる。その他の例として、マスク犠牲パターンＳＰが図１９のエッチング量に及ぶ影響がわずかな場合、最終的に図７Ａのように第３長さＬ３及び第４長さＬ４が実質的に同一であることができる。
本発明の実施形態に対する以上の説明は本発明の説明をための例示を提供する。したがって、本発明は以上の実施形態に限定されず、本発明の技術的思想内で当該技術分野の通常の知識を有する者によって前記実施形態を組み合わせて実施する等様々な数多くの改変及び変更が可能であるのは明らかである。
ＣＢ セルブロック領域
ＣＯＲ コア領域
ＰＥＲ ペリ領域
ＳＬ スクライブレーン領域
ＢＬＳ ビットライン構造体
ＢＬ ビットライン
ＰＤ ビットラインパッド
ＣＮ ビットライン連結体
３６０ スペーサー構造体
ＳＳ スリット分離パターン
ＰＳ パッド分離パターン

Claims (20)

  1. 第１方向に沿って順に配置されるコア領域、セルブロック領域、及び周辺領域を含む基板と、
    前記セルブロック領域上のビットライン構造体と、を含み、
    前記ビットライン構造体は、
    前記第１方向に沿って各々延在され、前記第１方向に交差する第２方向に互いに隣接する第１ビットライン及び第２ビットラインと、
    前記第１ビットライン及び前記第２ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、
    前記第１ビットラインに連結され、前記コア領域に隣接するビットラインパッドと、を含む半導体装置。
  2. 前記ビットラインパッドに連結されるコンタクトプラグをさらに含み、
    前記第２ビットラインは、前記ビットライン連結体、前記第１ビットライン、及び前記ビットラインパッドを通じて前記コンタクトプラグに連結される請求項１に記載の半導体装置。
  3. 前記コア領域上のコア回路をさらに含み、
    前記第２ビットラインは、前記コンタクトプラグを通じて前記コア回路に連結される請求項２に記載の半導体装置。
  4. 前記ビットラインパッドは、前記ビットライン連結体に比べて前記第２方向にシフトされている請求項１に記載の半導体装置。
  5. 前記ビットライン構造体は、前記第２方向に隣接する複数のビットライン構造体を含み、
    前記隣接するビットライン構造体のビットライン連結体の間に各々配置されるスリット分離パターンをさらに含む請求項１に記載の半導体装置。
  6. 前記スリット分離パターンの各々は、前記セルブロック領域上で前記第１方向に沿って前記周辺領域上に延長される請求項５に記載の半導体装置。
  7. 前記隣接するビットライン構造体のビットラインパッドの間に各々配置されるパッド分離パターンをさらに含む請求項５に記載の半導体装置。
  8. 前記パッド分離パターンの各々は、前記コア領域上で前記第１方向に沿って前記セルブロック領域上に延長される請求項７に記載の半導体装置。
  9. 前記パッド分離パターンは、前記スリット分離パターンに比べて前記第２方向にシフトされている請求項７に記載の半導体装置。
  10. 前記ビットライン構造体の前記ビットライン連結体は、前記第２方向に沿う第１ピッチを有し、
    前記ビットライン構造体の前記ビットラインパッドは、前記第２方向に沿う第２ピッチを有し、
    前記第１ピッチは、前記第２ピッチと実質的に同一である請求項７に記載の半導体装置。
  11. 第１方向に沿って順に位置したセンターセルブロック領域及びエッジセルブロック領域を含む基板と、
    前記エッジセルブロック領域上で前記第１方向に沿って各々延在され、前記第１方向に交差する第２方向に互いに隣接する第１ビットライン及び第２ビットラインと、
    前記エッジセルブロック領域上で前記第１ビットライン及び前記第２ビットラインを互いに連結するビットライン連結体と、を含み、
    前記第１方向に沿うエッジセルブロック領域の幅は、前記第１方向に沿うセンターセルブロック領域の幅より小さい半導体装置。
  12. 前記第１ビットラインに連結されるビットラインパッドをさらに含み、
    前記第２ビットラインは、前記ビットライン連結体及び前記第１ビットラインを通じて前記ビットラインパッドに連結される請求項１１に記載の半導体装置。
  13. 前記ビットラインパッドは、前記ビットライン連結体に比べて前記第２方向にシフトされている請求項１２に記載の半導体装置。
  14. 前記基板は、前記センターセルブロック領域と前記エッジセルブロック領域との間に介在されるコア領域、及び前記エッジセルブロック領域から前記第１方向に隣接する周辺領域をさらに含む請求項１１に記載の半導体装置。
  15. 前記センターセルブロック領域は、前記第１方向に沿って一列に配置された複数のセンターセルブロック領域を含み、
    前記コア領域は、前記センターセルブロック領域の間に介在される請求項１４に記載の半導体装置。
  16. 前記ビットライン連結体は、前記コア領域より前記周辺領域に隣接して位置する請求項１４に記載の半導体装置。
  17. 前記センターセルブロック領域上で前記第１方向に沿って各々延在され、前記第２方向に互いに隣接する第３ビットライン及び第４ビットラインをさらに含み、
    前記第３ビットライン及び前記第４ビットラインは、互いに絶縁されている請求項１１に記載の半導体装置。
  18. 前記第３ビットライン及び前記第４ビットラインに各々連結されるビットラインパッドをさらに含む請求項１７に記載の半導体装置。
  19. 第１方向に沿って順に配置されるコア領域、セルブロック領域、及び周辺領域を含む基板と、
    前記セルブロック領域上のビットライン構造体であり、当該ビットライン構造体は、前記第１方向に沿って各々延在され、前記第１方向に交差する第２方向に互いに隣接する第１ビットライン及び第２ビットライン、これらを互いに連結するビットライン連結体、及び前記第１ビットラインに連結されるビットラインパッドを含む、ビットライン構造体と、
    前記ビットライン連結体と前記第２方向に隣接するスリット分離パターンと、
    前記第１ビットライン及び前記第２ビットラインの間で前記第１方向に延在されるスペーサー構造体と、を含み、
    前記スペーサー構造体は、スリット分離パターンと離隔される半導体装置。
  20. 前記ビットライン連結体は、前記周辺領域に隣接し、
    前記ビットラインパッドは、前記コア領域に隣接する請求項１９に記載の半導体装置。
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