JP2024078439A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】集積度が向上された半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、第1方向D1に沿って順に配置されるコア領域COR、セルブロック領域CB及び周辺領域PERを含む基板と、セルブロック領域CB上のビットライン構造体BLSと、を含む。ビットライン構造体BLSは、第1方向D1に沿って各々延在し、第1方向D1に交差する第2方向D2に互いに隣接する第1ビットラインB1及び第2ビットラインB2と、第1ビットラインB1及び第2ビットラインB2を互いに連結し、周辺領域PERに隣接するビットライン連結体CNと、第1ビットラインB1に連結され、コア領域CORに隣接するビットラインパッドPDと、を含む。【選択図】図4A
Description
本発明は半導体に関し、より具体的に半導体装置及びその製造方法に関するものである。
小型化、多機能化、及び/又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体メモリ素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド(hybrid)半導体素子等に区分されることができる。
最近に、電子機器の高速化、低消費電力化に応じてこれに内装される半導体素子もやはり速い動作速度及び低い動作電圧等が要求されている。このような要求特性を充足させるために半導体装置はより高集積化されており、このための多い研究が進行されている。
本発明が達成しようとする一技術的課題は集積度が向上された半導体装置及びその製造方法を提供することにある。
本発明が達成しようとする他の技術的課題は配線工程の難易度が減少された半導体装置及びその製造方法を提供することにある。
本発明が解決しようとする課題は以上で言及された課題に制限されず、言及されないその他の課題が下の記載から該当技術分野で通常の知識を有する者に明確に理解されるはずである。
本発明による半導体装置は、第1方向に沿って順に配置されるコア領域、セルブロック領域、及び周辺領域を含む基板と、前記セルブロック領域上のビットライン構造体と、を含むことができる。前記ビットライン構造体は、前記第1方向に沿って各々延在され、前記第1方向に交差する第2方向に互いに隣接する第1ビットライン及び第2ビットラインと、前記第1ビットライン及び前記第2ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、前記第1ビットラインに連結され、前記コア領域に隣接するビットラインパッドと、を含むことができる。
本発明による半導体装置は、第1方向に沿って順に位置したセンターセルブロック領域及びエッジセルブロック領域を含む基板と、前記エッジセルブロック領域上で前記第1方向に沿って各々延在され、前記第1方向に交差する第2方向に互いに隣接する第1ビットライン及び第2ビットラインと、前記エッジセルブロック領域上で前記第1ビットライン及び前記第2ビットラインを互いに連結するビットライン連結体と、を含むことができる。前記第1方向に沿うエッジセルブロック領域の幅は、前記第1方向に沿うセンターセルブロック領域の幅より小さいことができる。
本発明による半導体装置は、第1方向に沿って順に配置されるコア領域、セルブロック領域、及び周辺領域を含む基板と、前記セルブロック領域上のビットライン構造体であり、当該ビットライン構造体は、前記第1方向に沿って各々延在され、前記第1方向に交差する第2方向に互いに隣接する第1ビットライン及び第2ビットライン、これらを互いに連結するビットライン連結体、及び前記第1ビットラインに連結されるビットラインパッドを含む、ビットライン構造体と、前記ビットライン連結体と前記第2方向に隣接するスリット分離パターンと、前記第1ビットライン及び前記第2ビットラインの間で前記第1方向に延在されるスペーサー構造体と、を含むことができる。前記スペーサー構造体はスリット分離パターンと離隔されることができる。
本発明による半導体装置の製造方法は、基板上にビットライン膜を形成することと、前記ビットライン膜の内部に第2方向に互いに離隔されたパッドトレンチ、及び前記パッドトレンチから前記第2方向に交差する第1方向に離隔され、前記第2方向に互いに離隔されたスリットトレンチを形成することと、前記パッドトレンチ及び前記スリットトレンチをスペーサー膜に満たすことと、前記ビットライン膜をパターニングしてビットライン構造体を形成することと、を含むことができる。前記ビットライン構造体は前記第2方向に沿う第1ピッチを有することができる。前記パッドトレンチは前記スリットトレンチに比べて前記第2方向に第1長さだけシフトされることができる。前記第1長さは第1ピッチの半分より小さいことができる。
本発明の概念によれば、コア回路に連結されるビットラインの数が増加することができ、その結果、半導体装置の集積度が向上されることができる。また、配線工程の難易度が減少することができる。
以下、本発明をより具体的に説明するために本発明による実施形態を、添付図面を参照しながらより詳細に説明する。
図1は本発明の実施形態による半導体装置が集積された基板を示す図面である。図2A及び図2Bは図1のX1に対応する拡大図である。図3は図2A及び図2Bのセルブロック構造体領域を示す図面である。
図1、図2A、図2B、及び図3を参照すれば、基板100は半導体集積回路が位置するチップ領域CH及びチップ領域CHの間のスクライブレーン(scribe lane)領域SLを含むことができる。基板100は半導体基板、一例としてシリコン基板、ゲルマニウム基板、又はシリコン-ゲルマニウム基板の中でいずれか1つであり得る。本明細書で、“A又はB”、“A及びBの中で少なくとも1つ”、“A又はBの中で少なくとも1つ”、“A、B、又はC”、“A、B、及びCの中で少なくとも1つ”、及び“A、B、又はCの中で少なくとも1つ”のような文句の各々はその文句の中で該当する文句に共に羅列された項目の中でいずれか1つ、又はそれらのすべての可能な組み合わせを含むことができる。
チップ領域CHは第1方向D1及び第1方向D1に交差する(一例として、直交する)第2方向D2に沿って2次元的に配列されることができる。第1及び第2方向D1、D2は基板100の下面と平行であることができる。チップ領域CHの各々はスクライブレーン領域SLによって囲まれることができる。
スクライブレーン領域SLは第1方向D1に延びる複数の第1スクライブレーン領域及び第1スクライブレーン領域と交差し、第2方向D2に延びる複数の第2スクライブレーン領域を含むことができる。スクライブレーン領域SLはソーイング又はダイシングマシン(sawing or cutting machine)によって切断されるカッティングレーン領域、及びカッティングレーン領域とチップ領域CHとの間のエッジレーン領域を含むことができる。エッジレーン領域はチップ領域CHを各々囲むことができる。一例として、平面視においてカッティングレーン領域は隣接するチップ領域CHの間に介在されることができ、エッジレーン領域はチップ領域CHとカッティングレーン領域との間に介在されることができる。
半導体装置が基板100のチップ領域CH上に提供されることができる。一例として、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、NANDフラッシュメモリ(Flash Memory)、及びRRAM(Resistive Random Access Memory)等のような半導体メモリ素子がチップ領域CH上に提供されることができる。他の例として、MEMS(Micro Electro Mechanical Systems)素子、光電子(optoelectronic)素子、CPU、又はDSP等のプロセッサがチップ領域CH上に提供されてもよい。その他の例として、論理和ゲート又は論理積ゲート等のような半導体装置を含む標準セルが基板100のチップ領域CH上に提供されることができる。
チップ領域CHの各々はペリ領域PER及びセルブロックグループ領域CBSを含むことができる。ペリ回路がペリ領域PERI上に提供されることができる。ペリ回路はコマンドアドレス(Command/Address)、電源生成、及び/又はデータ入出力DQを遂行することができる。
チップ領域CHの各々は単数又は複数のペリ領域PERを含むことができ、単数又は複数のセルブロックグループ領域CBSを含むことができる。一例として、図2Aに図示されたように、チップ領域CHは第1方向D1に隣接する一対のセルブロックグループ領域CBS及びこれらの間のペリ領域PERを含むことができる。他の例として、図2Bに図示されたように、チップ領域CHは第1方向D1に隣接する一対のペリ領域PER及びこれらの間のセルブロックグループ領域CBSを含むことができる。但し、これは単なる例示的なものであり、本発明はこれに制限されない。
セルブロックグループ領域CBSは周辺領域PER、SLと第1方向D1に隣接することができる。周辺領域PER、SLはペリ領域PER及びスクライブレーン領域SLを含むことができる。一例として、図2Aに図示されたように、セルブロックグループ領域CBSは第1方向D1に隣接するペリ領域PERとスクライブレーン領域SL(詳細には、エッジレーン領域)との間に介在されることができる。他の例として、図2Bに図示されたように、セルブロックグループ領域CBSは第1方向D1に隣接するペリ領域PERの間に介在されることができる。
図3を参照すれば、セルブロックグループ領域CBSは複数のセルブロック領域CB及びこれらを囲むコア領域CORを含むことができる。コア回路がコア領域COR上に提供されることができる。コア回路はセルブロック領域CB上のビットラインBL及び/又はワードラインWLをセンシング/制御することができる。一例として、コア回路はビットラインBLをセンシングするセンスアンプ回路SA及びワードラインWLを制御するサブワードラインドライバー回路SWDを含むことができる。センスアンプ回路SAはセルブロック領域CBを介して第1方向D1に互いに対向することができる。サブワードラインドライバー回路SWDはセルブロック領域CBを介して第2方向D2に互いに対向することができる。
セルブロック領域CBは第1及び第2方向D1、D2に互いに離隔されて配置されることができる。例えば、セルブロック領域CBは第1方向D1に沿って配置されたセルブロック列Rを含むことができ、複数のセルブロック列Rが第2方向D2に互いに離隔されることができる。セルブロック列Rは第1方向D1に沿って両端に配置されたエッジセルブロック領域CBe及びこれらの間のセンターセルブロック領域CBcを含むことができる。エッジセルブロック領域CBeはセルブロックグループ領域CBSの第1方向D1に沿う縁に配置されることができる。エッジセルブロック領域CBeはセンターセルブロック領域CBcに比べて周辺領域PER、SLに隣接することができる。一例として、エッジセルブロック領域CBeの一辺は周辺領域PER、SLに隣接することができ、エッジセルブロック領域CBeの前記一辺に対向する他辺はコア領域CORに隣接することができる。センターセルブロック領域CBcはコア領域CORによって囲まれることができる。
エッジセルブロック領域CBeは第1方向D1に沿う第1幅W1を有することができる。センターセルブロック領域CBeは第1方向D1に沿う第2幅W2を有することができる。一例として、第1幅W1は第2幅W2より小さいことができる。
図4A及び図4Bは本発明の実施形態による半導体装置を示した図面であって、それぞれ、図3のエッジセルブロック領域及びセンターセルブロック領域を示した平面図である。図5A乃至図5Eは本発明の実施形態による半導体装置を示した図面であって、それぞれ、図4AのA-A’、B-B’、C-C’、D-D’、及びE-E’に対応する断面図である。
図3乃至図5Eを参照すれば、素子分離パターン120が基板100内に配置されることができ、活性パターンACTを定義することができる。活性パターンACTは基板100のセルブロック領域CB上に提供されることができる。活性パターンACTは基板100の下面に垂直な第3方向D3に突出された形態であり得る。一例として、活性パターンACTは素子分離パターン120によって囲まれた基板100の一部であり得る。説明の便宜のために、別の説明がない限り、本明細書で基板100は活性パターンACTを除いた基板100の他の一部を指称することと定義する。活性パターンACTは第1方向D1及び第2方向D2に互いに離隔されて配置されることができる。活性パターンACTの各々は互いに分離されたアイランド形状を有することができ、第4方向D4に細長いバー(bar)形状であり得る。第4方向D4は基板100の下面に平行であることができ、第1及び第2方向D1、D2に交差することができる。素子分離パターン120は絶縁材料を含むことができ、一例としてシリコン酸化物又はシリコン窒化物、又はこれらの組み合わせの中で少なくとも1つを含むことができる。素子分離パターン120は単一の物質で成される単一膜又は2以上の物質を含む複合膜であり得る。
活性パターンACTの各々は一対のエッジ部111及び中央部112を含むことができる。一対のエッジ部111は各々第4方向D4に対する活性パターンACTの両端部であり得る。中央部112は一対のエッジ部111の間に介在される活性パターンACTの一部であり、詳細には後述する一対のワードラインWLの間に介在される活性パターンACTの一部であり得る。一対のエッジ部111及び中央部112内には不純物(例えば、n型又はp型不純物)がドーピングされることができる。
ワードラインWLが活性パターンACTの内に提供されることができる。ワードラインWLは複数に提供されることができる。ワードラインWLは第2方向D2に延在されることができ、第1方向D1に互いに離隔されることができる。ワードラインWLは活性パターンACT及び素子分離パターン120内に提供されるトレンチ内に配置されることができる。一例として、第1方向D1に互いに隣接する一対のワードラインWLが1つの活性パターンACTを横切ることができる。
ワードラインWLの各々はゲート電極GE、ゲート誘電パターンGI、及びゲートキャッピングパターンGCを含むことができる。ゲート電極GEは活性パターンACT及び素子分離パターン120を第2方向D2に貫通することができる。ゲート誘電パターンGIはゲート電極GEと活性パターンACTとの間、及びゲート電極GEと素子分離パターン120との間に介在されることができる。ゲートキャッピングパターンGCはゲート電極GE上でゲート電極GEの上面を覆うことができる。
バッファパターン210が基板100上に配置されることができる。バッファパターン210は活性パターンACT、素子分離パターン120、及びワードラインWLを覆うことができる。一例として、バッファパターン210はシリコン酸化物、シリコン窒化物又はシリコン酸窒化物、又はこれらの組み合わせの中で少なくとも1つを含むことができる。バッファパターン210は単一の物質で成される単一膜又は2以上の物質を含む複合膜であり得る。
ビットラインコンタクトDCが活性パターンACT各々の上に提供されることができ、複数に提供されることができる。ビットラインコンタクトDCは活性パターンACTの中央部112に各々連結されることができる。本明細書で“AがBに連結される”のような表現は“AがBに接する”との意味のみならず、接しなくとも“AがBに電気的に連結される”との意味を含むことができる。ビットラインコンタクトDCは第1及び第2方向D1、D2に互いに離隔されることができる。ビットラインコンタクトDCは各々活性パターンACTと後述するビットラインBLとの間に介在されることができる。ビットラインコンタクトDCはビットラインBLの中で対応するビットラインBLと対応する活性パターンACTの中央部112を連結することができる。
ビットラインコンタクトDCは第1リセス領域RS1内に各々配置されることができる。第1リセス領域RS1は活性パターンACTの上部及び活性パターンACTの上部に隣接する素子分離パターン120の上部に提供されることができる。第1リセス領域RS1は第1及び第2方向D1、D2に互いに離隔されることができる。
図4A及び図4Bを参照すれば、ビットラインBLがセルブロック領域CB上に提供されることができる。ビットラインBLは複数に提供されることができる。ビットラインBLの各々は第1方向D1に延在されることができ、第2方向D2に互いに離隔されることができる。ビットラインBLは金属物質を含むことができる。一例として、ビットラインBLはタングステン、ルビジウム、モリブデン又はチタニウム、又はこれらの組み合わせの中で少なくとも1つを含むことができる。
図4Aを参照すれば、エッジセルブロック領域CBe上で、一対のビットラインBLがビットライン連結体CN及びビットラインパッドPDと共にビットライン構造体BLSを構成することができる。例えば、一対のビットラインBLは互いに第2方向D2に隣接する第1ビットラインB1及び第2ビットラインB2を含むことができる。
ビットライン連結体CNは第1ビットラインB1及び第2ビットラインB2を互いに連結することができ、第1ビットラインB1及び第2ビットラインB2に接することができる。ビットライン連結体CNは周辺領域PER、SLに隣接することができる。ビットラインパッドPDは第1ビットラインB1に連結されることができるか、或いは接することができる。ビットラインパッドPDは第2ビットラインB2と離隔されることができる。ビットラインパッドPDは第2ビットラインB2に第1ビットラインB1及びビットライン連結体CNを通じて連結されることができるが、接しないとし得る。1つのビットラインパッドPDが一対のビットラインBLに連結されることができる。ビットラインパッドPDはコア領域CORに隣接することができる。
エッジセルブロック領域CBeの第1方向D1に沿う範囲はビットライン連結体CNの一端部からビットラインパッドPDの一端部までの領域として定義されることができる。したがって、図3の前記第1幅W1はビットライン連結体CNの前記一端部からビットラインパッドPDの前記一端部までの幅であり得る。ビットライン連結体CN及びビットラインパッドPDは一対のビットラインBLと同一な物質を含むことができ、互いに境界面なしで連結されることができる。
ビットライン構造体BLSは複数に提供されることができる。複数のビットライン構造体BLSは第2方向D2に互いに隣接することができる。スリット分離パターンSSとパッド分離パターンPSが隣接するビットライン構造体BLSの間に介在されることができる。スリット分離パターンSS及びパッド分離パターンPSの各々は後述するビットラインキャッピングパターン350の間に介在されることができる。
スリット分離パターンSSは隣接するビットライン構造体BLSのビットライン連結体CNの間に各々配置されることができる。スリット分離パターンSSの各々は隣接するビットライン構造体BLSのビットライン連結体CNを互いに離隔させることができる。スリット分離パターンSSはビットライン連結体CNの間のスリットトレンチSTR内に各々配置されることができる。スリット分離パターンSSはエッジセルブロック領域CBe上で第1方向D1に沿って周辺領域PER、SL上に延長されることができる。スリット分離パターンSSは後述する第3キャッピングパターン353と同一な物質を含むことができる。
パッド分離パターンPSは隣接するビットライン構造体BLSのビットラインパッドPDの間に各々配置されることができる。パッド分離パターンPSの各々は隣接するビットライン構造体BLSのビットラインパッドPDを互いに離隔させることができる。パッド分離パターンPSはビットラインパッドPDの間のパッドトレンチPTR内に各々配置されることができる。パッド分離パターンPSは第1方向D1に沿ってコア領域COR上でエッジセルブロック領域CBe上に延長されることができる。パッド分離パターンPSは後述する第3キャッピングパターン353と同一な物質を含むことができる。
ビットライン構造体BLSは第2方向D2に沿う第1ピッチP1及び第2ピッチP2を有することができる。本明細書で、“ピッチ”は同一な構成が繰り返して表示される最小の幅を意味する。詳細には、ビットライン構造体BLSのビットライン連結体CNは第1ピッチP1を有することができる。第1ピッチP1はビットライン連結体CNの第2方向D2に沿う幅である第3幅W3、及びスリット分離パターンSSの第2方向D2に沿う幅である第4幅W4の和として定義されることができる。ビットライン構造体BLSのビットラインパッドPDは第2ピッチP2を有することができる。第2ピッチP2はビットラインパッドPDの第2方向D2に沿う幅である第5幅W5、及びパッド分離パターンPSの第2方向D2に沿う幅である第6幅W6の和として定義されることができる。
一例として、第1ピッチP1及び第2ピッチP2は互いに同一であることができる。一例として、第1ピッチP1及び第2ピッチP2は互いに異なることができる。一例として、第3幅W3と第5幅W5が互いに同一であることができ、第4幅W4と第6幅W6が互いに同一であることができる。他の例として、第3幅W3と第5幅W5が互いに異なることができ、第4幅W4と第6幅W6が互いに異なることができる。
パッド分離パターンPSはスリット分離パターンSSに比べて第2方向D2にシフトされることができる。一例として、パッド分離パターンPSはスリット分離パターンSSに比べて第2方向D2に第1長さL1だけシフトされることができる。第1長さL1は第1ピッチP1(又は、第2ピッチP2)の半分より小さいことができる。したがって、1つのビットライン構造体BLS内で、ビットラインパッドPDはビットライン連結体CNに比べて第2方向D2にシフトされることができる。一例として、ビットラインパッドPDはビットライン連結体CNに比べて第2方向D2に第1長さL1だけシフトされることができる。
図4Bを参照すれば、センターセルブロック領域CBc上で、ビットラインBLはビットラインパッドPDに連結されることができる。1つのビットラインBLが1つの対応するビットラインパッドPDに連結されることができる。一例として、互いに第2方向D2に隣接する第3ビットラインB3及び第4ビットラインB4が提供されることができる。1つのビットラインパッドPDが第1コア領域C1に隣接して第3ビットラインB3に連結されることができる。他の1つのビットラインパッドPDが第2コア領域C2に隣接して第4ビットラインB4に連結されることができる。第1コア領域C1及び第2コア領域C2はセンターセルブロック領域CBcを介して第1方向D1に互いに対向するコア領域CORの一部であり得る。第3ビットラインB3及び第4ビットラインB4は互いに連結されないとし得る。
センターセルブロック領域CBcの第1方向D1に沿う範囲は第3ビットラインB3に連結されるビットラインパッドPDの一端部から第4ビットラインB4に連結されるビットラインパッドPDの一端部までの領域として定義されることができる。したがって、図3の前記第2幅W2は第3ビットラインB3に連結される前記ビットラインパッドPDの前記一端部から第4ビットラインB4に連結される前記ビットラインパッドPDの前記一端部までの幅であり得る。ビットラインパッドPDはビットラインBLと同一な物質を含むことができ、ビットラインBLと互いに境界面なしで連結されることができる。
パッド分離パターンPSが第2方向D2に互いに隣接するビットラインパッドPDの間に介在されることができる。第1コア領域C1に隣接するパッド分離パターンPSは第2コア領域C2に隣接するパッド分離パターンPSに比べて第2方向D2に第2長さL2だけシフトされることができる。第2長さL2は前記第1長さL1と互いに異なることができる。
ビットラインパッドPDは第2方向D2に沿う第3ピッチP3を有することができる。第3ピッチP3はビットラインパッドPDの第2方向D2に沿う幅とパッド分離パターンPSの幅の和として定義されることができる。一例として、前記第2長さL2は第3ピッチP3の半分と実質的に同一であることができる。他の例として、前記第2長さL2は第3ピッチP3の半分と互いに異なることができる。
図3乃至図5Eを参照すれば、ポリシリコンパターン310がビットラインBLとバッファパターン210との間、及び第1方向D1に互いに隣接するビットラインコンタクトDCの間に提供されることができる。ポリシリコンパターン310は複数に提供されることができる。一例として、複数のポリシリコンパターン310の各々は第1方向D1及び第2方向D2に互いに離隔されることができる。ポリシリコンパターン310の上面はビットラインコンタクトDCの上面と実質的に同一な高さに位置することができ、共面をなすことができる。ポリシリコンパターン310はドーピングされたポリシリコンを含むことができる。
第1バリアーパターン320がビットラインBLとビットラインコンタクトDCとの間、ビットラインBLとポリシリコンパターン310との間、ビットライン連結体CNとポリシリコンパターン310との間、及びビットラインパッドPDとポリシリコンパターン310との間に提供されることができる。第1バリアーパターン320はビットラインBLに沿って第1方向D1に延在されることができ、第2方向D2に互いに離隔されることができる。第1バリアーパターン320はチタニウム窒化物、タンタル窒化物のような導電性金属窒化物を含むことができる。第1オーミックパターン(図示せず)がビットラインBLとビットラインコンタクトDCとの間、及びビットラインBLとポリシリコンパターン310との間にさらに介在されることができる。第1オーミックパターンは金属シリサイドを含むことができる。
ビットラインキャッピングパターン350がビットラインBLの上面上に提供されることができる。ビットラインキャッピングパターン350は複数に提供されることができる。ビットラインキャッピングパターン350は各々対応するビットラインBLに沿って前記第1方向D1に延在されることができ、前記第2方向D2に互いに離隔されることができる。ビットラインキャッピングパターン350はビットラインBLと垂直方向に重畳することができる。ビットラインキャッピングパターン350は単一層又は複数層で構成されることができる。一例として、ビットラインキャッピングパターン350は順に積層された第1キャッピングパターン351、第2キャッピングパターン352、及び第3キャッピングパターン353を含むことができる。第1乃至第3キャッピングパターン351、352、353はシリコン窒化物を含むことができる。他の例として、第4及び第5キャッピングパターン(図示せず)のような追加のキャッピングパターンをさらに含むことができる。
第1キャッピングパターン351、第2キャッピングパターン352、第3キャッピングパターン353、第4キャッピングパターン354、及び第5キャッピングパターンの中で少なくとも1つはビットライン連結体CN上に提供されることができる。一例として、図5B及び図5Eに図示されたように、第1キャッピングパターン351がビットライン連結体CN上に提供されることができる。第1キャッピングパターン351、第2キャッピングパターン352、第3キャッピングパターン353、第4キャッピングパターン354、及び第5キャッピングパターンの中で少なくとも1つはビットラインパッドPD上に提供されることができる。一例として、図5Cに図示されたように、第1キャッピングパターン351がビットラインパッドPD上に提供されることができる。
スペーサー構造体360がビットラインBLの側面及びビットラインキャッピングパターン350の側面上に提供されることができる。スペーサー構造体360がビットラインBLの側面及びビットラインキャッピングパターン350の側面を覆うことができる。ビットライントレンチBTRがビットラインBLの間に提供されることができ、スペーサー構造体360がビットライントレンチBTRの内側面を覆うことができる(図4A参照)。ビットライントレンチBTR及びスペーサー構造体360は第1方向D1に沿って延在されることができる。スペーサー構造体360は複数に提供されることができる。
スペーサー構造体360は複数のスペーサーを含むことができる。一例として、スペーサー構造体360は第1スペーサー362、第2スペーサー364、及び第3スペーサー366を含むことができる。第3スペーサー366がビットラインBLの側面及びビットラインキャッピングパターン350の側面上に提供されることができる。第1スペーサー362はビットラインBLと第3スペーサー366との間、及びビットラインキャッピングパターン350と第3スペーサー366との間に介在されることができる。第2スペーサー364は第1スペーサー362と第3スペーサー366との間に介在されることができる。一例として、第1乃至第3スペーサー362、364、366の各々はシリコン窒化物、シリコン酸化物又はシリコン酸窒化物、又はこれらの組み合わせの中で少なくとも1つを含むことができる。他の例として、第2スペーサー364は第1及び第3スペーサー362、366を離隔させる一種のエアギャップ(air gap)を含むことができる。
図4Aを参照すれば、エッジセルブロック領域CBe上で、スペーサー構造体360は第1スペーサー構造体360a及び第2スペーサー構造体360bを含むことができる。第1スペーサー構造体360aは1つのビットライン構造体BLSの第1ビットラインB1及び第2ビットラインB2の間に提供されることができる。一例として、第1ビットライントレンチBTRaが前記ビットライン構造体BLSの第1ビットラインB1及び第2ビットラインB2の間に提供されることができ、第1スペーサー構造体360aは第1ビットライントレンチBTRa内に提供されることができる。第2スペーサー構造体360bは第2方向D2に隣接するビットライン構造体BLSの間に提供されることができる。一例として、第2ビットライントレンチBTRbが前記隣接するビットライン構造体BLSの間に提供されることができ、第2スペーサー構造体360bは第2ビットライントレンチBTRb内に提供されることができる。
第1スペーサー構造体360aはビットライン構造体BLS及びパッド分離パターンPSに接することができる。第1スペーサー構造体360aはスリット分離パターンSSから離隔されることができ、スリット分離パターンSSと接しないとし得る。第2スペーサー構造体360bは前記隣接するビットライン構造体BLS、スリット分離パターンSS、及びパッド分離パターンPSに接することができる。
図4Bを参照すれば、センターセルブロック領域CBc上で、スペーサー構造体360は第2方向D2に隣接するビットラインBLの間に介在されることができる。一例として、スペーサー構造体360は第3ビットラインB3及び第4ビットラインB4の間に介在されることができる。スペーサー構造体360は前記隣接するビットラインBL及び前記隣接するビットラインBL各々に接するパッド分離パターンPSに接することができる。
図3乃至図5Eを参照すれば、埋め込み絶縁パターン250が第1リセス領域RS1を各々満たすことができる。埋め込み絶縁パターン250は第1リセス領域RS1の内部を満たすことができる。一例として、埋め込み絶縁パターン250は第1リセス領域RS1の内面、及びビットラインコンタクトDCの側面の少なくとも一部(例えば、第1リセス領域RS1内ビットラインコンタクトDCの側面の少なくとも一部)を覆うことができる。埋め込み絶縁パターン250はシリコン酸化物又はシリコン窒化物、又はこれらの組み合わせの中で少なくとも1つを含むことができる。埋め込み絶縁パターン250は単一の物質で成される単一膜又は2以上の物質を含む複合膜であり得る。
層間絶縁膜ILが周辺領域PER、SL及びコア領域COR上に提供されることができる。ペリ回路及びコア回路が層間絶縁膜IL内に配置されることができる。層間絶縁膜ILはシリコン酸化物、シリコン窒化物又は低誘電物質、又はこれらの組み合わせの中で少なくとも1つを含むことができる。前記低誘電物質はシリコン酸化物より誘電率が低い物質を意味する。
キャッピングスペーサー370がスペーサー構造体360上に位置することができる。キャッピングスペーサー370はスペーサー構造体360の側面の上部を覆うことができる。キャッピングスペーサー370は、一例としてシリコン窒化物を含むことができる。
ストレージノードコンタクトBCが隣接するビットラインBLの間に提供されることができる。一例として、ストレージノードコンタクトBCはスペーサー構造体360の間に介在されることができる。ストレージノードコンタクトBCは複数に提供されることができ、ストレージノードコンタクトBCは第1及び第2方向D1、D2に互いに離隔されることができる。ストレージノードコンタクトBCはワードラインWL上のフェンスパターンFNによって第1方向D1に互いに離隔されることができる。フェンスパターンFNは隣接するビットラインBLの間に提供されることができる。フェンスパターンFNは複数に提供されることができる。フェンスパターンFNは第1及び第2方向D1、D2に互いに離隔されることができる。第1方向D1に互いに隣接するフェンスパターンFNはビットラインBLを介して互いに離隔されることができる。第1方向D1に互いに隣接するフェンスパターンFNはストレージノードコンタクトBCを介して互いに離隔されることができる。フェンスパターンFNは、一例としてシリコン窒化物を含むことができる。
ストレージノードコンタクトBCは活性パターンACTのエッジ部111上に提供される第2リセス領域RS2を満たすことができる。ストレージノードコンタクトBCはエッジ部111に連結されることができる。ストレージノードコンタクトBCは不純物がドーピングされるか、或いはドーピングされないポリシリコン又は金属物質、又はこれらの組み合わせの中で少なくとも1つを含むことができる。
第2バリアーパターン410がスペーサー構造体360、フェンスパターンFN、及びストレージノードコンタクトBCをコンフォーマルに覆うことができる。第2バリアーパターン410はチタニウム窒化物、タンタル窒化物と金属窒化物を含むことができる。第2オーミックパターン(図示せず)が第2バリアーパターン410とストレージノードコンタクトBCとの間にさらに介在されることができる。第2オーミックパターンは金属シリサイドを含むことができる。
ランディングパッドLPがストレージノードコンタクトBC上に提供されることができる。ランディングパッドLPは複数に提供されることができ、ランディングパッドLPは第1及び第2方向D1、D2に互いに離隔されることができる。ランディングパッドLPは対応するストレージノードコンタクトBCに連結されることができる。ランディングパッドLPはビットラインキャッピングパターン350の上面を覆うことができる。ランディングパッドLPの下部領域はストレージノードコンタクトBCと垂直方向に重畳することができる。ランディングパッドLPの上部領域は下部領域から第2方向D2にシフトされることができる。ランディングパッドLPはタングステン、チタニウム、タンタル等のような金属物質を含むことができる。
充填パターン440がランディングパッドLPを囲むことができる。充填パターン440は互いに隣接するランディングパッドLPの間に介在されることができる。平面視において、充填パターン440はランディングパッドLPによって貫通されるホールを含むメッシュ(mesh)形状を有することができる。一例として、充填パターン440はシリコン窒化物、シリコン酸化物又はシリコン酸化窒化物、又はこれらの組み合わせの中で少なくとも1つを含むことができる。他の例として、充填パターン440は空気層を含む空き空間(即ち、エアギャップ(air gap)を含むことができる。
コンタクトプラグCPがビットラインパッドPD上に提供されることができる。コンタクトプラグCPは充填パターン440及びビットラインキャッピングパターン350(例えば、第1キャッピングパターン351)を第3方向D3に貫通することができ、ビットラインパッドPDに連結されることができる。コンタクトプラグCPはランディングパッドLPと同一な物質を含むことができる。
コンタクト配線CLが充填パターン440上でコンタクトプラグに連結されることができる。コンタクト配線CLは1層以上の配線層を含むことができる。コンタクト配線CLはコア領域COR上のコア回路に連結されることができる。ビットラインBLはビットラインパッドPD、コンタクトプラグCP、及びコンタクト配線CLを通じてコア回路(例えば、センスアンプ回路SA)に連結されることができる。
一例として、セルブロック領域CBc上で第3ビットラインB3は第1コア領域C1上のコア回路に連結されることができ、第3ビットラインB3と隣接する第4ビットラインB4は第2コア領域C2上のコア回路に連結されることができる。この過程で、第3ビットラインB3及び第4ビットラインB4は互いに異なるビットラインパッドPD、互いに異なるコンタクトプラグCP、及び互いに異なるコンタクト配線CLを通じてコア回路に各々連結されることができる。
他の例として、エッジセルブロック領域CBe上で第1ビットラインB1及び第2ビットラインB2は同一なビットラインパッドPD、同一なコンタクトプラグCP、及び同一なコンタクト配線CLを通じてコア回路に連結されることができる。言い換えれば、コア領域CORに隣接する1つのビットラインパッドPDを通じて、一対のビットラインBLがコア回路に連結されることができる。
エッジセルブロック領域CBe上で周辺領域PER、SLに隣接するようにビットラインパッドPDを構成する場合、コア領域CORと遠く離れた前記ビットラインパッドPDをコア回路に連結させるための配線難易度が増加するようになる。又は、周辺領域PER、SL上に隣接するビットラインパッドPDはコア回路に連結されることができず、したがってビットラインBLの中で一部が作動されないこともあり得る。これに反して、本発明の概念によれば、ビットラインパッドPDではないビットライン連結体CNを周辺領域PER、SLに隣接するように構成することによって、コア領域CORと隣接する1つのビットラインパッドPDを通じて一対のビットラインBLがコア回路に連結されることができる。したがって、コア回路に連結されないビットラインBLの数が減少することができ、その結果、半導体装置の集積度が向上されることができる。また、配線工程の難易度が減少することができる。
データ格納パターンDSPがランディングパッドLP上に提供されることができる。データ格納パターンDSPは複数に提供されることができ、データ格納パターンDSPは第1及び第2方向D1、D2に互いに離隔されることができる。データ格納パターンDSPは対応するランディングパッドLP及び対応するストレージノードコンタクトBCを通じて対応するエッジ部111に連結されることができる。
データ格納パターンDSPは、一例として下部電極、誘電膜、及び上部電極を含むキャパシタであり得る。この場合、本発明による半導体メモリ素子はDRAM(dynamic random access memory)であり得る。データ格納パターンDSPは、他の例として磁気トンネル接合パターン(magnetic tunnel junction pattern)を含むことができる。この場合、本発明による半導体メモリ素子はMRAM(magnetic random access memory)であり得る。データ格納パターンDSPは、その他の例として相変化物質又は可変抵抗物質を含むことができる。この場合、本発明による半導体メモリ素子はPRAM(phase-change random access memory)又はReRAM(resistive random access memory)であり得る。但し、これは単なる例示的なものであり、本発明はこれに制限されず、データ格納パターンDSPはデータを格納できる様々な構造及び/又は物質を含むことができる。
図6は本発明の実施形態による半導体装置を示した図面であって、図4AのA-A’に対応する断面図である。
図6を参照すれば、連結パターンXPが活性パターンACTのエッジ部111上に提供されることができる。連結パターンXPは複数に提供されることができる。連結パターンXPは分離絶縁パターン130によって互いに離隔されることができる。連結パターンXPはストレージノードコンタクトBCとエッジ部111との間に介在されることができ、これらを連結することができる。一例として、連結パターンXPの各々は対応するストレージノードコンタクトBCと対応するエッジ部111を互いに連結させることができる。一例として、連結パターンXPの上面と分離絶縁パターン130の上面は実質的に同一な高さに位置することができ、互いに共面をなすことができる。
ストレージノードコンタクトBCがビットラインBLの間、及びビットラインキャッピングパターン350の間に介在されることができる。一例として、ストレージノードコンタクトBCの上面はビットラインBLの上面より高く位置することができる。ストレージノードコンタクトBCの上部はその下部から第2方向D2にシフトされることができる。ストレージノードコンタクトBCは不純物がドーピングされるか、或いはドーピングされないポリシリコン又は金属物質、又はこれらの組み合わせの中で少なくとも1つを含むことができる。
第3バリアーパターン380がストレージノードコンタクトBCとスペーサー構造体360との間、及びストレージノードコンタクトBCと連結パターンXPとの間に提供されることができる。第3バリアーパターン380は導電性金属窒化物(例えば、チタニウム窒化物、タングステン窒化物、及びタンタル窒化物等)を含むことができる。第3オーミックパターン(図示せず)が第3バリアーパターン380と連結パターンXPの間に提供されることができる。第3オーミックパターンは金属シリサイドを含むことができる。
ランディングパッドLPがストレージノードコンタクトBC上に提供されることができる。ランディングパッドLPは複数に提供されることができ、ランディングパッドLPは第1及び第2方向D1、D2に互いに離隔されることができる。ランディングパッドLPは対応するストレージノードコンタクトBCに連結されることができる。ランディングパッドLPはビットラインキャッピングパターン350の上面を覆うことができる。ランディングパッドLPは連結パターンXPから第2方向D2にシフトされることができる。ランディングパッドLPは金属物質(例えば、タングステン、チタニウム、及びタンタル等)を含むことができる。
充填パターン440がランディングパッドLPの各々を囲むことができる。充填パターン440は互いに隣接するランディングパッドLPの間に介在されることができる。平面視において、充填パターン440はランディングパッドLPによって貫通されるホールを含むメッシュ(mesh)形状を有することができる。一例として、充填パターン440はシリコン窒化物、シリコン酸化物、又はシリコン酸化窒化物の中で少なくとも1つを含むことができる。他の例として、充填パターン440は空気層を含む空き空間(即ち、エアギャップ(air gap)であり得る。
図7A乃至図7Eは各々図4AのX2に対応する拡大図である。
図7A乃至図7Cを参照すれば、第1スペーサー構造体360aは第2方向D2に沿う幅である第7幅W7を有することができる。第2スペーサー構造体360bは第2方向D2に沿う幅である第8幅W8を有することができる。第7幅W7及び第8幅W8は互いに実質的に同一であることができる。第7幅W7及び第8幅W8は各々スリット分離パターンSSの第4幅W4と互いに同一であるか、或いは異なることができる。
一例として、図7Aに図示されたように、第7幅W7及び第8幅W8は各々スリット分離パターンSSの第4幅W4と実質的に同一であることができる。他の例として、図7Bに図示されたように、第7幅W7及び第8幅W8は各々スリット分離パターンSSの第4幅W4より小さいことができる。その他の例として、図7Cに図示されたように、第7幅W7及び第8幅W8は各々スリット分離パターンSSの第4幅W4より大きいことができる。
図7A、図7D、及び図7Eを参照すれば、第1スペーサー構造体360aから周辺領域PER、SLまでの距離は第3長さL3として定義される。第3長さL3は後述する第1区域S1でスペーサー構造体360から周辺領域PER、SLまでの距離であり得る。第2スペーサー構造体360bから周辺領域PER、SLまでの距離は第4長さL4として定義される。第4長さL4は後述する第2区域S2でスペーサー構造体360から周辺領域PER、SLまでの距離であり得る。第3長さL3及び第4長さL4は互いに同一であるか、或いは異なることができる。
一例として、図7Aに図示されたように、第3長さL3及び第4長さL4は実質的に同一であることができる。他の例として、図7Dに図示されたように、第3長さL3は第4長さL4より短いことができる。その他の例として、図7Eに図示されたように、第3長さL3は第4長さL4より長いことができる。
図8A乃至図8Cは本発明の実施形態による半導体装置を示した図面であって、それぞれ、図4AのB-B’、C-C’、及びD-D’に対応する断面図である。
図8A乃至図8Cを参照すれば、第1キャッピングパターン351、第2キャッピングパターン352、及び第3キャッピングパターン353の中で少なくとも1つはビットライン連結体CN上に提供されることができる。一例として、図8Aに図示されたように、第1キャッピングパターン351、第2キャッピングパターン352、及び第3キャッピングパターン353がビットライン連結体CN上に提供されることができる。スリット分離パターンSSがビットライン連結体CNの間、及びビットラインキャッピングパターン350の間に介在されることができる。一例として、スリット分離パターンSSと第3キャッピングパターン353は互いに境界面なしで連結されることができる。この時、スリット分離パターンSSと第3キャッピングパターン353はビットライン連結体CNと垂直方向に重畳するか否かを基準に区分されることができる。
第1キャッピングパターン351、第2キャッピングパターン352、及び第3キャッピングパターン353の中で少なくとも1つはビットラインパッドPD上に提供されることができる。一例として、図8Bに図示されたように、第1キャッピングパターン351、第2キャッピングパターン352、及び第3キャッピングパターン353がビットラインパッドPD上に提供されることができる。パッド分離パターンPSがビットラインパッドPDの間、及びビットラインキャッピングパターン350の間に介在されることができる。パッド分離パターンPSと第3キャッピングパターン353は互いに境界面なしで連結されることができる。パッド分離パターンPSと第3キャッピングパターン353はビットラインパッドPDと垂直方向に重畳するか否かを基準に区分されることができる。
周辺キャッピングパターン350pが層間絶縁膜IL上に提供されることができる。一例として、周辺キャッピングパターン350pはスリット分離パターンSSと互いに境界面なしで連結されることができる。他の例として、周辺キャッピングパターン350pは第1キャッピングパターン351、第2キャッピングパターン352、及び第3キャッピングパターン353の中で少なくとも1つと互いに境界面なしで連結されることができる。周辺キャッピングパターン350pはスリット分離パターンSS、第1キャッピングパターン351、第2キャッピングパターン352、及び第3キャッピングパターン353の中で少なくとも1つと同一な物質を含むことができる。
図9乃至図20Eは本発明の実施形態による半導体装置の製造方法を示した図面である。詳細には、図9、図11、図13、図15、図17、及び図19は本発明の実施形態による半導体装置の製造方法を示した平面図である。図10A、図12A、図16A、図18A、及び図20Aは、それぞれ、図9、図11、図15、図17、及び図19のA-A’に対応する断面図である。図10B、図12B、図14A、図16B、図18B、及び図20Bは、それぞれ、図9、図11、図13、図15、図17、及び図19のB-B’に対応する断面図である。図14B、図16C、図18C、及び図20Cは、それぞれ、図13、図15、図17、及び図19のC-C’に対応する断面図である。図10C、図12C、図14C、図16D、図18D、及び図20Dは、それぞれ、図9、図11、図13、図15、図17、及び図19のD-D’に対応する断面図である。図10D、図12D、図16E、図18E、及び図20Eは、それぞれ、図9、図11、図15、図17、及び図19のE-E’に対応する断面図である。
以下では図9乃至図20Eを参照して半導体装置の製造方法に対して説明する。説明の簡易化のために、前述した内容と重複される内容の説明は省略する。
図9乃至図10Dを参照すれば、セルブロック領域CB、周辺領域PER、SL、及びコア領域CORを含む基板100が準備されることができる。セルブロック領域CBはセンターセルブロック領域CBc及びエッジセルブロック領域CBeを含むことができる。
セルブロック領域CB上で、基板100に素子分離パターン120及び活性パターンACTを形成することができる。素子分離パターン120及び活性パターンACTを形成することは、パターニングを通じて基板100内に溝を形成すること、及び溝を絶縁物質で満たして素子分離パターン120を形成することを含むことができる。活性パターンACTは基板100の中で溝が形成されない領域を含むことができる。
ワードラインWLが基板100の上部に形成されたトレンチ内に形成されることができる。ワードラインWLを形成することは、活性パターンACT及び素子分離パターン120上にマスクパターンを形成すること、マスクパターンを利用して異方性エッチング工程を遂行してトレンチを形成すること、及びトレンチをワードラインWLで満たすことを含むことができる。ワードラインWLは第1方向D1に互いに離隔されることができ、活性パターンACT内で第2方向D2に延びることができる。ワードラインWLを満たすことは、一例としてトレンチ各々の内面上にゲート誘電パターンGIをコンフォーマルに蒸着させること、トレンチの内部を導電膜で満たすこと、導電膜に対するエッチバック及び/又は研磨工程を通じてゲート電極GEを形成すること、及びゲート電極GE上にトレンチの残部を満たすゲートキャッピングパターンGCを形成することを含むことができる。一対のワードラインWLが活性パターンACTを横切ることができ、一対のワードラインWLの間で定義される活性パターンACTの中央部112が定義されることができる。一対のワードラインWL各々を介して中央部112と離隔された活性パターンACTの残りの部分はエッジ部111として定義されることができる。
第1バッファ層210La及び第1ポリシリコン層310Laが基板100上に順に形成されることができる。第1バッファ層210La及び第1ポリシリコン層310Laは活性パターンACTの上面、素子分離パターン120の上面、及びワードラインWLの上面を覆うことができる。
図11乃至図12Dを参照すれば、第1リセス領域RS1が活性パターンACTの上部に形成されることができる。第1リセス領域RS1は複数に提供されることができる。第1リセス領域RS1は第1及び第2方向D1、D2に互いに離隔されることができる。第1リセス領域RS1は活性パターンACTの中央部112上に形成されることができる。第1リセス領域RS1を形成することは、異方性エッチング工程を遂行することを含むことができる。前記異方性エッチング工程を通じて、第2バッファ層210Lb及び第2ポリシリコン層310Lbが第1バッファ層210La及び第1ポリシリコン層310Laからそれぞれ形成されることができる。第1リセス領域RS1は中央部112の一部、素子分離パターン120の一部、及びゲートキャッピングパターンGCの一部を外部に露出させることができる。
予備ビットラインコンタクトDCLが第1リセス領域RS1を満たすように形成されることができる。予備ビットラインコンタクトDCLは複数に提供されることができ、活性パターンACTの中央部112上に各々形成されることができる。予備ビットラインコンタクトDCLの上面は第2ポリシリコン層310Lbの上面と実質的に同一な高さで形成されることができ、共面をなすことができる。
第1バリアー層320L、ビットライン膜BLL、第1キャッピング層351L、及び第2キャッピング層352Lが予備ビットラインコンタクトDCL及び第2ポリシリコン層310Lb上に順に形成されることができる。第1バリアー層320L、ビットライン膜BLL、第1キャッピング層351L、及び第2キャッピング層352Lは基板100のセルブロック領域CB、周辺領域PER、SL、及びコア領域CORを全面的に覆うことができる。周辺領域PER、SL及びコア領域COR上の第1バリアー層320L、ビットライン膜BLL、第1キャッピング層351L、及び第2キャッピング層352Lは一部エッチングされることができる。層間絶縁膜ILが、これらがエッチングされて残る場所に形成されることができる。
図13乃至図14Cを参照すれば、パッドトレンチPTR及びスリットトレンチSTRが第2ポリシリコン層310Lb、第1バリアー層320L、ビットライン膜BLL、第1キャッピング層351L、及び第2キャッピング層352Lを第3方向D3に沿って貫通するように形成されることができる。パッドトレンチPTRはコア領域COR上でエッジセルブロック領域CBe上に第1方向D1に沿って延在されることができる。スリットトレンチSTRはエッジセルブロック領域CBe上で周辺領域PER、SL上に第1方向D1に沿って延在されることができる。パッドトレンチPTR及びスリットトレンチSTRは下面で第2バッファ層210Lbを露出させることができる。図示されなかったが、パッドトレンチPTRがセンターセルブロック領域CBc上にさらに形成されることができる。
パッドトレンチPTRは第2方向D2に互いに離隔されることができる。スリットトレンチSTRは第2方向D2に互いに離隔されることができる。スリットトレンチSTRはパッドトレンチPTRから第1方向D1に離隔されることができる。パッドトレンチPTRはスリットトレンチSTRに比べて第2方向D2にシフトされることができる。一例として、パッドトレンチPTRはスリットトレンチSTRに比べて第2方向D2に第1長さL1だけシフトされることができる。
図15乃至図16Eを参照すれば、第3キャッピング膜353Lが基板100の全面上に形成されることができる。第3キャッピング膜353LはパッドトレンチPTR及びスリットトレンチSTRを満たすことができ、第2キャッピング膜352L及び層間絶縁膜ILを覆うことができる。
図17乃至図18Eを参照すれば、第1マスクパターンMP1が第3キャッピング膜353L上に形成されることができる。第1マスクパターンMP1は第1方向D1に沿って延在されることができ、第2方向D2に互いに離隔されることができる。平面視において、第1マスクパターンMP1は活性パターンACTの中央部112を第1方向D1に沿って横切ることができる。平面視において、第1マスクパターンMP1は第1方向D1に沿ってパッドトレンチPTRをさらに横切ることができる。一例として、第1マスクパターンMP1はエッジセルブロック領域CBe上に形成されることができ、周辺領域PER、SL及びコア領域COR上に延長されることができる。
一例として、第1マスクパターンMP1はマルチパターニング技術(Multi Patterning Technology)を利用して形成されることができる。マルチパターニング技術はLELE(Lithography-Etch-Lithography-Etch)、SADP(Self-Aligned Double Patterning)、SARP(Self-Aligned Reverse Patterning)等のようなダブルパターニング技術(DPT、Double Patterning Technolgy)、及びLELELE(Lithography-Etch-Lithography-Etch-Lithography-Etch)、SAQP(Self-Aligned Quadruple Patterning)等のようなクアドラプルパターニング技術(QPT、Quadruple Patterning Technology)を含むことができる。
第2マスクパターンMP2がパッドトレンチPTR及びスリットトレンチSTR上に形成されることができる。第2マスクパターンMP2の中で一部はコア領域COR上でエッジセルブロック領域CBe上に延長されることができ、パッドトレンチPTRの少なくとも一部を覆うことができる。第2マスクパターンMP2の中で他の一部は周辺領域PER、SL上でエッジセルブロック領域CBe上に延長されることができ、スリットトレンチSTRの少なくとも一部を覆うことができる。第2マスクパターンMP2の間で、エッジセルブロック領域CBe上の第3キャッピング層353Lが露出されることができる。
第2マスクパターンMP2は周辺領域PER、SL及びコア領域COR上で第1マスクパターンMP1を覆うことができる。第2マスクパターンMP2はエッジセルブロック領域CBe上で第1マスクパターンMP1の少なくとも一部を覆うことができる。一例として、第2マスクパターンMP2はエッジセルブロック領域CBe上で第1マスクパターンMP1の一部を覆うことができ、他の一部を露出させることができる。
図19乃至図20Eを参照すれば、第1及び第2マスクパターンMP1、MP2を利用してエッチング工程が遂行されることができる。前記エッチング工程を通じて、第2キャッピング層352L、第1キャッピング層351L、第1バリアー層320L、第2ポリシリコン層310Lb、及び予備ビットラインコンタクトDCLがエッチングされることができ、第2キャッピングパターン352、第1キャッピングパターン351、第1バリアーパターン320、ポリシリコンパターン310、及びビットラインコンタクトDCが形成されることができる。
前記エッチング工程を通じて、ビットライン膜BLLがさらにエッチングされてビットライン構造体BLSが形成されることができる。ビットライン構造体BLSは一対のビットラインBL、ビットラインパッドPD、及びビットライン連結体CNを含むことができる。一対のビットラインBLは第2マスクパターンMP2によって露出されたエッジセルブロック領域CBe上で、第1マスクパターンMP1の形状に沿って形成されることができる。ビットラインパッドPD及びビットライン連結体CNは第2マスクパターンMP2によって覆われたエッジセルブロック領域CBe上で形成されることができる。
前記エッチング工程を通じて、第3キャッピング層353Lがさらにエッチングされることができ、残りの第3キャッピング層353Lは第3キャッピングパターン353、パッド分離パターンPS及びスリット分離パターンSSに区分されることができる。第3キャッピングパターン353はビットライン構造体BLSと垂直方向に重畳される領域で定義されることができる。パッド分離パターンPSはパッドトレンチPTRの内部及びその上で定義されることができる。スリット分離パターンSSはスリットトレンチSTRの内部及びその上で定義されることができる。一例として、前記残りの第3キャッピング層353Lの中で一部は層間絶縁膜IL上で周辺キャッピングパターン350pを構成することができる。
ビットライントレンチBTRがビットラインBLの間に提供されることができる。詳細には、第1ビットライントレンチBTRaがビットライン構造体BLSの一対のビットラインBLの間に形成されることができる。第2ビットライントレンチBTRbが隣接するビットライン構造体BLSの間に形成されることができる。
図4A乃至図5Eを再び参照すれば、スペーサー構造体360がビットラインBLの側面及びビットラインキャッピングパターン350の側面を覆うように形成されることができる。スペーサー構造体360を形成することは、ビットラインBLの側面及びビットラインキャッピングパターン350をコンフォーマルに覆う第1スペーサー362、第2スペーサー364及び第3スペーサー366を順に形成することを含むことができる。
スペーサー構造体360はビットライントレンチBTRの内に形成されることができる。詳細には、第1スペーサー構造体360aが第1ビットライントレンチBTRaの内に形成されることができる。第2スペーサー構造体360bが第2ビットライントレンチBTRbの内に形成されることができる。第1スペーサー構造体360aはスリット分離パターンSSから離隔されるように形成されることができる。第2スペーサー構造体360bは隣接するビットライン構造体BLS、スリット分離パターンSS、及びパッド分離パターンPSに接するように形成されることができる。
一例として、ストレージノードコンタクトBC及びフェンスパターンFNを形成することは、隣接するビットラインBLの間を満たし、第1方向D1に延びるストレージノードコンタクトライン(図示せず)を形成すること、ワードラインWL上のストレージノードコンタクトラインの一部を除去して予備ストレージノードコンタクト(図示せず)を形成すること、前記除去された領域内にフェンスパターンFNを形成すること、及び予備ストレージノードコンタクトの上部を除去してストレージノードコンタクトBCを形成することを含むことができる。ストレージノードコンタクトBCは予備ストレージノードコンタクトの除去されない下部であり得る。
他の例として、ストレージノードコンタクトBC及びフェンスパターンFNを形成することは、隣接するビットラインBLの間を満たし、第1方向D1に延びるフェンスライン(図示せず)を形成すること、活性パターンACTのエッジ部111上のフェンスラインの一部を除去してフェンスパターンFNを形成すること、及び前記除去された領域内にストレージノードコンタクトBCを形成することを含むことができる。
ストレージノードコンタクトBCが形成される過程で、スペーサー構造体360の上部の中で一部が除去されることができる。したがって、キャッピングスペーサー370が、スペーサー構造体360が除去された位置にさらに形成されることができる。その後、第2バリアーパターン410がスペーサー構造体360、キャッピングスペーサー370、及びストレージノードコンタクトBCをコンフォーマルに覆うように形成されることができる。
ランディングパッドLPがストレージノードコンタクトBC上に形成されることができる。ランディングパッドLPを形成することは、ストレージノードコンタクトBCの上面を覆うランディングパッド膜(図示せず)及びマスクパターン(図示せず)を順に形成すること、及びマスクパターンをエッチングマスクとして利用した異方性エッチングを通じてランディングパッド膜を複数のランディングパッドLPに分離することを含むことができる。エッチング工程を通じて、第2バリアーパターン410の一部、スペーサー構造体360の一部、及びビットラインキャッピングパターン350一部がさらにエッチングされることができ、これらが外部に露出されることができる。
一部の実施形態によれば、ランディングパッド膜のエッチング工程を通じて第2スペーサー364が露出されることができる。第2スペーサー364の露出された部分を通じて第2スペーサー364に対するエッチング工程がさらに遂行されることができ、最終的に第2スペーサー364はエアギャップ(air gap)を含むことができる。但し、本発明はこれに制限されない。
コンタクトプラグCPがビットラインパッドPD上に形成されることができる。コンタクトプラグCPを形成することは、コンタクトホールをビットラインパッドPD上に形成すること、コンタクトホールを満たすコンタクトプラグ膜を形成すること、及びコンタクトプラグ膜をエッチングしてコンタクトプラグCPを形成することを含むことができる。一例として、コンタクトプラグ膜は前記ランディングパッド膜と共に形成されることができる。
その後、充填パターン440が、ランディングパッド膜がエッチングされた領域及びコンタクトプラグ膜がエッチングされた領域に形成されることができる。充填パターン440はランディングパッドLP及びコンタクトプラグCPの露出された部分を覆い、これらの各々を囲むように形成されることができる。データ格納パターンDSPがランディングパッドLPの各々の上に形成されることができる。コンタクト配線CLがコンタクトプラグCP上に形成されることができる。
図21A乃至図21Cは本発明の実施形態による半導体装置の製造方法を示した図面である。以下では17及び図21A乃至図21Cを参照して、図7A乃至図7Eの実施形態による半導体装置の製造方法に対して説明する。
図17及び図21A乃至図21Cを参照すれば、第1マスクパターンMP1を形成する過程でマルチパターニング技術(Multi Patterning Technology)が利用されることができる。一部の実施形態によれば、マルチパターニング技術を利用することによってマスク犠牲パターンSPが形成されることができ、第1マスクパターンMP1がマスク犠牲パターンSPを覆うことができる。
第1マスクパターンMP1は第2方向D2に対して繰り返されるパターニング形状を有することができ、繰り返される形態の最小単位は第1乃至第4区域S1、S2、S3、S4に区分されることができる。第1区域S1は最終的に第1ビットライントレンチBTRaが形成される領域で定義されることができる。第2区域S2は最終的に第2ビットライントレンチBTRbが形成される領域で定義されることができる。一例として、図21Aに図示されたように、マスク犠牲パターンSPは第1区域S1を介して互いに離隔されることができ、第2区域S2上に配置されることができる。他の例として、図示されなかったが、マスク犠牲パターンSPは第2区域S2を介して互いに離隔されることができ、第1区域S1上に配置されることができる。第3区域S3及び第4区域S4はマスク犠牲パターンSPの両側面で各々定義されることができる。
その後、第1マスクパターンMP1が一部除去されることができる。前記除去工程を通じて、第1区域S1上の第1マスクパターンMP1が除去されることができ、第1区域S1上の第3キャッピング層353Lの上面が露出されることができる。前記除去工程を通じて、第2区域S2上の第1マスクパターンMP1が除去されることができ、第2区域S2上のマスク犠牲パターンSPが露出されることができる。第3区域S3及び第4区域S4上の第1マスクパターンMP1は前記除去工程にも拘らず、マスク犠牲パターンSPの両側面上に残ることができる。
第3区域S3及び第4区域S4上の第1マスクパターンMP1及び第2マスクパターンMP2をエッチングマスクとして利用して、図19のエッチング工程が遂行されることができる。前記エッチング工程を遂行する時、ビットライントレンチBTRの端部の幅又は長さが第1区域S1及び第2区域S2で互いに同一であるか、或いは異なるかで形成されることができる。
例えば、図7A乃至図7Cに図示されたように、ビットライントレンチBTRの幅が多様に形成されることができる。一例として、ビットライントレンチBTRの幅はマスク犠牲パターンSPの幅及び第1マスクパターンMP1の厚さ(例えば、マスク犠牲パターンSP側壁上の第1マスクパターンMP1の厚さ)に応じて多様に形成されることができる。したがって、第1スペーサー構造体360aの第7幅W7及び第2スペーサー構造体360bの第8幅W8が多様に形成されることができる。
例えば、図7A、図7D及び図7Eに図示されたように、第3長さL3及び第4長さL4も互いに同一であるか、或いは互いに異なるかで形成されることができる。これは図19のエッチング工程を遂行する時、第1区域S1及び第2区域S2上でマスク犠牲パターンSPの有無に応じて、第1区域S1及び第2区域S2でのエッチング量が互いに同一であるか、或いは異なることができるためである。
一例として、図21Aのように、マスク犠牲パターンSPが第2区域S2上に提供される場合、第3キャッピング層353Lが外部に露出された第1区域S1上でのエッチング量がさらに多いことができる。したがって、図7Dのように、第1区域S1上の第1ビットライントレンチBTRaが第2区域S2上の第2ビットライントレンチBTRbに比べてさらに長く形成されることができる。その結果、第3長さL3が第4長さL4に比べて短いことができる。他の例として、図示されなかったが、マスク犠牲パターンSPが第1区域S1上に提供される場合、第2区域S2での第3キャッピング層353Lが外部に露出されることができる。この場合、最終的に図7Eのように、第4長さL4が第3長さL3に比べて短いことができる。その他の例として、マスク犠牲パターンSPが図19のエッチング量に及ぶ影響がわずかな場合、最終的に図7Aのように第3長さL3及び第4長さL4が実質的に同一であることができる。
本発明の実施形態に対する以上の説明は本発明の説明をための例示を提供する。したがって、本発明は以上の実施形態に限定されず、本発明の技術的思想内で当該技術分野の通常の知識を有する者によって前記実施形態を組み合わせて実施する等様々な数多くの改変及び変更が可能であるのは明らかである。
CB セルブロック領域
COR コア領域
PER ペリ領域
SL スクライブレーン領域
BLS ビットライン構造体
BL ビットライン
PD ビットラインパッド
CN ビットライン連結体
360 スペーサー構造体
SS スリット分離パターン
PS パッド分離パターン
COR コア領域
PER ペリ領域
SL スクライブレーン領域
BLS ビットライン構造体
BL ビットライン
PD ビットラインパッド
CN ビットライン連結体
360 スペーサー構造体
SS スリット分離パターン
PS パッド分離パターン
Claims (20)
- 第1方向に沿って順に配置されるコア領域、セルブロック領域、及び周辺領域を含む基板と、
前記セルブロック領域上のビットライン構造体と、を含み、
前記ビットライン構造体は、
前記第1方向に沿って各々延在され、前記第1方向に交差する第2方向に互いに隣接する第1ビットライン及び第2ビットラインと、
前記第1ビットライン及び前記第2ビットラインを互いに連結し、前記周辺領域に隣接するビットライン連結体と、
前記第1ビットラインに連結され、前記コア領域に隣接するビットラインパッドと、を含む半導体装置。 - 前記ビットラインパッドに連結されるコンタクトプラグをさらに含み、
前記第2ビットラインは、前記ビットライン連結体、前記第1ビットライン、及び前記ビットラインパッドを通じて前記コンタクトプラグに連結される請求項1に記載の半導体装置。 - 前記コア領域上のコア回路をさらに含み、
前記第2ビットラインは、前記コンタクトプラグを通じて前記コア回路に連結される請求項2に記載の半導体装置。 - 前記ビットラインパッドは、前記ビットライン連結体に比べて前記第2方向にシフトされている請求項1に記載の半導体装置。
- 前記ビットライン構造体は、前記第2方向に隣接する複数のビットライン構造体を含み、
前記隣接するビットライン構造体のビットライン連結体の間に各々配置されるスリット分離パターンをさらに含む請求項1に記載の半導体装置。 - 前記スリット分離パターンの各々は、前記セルブロック領域上で前記第1方向に沿って前記周辺領域上に延長される請求項5に記載の半導体装置。
- 前記隣接するビットライン構造体のビットラインパッドの間に各々配置されるパッド分離パターンをさらに含む請求項5に記載の半導体装置。
- 前記パッド分離パターンの各々は、前記コア領域上で前記第1方向に沿って前記セルブロック領域上に延長される請求項7に記載の半導体装置。
- 前記パッド分離パターンは、前記スリット分離パターンに比べて前記第2方向にシフトされている請求項7に記載の半導体装置。
- 前記ビットライン構造体の前記ビットライン連結体は、前記第2方向に沿う第1ピッチを有し、
前記ビットライン構造体の前記ビットラインパッドは、前記第2方向に沿う第2ピッチを有し、
前記第1ピッチは、前記第2ピッチと実質的に同一である請求項7に記載の半導体装置。 - 第1方向に沿って順に位置したセンターセルブロック領域及びエッジセルブロック領域を含む基板と、
前記エッジセルブロック領域上で前記第1方向に沿って各々延在され、前記第1方向に交差する第2方向に互いに隣接する第1ビットライン及び第2ビットラインと、
前記エッジセルブロック領域上で前記第1ビットライン及び前記第2ビットラインを互いに連結するビットライン連結体と、を含み、
前記第1方向に沿うエッジセルブロック領域の幅は、前記第1方向に沿うセンターセルブロック領域の幅より小さい半導体装置。 - 前記第1ビットラインに連結されるビットラインパッドをさらに含み、
前記第2ビットラインは、前記ビットライン連結体及び前記第1ビットラインを通じて前記ビットラインパッドに連結される請求項11に記載の半導体装置。 - 前記ビットラインパッドは、前記ビットライン連結体に比べて前記第2方向にシフトされている請求項12に記載の半導体装置。
- 前記基板は、前記センターセルブロック領域と前記エッジセルブロック領域との間に介在されるコア領域、及び前記エッジセルブロック領域から前記第1方向に隣接する周辺領域をさらに含む請求項11に記載の半導体装置。
- 前記センターセルブロック領域は、前記第1方向に沿って一列に配置された複数のセンターセルブロック領域を含み、
前記コア領域は、前記センターセルブロック領域の間に介在される請求項14に記載の半導体装置。 - 前記ビットライン連結体は、前記コア領域より前記周辺領域に隣接して位置する請求項14に記載の半導体装置。
- 前記センターセルブロック領域上で前記第1方向に沿って各々延在され、前記第2方向に互いに隣接する第3ビットライン及び第4ビットラインをさらに含み、
前記第3ビットライン及び前記第4ビットラインは、互いに絶縁されている請求項11に記載の半導体装置。 - 前記第3ビットライン及び前記第4ビットラインに各々連結されるビットラインパッドをさらに含む請求項17に記載の半導体装置。
- 第1方向に沿って順に配置されるコア領域、セルブロック領域、及び周辺領域を含む基板と、
前記セルブロック領域上のビットライン構造体であり、当該ビットライン構造体は、前記第1方向に沿って各々延在され、前記第1方向に交差する第2方向に互いに隣接する第1ビットライン及び第2ビットライン、これらを互いに連結するビットライン連結体、及び前記第1ビットラインに連結されるビットラインパッドを含む、ビットライン構造体と、
前記ビットライン連結体と前記第2方向に隣接するスリット分離パターンと、
前記第1ビットライン及び前記第2ビットラインの間で前記第1方向に延在されるスペーサー構造体と、を含み、
前記スペーサー構造体は、スリット分離パターンと離隔される半導体装置。 - 前記ビットライン連結体は、前記周辺領域に隣接し、
前記ビットラインパッドは、前記コア領域に隣接する請求項19に記載の半導体装置。
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