TW202004754A - 半導體記憶元件、記憶系統以及操作半導體記憶元件的方法 - Google Patents

半導體記憶元件、記憶系統以及操作半導體記憶元件的方法 Download PDF

Info

Publication number
TW202004754A
TW202004754A TW107147194A TW107147194A TW202004754A TW 202004754 A TW202004754 A TW 202004754A TW 107147194 A TW107147194 A TW 107147194A TW 107147194 A TW107147194 A TW 107147194A TW 202004754 A TW202004754 A TW 202004754A
Authority
TW
Taiwan
Prior art keywords
address
washing
memory
memory cell
row
Prior art date
Application number
TW107147194A
Other languages
English (en)
Inventor
車相彦
金賢起
辛薰
柳睿信
全仁雨
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202004754A publication Critical patent/TW202004754A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40607—Refresh operations in memory devices with an internal cache or data buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1016—Error in accessing a memory location, i.e. addressing error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test

Abstract

一種半導體記憶元件包括記憶胞元陣列、錯誤修正碼（ECC）引擎、再新控制電路、洗滌控制電路及控制邏輯電路。再新控制電路因應於自記憶體控制器接收到的第一命令而產生用於對記憶胞元列上的記憶區進行再新的再新列位址。洗滌控制電路對再新列位址進行計數，且每當洗滌控制電路計數了再新列位址中的N個再新列位址時皆產生用於對記憶胞元列中的第一記憶胞元列實行洗滌操作的洗滌位址。錯誤修正碼引擎自第一記憶胞元列中的至少一個子頁面讀取與第一碼字對應的第一資料、修正第一碼字中的至少一個錯誤位元、並將經修正的第一碼字寫回至對應的記憶位置中。

Description

半導體記憶元件、記憶系統以及操作半導體記憶元件的方法
本揭露是有關於記憶體，且更具體而言是有關於半導體記憶元件、記憶體系統以及操作半導體記憶元件的方法。
半導體記憶元件可被分類成非揮發性記憶元件（例如，快閃記憶元件）及揮發性記憶元件（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））。DRAM的高速操作及成本高效性使得DRAM可用於系統記憶體。由於DRAM在製作設計規則方面持續縮減，因此DRAM中的記憶胞元的位元錯誤可能會迅速增加且DRAM的良率可能會降低。因此，需要半導體記憶元件具有可信性。
根據示例性實施例，一種半導體記憶元件包括記憶胞元陣列、錯誤修正碼（error correction code，ECC）引擎、再新控制電路、洗滌控制電路及控制邏輯電路。所述記憶胞元陣列包括多個記憶胞元列，且所述多個記憶胞元列中的每一者包括記憶胞元。所述再新控制電路被配置成因應於自外部記憶體控制器接收到的第一命令而產生用於對所述記憶胞元列上的記憶區進行再新的再新列位址。洗滌控制電路被配置成對所述再新列位址進行計數，且每當所述洗滌控制電路計數了所述再新列位址中的N個再新列位址時皆產生用於對所述記憶胞元列中的第一記憶胞元列中的至少一個子頁面實行洗滌操作的洗滌位址。N是大於一的自然數。所述第一記憶胞元列是因應於所述洗滌位址而被選擇的。所述控制邏輯電路被配置成基於自所述記憶體控制器接收到的存取位址及命令而控制所述ECC引擎及所述洗滌控制電路。所述控制邏輯電路被配置成控制所述ECC引擎，以使所述ECC引擎自所述第一記憶胞元列中的所述至少一個子頁面讀取與第一碼字對應的第一資料、修正所述第一碼字中的至少一個錯誤位元、並將經修正的所述第一碼字寫回至儲存有所述第一資料的記憶位置中。
根據示例性實施例，一種記憶體系統包括半導體記憶元件以及控制所述半導體記憶元件的記憶體控制器。所述半導體記憶元件包括記憶胞元陣列、錯誤修正碼（ECC）引擎、再新控制電路、洗滌控制電路及控制邏輯電路。所述記憶胞元陣列包括多個記憶胞元列，且所述多個記憶胞元列中的每一者包括記憶胞元。所述再新控制電路被配置成因應於自所述記憶體控制器接收到的第一命令而產生用於對所述記憶胞元列上的記憶區進行再新的再新列位址。所述洗滌控制電路被配置成對所述再新列位址進行計數，且每當所述洗滌控制電路計數了所述再新列位址中的N個再新列位址時皆產生用於對所述記憶胞元列中的第一記憶胞元列中的至少一個子頁面實行洗滌操作的洗滌位址。N是大於一的自然數。所述第一記憶胞元列是因應於所述洗滌位址而被選擇的。所述控制邏輯電路被配置成基於自所述記憶體控制器接收到的存取位址及命令而控制所述ECC引擎及所述洗滌控制電路。所述控制邏輯電路被配置成控制所述ECC引擎，以使所述ECC引擎自所述第一記憶胞元列中的所述至少一個子頁面讀取與第一碼字對應的第一資料、修正所述第一碼字中的至少一個錯誤位元、並將經修正的所述第一碼字寫回至儲存有所述第一資料的記憶位置中。
根據示例性實施例，在一種操作所述半導體記憶元件的方法中（半導體記憶元件包括記憶胞元陣列，所述記憶胞元陣列包括多個記憶胞元列且所述多個記憶胞元列中的每一者包括多個記憶胞元），因應於自外部記憶體控制器接收到的第一命令而依序產生第一內部位址，基於所述第一內部位址對所述記憶胞元列依序實行列操作，以及對所述記憶胞元列中的第一記憶胞元列實行M個行操作。每當對所述記憶胞元列實行了N次所述列操作時皆基於在所述半導體記憶元件中產生的第二內部位址而自所述記憶胞元列選擇所選擇的所述記憶胞元列。N是大於一的自然數，且M是等於或大於一的自然數。
因此，半導體記憶元件包括ECC引擎、洗滌控制電路及再新控制電路。所述ECC引擎及所述洗滌控制電路被配置成每當所述再新控制電路對所述記憶胞元列實行了N次再新操作時皆對記憶胞元列中由自所述洗滌控制電路提供的洗滌位址標示的一個碼字實行洗滌操作。在所述洗滌操作中，所述ECC引擎修正一個碼字中的錯誤位元並將經修正的所述碼字寫回至對應的記憶位置中。因此，所述半導體記憶元件可藉由防止錯誤位元累積而提高可信性及效能。
在下文中，將參照其中示出示例性實施例的附圖來更充分地闡述各種示例性實施例。
圖1是示出根據示例性實施例的記憶系統的方塊圖。
參照圖1，記憶系統20可包括記憶體控制器100及半導體記憶元件200。
記憶體控制器100可控制記憶系統20的總體操作。記憶體控制器100可控制外部主機與半導體記憶元件200之間的總體資料交換。舉例而言，記憶體控制器100可因應於來自主機的請求而將資料寫入於半導體記憶元件200中或自半導體記憶元件200讀取資料。
另外，記憶體控制器100可向半導體記憶元件200發出操作命令來控制半導體記憶元件200。
在一些示例性實施例中，半導體記憶元件200是包括例如以下動態記憶胞元的記憶元件：動態隨機存取記憶體（DRAM）、第4代雙倍資料速率（double data rate 4，DDR4）同步動態隨機存取記憶體（synchronous DRAM，SDRAM）、低功率第四代雙倍資料速率（low power DDR4，LPDDR4）同步動態隨機存取記憶體或低功率第五代雙倍資料速率同步動態隨機存取記憶體（LPDDR5 SDRAM）。
記憶體控制器100將時脈訊號CLK、命令CMD及位址（訊號）ADDR傳送至半導體記憶元件200，並與半導體記憶元件200交換主資料MD。
半導體記憶元件200包括用於儲存主資料MD及同位位元的記憶胞元陣列300、錯誤修正碼（ECC）引擎400、控制邏輯電路210及洗滌控制電路500。
ECC引擎400可對欲被儲存於記憶胞元陣列300的目標頁面中的寫入資料實行ECC編碼，且可在控制邏輯電路210的控制下對自目標頁面讀取的碼字實行ECC解碼或解碼。
當對記憶胞元陣列300中所包括的多個記憶胞元列實行再新操作時，洗滌控制電路500可每當對M個記憶胞元列實行了再新操作時皆產生洗滌位址以使得對所述多個記憶胞元列中的所選擇的記憶胞元列實行洗滌操作。在所述洗滌操作期間，控制邏輯電路210可控制ECC引擎400以使ECC引擎400自所選擇的記憶胞元列中由洗滌位址標示的至少一個子頁面讀取與第一碼字對應的第一資料、修正第一碼字中的至少一個錯誤位元、並將經修正的第一碼字寫回至儲存有第一資料的記憶位置中。
圖2是示出根據示例性實施例的圖1所示半導體記憶元件的方塊圖。
參照圖2，半導體記憶元件200包括控制邏輯電路210、位址暫存器220、記憶庫控制邏輯（bank control logic）230、再新控制電路385、列位址多工器（row address multiplexer）240、行位址鎖存器（column address latch）250、列解碼器260、行解碼器270、記憶胞元陣列300、感測放大器單元285、輸入/輸出（I/O）閘控電路290、ECC引擎400、洗滌控制電路500、犧牲位址偵測器560及資料輸入/輸出緩衝器295。
記憶胞元陣列300包括第一記憶庫陣列310至第八記憶庫陣列380。列解碼器260包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫列解碼器260a至第八記憶庫列解碼器260h，行解碼器270包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫行解碼器270a至第八記憶庫行解碼器270h，且感測放大器單元285包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫感測放大器285a至第八記憶庫感測放大器285h。
第一記憶庫陣列310至第八記憶庫陣列380、第一記憶庫列解碼器260a至第八記憶庫列解碼器260h、第一記憶庫行解碼器270a至第八記憶庫行解碼器270h以及第一記憶庫感測放大器285a至第八記憶庫感測放大器285h可形成第一記憶庫至第八記憶庫。第一記憶庫陣列310至第八記憶庫陣列380中的每一者包括形成於多條字元線WL與多條位元線BTL的交叉部位處的多個記憶胞元MC。
位址暫存器220自記憶體控制器100接收包括記憶庫位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR的位址ADDR。位址暫存器220將所接收的記憶庫位址BANK_ADDR提供至記憶庫控制邏輯230，將所接收的列位址ROW_ADDR提供至列位址多工器240，並將所接收的行位址COL_ADDR提供至行位址鎖存器250。
記憶庫控制邏輯230因應於記憶庫位址BANK_ADDR而產生記憶庫控制訊號。第一記憶庫列解碼器260a至第八記憶庫列解碼器260h中與記憶庫位址BANK_ADDR對應的一個記憶庫列解碼器因應於記憶庫控制訊號而被啟用，且第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中與記憶庫位址BANK_ADDR對應的一個記憶庫行解碼器因應於記憶庫控制訊號而被啟用。
列位址多工器240自位址暫存器220接收列位址ROW_ADDR，且自再新控制電路385接收再新列位址REF_ADDR。列位址多工器240選擇性地輸出列位址ROW_ADDR或再新列位址REF_ADDR作為列位址RA。自列位址多工器240輸出的列位址RA被施加至第一記憶庫列解碼器260a至第八記憶庫列解碼器260h。
再新控制電路385可因應於來自控制邏輯電路210的第一再新控制訊號IREF1或第二再新控制訊號IREF2而依序輸出再新列位址REF_ADDR。
當來自記憶體控制器100的命令CMD對應於自動再新命令時，控制邏輯電路210可每當控制邏輯電路210接收到自動再新命令時皆向再新控制電路385施加第一再新控制訊號IREF1。當來自記憶體控制器100的命令CMD對應於自我再新進入（self-refresh entry，SRE）命令時，控制邏輯電路210可向再新控制電路385施加第二再新控制訊號IREF2且第二再新控制訊號IREF2在自控制邏輯電路210接收到自我再新進入命令時的時間點至控制邏輯電路210接收到自我再新退出（self-refresh exit，SRX）命令時的時間點期間被啟用。再新控制電路385可因應於接收到第一再新控制訊號IREF1或在第二再新控制訊號IREF2被啟用期間依序增大或減小再新列位址REF_ADDR。
第一記憶庫列解碼器260a至第八記憶庫列解碼器260h中被記憶庫控制邏輯230啟用的一個記憶庫列解碼器對自列位址多工器240輸出的列位址RA或目標洗滌列位址TSRA進行解碼，且啟用與列位址RA或目標洗滌列位址TSRA對應的字元線。舉例而言，被啟用的記憶庫列解碼器向與列位址RA或目標洗滌列位址TSRA對應的字元線施加字元線驅動電壓。
行位址鎖存器250自位址暫存器220接收行位址COL_ADDR，且暫時地儲存所接收的行位址COL_ADDR。在一些實施例中，在叢發模式（burst mode）中，行位址鎖存器250產生自所接收的行位址COL_ADDR遞增的行位址COL_ADDR'。行位址鎖存器250將暫時儲存的或產生的行位址COL_ADDR'施加至第一記憶庫行解碼器270a至第八記憶庫行解碼器270h。
第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中被啟用的一個記憶庫行解碼器藉由輸入/輸出閘控電路290啟用與記憶庫位址BANK_ADDR及行位址COL_ADDR'或目標洗滌行位址TSCA對應的感測放大器。
輸入/輸出閘控電路290包括用於對輸入/輸出資料進行閘控的電路系統，且更包括輸入資料遮罩邏輯（input data mask logic）、用於儲存自第一記憶庫陣列310至第八記憶庫陣列380輸出的資料的讀取資料鎖存器以及用於將資料寫入至第一記憶庫陣列310至第八記憶庫陣列380的寫入驅動器。作為實例，輸入/輸出閘控電路290可具有分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫輸入/輸出閘控電路290a至第八記憶庫輸入/輸出閘控電路290h。
自第一記憶庫陣列310至第八記憶庫陣列380中的一個記憶庫陣列讀取的碼字CW是由耦合至欲被讀取資料的所述一個記憶庫陣列的感測放大器感測的，且被儲存於讀取資料鎖存器中。在由ECC引擎400對碼字CW實行ECC解碼之後，可經由資料輸入/輸出緩衝器295將儲存於讀取資料鎖存器中的碼字CW提供至記憶體控制器100。
欲被寫入至第一記憶庫陣列310至第八記憶庫陣列380中的一個記憶庫陣列中的主資料MD可自記憶體控制器100被提供至資料輸入/輸出緩衝器295、可自資料輸入/輸出緩衝器295被提供至ECC引擎400，ECC引擎400可對主資料MD實行ECC編碼以產生同位位元，ECC引擎400可將主資料MD及同位位元提供至輸入/輸出閘控電路290且輸入/輸出閘控電路290可藉由寫入驅動器來將主資料MD及同位位元寫入至一個記憶庫陣列中的目標頁面的子頁面中。
資料輸入/輸出緩衝器295可基於時脈訊號CLK而在半導體記憶元件200的寫入操作中將主資料MD自記憶體控制器100提供至ECC引擎400且可在半導體記憶元件200的讀取操作中將主資料MD自ECC引擎400提供至記憶體控制器100。
ECC引擎400對自目標頁面的子頁面讀取的碼字實行ECC解碼且可當在碼字中的主資料MD中偵測到至少一個錯誤位元時藉由對所述至少一個錯誤位元進行修正來向控制邏輯電路210提供錯誤產生訊號EGS。控制邏輯電路210可將包括所述至少一個錯誤位元的碼字的列位址及行位址儲存於洗滌控制電路500中的位址儲存表中作為錯誤位址EADDR。
在示例性實施例中，ECC引擎400可代替控制邏輯電路210將錯誤位址EADDR直接儲存於位址儲存表中。
洗滌控制電路500可對依序改變的再新列位址REF_ADDR進行計數，且每當洗滌控制電路500計數了N個再新列位址時皆可輸出正常洗滌位址SCADDR。此處，N是大於一的自然數。正常洗滌位址SCADDR可包括洗滌列位址SRA及洗滌行位址SCA。在示例性實施例中，與正常洗滌位址SCADDR對應的記憶區可為預定的。與正常洗滌位址SCADDR對應的記憶區可被標示為其中所出現錯誤位元的數目大於參考數目或者操作溫度高於參考溫度值的記憶位置。作為實例，可實行半導體記憶元件200的測試操作以確定其中錯誤位元的數目高於特定量的記憶位置。洗滌控制電路500可在第一洗滌模式中將洗滌列位址SRA及洗滌行位址SCA分別提供至列解碼器260及行解碼器270。
犧牲位址偵測器560可對對於記憶胞元陣列300中的第一記憶區的存取的次數進行計數，以當在參考間隔期間所計數的存取的次數達到參考次數時產生至少一個犧牲位址VCT_ADDR，所述至少一個犧牲位址VCT_ADDR標示與第一記憶區相鄰的至少一個相鄰記憶區。犧牲位址VCT_ADDR可儲存於洗滌控制電路500的位址儲存表中。
洗滌控制電路500在第二洗滌模式中可輸出與儲存於位址儲存表中的錯誤位址EADDR或犧牲位址VCT_ADDR相關聯的碼字的位址作為弱碼字位址WCADDR。弱碼字位址WCADDR可包括弱碼字列位址WCRA及弱碼字行位址WCCA。洗滌控制電路500可在第二洗滌模式中將弱碼字列位址WCRA及弱碼字行位址WCCA分別提供至列解碼器260及行解碼器270。
目標洗滌列位址TSRA可包括洗滌列位址SRA及弱碼字列位址WCRA，且目標洗滌行位址TSCA可包括洗滌行位址SCA及弱碼字行位址WCCA。
控制邏輯電路210可控制半導體記憶元件200的操作。舉例而言，控制邏輯電路210可為半導體記憶元件200產生控制訊號以實行寫入操作或讀取操作。控制邏輯電路210包括命令解碼器211及模式暫存器212，命令解碼器211對自記憶體控制器100接收的命令CMD進行解碼，模式暫存器212對半導體記憶元件200的操作模式進行設定。
舉例而言，命令解碼器211可藉由對寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等進行解碼來產生與命令CMD對應的控制訊號。控制邏輯電路210可產生用於控制輸入/輸出閘控電路290的第一控制訊號CTL1、用於控制ECC引擎400的第二控制訊號CTL2、用於控制洗滌控制電路500的第三控制訊號CTL3及用於控制犧牲位址偵測器560的第四控制訊號CTL4。另外，控制邏輯電路210可向再新控制電路385提供與再新週期相關聯的模式訊號。控制邏輯電路210可基於表示半導體記憶元件200的操作溫度的溫度訊號而產生模式訊號MS。
圖3示出圖2所示半導體記憶元件中的第一記憶庫陣列的實例。
參照圖3，第一記憶庫陣列310包括多條字元線WL1至WLm（m是等於或大於二的自然數）、多條位元線BTL1至BTLn（n是等於或大於二的自然數）以及設置於字元線WL1至WLm與位元線BTL1至BTLn之間的交叉部位處的多個記憶胞元MC。記憶胞元MC中的每一者包括耦合至字元線WL1至WLm中的每一者及位元線BTL1至BTLn中的每一者的胞元電晶體以及耦合至胞元電晶體的胞元電容器。
圖4是示出根據示例性實施例的圖2所示半導體記憶元件中的再新控制電路的方塊圖。
參照圖4，再新控制電路385可包括再新時脈產生器390及再新計數器397。
再新時脈產生器390可因應於第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS而產生再新時脈訊號RCK。模式訊號MS可確定再新操作的再新週期。如上所述，再新時脈產生器390可每當再新時脈產生器390接收到第一再新控制訊號IREF1時或在第二再新控制訊號IREF2被啟用期間產生再新時脈訊號RCK。
再新計數器397可藉由以再新時脈訊號RCK的週期實行計數操作來產生依序標示記憶胞元列的再新列位址REF_ADDR。
圖5是示出根據示例性實施例的圖4所示再新時脈產生器的實例的電路圖。
參照圖5，再新時脈產生器390a可包括多個振盪器391、392及393、多工器394及解碼器395a。解碼器395a可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼以輸出時脈控制訊號RCS1。振盪器391、392及393產生具有不同週期的再新時脈訊號RCK1、RCK2及RCK3。多工器394因應於時脈控制訊號RCS1而選擇再新時脈訊號RCK1、RCK2及RCK3中的一者以提供再新時脈訊號RCK。
圖6是示出根據示例性實施例的圖4所示再新時脈產生器的另一實例的電路圖。
參照圖6，再新時脈產生器390b可包括解碼器395b、偏置單元396a及振盪器396b。解碼器395b可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼以輸出時脈控制訊號RCS2。偏置單元396a因應於時脈控制訊號RCS2而產生控制電壓VCON。振盪器396b根據控制電壓VCON而產生具有可變週期的再新脈衝訊號RCK。
圖7是示出半導體記憶元件的各個記憶胞元之間的擾動的電路圖。
參照圖7，半導體記憶元件200的一部分包括記憶胞元51、52及53以及位元線感測放大器60。
假設記憶胞元51、52及53中的每一者連接至同一位元線BTL。另外，記憶胞元51連接至字元線WL＜q-1＞，記憶胞元52連接至字元線WL＜q＞，且記憶胞元53連接至字元線WL＜q+1＞。如圖7所示，字元線WL＜q-1＞及WL＜q+1＞與字元線WL＜q＞相鄰地定位。記憶胞元51包括存取電晶體CT1及胞元電容器CC1。存取電晶體CT1的閘極端子連接至字元線WL＜q-1＞且存取電晶體CT1的一個端子連接至位元線BTL。記憶胞元52包括存取電晶體CT2及胞元電容器CC2。存取電晶體CT2的閘極端子連接至字元線WL＜q＞且存取電晶體CT2的一個端子連接至位元線BTL。另外，記憶胞元53包括存取電晶體CT3及胞元電容器CC3。存取電晶體ST3的閘極端子連接至字元線WL＜q+1＞且存取電晶體ST3的一個端子連接至位元線BTL。
位元線感測放大器60可包括對位元線BTL及BTLB中的低位準位元線進行放電的N感測放大器以及對位元線BTL及BTLB中的高位準位元線進行充電的P感測放大器。
在再新操作期間，位元線感測放大器60將藉由N感測放大器或P感測放大器儲存的資料改寫至所選擇的記憶胞元中。在讀取操作或寫入操作期間，向字元線WL＜q＞提供選擇電壓（例如，Vpp）。接著，由於電容耦合效應，即使在不向相鄰的字元線WL＜q-1＞及WL＜q+1＞施加選擇電壓時，相鄰的字元線WL＜q-1＞及WL＜q+1＞的電壓亦會升高。此種電容耦合由寄生電容Ccl1及Cc2l來表示。
在不進行再新操作期間，當對字元線WL＜q＞進行重複存取時，儲存於與字元線WL＜q-1＞及WL＜q+1＞連接的記憶胞元51及53的胞元電容器CC1及CC3中的電荷可能逐漸洩漏。在此種情形中，可能無法保證儲存於胞元電容器CC1中的邏輯「0」以及儲存於胞元電容器CC3中的邏輯「1」的可靠性。因此，需要在適當時間處對記憶胞元進行洗滌操作。
圖8是示出根據示例性實施例的圖2所示半導體記憶元件中的犧牲位址偵測器的實例的方塊圖。
參照圖8，犧牲位址偵測器560可包括擾動偵測器570及犧牲位址產生器577。
擾動偵測器570可基於列位址ROW_ADDR而對對於第一記憶區（即，至少一個記憶胞元列）的存取的次數進行計數，且可當在參考（或預定）間隔期間所計數的存取的次數達到參考次數時產生第一偵測訊號DET1。
犧牲位址產生器577可因應於第一偵測訊號DET1而產生第一犧牲位址VCT_ADDR1及第二犧牲位址VCT_ADDR2中的至少一者。第一犧牲位址VCT_ADDR1及第二犧牲位址VCT_ADDR2中的所述至少一者可為列位址，所述列位址標示與第一記憶區相鄰地定位的第二記憶區或第三記憶區。犧牲位址產生器577可將第一犧牲位址VCT_ADDR1及第二犧牲位址VCT_ADDR2中的所述至少一者提供至洗滌控制電路500中的位址儲存表。
圖9是示出圖8所示犧牲位址偵測器中的擾動偵測器的方塊圖。
參照圖9，擾動偵測器570可包括存取計數器571、臨限值暫存器573及比較器575。
存取計數器571可在預定週期中基於列位址ROW_ADDR而對對於規定位址（或規定記憶區）的存取的次數進行計數。舉例而言，存取計數器571可在預定週期中對對於規定字元線的存取的次數進行計數。可針對特定字元線或包括至少兩條字元線的字元線群組來對存取的次數進行計數。此外，對存取的次數的計數可由記憶單元（例如，特定區塊單元、記憶庫單元或晶片單元）來實行。
臨限值暫存器573可儲存會保證特定字元線或記憶單元中的資料的可靠性的最大擾動出現計數。舉例而言，可將針對一條字元線的臨限值（或參考次數）儲存於臨限值暫存器573中。作為另外一種選擇，可將針對一個字元線群組、一個區塊、一個記憶庫單元或一個晶片單元的臨限值儲存於臨限值暫存器573中。
比較器575可將儲存於臨限值暫存器573中的參考次數與由存取計數器571計數的對於特定記憶區的存取的次數進行比較。若一記憶區中所計數的存取的次數達到參考次數，則比較器575產生第一偵測訊號DET1。比較器575將第一偵測訊號DET1提供至犧牲位址產生器577。
犧牲位址產生器577因應於第一偵測訊號DET1而接收列位址ROW_ADDR並產生第一犧牲位址VCT_ADDR1及第二犧牲位址VCT_ADDR2中的所述至少一者。
圖10是示出根據示例性實施例的圖2所示半導體記憶元件中的洗滌控制電路500的實例的方塊圖。
參照圖10，洗滌控制電路500可包括計數器505、洗滌位址產生器510及弱碼字位址產生器520。
計數器505對再新列位址REF_ADDR進行計數並當計數器505對再新列位址REF_ADDR進行計數達由計數控制訊號CCS（未示出）標示的數目時產生內部洗滌訊號ISRB，內部洗滌訊號ISRB在第一間隔期間被啟用。第一間隔可對應於用於對一個記憶胞元列進行再新的時間間隔。
洗滌位址產生器510因應於內部洗滌訊號ISRB及洗滌模式訊號SMS而在第一洗滌模式中產生逐漸改變的與每一記憶胞元列中的碼字的正常洗滌操作相關聯的正常洗滌位址SCADDR。
正常洗滌位址SCADDR包括洗滌列位址SRA及洗滌行位址SCA。洗滌列位址SRA標示一個記憶庫陣列中的一個頁面且洗滌行位址SCA標示所述一個頁面中的碼字中的一者。洗滌位址產生器510將洗滌列位址SRA提供至對應的列解碼器並將洗滌行位址SCA提供至對應的行解碼器。
由於基於正常洗滌位址SCADDR實行的洗滌操作是對記憶胞元陣列300中所包括的所有碼字實行的，因此基於正常洗滌位址SCADDR實行的洗滌操作可被稱為正常洗滌操作。
弱碼字位址產生器520因應於內部洗滌訊號ISRB及洗滌模式訊號SMS而在第二洗滌模式中產生與弱洗滌操作相關聯的弱碼字位址WCADDR，弱洗滌操作與記憶庫陣列中的弱碼字相關聯。弱碼字位址WCADDR包括弱碼字列位址WCRA及弱碼字行位址WCCA。洗滌模式訊號SMS在洗滌模式訊號SMS具有第一邏輯位準時標示第一洗滌模式且在洗滌模式訊號SMS具有與第一邏輯位準不同的第二邏輯位準時標示第二洗滌模式。洗滌模式訊號SMS可包括於第三控制訊號CTL3中。弱碼字位址產生器520將弱碼字列位址WCRA提供至對應的列解碼器並將弱碼字行位址WCCA提供至對應的行解碼器。
弱碼字位址產生器520中可包括位址儲存表且位址儲存表可儲存與犧牲位址VCT_ADDR及錯誤位址EADDR相關聯的碼字的位址。
由於基於弱碼字位址WCADDR實行的洗滌操作是對記憶胞元陣列300中所包括的弱碼字實行的，因此基於弱碼字位址WCADDR實行的洗滌操作可被稱為弱洗滌操作。
圖11是示出根據示例性實施例的圖10所示洗滌控制電路中的洗滌位址產生器的方塊圖。
參照圖11，洗滌位址產生器510可包括頁面段計數器511及列計數器513。
頁面段計數器511在第一洗滌模式中在內部洗滌訊號ISRB被啟用時將洗滌行位址SCA增加一，並因應於內部洗滌訊號ISRB及洗滌模式訊號SMS而啟用最大位址偵測訊號MADT，最大位址偵測訊號MADT每當洗滌行位址SCA達到其最大值時被重設。頁面段計數器511將最大位址偵測訊號MADT提供至列計數器513。
列計數器513藉由在開始時接收內部洗滌訊號ISRB來開始計數操作並每當最大位址偵測訊號MADT因應於內部洗滌訊號ISRB及洗滌模式訊號SMS而被啟用時皆將洗滌列位址SRA增加一。由於內部洗滌訊號ISRB是在不對一個記憶胞元列實行再新操作時在第一間隔期間被啟用，因此頁面段計數器511可在第一間隔期間產生與一個頁面中的碼字相關聯的洗滌行位址SCA。
圖12示出根據示例性實施例的圖10所示洗滌控制電路中的弱碼字位址產生器。
參照圖12，弱碼字位址產生器520可包括表指針521、位址儲存表530及感測單元540。
位址儲存表530儲存記憶胞元陣列300中所包括的弱碼字的位址資訊WCRA1至WCRAq（q是大於1的自然數）及WCCA1至WCCAt（t是大於1的自然數）。位址資訊WCRA1至WCRAs被標示為弱碼字列位址，且位址資訊WCCA1至WCCAt被標示為弱碼字行位址。弱碼字可為第一記憶庫陣列310中的頁面中所包含錯誤位元數目大於參考值的弱頁面的所有弱碼字或一些弱碼字。另外，弱碼字可為與被集中的存取記憶區相鄰的鄰近頁面的碼字。
表指針521可在第二洗滌模式中在第一間隔期間因應於內部洗滌訊號ISRB及洗滌模式訊號SMS而產生為位址儲存表530提供位置資訊的指針訊號TPS，並將指針訊號TPS提供至位址儲存表530。位址儲存表530可包括非揮發性儲存元件。自圖8所示犧牲位址產生器577提供的第一犧牲位址VCT_ADDR1及第二犧牲位址VCT_ADDR2中的所述至少一者可儲存於位址儲存表530中。
指針訊號TPS在第一間隔期間在預定時間段內逐漸增大，且每當施加指針訊號TPS時，位址儲存表530皆可因應於指針訊號TPS而經由感測單元540輸出儲存於（由指針訊號TPS標示的）位置中的弱碼字位址作為弱碼字列位址WCRA及弱碼字行位址WCCA。感測單元540將弱碼字列位址WCRA作為目標洗滌列位址TSRA提供至對應的列解碼器並將弱碼字行位址WCCA作為目標洗滌行位址TSCA提供至對應的行解碼器。
如上所述，控制邏輯電路210可將錯誤位址EADDR提供至洗滌控制電路500。當洗滌控制電路500對特定記憶胞元列實行了K次洗滌操作且ECC引擎400在對特定記憶胞元列進行讀取的過程中偵測到錯誤位元時，確定所述特定記憶胞元列具有永久故障。當不對具有永久故障的特定記憶胞元列進行替換時，錯誤位元可能會累積。因此，控制邏輯電路210或記憶體控制器100可藉由冗餘修復操作來利用冗餘記憶胞元列替換具有永久故障的特定記憶胞元列。
另外，控制邏輯電路210可基於藉由洗滌操作偵測到的每一記憶胞元列的錯誤位元的數目來對一些記憶胞元列應用不同的再新週期。
圖13示出寫入操作中的圖2所示半導體記憶元件的一部分。
在圖13中，示出控制邏輯電路210、第一記憶庫陣列310、第一輸入/輸出閘控電路290a及ECC引擎400。
參照圖13，第一記憶庫陣列310包括正常胞元陣列NCA及冗餘胞元陣列RCA。
正常胞元陣列NCA包括多個第一記憶區塊MB0至MB15（即，311至313），且冗餘胞元陣列RCA包括至少第二記憶區塊314。第一記憶區塊311至313是用於確定半導體記憶元件200的記憶容量的記憶區塊。第二記憶區塊314用於ECC及/或冗餘修復。由於用於ECC及/或冗餘修復的第二記憶區塊314用於ECC、資料線修復及區塊修復來修復在第一記憶區塊311至313中產生的「故障」胞元，因此第二記憶區塊314亦被稱為EDB區塊。在第一記憶區塊311至313中的每一者中，多個第一記憶胞元排列成列及行。在第二記憶區塊314中，多個第二記憶胞元排列成列及行。連接至字元線WL與位元線BTL的交叉部位的第一記憶胞元可為動態記憶胞元。連接至字元線WL與位元線RBTL的交叉部位的第二記憶胞元可為動態記憶胞元。
第一輸入/輸出閘控電路290a包括分別連接至第一記憶區塊311至313及第二記憶區塊314的多個開關電路291a至291d。在半導體記憶元件200中，可對與叢發長度（burst length，BL）的資料對應的各位元線同時進行存取以支援表示可存取的行位置的最大數目的BL。舉例而言，BL可被設定成8。
第一輸入/輸出閘控電路290a可基於行位址藉由所述多個開關電路291a至291d來選擇位元線BTL。作為實例，在寫入操作中，第一輸入/輸出閘控電路290a為第一記憶區塊311至313中的每一者以及第二記憶區塊314選擇8條第一資料線GIO及8條第二資料線EDBIO。
儘管圖13示出其中未揭露感測放大器的實例，然而在第一記憶庫陣列310與第一輸入/輸出閘控電路290a之間可耦合有第一記憶庫感測放大器285a。
ECC引擎400可經由第一資料線GIO[0:127]及第二資料線EDBIO[0:15]連接至開關電路291a至291d。控制邏輯電路210可接收命令CMD及位址ADDR且可對命令CMD進行解碼以產生用於控制開關電路291a至291d的第一控制訊號CTL1以及用於控制ECC引擎400的第二控制訊號CTL2。
當命令CMD是寫入命令時，控制邏輯電路210向ECC引擎400提供第二控制訊號CTL2，且ECC引擎400對主資料MD實行ECC編碼以產生與主資料MD相關聯的同位位元並向第一輸入/輸出閘控電路290a提供包括主資料MD及同位位元的碼字CW。控制邏輯電路210向第一輸入/輸出閘控電路290a提供第一控制訊號CTL1以使碼字CW被儲存於第一記憶庫陣列310中的目標頁面的子頁面中。
圖14示出讀取操作或再新操作中的圖2所示半導體記憶元件的一部分。
在圖14中，示出控制邏輯電路210、第一記憶庫陣列310、第一輸入/輸出閘控電路290a、ECC引擎400及洗滌控制電路500。
參照圖14，當命令CMD是用於標示再新操作的再新命令（第一命令）或用於標示讀取操作的讀取命令（第二命令）時，控制邏輯電路210向第一輸入/輸出閘控電路290a提供第一控制訊號CTL1以使儲存於第一記憶庫陣列310中的目標頁面的子頁面中的第一（讀取）碼字RCW被提供至ECC引擎400。儘管圖14示出其中未揭露感測放大器的實例，然而在第一記憶庫陣列310與第一輸入/輸出閘控電路290a之間可耦合有第一記憶庫感測放大器285a。
在讀取操作中，ECC引擎400對碼字RCW實行ECC解碼並向控制邏輯電路210提供錯誤產生訊號EGS。當碼字RCW包括至少一個錯誤位元時，控制邏輯電路210可將碼字RCW的位址（即，列位址及行位址）作為錯誤位址EADDR儲存於位址儲存表530中。在對由弱位址WEAK_ADDR標示的弱頁面進行的再新操作中，ECC引擎400對碼字RCW實行ECC解碼。當碼字RCW包括至少一個錯誤位元時，ECC引擎400可實行洗滌操作以對所述至少一個錯誤位元進行修正，並將經修正的主資料寫回至子頁面中。當在洗滌操作期間偵測到錯誤位元時，每當偵測到錯誤位元時，ECC引擎400皆可向控制邏輯電路210提供錯誤產生訊號EGS。ECC引擎400針對一個頁面來計數錯誤產生訊號EGS的數目，並當所計數的值超過臨限值時將所述一個頁面的位址作為錯誤位址EADDR儲存於位址儲存表530中。每當藉由對N個再新列位址進行計數而對記憶胞元列實行了N次再新操作時，可對所選擇的記憶胞元列中的一些碼字實行洗滌操作。
當命令CMD是讀取命令時，ECC引擎400可向資料輸入/輸出緩衝器295提供經修正的主資料C_MD。
第一輸入/輸出閘控電路290a基於行位址而自第一記憶區塊311至313中的每一者以及第二記憶區塊314選擇位元線BTL。作為實例，在洗滌操作中，基於洗滌列位址而啟用一條字元線並基於洗滌行位址而經由所選擇的位元線BTL將自第一記憶區塊311至313中的每一者以及第二記憶區塊314讀取的一個碼字傳送至ECC引擎400。作為實例，當啟用一條字元線時，可自子頁面讀取一個碼字（例如，來自第一記憶區塊311至313中的每一者的主資料及來自第二記憶區塊314的同位資料）。
在讀取或洗滌操作中，第一輸入/輸出閘控電路290a可基於行位址而藉由開關電路291a至291d來選擇位元線BTL。作為實例，第一輸入/輸出閘控電路290a自第一記憶區塊311至313中的每一者以及第二記憶區塊314選擇8條位元線BTL以及8條位元線RBTL。
作為實例，第一記憶區塊311至313中的每一者可包括512條位元線BTL，且第二記憶區塊314可包括512條位元線RBTL。作為實例，第一輸入/輸出閘控電路290a可自第一記憶區塊311至313中的每一者選擇8條位元線BTL，且可自第二記憶區塊314選擇8條位元線RBTL。因此，一個碼字CW可包括128個主資料MD及8個同位位元。
圖15是示出根據示例性實施例的圖2所示半導體記憶元件中的ECC引擎的實例的方塊圖。
參照圖15，ECC引擎400包括ECC編碼器410及ECC解碼器430。
ECC編碼器410可產生與欲被儲存於第一記憶庫陣列310的正常胞元陣列NCA中的寫入資料WMD相關聯的同位位元PRT。同位位元PRT可被儲存於第一記憶庫陣列310的冗餘胞元陣列RCA中。
ECC解碼器430可基於自第一記憶庫陣列310讀取的讀取資料RMD以及同位位元PRT而對讀取資料RMD實行ECC解碼。當讀取資料RMD進行ECC解碼的結果而包括至少一個錯誤位元時，ECC解碼器430向控制邏輯電路210提供錯誤產生訊號EGS，並修正讀取資料RMD中的錯誤位元以輸出經修正的主資料C_MD。
圖16示出根據示例性實施例的圖15所示ECC引擎中的ECC編碼器的實例。
參照圖16，ECC編碼器410可包括同位產生器420。同位產生器420接收128位元寫入資料WMD及8位元基礎位元BB並藉由實行例如互斥或陣列運算來產生8位元同位位元PRT。基礎位元BB是用於對128位元寫入資料WMD產生同位位元PRT的位元且可包括b’0000000。基礎位元BB也可包括其他具體位元來代替b’0000000。
圖17示出根據示例性實施例的圖15所示ECC引擎中的ECC解碼器的實例。
參照圖17，ECC解碼器430可包括校驗子產生電路（syndrome generation circuit）440、錯誤定位器460及資料修正器470。校驗子產生電路440可包括核對位元產生器（check bit generator）441及校驗子產生器443。
核對位元產生器441藉由實行互斥或陣列運算來基於讀取資料RMD產生核對位元CHB，且校驗子產生器443藉由將同位位元PRT與核對位元CHB的對應位元進行比較來產生校驗子SDR。
錯誤定位器460在校驗子SDR的所有位元皆不為「零」時產生指示讀取資料RMD中的錯誤位元的位置的錯誤位置訊號EPS以將錯誤位置訊號EPS提供至資料修正器470。另外，當讀取資料RMD包括錯誤位元時，錯誤定位器460向控制邏輯電路210提供錯誤產生訊號EGS。
資料修正器470接收讀取資料RMD、當讀取資料RMD包括錯誤位元時基於錯誤位置訊號EPS來修正讀取資料RMD中的錯誤位元並輸出經修正的主資料C_MD。
圖18示出根據示例性實施例的圖17所示ECC解碼器的操作。
參照圖17及圖18，在因應於再新命令而進行的洗滌操作中，碼字CW包括至少一個錯誤位元EB1。碼字CW是自第一頁面的子頁面讀取且如參考編號591所示被提供至ECC引擎400。ECC引擎400對碼字CW實行ECC解碼以如參考編號592所指修正所述至少一個錯誤位元EB1，且如參考編號593所示將經修正的主資料C_MD寫回至第一頁面的子頁面中。
圖19示出在圖2所示半導體記憶元件中實行的正常再新操作及洗滌操作。
在圖19中，tRFC表示再新循環且意指用於對一個列進行再新的時間，且tREFI表示再新間隔且意指兩個連續的再新命令或兩個連續的再新列位址之間的間隔。
參照圖19，應注意，洗滌控制電路500對記憶胞元列標示S次，每當因應於再新命令及再新列位址對記憶胞元列實行了N次正常再新操作NREF時，ECC引擎皆對記憶胞元列實行洗滌操作SCRB。此處，N及S是大於1的自然數。作為實例，N等於或大於S。
在示例性實施例中，在洗滌操作SCRB期間不實行正常再新操作NREF。
圖20示出在圖2所示半導體記憶元件中實行的正常再新操作及洗滌操作。
參照圖20，應注意，洗滌控制電路500對記憶胞元列標示S次，每當因應於再新命令對記憶胞元列實行了N次正常再新操作NREF時，ECC引擎400皆對記憶胞元列實行洗滌操作SCRB且對與犧牲位址VCT_ADDR對應的相鄰記憶區實行L次再新操作FREF。此處，L是小於N的自然數，且S是小於L的自然數。此處，N、L及S是大於1的自然數。作為實例，N等於或大於L且L等於或大於S。
在示例性實施例中，在洗滌操作SCRB期間不實行正常再新操作NREF。
在示例性實施例中，參照圖19及圖20，可藉由因應於再新命令（例如，用於自我再新操作的自我再新進入（SRE）命令）對再新列位址進行計數來實行所述N次正常再新操作NREF。
圖21示出圖19或圖20中的洗滌操作的時序。
參照圖21，在作為再新循環tRFC的時間段期間，以邏輯高位準來啟用內部洗滌訊號ISRB。在啟用內部洗滌訊號ISRB且經過邊限MG之後，啟用耦合至由洗滌列位址標示的記憶胞元列的字元線WL。在啟用字元線WL且經過列位址選通（row address strobe，RAS）至行位址選通（column address strobe，CAS）延遲時間tRCD之後，對由洗滌列位址標示的記憶胞元列中的M個碼字依序實行洗滌操作SCRB_OP。此處，M是等於或大於1的自然數。在時間間隔tCCDscrb期間對一個碼字實行洗滌操作。舉例而言，在時間間隔tCCDscrb期間，將經修正的碼字寫回至對應的記憶位置中。在寫入恢復時間TWR之後禁用字元線WL。在禁用字元線且經過列預充電時間tRP之後，禁用內部洗滌訊號ISRB。
因此，ECC引擎400對第一記憶胞元列中的至少一個碼字依序實行洗滌操作而不對另一記憶胞元列實行再新操作。
在洗滌操作中，ECC引擎400可自選自第一記憶區塊311至313中的每一者以及第二記憶區塊314的一個子頁面讀取一個碼字。
在示例性實施例中，在洗滌操作期間不因應於內部洗滌訊號ISRB實行正常再新操作NREF。作為實例，再新控制電路385在內部洗滌訊號ISRB被啟用時不產生新的再新列位址REF_ADDR（例如，維持先前的再新列位址REF_ADDR的狀態）。
圖22是示出根據示例性實施例的半導體記憶元件的方塊圖。
參照圖22，半導體記憶元件600可包括呈堆疊式晶片結構的第一組晶粒610與第二組晶粒620，第一組晶粒610與第二組晶粒620提供軟錯誤分析及修正功能。
第一組晶粒610可包括至少一個緩衝器晶粒或邏輯晶粒。第二組晶粒620可包括多個記憶體晶粒620-1至620-p，所述多個記憶體晶粒620-1至620-p堆疊於第一組晶粒610上且經由多條基板穿孔線（through substrate via line）（例如，矽穿孔（through silicon via，TSV）線）傳遞資料。
記憶體晶粒620-1至620-p中的至少一者可包括第一類型ECC引擎622、再新控制電路624及洗滌控制電路623，第一類型ECC引擎622基於欲被發送至第一組晶粒610的傳輸資料而產生傳輸同位位元（即，傳輸同位資料）。第一類型ECC引擎622可被稱為「胞元核心ECC引擎」。第一類型ECC引擎622可採用圖15所示ECC引擎400。再新控制電路624可採用圖4所示再新控制電路385。洗滌控制電路623可採用圖10所示洗滌控制電路500。第一類型ECC引擎622及洗滌控制電路623可對碼字實行洗滌操作以防止在再新控制電路624不對記憶體晶粒中所包括的記憶胞元列實行再新操作時錯誤位元累積。
緩衝器晶粒610可包括第二類型ECC引擎612，第二類型ECC引擎612當自經由TSV線接收到的傳輸資料偵測到傳輸錯誤時使用所述傳輸同位位元來修正傳輸錯誤並產生經錯誤修正的資料。第二類型ECC引擎612可被稱為「通孔ECC引擎」。
半導體記憶元件600可為經由TSV線傳遞資料及控制訊號的堆疊晶片型記憶元件或堆疊式記憶元件。TSV線亦可被稱為「貫穿電極」。
第一類型ECC引擎622可在發送傳輸資料之前對自記憶體晶粒620-p輸出的資料實行錯誤修正。
在傳輸資料中出現的傳輸錯誤可能是因在TSV線處出現雜訊而引起。由於因TSV線處出現雜訊而引起的資料故障可與因記憶體晶粒的誤操作而引起的資料故障有所區別，因此因TSV線處出現雜訊而引起的資料故障可被視為軟資料故障（或軟錯誤）。軟資料故障可能因傳輸路徑上的傳輸故障而產生，且可藉由ECC操作進行偵測及補救。
舉例而言，當傳輸資料是128位元資料時，傳輸同位位元可被設定成8位元。然而，本發明概念的範圍及精神並非僅限於此。傳輸同位位元的數目會增大或減小。
對於上述說明，形成於一個記憶體晶粒620-p處的資料TSV線群組632可包括128條TSV線L1至Lp，且同位TSV線群組634可包括8條TSV線L10至Lq。
資料TSV線群組632的TSV線L1至Lp以及同位TSV線群組634的同位TSV線L10至Lq可連接至記憶體晶粒620-1至620-p中對應形成的微凸塊MCB。
記憶體晶粒620-1至620-p中的至少一者可包括DRAM胞元，每一DRAM胞元包括至少一個存取電晶體及一個儲存電容器。
半導體記憶元件600可具有三維（3D）晶片結構或2.5維晶片結構以經由資料匯流排B10來與主機進行通訊。緩衝器晶粒610可經由資料匯流排B10來與記憶體控制器連接。
被表示為胞元核心ECC引擎的第一類型ECC引擎622可分別經由同位TSV線群組634及資料TSV線群組632來輸出傳輸同位位元以及傳輸資料。所輸出的傳輸資料可為由第一類型ECC引擎622進行錯誤修正的資料。
被表示為通孔ECC引擎的第二類型ECC引擎612可基於經由同位TSV線群組634接收的傳輸同位位元來判斷在經由資料TSV線群組632接收的傳輸資料中是否出現傳輸錯誤。當偵測到傳輸錯誤時，第二類型ECC引擎612可使用傳輸同位位元來對傳輸資料上的傳輸錯誤進行修正。當傳輸錯誤不可修正時，第二類型ECC引擎612可輸出資訊來指示出現不可修正的資料錯誤。
當自高頻寬記憶體（HBM）或堆疊式記憶體結構中的讀取資料偵測到錯誤時，所述錯誤可為在資料經由TSV傳輸時因雜訊而出現的錯誤。
根據示例性實施例，如圖22所示，胞元核心ECC引擎622可包括於記憶體晶粒中的每一者中，通孔ECC引擎612可包括於緩衝器晶粒中。因此，可偵測並修正軟資料故障。軟資料故障可包括因在經由TSV線傳輸資料時的雜訊而產生的傳輸錯誤。
圖23是示出根據示例性實施例的一種操作半導體記憶元件的方法的流程圖。
參照圖2至圖23，半導體記憶元件包括記憶胞元陣列300，記憶胞元陣列300包括多個記憶胞元列，且所述多個記憶胞元列中的每一者包括多個動態記憶胞元，在一種操作所述半導體記憶元件的方法中，因應於自外部記憶體控制器100接收到的第一命令而依序產生第一內部位址（S110）。第一命令可為再新命令，且第一內部位址可為由再新控制電路385產生的再新列位址REF_ADDR。
基於第一內部位址在記憶胞元列中依序實行列操作（S120）。列操作可為對記憶胞元列進行的再新操作。對所選擇的記憶胞元列實行M個行操作（S130）。此處，M是等於或大於1的自然數。每當對記憶胞元列實行了N次列操作時皆基於在半導體記憶元件200中產生的第二內部位址而自記憶胞元列選擇所選擇的記憶胞元列。所述第二位址可為由洗滌控制電路500產生的目標洗滌位址且所述M個行操作可為對M個碼字進行的洗滌操作。
圖24示出其中主機與HBM直接連接而不具有中介層的三維晶片結構700。
參照圖24，主機晶粒710（例如，系統晶片（system-on-chip，SoC）、中央處理單元（central processing unit，CPU）或圖形處理單元（graphic processing unit，GPU））可利用倒裝晶片凸塊FB設置於印刷電路板（printed circuit board，PCB）720上。記憶體晶粒D11至D14可堆疊於主機晶粒710上以構建HBM結構，例如圖22所示第二組晶粒620。在圖24中，省略了圖22所示緩衝器晶粒或邏輯晶粒610。然而，緩衝器晶粒或邏輯晶粒610可設置於記憶體晶粒D11與主機晶粒710之間。為構建HBM結構（例如，第二組晶粒620），可在記憶體晶粒D11及D14中形成TSV線。TSV線可與置於記憶體晶粒之間的微凸塊MCB電性連接。
如上所述，根據示例性實施例，半導體記憶元件包括ECC引擎、洗滌控制電路及再新控制電路。每當再新控制電路對記憶胞元列實行了N次再新操作時，ECC引擎及洗滌控制電路皆對記憶胞元列中由自洗滌控制電路提供的洗滌位址標示的碼字實行洗滌操作。在洗滌操作中，ECC引擎修正碼字中的錯誤位元並將經修正的碼字寫回至對應的記憶位置中。因此，半導體記憶元件可藉由防止錯誤位元累積而提高可信性及效能。
本發明概念的各個態樣可應用於使用採用ECC引擎的半導體記憶元件的系統。舉例而言，本發明概念的態樣可應用於使用半導體記憶元件作為工作記憶體的系統，例如智慧型電話、導航系統、筆記型電腦、桌上型電腦及遊戲機。
前述內容是對示例性實施例的說明而不應被視為限制所述示例性實施例。儘管已闡述了少數示例性實施例，但熟習此項技術者應易於理解，在實質上不背離本發明概念的新穎教示內容及優點的條件下，可在示例性實施例中作出諸多潤飾。因此，所有該些潤飾皆旨在包含於如申請專利範圍所界定的本發明概念的範圍內。
20‧‧‧記憶系統 51、52、53、MC、MC1、MC2、MC3‧‧‧記憶胞元 60‧‧‧位元線感測放大器 100‧‧‧記憶體控制器/外部記憶體控制器 200、600‧‧‧半導體記憶元件 210‧‧‧控制邏輯電路 211‧‧‧命令解碼器 212‧‧‧模式暫存器 220‧‧‧位址暫存器 230‧‧‧記憶庫控制邏輯 240‧‧‧列位址多工器 250‧‧‧行位址鎖存器 260‧‧‧列解碼器 260a~260h‧‧‧第一記憶庫列解碼器~第八記憶庫列解碼器 270‧‧‧行解碼器 270a~270h‧‧‧第一記憶庫行解碼器~第八記憶庫行解碼器 285‧‧‧感測放大器單元 285a~285h‧‧‧第一記憶庫感測放大器~第八記憶庫感測放大器 290‧‧‧輸入/輸出（I/O）閘控電路 290a‧‧‧第一輸入/輸出閘控電路 291a、291b、291c、291d‧‧‧開關電路295‧‧‧資料輸入/輸出緩衝器 300‧‧‧記憶胞元陣列 310~380‧‧‧第一記憶庫陣列~第八記憶庫陣列 311、312、313、MB0、MB1~MB15‧‧‧第一記憶區塊 314‧‧‧第二記憶區塊 385、624‧‧‧再新控制電路 390、390a、390b‧‧‧再新時脈產生器 391、392、393、396b‧‧‧振盪器 394‧‧‧多工器 395a、395b‧‧‧解碼器 396a‧‧‧偏置單元 397‧‧‧再新計數器 400‧‧‧錯誤修正碼（ECC）引擎 410‧‧‧ECC編碼器 420‧‧‧同位產生器 430‧‧‧ECC解碼器 440‧‧‧校驗子產生電路 441‧‧‧核對位元產生器 443‧‧‧校驗子產生器 460‧‧‧錯誤定位器 470‧‧‧資料修正器 500、623‧‧‧洗滌控制電路 505‧‧‧計數器 510‧‧‧洗滌位址產生器 511‧‧‧頁面段計數器 513‧‧‧列計數器 520‧‧‧弱碼字位址產生器 521‧‧‧表指針 530‧‧‧位址儲存表 540‧‧‧感測單元 560‧‧‧犧牲位址偵測器 570‧‧‧擾動偵測器 571‧‧‧存取計數器 573‧‧‧臨限值暫存器 575‧‧‧比較器 577‧‧‧犧牲位址產生器 591、592、593‧‧‧參考編號 610‧‧‧第一組晶粒/緩衝器晶粒/邏輯晶粒 612‧‧‧第二類型ECC引擎/通孔ECC引擎 620‧‧‧第二組晶粒 620-1、620-2、620-p、620-p-1、D11、D12、D13、D14‧‧‧記憶體晶粒 622‧‧‧第一類型ECC引擎/胞元核心ECC引擎 632‧‧‧資料TSV線群組 634‧‧‧同位TSV線群組 700‧‧‧三維晶片結構 710‧‧‧主機晶粒 720‧‧‧印刷電路板 ADDR‧‧‧位址（訊號） B10‧‧‧資料匯流排 BANK_ADDR‧‧‧記憶庫位址 BB‧‧‧8位元基礎位元/基礎位元 BTL、BTL1、BTL2~BTLn-1、BTLn、BTLB、RBTL‧‧‧位元線 C_MD‧‧‧經修正的主資料 CC1、CC2、CC3‧‧‧胞元電容器 Ccl1、Ccl2‧‧‧寄生電容 CHB‧‧‧核對位元 CLK‧‧‧時脈訊號 CMD‧‧‧命令 COL_ADDR、COL_ADDR'‧‧‧行位址 CT1、CT2、CT3‧‧‧存取電晶體 CTL1‧‧‧第一控制訊號 CTL2‧‧‧第二控制訊號 CTL3‧‧‧第三控制訊號 CTL4‧‧‧第四控制訊號 CW‧‧‧碼字 DET1‧‧‧第一偵測訊號 EADDR‧‧‧錯誤位址 EB1‧‧‧錯誤位元 EDB‧‧‧區塊 EDBIO‧‧‧第二資料線 EGS‧‧‧錯誤產生訊號 EPS‧‧‧錯誤位置訊號 FB‧‧‧倒裝晶片凸塊 FREF‧‧‧再新操作 GIO‧‧‧第一資料線 IREF1‧‧‧第一再新控制訊號 IREF2‧‧‧第二再新控制訊號 ISRB‧‧‧內部洗滌訊號 L1、L2~Lp、L10~Lq‧‧‧TSV線 MADT‧‧‧最大位址偵測訊號 MCB‧‧‧微凸塊 MD‧‧‧主資料 MG‧‧‧邊限 MS‧‧‧模式訊號 NCA‧‧‧正常胞元陣列 NREF‧‧‧正常再新操作 PRT‧‧‧同位位元 RA、ROW_ADDR‧‧‧列位址 RCA‧‧‧冗餘胞元陣列 RCK、RCK1、RCK2、RCK3‧‧‧再新時脈訊號 RCS1、RCS2‧‧‧時脈控制訊號 REF_ADDR‧‧‧再新列位址 RMD‧‧‧讀取資料 S110、S120、S130‧‧‧操作 SCA‧‧‧洗滌行位址 SCADDR‧‧‧正常洗滌位址 SCRB、SCRB_OP‧‧‧洗滌操作 SDR‧‧‧校驗子 SMS‧‧‧洗滌模式訊號 SRA‧‧‧洗滌列位址 tCCDscrb‧‧‧時間間隔 TPS‧‧‧指針訊號 tRCD‧‧‧RAS至CAS延遲時間 tREFI‧‧‧再新間隔 tRFC‧‧‧再新循環 tRP‧‧‧列預充電時間 TSCA‧‧‧目標洗滌行位址 TSRA‧‧‧目標洗滌列位址 tWR‧‧‧寫入恢復時間 Vcc‧‧‧電源電壓 VCON‧‧‧控制電壓 VCT_ADDR‧‧‧犧牲位址 VCT_ADDR1‧‧‧第一犧牲位址 VCT_ADDR2‧‧‧第二犧牲位址 WCADDR‧‧‧弱碼字位址 WCCA‧‧‧弱碼字行位址 WCCA1~WCCAt、WCRA1~WCRAq‧‧‧位址資訊 WCRA‧‧‧弱碼字列位址 WL、WL1、WL2~WLm-1、WLm、WL＜q-1＞、WL＜q＞、WL＜q+1＞‧‧‧字元線 WMD‧‧‧寫入資料
以下將參照附圖更詳細地闡述示例性實施例。 圖1是示出根據示例性實施例的記憶系統的方塊圖。 圖2是示出根據示例性實施例的圖1所示半導體記憶元件的方塊圖。 圖3示出圖2所示半導體記憶元件中的第一記憶庫陣列的實例。 圖4是示出根據示例性實施例的圖2所示半導體記憶元件中的再新控制電路的方塊圖。 圖5是示出根據示例性實施例的圖4所示再新時脈產生器的實例的電路圖。 圖6是示出根據示例性實施例的圖4所示再新時脈產生器的另一實例的電路圖。 圖7是示出半導體記憶元件的各個記憶胞元之間的擾動的電路圖。 圖8是示出根據示例性實施例的圖2所示半導體記憶元件中的犧牲位址偵測器的實例的方塊圖。 圖9是示出圖8所示犧牲位址偵測器中的擾動偵測器的方塊圖。 圖10是示出根據示例性實施例的圖2所示半導體記憶元件中的洗滌控制電路的實例的方塊圖。 圖11是示出根據示例性實施例的圖10所示洗滌控制電路中的洗滌位址產生器的方塊圖。 圖12示出根據示例性實施例的圖10所示洗滌控制電路中的弱碼字位址產生器。 圖13示出寫入操作中的圖2所示半導體記憶元件的一部分。 圖14示出讀取操作或再新操作中的圖2所示半導體記憶元件的一部分。 圖15是示出根據示例性實施例的圖2所示半導體記憶元件中的ECC引擎的實例的方塊圖。 圖16示出根據示例性實施例的圖15所示ECC引擎中的ECC編碼器的實例。 圖17示出根據示例性實施例的圖15所示ECC引擎中的ECC解碼器的實例。 圖18示出根據示例性實施例的圖17所示ECC解碼器的操作。 圖19示出在圖2所示半導體記憶元件中實行的正常再新操作及洗滌操作。 圖20示出在圖2所示半導體記憶元件中實行的正常再新操作及洗滌操作。 圖21示出圖19或圖20中的洗滌操作的時序。 圖22是示出根據示例性實施例的半導體記憶元件的方塊圖。 圖23是示出根據示例性實施例的半導體記憶元件的一種方法的流程圖。 圖24示出其中主機與高頻寬記憶體（high bandwidth memory，HBM）直接連接而不具有中介層的三維（three dimensional，3D）晶片結構。
200‧‧‧半導體記憶元件
210‧‧‧控制邏輯電路
211‧‧‧命令解碼器
212‧‧‧模式暫存器
220‧‧‧位址暫存器
230‧‧‧記憶庫控制邏輯
240‧‧‧列位址多工器
250‧‧‧行位址鎖存器
260‧‧‧列解碼器
260a~260h‧‧‧第一記憶庫列解碼器~第八記憶庫列解碼器
270‧‧‧行解碼器
270a~270h‧‧‧第一記憶庫行解碼器~第八記憶庫行解碼器
285‧‧‧感測放大器單元
285a~285h‧‧‧第一記憶庫感測放大器~第八記憶庫感測放大器
290‧‧‧輸入/輸出(I/O)閘控電路
295‧‧‧資料輸入/輸出緩衝器
300‧‧‧記憶胞元陣列
310~380‧‧‧第一記憶庫陣列~第八記憶庫陣列
385‧‧‧再新控制電路
400‧‧‧錯誤修正碼(ECC)引擎
500‧‧‧洗滌控制電路
560‧‧‧犧牲位址偵測器
ADDR‧‧‧位址(訊號)
BANK_ADDR‧‧‧記憶庫位址
BTL‧‧‧位元線
CLK‧‧‧時脈訊號
CMD‧‧‧命令
COL_ADDR、COL_ADDR'‧‧‧行位址
CTL1‧‧‧第一控制訊號
CTL2‧‧‧第二控制訊號
CTL3‧‧‧第三控制訊號
CTL4‧‧‧第四控制訊號
CW‧‧‧碼字
EADDR‧‧‧錯誤位址
EGS‧‧‧錯誤產生訊號
IREF1‧‧‧第一再新控制訊號
IREF2‧‧‧第二再新控制訊號
MC‧‧‧記憶胞元
MD‧‧‧主資料
MS‧‧‧模式訊號
RA、ROW_ADDR‧‧‧列位址
REF_ADDR‧‧‧再新列位址
SCA‧‧‧洗滌行位址
SCADDR‧‧‧正常洗滌位址
SRA‧‧‧洗滌列位址
TSCA‧‧‧目標洗滌行位址
TSRA‧‧‧目標洗滌列位址
VCT_ADDR‧‧‧犧牲位址
WCADDR‧‧‧弱碼字位址
WCCA‧‧‧弱碼字行位址
WCRA‧‧‧弱碼字列位址
WL‧‧‧字元線

Claims (20)

  1. 一種半導體記憶元件，包括： 記憶胞元陣列，包括多個記憶胞元列，所述多個記憶胞元列中的每一者包括記憶胞元； 錯誤修正碼（ECC）引擎； 再新控制電路，被配置成因應於自外部的記憶體控制器接收到的第一命令而產生用於對所述記憶胞元列上的記憶區進行再新的再新列位址； 洗滌控制電路，被配置成對所述再新列位址進行計數，且每當所述洗滌控制電路計數了所述再新列位址中的N個再新列位址時皆產生用於對所述記憶胞元列中的第一記憶胞元列中的至少一個子頁面實行洗滌操作的洗滌位址，N是大於一的自然數，所述第一記憶胞元列是因應於所述洗滌位址而被選擇的；以及 控制邏輯電路，被配置成基於自所述記憶體控制器接收到的存取位址及命令而控制所述錯誤修正碼引擎及所述洗滌控制電路， 其中所述控制邏輯電路被配置成控制所述錯誤修正碼引擎，以使所述錯誤修正碼引擎自所述第一記憶胞元列中的所述至少一個子頁面讀取與第一碼字對應的第一資料、修正所述第一碼字中的至少一個錯誤位元、並將經修正的所述第一碼字寫回至儲存有所述第一資料的記憶位置中。
  2. 如申請專利範圍第1項所述的半導體記憶元件，其中所述第一命令是再新命令。
  3. 如申請專利範圍第1項所述的半導體記憶元件，其中所述洗滌控制電路被配置成依序產生標示所述第一記憶胞元列中所包括的M個碼字的洗滌位址，M是等於或大於一的自然數。
  4. 如申請專利範圍第1項所述的半導體記憶元件，其中所述洗滌控制電路包括： 計數器，被配置成對所述再新列位址進行計數以產生內部洗滌訊號，其中每當所述計數器計數了所述再新列位址中的所述N個再新列位址時，所述計數器皆啟用所述內部洗滌訊號； 洗滌位址產生器，被配置成因應於所述內部洗滌訊號及洗滌模式訊號而在第一洗滌模式中產生與所述第一記憶胞元列的正常洗滌操作相關聯的正常洗滌位址；以及 弱碼字位址產生器，被配置成因應於所述內部洗滌訊號及所述洗滌模式訊號而在第二洗滌模式中產生與弱洗滌操作相關聯的弱碼字位址，所述弱洗滌操作與所述第一記憶胞元列中的弱碼字相關聯。
  5. 如申請專利範圍第4項所述的半導體記憶元件， 其中所述正常洗滌位址包括洗滌列位址及洗滌行位址，所述洗滌列位址標示一個記憶胞元列，所述洗滌行位址標示在所述一個記憶胞元列中所包括的碼字中的一者，且 其中所述洗滌位址產生器包括： 頁面段計數器，被配置成在所述第一洗滌模式中所述內部洗滌訊號被啟用期間將所述洗滌行位址增加一；以及 列計數器，被配置成每當所述洗滌行位址達到最大值時皆將所述洗滌列位址增加一。
  6. 如申請專利範圍第4項所述的半導體記憶元件，其中所述弱碼字位址產生器包括： 位址儲存表，被配置成儲存所述弱碼字的位址資訊；以及 表指針，被配置成因應於所述內部洗滌訊號而產生指針訊號，所述指針訊號提供所述位址儲存表的位置資訊。
  7. 如申請專利範圍第6項所述的半導體記憶元件，其中所述位址儲存表被配置成因應於所述內部洗滌訊號而輸出弱碼字的列位址及行位址作為弱碼字列位址及弱碼字行位址，在所述第二洗滌模式中每當對所述位址儲存表施加所述指針訊號時所述弱碼字列位址及所述弱碼字行位址皆被儲存於所述位址儲存表的對應位置中。
  8. 如申請專利範圍第1項所述的半導體記憶元件，其中所述控制邏輯電路被配置成控制所述錯誤修正碼引擎以使所述錯誤修正碼引擎因應於自所述記憶體控制器接收到的讀取命令而自由所述存取位址標示的記憶胞元列中的至少一個子頁面讀取與第二碼字對應的資料、修正所述第二碼字中的至少一個錯誤位元並將經修正的所述第二碼字傳送至所述記憶體控制器。
  9. 如申請專利範圍第8項所述的半導體記憶元件，其中： 所述錯誤修正碼引擎被配置成當所述錯誤修正碼引擎偵測到所述第二碼字中的至少一個錯誤位元時向所述控制邏輯電路提供錯誤產生訊號； 所述控制邏輯電路被配置成將所述第二碼字的位址提供至所述洗滌控制電路作為錯誤位址；以及 所述洗滌控制電路被配置成將所述錯誤位址儲存於所述洗滌控制電路中的位址儲存表中作為弱碼字位址。
  10. 如申請專利範圍第9項所述的半導體記憶元件，其中所述控制邏輯電路被配置成當所述錯誤修正碼引擎針對所述記憶胞元列產生所述錯誤產生訊號的次數多於參考次數時將所述記憶胞元列的位址提供至所述洗滌控制電路作為所述錯誤位址。
  11. 如申請專利範圍第1項所述的半導體記憶元件，其中所述洗滌控制電路包括計數器，所述計數器被配置成對所述再新列位址進行計數，以每當所述計數器計數了所述再新列位址中的所述N個再新列位址時皆產生內部洗滌訊號，且 其中所述再新控制電路被配置成因應於所述內部洗滌訊號而停止產生所述再新列位址。
  12. 如申請專利範圍第1項所述的半導體記憶元件，更包括： 犧牲位址偵測器，被配置成對對於所述記憶胞元陣列中的第一記憶區的存取的次數進行計數，以當在參考間隔期間所計數的所述存取的次數達到臨限值時產生至少一個犧牲位址，所述至少一個犧牲位址標示與所述第一記憶區相鄰的至少一個相鄰記憶區。
  13. 如申請專利範圍第12項所述的半導體記憶元件，其中： 所述犧牲位址偵測器被配置成將所述至少一個犧牲位址提供至所述洗滌控制電路；以及 所述洗滌控制電路被配置成將所述至少一個犧牲位址儲存於所述洗滌控制電路中的位址儲存表中作為弱碼字位址。
  14. 如申請專利範圍第12項所述的半導體記憶元件，其中： 所述犧牲位址偵測器被配置成將所述至少一個犧牲位址提供至與所述記憶胞元陣列耦合的列解碼器；以及 所述列解碼器被配置成因應於所述再新列位址及所述至少一個犧牲位址而在所述列解碼器將所述記憶胞元列上的所述記憶區再新一次的同時將所述至少一個相鄰記憶區再新至少兩次。
  15. 如申請專利範圍第1項所述的半導體記憶元件，包括： 第一組晶粒，包括至少一個緩衝器晶粒；以及 第二組晶粒，包括多個記憶體晶粒，所述多個記憶體晶粒堆疊於所述至少一個緩衝器晶粒上且經由多條矽穿孔（TSV）線傳遞資料， 其中所述多個記憶體晶粒中的至少一者包括所述記憶胞元陣列、所述錯誤修正碼引擎、所述再新控制電路及所述洗滌控制電路，且所述錯誤修正碼引擎被配置成使用欲被發送至所述至少一個緩衝器晶粒的傳輸資料來產生傳輸同位位元，且 其中所述至少一個緩衝器晶粒包括通孔錯誤修正碼引擎，所述通孔錯誤修正碼引擎被配置成當自經由所述多個矽穿孔線接收到的所述傳輸資料偵測到傳輸錯誤時使用所述傳輸同位位元來修正傳輸錯誤。
  16. 一種記憶系統，包括： 半導體記憶元件；以及 記憶體控制器，被配置成控制所述半導體記憶元件，其中所述半導體記憶元件包括： 記憶胞元陣列，包括多個記憶胞元列，所述多個記憶胞元列中的每一者包括記憶胞元； 錯誤修正碼（ECC）引擎； 再新控制電路，被配置成因應於自所述記憶體控制器接收到的第一命令而產生用於對所述記憶胞元列上的記憶區進行再新的再新列位址； 洗滌控制電路，被配置成對所述再新列位址進行計數，且每當所述洗滌控制電路計數了所述再新列位址中的N個再新列位址時皆產生用於對所述記憶胞元列中的第一記憶胞元列中的至少一個子頁面實行洗滌操作的洗滌位址，N是大於一的自然數，所述第一記憶胞元列是因應於所述洗滌位址而被選擇的；以及 控制邏輯電路，被配置成基於自所述記憶體控制器接收到的存取位址及命令而控制所述錯誤修正碼引擎及所述洗滌控制電路， 其中所述控制邏輯電路被配置成控制所述錯誤修正碼引擎，以使所述錯誤修正碼引擎自所述第一記憶胞元列中的所述至少一個子頁面讀取與第一碼字對應的第一資料、修正所述第一碼字中的至少一個錯誤位元、並將經修正的所述第一碼字寫回至儲存有所述第一資料的記憶位置中。
  17. 如申請專利範圍第16項所述的記憶系統，其中： 所述第一命令是再新命令；且 所述洗滌控制電路被配置成依序產生標示所述第一記憶胞元列中所包括的M個碼字的洗滌位址，M是等於或大於一的自然數。
  18. 一種操作半導體記憶元件的方法，所述半導體記憶元件包括記憶胞元陣列，所述記憶胞元陣列包括多個記憶胞元列，所述多個記憶胞元列中的每一者包括多個記憶胞元，所述方法包括： 因應於自外部的記憶體控制器接收到的第一命令而依序產生第一內部位址； 基於所述第一內部位址對所述記憶胞元列依序實行列操作；以及 對所述記憶胞元列中的第一記憶胞元列實行M個行操作， 其中每當對所述記憶胞元列實行了N次所述列操作時皆基於在所述半導體記憶元件中產生的第二內部位址而選擇所述第一記憶胞元列，且 其中N是大於一的自然數，且M是等於或大於一的自然數。
  19. 如申請專利範圍第18項所述的方法，其中： 所述列操作是對所述記憶胞元列進行的再新操作； 所述M個行操作是對所述第一記憶胞元列中所包括的M個碼字依序實行的洗滌操作；且 所述半導體記憶元件中所包括的錯誤修正碼（ECC）引擎被配置成藉由以下方式實行所述洗滌操作：讀取所述M個碼字中的每一者，修正所述M個碼字中的每一者中的至少一個錯誤位元，並將經修正的每一所述碼字寫回至儲存有對應的每一碼字的記憶位置中。
  20. 如申請專利範圍第19項所述的方法，其中在實行所述洗滌操作時不實行再新操作。
TW107147194A 2018-06-01 2018-12-26 半導體記憶元件、記憶系統以及操作半導體記憶元件的方法 TW202004754A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0063278 2018-06-01
KR1020180063278A KR102658230B1 (ko) 2018-06-01 2018-06-01 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법

Publications (1)

Publication Number Publication Date
TW202004754A true TW202004754A (zh) 2020-01-16

Family

ID=68693620

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107147194A TW202004754A (zh) 2018-06-01 2018-12-26 半導體記憶元件、記憶系統以及操作半導體記憶元件的方法

Country Status (4)

Country Link
US (4) US10586584B2 (zh)
KR (1) KR102658230B1 (zh)
CN (1) CN110556156A (zh)
TW (1) TW202004754A (zh)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
KR102658230B1 (ko) * 2018-06-01 2024-04-17 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11010245B2 (en) * 2018-06-21 2021-05-18 Winbond Electronics Corp. Memory storage apparatus with dynamic data repair mechanism and method of dynamic data repair thereof
US11030096B2 (en) * 2019-01-10 2021-06-08 Western Digital Technologies, Inc. Method of identifying and preparing a key block in a flash memory system and memory controller therefor
US11144824B2 (en) * 2019-01-29 2021-10-12 Silicon Storage Technology, Inc. Algorithms and circuitry for verifying a value stored during a programming operation of a non-volatile memory cell in an analog neural memory in deep learning artificial neural network
US10770127B2 (en) * 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US11334457B1 (en) * 2019-06-27 2022-05-17 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including the same
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
US11557366B2 (en) * 2019-11-21 2023-01-17 SK Hynix Inc. Memory, memory system, operation method of the memory, and operation of the memory system
US11011215B1 (en) * 2019-12-19 2021-05-18 Micron Technology, Inc. Apparatus with an internal-operation management mechanism
US11342024B2 (en) * 2019-12-31 2022-05-24 Micron Technology, Inc. Tracking operations performed at a memory device
KR20210089016A (ko) * 2020-01-07 2021-07-15 삼성전자주식회사 메모리 컨트롤러 및 메모리 시스템
KR20210088917A (ko) * 2020-01-07 2021-07-15 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
DE102020133713A1 (de) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicheraktualisierung
EP3964941B1 (en) 2020-04-01 2024-02-28 Changxin Memory Technologies, Inc. Read-write method and memory device
CN113495675B (zh) 2020-04-01 2023-08-11 长鑫存储技术有限公司 读写方法及存储器装置
EP3964940A4 (en) 2020-04-01 2022-08-17 Changxin Memory Technologies, Inc. READ/WRITE METHOD AND STORAGE DEVICE
CN113495672B (zh) 2020-04-01 2023-08-11 长鑫存储技术有限公司 读写方法及存储器装置
CN113495671B (zh) 2020-04-01 2023-10-17 长鑫存储技术有限公司 读写方法及存储器装置
EP3936996A4 (en) 2020-04-01 2022-07-06 Changxin Memory Technologies, Inc. READ-WRITE METHOD AND STORAGE DEVICE
CN113495674B (zh) 2020-04-01 2023-10-10 长鑫存储技术有限公司 读写方法及存储器装置
EP3985494B1 (en) 2020-04-01 2024-01-17 Changxin Memory Technologies, Inc. Read-write method and memory device
US11855641B2 (en) * 2020-07-07 2023-12-26 Infineon Technologies LLC Integrated resistor network and method for fabricating the same
KR20220021097A (ko) 2020-08-13 2022-02-22 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11922061B2 (en) 2020-08-31 2024-03-05 Micron Technology, Inc. Adaptive memory refresh control
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
KR20220039432A (ko) 2020-09-22 2022-03-29 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US11783885B2 (en) * 2020-10-30 2023-10-10 Micron Technology, Inc. Interactive memory self-refresh control
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
KR20230021409A (ko) * 2021-08-05 2023-02-14 에스케이하이닉스 주식회사 트레이닝동작을 수행하기 위한 반도체시스템
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
KR20230072283A (ko) * 2021-11-17 2023-05-24 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087995B2 (ja) 1985-08-16 1996-01-29 富士通株式会社 ダイナミツク半導体記憶装置のリフレツシユ方法および装置
US6838331B2 (en) 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6944063B2 (en) * 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
US7099221B2 (en) * 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US20070022244A1 (en) 2005-07-25 2007-01-25 Honeywell International Inc. Methods and systems for refresh and error scrubbing of dynamic memory devices
JP5049733B2 (ja) * 2007-10-17 2012-10-17 株式会社東芝 情報処理システム
JP4691123B2 (ja) * 2008-03-01 2011-06-01 株式会社東芝 メモリシステム
KR101796116B1 (ko) * 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US8621324B2 (en) 2010-12-10 2013-12-31 Qualcomm Incorporated Embedded DRAM having low power self-correction capability
KR101873526B1 (ko) 2011-06-09 2018-07-02 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법
KR101906409B1 (ko) * 2011-09-06 2018-12-07 삼성전자주식회사 메모리 시스템
JP6149598B2 (ja) * 2013-08-19 2017-06-21 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法
CN104751880B (zh) * 2013-12-25 2018-09-07 华邦电子股份有限公司 非易失性存储器部份擦洗方法
KR20170045806A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102434053B1 (ko) * 2015-11-16 2022-08-19 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10592114B2 (en) 2016-03-03 2020-03-17 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
KR102527992B1 (ko) * 2016-03-14 2023-05-03 삼성전자주식회사 데이터 저장 장치와 이를 포함하는 데이터 처리 시스템
KR20170121798A (ko) * 2016-04-26 2017-11-03 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US10199115B2 (en) * 2016-06-20 2019-02-05 Qualcomm Incorporated Managing refresh for flash memory
KR20180060084A (ko) 2016-11-28 2018-06-07 삼성전자주식회사 반도체 메모리 장치의 스크러빙 컨트롤러, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102658230B1 (ko) * 2018-06-01 2024-04-17 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법

Also Published As

Publication number Publication date
KR20190137281A (ko) 2019-12-11
KR102658230B1 (ko) 2024-04-17
US10586584B2 (en) 2020-03-10
US20210005247A1 (en) 2021-01-07
US10811078B2 (en) 2020-10-20
US11031065B2 (en) 2021-06-08
US20200168269A1 (en) 2020-05-28
CN110556156A (zh) 2019-12-10
US20190371391A1 (en) 2019-12-05
US20210272623A1 (en) 2021-09-02
US11557332B2 (en) 2023-01-17

Similar Documents

Publication Publication Date Title
TW202004754A (zh) 半導體記憶元件、記憶系統以及操作半導體記憶元件的方法
CN110120243B (zh) 半导体存储器装置、操作其的方法以及存储器系统
US9053813B2 (en) Method and apparatus for refreshing and data scrubbing memory device
CN112837725A (zh) 半导体存储器件和操作半导体存储器件的方法
TW201933099A (zh) 半導體記憶體裝置、記憶體系統以及操作半導體記憶體裝置的方法
US11074127B1 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
US11656935B2 (en) Semiconductor memory devices and memory systems
US11487615B2 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
TWI780708B (zh) 半導體記憶體元件以及操作半導體記憶體元件之方法
US20220208293A1 (en) Semiconductor memory devices and methods of operating semiconductor memory devices
KR20220060156A (ko) 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
CN114627957A (zh) 存储器装置和包括该存储器装置的存储器系统