CN115731983A - 存储器控制器和包括其的存储器系统 - Google Patents

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Abstract

提供一种控制半导体存储器件的存储器控制器和包括其的存储器系统。所述存储器控制器包括行锤击管理电路和调度器。所述行锤击管理电路对与所述半导体存储器件的多个存储单元行的访问相关联的每一个访问地址进行计数以在其中存储与该访问地址对应的计数值，并且基于所述计数值确定锤击地址和所述锤击地址的类型，所述锤击地址与所述多个存储单元行当中的被密集地访问的至少一个存储单元行相关联，所述锤击地址的类型与所述锤击地址的管理的紧迫性相关联。所述调度器基于所述锤击地址的类型根据不同的命令协议向所述半导体存储器件发送所述锤击地址。

Description

存储器控制器和包括其的存储器系统
相关申请的交叉引用
本申请要求于2021年8月30日在韩国知识产权局提交的韩国专利申请No.10-2021-0114407的优先权的权益，该韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
本公开涉及存储器，并且更具体地涉及用于检测锤击(hammer)事件的存储器控制器以及包括存储器控制器的存储器系统。
背景技术
半导体存储器件可以被分类为易失性存储器件或非易失性存储器件。易失性存储器件是指在断电时丢失存储在其中的数据的存储器件。作为易失性存储器件的示例，动态随机存取存储器(DRAM)可以用于诸如移动系统、服务器或图形装置的各种装置中。
在诸如动态随机存取存储器(DRAM)器件的易失性存储器件中，存储在存储单元中的单元电荷可能因泄漏电流而丢失。另外，当字线在激活状态与预充电状态之间频繁地转变时(例如，当字线被密集地或频繁地访问时)，连接到与频繁地被访问的字线相邻的字线的受影响的存储单元可能丢失存储的电荷。在数据因单元电荷的泄漏而丢失之前，可以通过再充电来维持存储在存储单元中的电荷。单元电荷的这种再充电被称为刷新(refresh)操作，并且刷新操作可以在单元电荷显著地丢失之前被重复地执行。
发明内容
示例实施例可以提供一种用于控制半导体存储器件的存储器控制器，其能够更有效地对被密集地访问的存储单元行执行锤击刷新操作。
示例实施例可以提供一种能够更有效地执行锤击刷新操作的存储器系统。
根据示例实施例，一种用于控制半导体存储器件的存储器控制器包括行锤击管理电路和调度器。所述行锤击管理电路对与所述半导体存储器件的多个存储单元行的访问相关联的每一个访问地址进行计数以在其中存储与该访问地址对应的计数值，并且基于所述计数值确定锤击地址和所述锤击地址的类型，所述锤击地址与所述多个存储单元行当中的被密集地访问的至少一个存储单元行相关联，所述锤击地址的类型与所述锤击地址的管理的紧迫性相关联。所述调度器基于所述锤击地址的类型根据不同的命令协议，向所述半导体存储器件发送所述锤击地址。
根据示例实施例，一种存储器系统包括半导体存储器件和存储器控制器。所述半导体存储器件包括存储单元阵列，所述存储单元阵列包括多个存储单元行，并且所述多个存储单元行中的每一个存储单元行包括多个易失性存储单元。所述存储器控制器对与所述多个存储单元行的访问相关联的每一个访问地址进行计数；基于所述计数确定锤击地址和所述锤击地址的类型，所述锤击地址与所述多个存储单元行当中的被密集地访问的至少一个存储单元行相关联，所述锤击地址的类型与所述锤击地址的管理的紧迫性相关联；并且基于所述锤击地址的类型根据不同的命令协议，向所述半导体存储器件发送所述锤击地址。
根据示例实施例，一种存储器系统包括半导体存储器件和存储器控制器。所述半导体存储器件包括存储单元阵列，所述存储单元阵列包括多个存储单元行并且所述多个存储单元行中的每一个存储单元行包括多个易失性存储单元。所述存储器控制器对与所述多个存储单元行的访问相关联的每一个访问地址进行计数；基于所述计数确定锤击地址和所述锤击地址的类型，所述锤击地址与所述多个存储单元行当中的被密集地访问的至少一个存储单元行相关联，所述锤击地址的类型与所述锤击地址的管理的紧迫性相关联；并且基于所述锤击地址的类型根据不同的命令协议，向所述半导体存储器件发送所述锤击地址。所述存储器控制器包括行锤击管理电路和调度器。所述行锤击管理电路对所述每一个访问地址进行计数以在其中存储与该访问地址对应的计数值，并且基于所述计数值确定所述锤击地址和所述锤击地址的类型。所述半导体存储器件还包括刷新控制电路。所述刷新控制电路基于所述锤击地址生成锤击刷新地址，所述锤击刷新地址指定物理上与对应于所述锤击地址的存储单元行相邻的受害存储单元行的地址。
因此，存储器控制器响应于第二类型的锤击地址向半导体存储器件施加直接刷新管理命令，使得半导体存储器件立即对受害存储单元行执行锤击刷新操作，存储器控制器响应于第一类型的锤击地址将刷新命令而不是直接刷新管理命令施加到半导体存储器件，使得半导体存储器件在刷新间隔内对受害存储单元行执行锤击刷新操作。因此，存储器系统可以不使性能降级并且可以不违反命令调度。
附图说明
将在下面参考附图更详细地描述示例实施例。
图1是图示了根据示例实施例的存储器系统的框图。
图2是图示了根据示例实施例的图1中的存储器控制器的框图。
图3是图示了图2中的存储器控制器中的行锤击管理电路的示例的框图。
图4是图示了根据示例实施例的包括在图3的行锤击管理电路中的访问存储装置的示例的图。
图5是图示了根据示例实施例的图4中的访问存储装置控制器的示例的框图。
图6是图示了根据示例实施例的可以包括在图3的行锤击管理电路中的搜索电路的框图。
图7是图示了包括在图6的搜索电路中的内容可寻址存储器的示意配置的图。
图8是图示了根据示例实施例的图1中的半导体存储器件的框图。
图9图示了图8的半导体存储器件中的第一存储体阵列的示例。
图10A是图示了根据示例实施例的图8的半导体存储器件中的数据时钟缓冲器的示例的框图。
图10B图示了在根据示例实施例的图8的半导体存储器件中时钟校正电路直接接收数据时钟信号。
图11是图示了根据示例实施例的图8中的刷新控制电路的示例的框图。
图12是图示了根据示例实施例的图11所示的刷新时钟生成器的示例的电路图。
图13是图示了根据示例实施例的图11中的刷新时钟生成器的另一示例的电路图。
图14至图17图示了可以在图1的存储器系统中使用的示例命令。
图18图示了存储器控制器响应于第一类型的锤击地址使用的第一命令协议的示例。
图19图示了存储器控制器响应于第二类型的锤击地址使用的第二命令协议的示例。
图20是图示了用于描述响应于第一类型的锤击地址生成锤击刷新地址的存储单元阵列的一部分的图。
图21是图示了用于描述响应于第二类型的锤击地址生成锤击刷新地址的存储单元阵列的一部分的图。
图22A和图22B图示了刷新控制电路400响应于第一类型的锤击地址的示例操作。
图23图示了刷新控制电路400响应于第二类型的锤击地址的示例操作。
图24是图示了根据示例实施例的图1中的存储器控制器管理锤击地址的操作的流程图。
图25是图示了根据示例实施例的图1中的半导体存储器件执行锤击刷新操作的流程图。
图26是图示了根据示例实施例的操作存储器系统的方法的流程图。
图27是图示了根据示例实施例的半导体存储器件的框图。
图28是图示了根据示例实施例的包括堆叠存储器件的半导体封装件的配置图。
具体实施方式
在下文中将参考示出了示例实施例的附图更充分地描述各种示例实施例。
图1是图示了根据示例实施例的存储器系统的框图。
参考图1，存储器系统20可以包括存储器控制器30和/或半导体存储器件200。
存储器控制器30可以控制存储器系统20的整体操作。存储器控制器30可以控制外部主机与半导体存储器件200之间的整体数据交换。例如，存储器控制器30可以响应于来自主机的请求，在半导体存储器件200中写入数据或者从半导体存储器件200读取数据。
另外，存储器控制器30可以向半导体存储器件200发出操作命令以便控制半导体存储器件200。在一些示例实施例中，半导体存储器件200是包括动态存储单元的存储器件，诸如，动态随机存取存储器(DRAM)、双倍数据速率5(DDR5)同步DRAM(SDRAM)或低功率DDR5(LPDDR5)SDRAM。
存储器控制器30向半导体存储器件200发送时钟信号CK(时钟信号CK可以被称为命令时钟信号)、命令CMD和/或地址(信号)ADDR。当存储器控制器30在半导体存储器件200中写入数据信号DQ或者从半导体存储器件200读取数据信号DQ时，存储器控制器30可以向半导体存储器件200发送数据时钟信号WCK。
存储器控制器30可以包括行锤击(RH)管理电路100，RH管理电路100检测与半导体存储器件200的多个存储单元行当中的被密集地访问的存储单元行相关联的锤击地址HADDR，并且可以向半导体存储器件200发送锤击地址HADDR。存储器控制器30可以基于锤击地址的管理的紧迫性根据不同的命令协议向半导体存储器件200发送锤击地址HADDR。地址ADDR可以伴随命令CMD，并且地址ADDR可以被称为访问地址。
半导体存储器件200包括存储数据信号DQ的存储单元阵列(MCA)310、控制逻辑电路210和/或刷新控制电路400。
控制逻辑电路210可以控制半导体存储器件200的操作。刷新控制电路400可以接收锤击地址HADDR，并且可以对物理上与对应于锤击地址HADDR的存储单元行相邻的受害(victim)存储单元行执行锤击刷新操作。刷新控制电路400可以控制(或者执行)对存储单元阵列310中的多个存储单元行的刷新操作。
由于存储数据的存储单元的电荷泄漏，半导体存储器件200周期性地执行刷新操作。由于半导体存储器件200的制造工艺的缩小(scale down)，存储单元的存储电容可以减小和/或刷新周期可以缩短。因为整个刷新时间随着半导体存储器件200的存储器容量增加而增加，所以可以进一步缩短刷新周期。
为了补偿由于对特定行或锤击地址的密集访问而导致的相邻存储单元劣化，采用了目标行刷新(TRR)方案并且已经开发了存储器内刷新方案以减少存储器控制器的负担。存储器控制器完全负责TRR方案中的锤击刷新操作，而半导体存储器件完全负责存储器内刷新方案中的锤击刷新操作。
随着存储器容量增加和/或对半导体存储器件的较低功耗的需求增加，用于存储器内刷新的芯片级开销(chip size overhead)可以是明显的。另外，因为即使不存在密集访问，半导体存储器件也必须考虑锤击刷新操作，所以功耗可能增加。
根据示例实施例的存储器系统20可以在存储器控制器30和半导体存储器件200中执行锤击地址检测和刷新执行，以分散锤击刷新操作的负担，从而减小半导体存储器件200的大小并且提高存储器系统20的整体性能。
图2是图示了根据示例实施例的图1中的存储器控制器的框图。
参考图2，存储器控制器30可以包括通过总线31彼此连接的中央处理单元(CPU)35、行锤击管理电路100、刷新逻辑40、主机接口45、直接刷新管理(DRFM)控制逻辑50、调度器55和/或存储器接口60。
CPU 35可以控制存储器控制器30的整体操作。CPU 35可以控制行锤击管理电路100、刷新逻辑40、主机接口45、DRFM控制逻辑50、调度器55和存储器接口60。
行锤击管理电路100可以对与多个存储单元行的访问相关联的每一个访问地址进行计数以在其中存储计数值，并且可以基于计数值确定锤击地址和锤击地址的类型。锤击地址可以与多个存储单元行当中的被密集地访问的至少一个存储单元行相关联，并且锤击地址的类型可以与锤击地址的管理的紧迫性相关联。
刷新逻辑40可以基于半导体存储器件200的刷新间隔，生成用于刷新多个存储单元行的自动刷新命令。
主机接口45可以执行与主机的对接。DRFM控制逻辑50可以基于由行锤击管理电路100确定的锤击地址的类型生成DRFM命令。
调度器55可以管理存储器控制器30中生成的命令的序列的调度和传输。调度器55可以基于锤击地址的管理的紧迫性根据不同的命令协议，经由存储器接口60向半导体存储器件200发送锤击地址。
存储器接口60可以执行与半导体存储器件200的对接。
图3是图示了图2中的存储器控制器中的行锤击管理电路的示例的框图，图4是图示了根据示例实施例的包括在图3的行锤击管理电路中的访问存储装置的示例的图。
参考图3，行锤击管理电路100可以包括访问存储装置120和/或访问存储装置控制器140。
访问存储装置120可以存储关于被密集地或频繁地访问的锤击地址HADD的信息。在示例实施例中，访问存储装置120可以包括多个存储块(storage block)SBK_A 120a～SBK_S 120s，并且存储块120a～120s中的每一者可以如图4所示包括多个单位存储装置(storage unit)SU1～SUN。这里，s是大于2的整数，并且N是大于3的整数。存储块120a～120s可以具有相同的配置，因此描述了一个存储块120a。
单位存储装置SU1～SUN可以包括存储被访问的行地址的地址寄存器AREG1～AREGN以及存储与行地址相对应的访问计数值的计数寄存器CREG1～CREGN。
访问存储装置控制器140可以基于从存储器控制器30传送到半导体存储器件200的访问地址ADDR，来控制访问存储装置120。访问地址ADDR可以包括存储体地址BANK_ADDR和行地址ROW_ADDR。访问存储装置控制器140可以基于访问计数值在所存储的访问地址当中确定和提供锤击地址HADDR，基于锤击地址HADDR的管理的紧迫性确定和提供锤击地址HADDR的类型，并且可以向调度器55提供锤击地址HADDR和锤击地址HADDR的类型。
图5是图示了根据示例实施例的图4中的访问存储装置控制器的示例的框图。
参考图5，访问存储装置控制器140可以包括地址比较器150、计数器155、监测逻辑160和/或寄存器165。
地址比较器150可以将目标访问地址的目标行地址T_ROW_ADDR与存储在访问存储装置120中的(先前)行地址中的各个行地址进行比较，以生成指示目标行地址T_ROW_ADDR是否与先前行地址中的各个行地址匹配的匹配信号MAT。目标访问地址指定多个存储单元行当中的当前被访问的存储单元行。地址比较器150可以将匹配信号MAT提供给监测逻辑160和计数器155。匹配信号MAT可以包括多个位，并且当目标行地址T_ROW_ADDR与先前行地址之一匹配时，多个位之一可以具有逻辑高电平。
计数器155可以响应于匹配信号MAT中的多个位之一具有非零值，增加与访问存储装置120中的目标行地址T_ROW_ADDR相对应的计数值(例如，访问计数值)CV。
寄存器165可以存储第一参考数NTH1和第二参考数NTH2，并且可以将第一参考数NTH1和第二参考数NTH2提供给监测逻辑160。第二参考数NTH2可以大于第一参考数NTH1。第一参考数NTH1和第二参考数NTH2可以是可变的。
监测逻辑160可以连接到访问存储装置120，可以响应于匹配信号MAT中的多个位之一具有非零值，将存储在访问存储装置120中的目标行地址T_ROW_ADDR的计数值CV与第一参考数NTH1和第二参考数NTH2进行比较，可以基于比较确定目标行地址T_ROW_ADDR是否对应于锤击地址，并且可以响应于目标行地址T_ROW_ADDR对应于锤击地址，向调度器55提供锤击地址HADDR以及指示锤击地址HADDR的类型的比较信号CS。
当目标行地址T_ROW_ADDR的计数值小于第一参考数NTH1时，监测逻辑160可以向调度器55提供‘00’的比较信号CS并且可以不将锤击地址HADDR提供给调度器55。
响应于目标行地址T_ROW_ADDR的计数值等于或大于第一参考数NTH1且小于第二参考数NTH2，监测逻辑160可以向调度器55提供‘01’的比较信号CS并且可以将锤击地址HADDR提供给调度器55。调度器55可以响应于‘01’的比较信号CS，将锤击地址HADDR的类型确定为第一类型，并且可以根据第一命令协议向半导体存储器件200发送第一类型的锤击地址。也就是说，调度器55可以根据第一命令协议向半导体存储器件200通知目标行地址T_ROW_ADDR对应于第一类型的锤击地址。
响应于目标行地址T_ROW_ADDR的计数值等于或大于第二参考数NTH2，监测逻辑160可以向调度器55提供‘10’的比较信号CS并且可以将锤击地址HADDR提供给调度器55。调度器55可以响应于‘10’的比较信号CS，将锤击地址HADDR的类型确定为第二类型，并且可以根据与第一命令协议不同的第二命令协议向半导体存储器件200发送第二类型的锤击地址。也就是说，调度器55可以根据第二命令协议向半导体存储器件200通知目标行地址T_ROW_ADDR对应于第二类型的锤击地址。
监测逻辑160可以响应于匹配信号MAT中的多个位具有零值，将目标行地址T_ROW_ADDR存储在访问存储装置120中，并且将目标行地址T_ROW_ADDR的计数值增加到“1”。
尽管在图5中图示了一个计数器155，但是可以在访问存储装置控制器140中包括与存储单元行的数目相对应的计数器。
图6是图示了根据示例实施例的可以包括在图3的行锤击管理电路中的搜索电路的框图。
参考图6，搜索电路170可以包括内容可寻址存储器(CAM)180和/或CAM控制器190。搜索电路170可以对应于图3中的访问存储装置120和图5中的地址比较器150。
CAM 180可以存储多个条目数据ENT1～ENTN。如将参考图7描述的，CAM 180可以包括被配置为存储多个条目数据ENT1～ENTN的多个CAM单元，其中，每个条目数据包括与最低有效位相对应的第一位至与最高有效位相对应的第K位。多个条目数据ENT1～ENTN可以存储关于被密集地或频繁地访问的锤击地址HADDR的信息。
CAM 180可以从CAM控制器190接收目标行地址T_ROW_ADDR，并且可以提供指示多个条目数据ENT1～ENTN中的每一个条目数据是否与目标行地址T_ROW_ADDR匹配的多个匹配信号MAT1～MATN。
CAM控制器190可以基于多个匹配信号MAT1～MATN在多个条目数据ENT1～ENTN当中搜索目标条目数据。CAM控制器190可以执行用于搜索目标条目数据的部分搜索操作。部分搜索操作可以指示：CAM控制器190将与第一位B1至第K位BK的一部分相对应的比较位作为目标行地址T_ROW_ADDR施加到CAM 180，并且确定多个条目数据ENT1～ENTN中的与比较位相对应的位是否与比较位匹配。CAM控制器190可以将所搜索到的目标条目数据作为锤击地址HADDR输出。
CAM控制器190可以包括搜索数据驱动器SDD、读写电路RWC和/或控制逻辑CLG。
读写电路RWC可以通过多条位线BLS和多条字线WLS连接到CAM180，以将条目数据写入到CAM 180或者读取存储在CAM 180中的条目数据。包括在CAM 180中的CAM单元可以具有各种配置，并且读写电路RWC可以具有适合于CAM单元的配置的各种配置。
控制逻辑CLG可以控制部分搜索操作。控制逻辑CLG可以基于要搜索的目标条目数据确定比较位，并且将包括比较位的目标行地址T_ROW_ADDR提供给搜索数据驱动器SDD。控制逻辑CLG可以通过多条匹配线ML1～MLN连接到CAM 180。控制逻辑CLG可以基于通过多条匹配线ML1～MLN提供的多个匹配信号MAT1～MATN在多个条目数据ENT1～ENTN当中搜索目标条目数据。
搜索数据驱动器SDD可以通过多条搜索线SL1～SLK连接到CAM 180。搜索数据驱动器SDD可以锁存从控制逻辑CLG提供的目标行地址T_ROW_ADDR，并且通过多条搜索线SL1～SLK将目标行地址T_ROW_ADDR施加到CAM 180。
使用部分搜索操作，可以在存储在CAM 180中的多个条目数据ENT1～ENTN当中搜索满足各种条件的目标条目数据。CAM控制器190可以在改变比较位的情况下重复部分搜索操作直到目标条目数据被确定为止。在本公开中，“搜索目标条目数据”可以包括“确定CAM180中的存储有目标条目数据的目标位置”。目标位置可以通过诸如地址、指针等的各种形式来表示。关于目标位置的信息可以提供给读写电路RWC，并且读写电路RWC可以基于目标位置从CAM 180读出目标条目数据。
在示例实施例中，CAM控制器190可以在从第K位BK至第一位B1的方向上逐一地增加比较位的数目的情况下重复部分搜索操作。
这样，根据示例实施例的搜索电路可以替换各种电路，诸如用于应用各种条件的比较器，并且各种电路的大小可以通过使用CAM搜索特定条件的数据被减小。
图7是图示了包括在图6的搜索电路中的内容可寻址存储器(CAM)的示意配置的图。
参考图7，CAM 180可以包括多个CAM单元C11～CNK、预充电电路TP和/或多个感测放大器SA1～SAN。
可以以N行和K列的矩阵形式布置多个CAM单元C11～CNK，并且与一行相对应的K个CAM单元可以存储包括与最低有效位相对应的第一位B1至与最高有效位BK相对应的第K位的一个条目数据。换句话说，第一行的CAM单元C11～C1K可以存储包括K位的第一条目数据ENT1，第二行的CAM单元C21～C2K可以存储包括K位的第二条目数据ENT2，这样，第N行的CAM单元CN1～CNK可以存储包括K位的第N条目数据ENTN。
同一行的CAM单元可以共同地连接到同一匹配线。换句话说，第一行的CAM单元C11～C1K可以共同地连接到第一匹配线ML1，第二行的CAM单元C21～C2K可以共同地连接到第二匹配线ML2，这样，第N行的CAM单元CN1～CNK可以共同地连接到第N匹配线MLN。
同一列的CAM单元可以共同地连接到同一搜索线。换句话说，第一列的CAM单元C11～CN1可以共同地连接到第一搜索线SL1，第二列的CAM单元C12～CN2可以共同地连接到第二搜索线SL2，这样，第K列的CAM单元C1K～CNK可以共同地连接到第K搜索线SLK。
多个感测放大器SA1～SAN可以感测并放大多条匹配线ML1～MLN的电压以提供多个匹配信号MAT1～MATN。根据示例实施例，感测放大器SA1～SAN可以被省略，或者可以被包括在图6中的控制逻辑CLG中。
预充电电路TP可以利用预充电电压VPR对多条匹配线ML1～MLN预充电。
图7图示了CAM 180的简化配置。可以通过第一搜索线SL1至第K搜索线SLK来广播包括第一位B1至第K位BK的目标行地址T_ROW_ADDR，并且可以通过多条匹配线ML1～MLN将多个条目数据ENT1～ENTN与搜索数据SDT之间的比较结果提供给多个感测放大器SA1～SAN。
作为比较结果，当目标行地址T_ROW_ADDR的比较位与一个条目数据ENTi(i为1～N之一)的对应位匹配时，匹配信号MATi(i为1～N之一)可以具有指示匹配情况的第一逻辑电平(例如，逻辑高电平)，而当目标行地址T_ROW_ADDR的比较位与任何条目数据ENTi(i＝1～N)的对应位都不匹配时，每个匹配信号MATi(i＝1～N)可以具有指示失配情况的第二逻辑电平(例如，逻辑低电平)。在本公开中，逻辑高电平可以等于值1，逻辑低电平可以等于值0。
图6的搜索电路170可以替换图4中的地址寄存器AREG1～AREGN和图5中的地址比较器150。
图8是图示了根据示例实施例的图1中的半导体存储器件的框图。
参考图8，半导体存储器件200可以包括：控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路400、行地址(RA)复用器240、列地址(CA)锁存器250、行译码器260、列译码器270、存储单元阵列310、感测放大器单元285、I/O门控电路290、纠错码(ECC)引擎390、时钟缓冲器225、数据时钟缓冲器235、时钟校正电路610、时钟生成电路630和/或数据I/O缓冲器320。
存储单元阵列310可以包括第一存储体阵列310a至第十六存储体阵列310s。行译码器260可以包括分别耦合到第一存储体阵列310a至第十六存储体阵列310s的第一行译码器260a至第十六行译码器260s，列译码器270可以包括分别耦合到第一存储体阵列310a至第十六存储体阵列310s的第一列译码器270a至第十六列译码器270s，并且感测放大器单元285可以包括分别耦合到第一存储体阵列310a至第十六存储体阵列310s的第一感测放大器285a至第十六感测放大器285s。
第一存储体阵列310a至第十六存储体阵列310s、第一行译码器260a至第十六行译码器260s、第一列译码器270a至第十六列译码器270s、以及第一感测放大器285a至第十六感测放大器285s可以形成第一存储体至第十六存储体。第一存储体阵列310a至第十六存储体阵列310s中的每一个存储体阵列包括形成在多条字线WL和多条位线BTL的交叉处的多个存储单元MC。
地址寄存器220可以从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将所接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，可以将所接收到的行地址ROW_ADDR提供给行地址复用器240，并且可以将所接收到的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR生成存储体控制信号。第一行译码器260a至第十六行译码器260s中的与存储体地址BANK_ADDR相对应的行译码器响应于存储体控制信号被激活，并且第一列译码器270a至第十六列译码器270s中的与存储体地址BANK_ADDR相对应的列译码器响应于存储体控制信号被激活。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新控制电路400接收刷新行地址REF_ADDR。行地址复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址SRA。从行地址复用器240输出的行地址SRA被施加到第一六行译码器260a至第十六行译码器260s。
刷新控制电路400可以响应于来自控制逻辑电路210的第三控制信号CTL3，在正常刷新模式下顺序地增加或减小刷新行地址REF_ADDR。刷新控制电路400可以响应于来自控制逻辑电路210的第三控制信号CTL3，在锤击刷新模式下将行地址ROW_ADDR确定为锤击地址，并且可以将指定与对应于锤击地址的存储单元行相邻的存储单元行的锤击刷新行地址作为刷新行地址REF_ADDR输出。
第一行译码器260a至第十六行译码器260s中的由存储体控制逻辑230激活的行译码器可以对从行地址复用器240输出的行地址SRA进行译码，并且可以激活与行地址SRA相对应的字线。例如，经激活的存储体行译码器将字线驱动电压施加到与行地址相对应的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以暂时存储所接收到的列地址COL_ADDR。在一些示例实施例中，在突发(burst)模式下，列地址锁存器250可以生成从所接收到的列地址COL_ADDR递增的列地址COL_ADDR’。列地址锁存器250可以将暂时存储的列地址COL_ADDR或生成的列地址COL_ADDR’施加到第一列译码器270a至第十六列译码器270s。
第一列译码器270a至第十六列译码器270s中的被激活的列译码器通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的感测放大器。
I/O门控电路290可以包括用于门控输入/输出数据的电路系统，并且还可以包括输入数据屏蔽逻辑、用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的数据的读取数据锁存器、以及用于将数据写入到第一存储体阵列310a至第十六存储体阵列310s的写入驱动器。
从第一存储体阵列310a至第十六存储体阵列310s的一个存储体阵列读取的码字CW由耦合到要从中读取数据的一个存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。在由ECC引擎390对码字CW执行ECC解码之后，存储在读取数据锁存器中的码字CW可以作为数据DTA提供给数据I/O缓冲器320。数据I/O缓冲器320可以基于输出时钟信号OCLK将数据DTA转换成数据信号DQ，并且可以将数据信号DQ连同选通信号DQS一起发送到存储器控制器30。
要写入在第一存储体阵列310a至第十六存储体阵列310s的一个存储体阵列中的数据信号DQ可以从存储器控制器30提供给数据I/O缓冲器320。数据I/O缓冲器320可以将数据信号DQ转换为数据DTA，并且可以将数据DTA提供给ECC引擎390。ECC引擎390可以对数据DTA执行ECC编码以生成奇偶校验位，并且ECC引擎390可以将包括数据DTA和奇偶校验位的码字CW提供给I/O门控电路290。I/O门控电路290可以通过写入驱动器将码字CW写入一个存储体阵列中的子页中。
数据I/O缓冲器320可以在半导体存储器件200的写入操作中通过将数据信号DQ转换为数据DTA将数据信号DQ从存储器控制器30提供给ECC引擎390，并且可以在半导体存储器件200的读取操作中基于来自时钟生成电路630的输出时钟信号OCLK将来自ECC引擎390的数据DTA转换为数据信号DQ，并且可以将数据信号DQ和选通信号DQS发送到存储器控制器30。数据I/O缓冲器320可以在读取操作中基于输出时钟信号OCLK将数据信号DQ输出到外部。
ECC引擎390可以基于来自控制逻辑电路210的第一控制信号CTL1对数据DTA执行ECC编码和ECC解码。
时钟缓冲器225可以接收时钟信号CLK，可以通过缓冲时钟信号CLK来生成内部时钟信号ICK，并且可以将内部时钟信号ICK提供给处理命令CMD和地址ADDR的电路组件。
数据时钟缓冲器235可以接收包括差分时钟信号对WCK_t和WCK_c的数据时钟信号WCK，可以基于数据时钟信号WCK生成相对于彼此具有180度的相位差的第一时钟信号CLKI和第二时钟信号CLKIB，并且可以将第一时钟信号CLKI和第二时钟信号CLKIB提供给时钟校正电路610。
时钟校正电路610可以基于第一时钟信号CLKI和第二时钟信号CLKIB生成相对于彼此具有90度的相位差的第一分频时钟信号至第四分频时钟信号，可以通过调整第一分频时钟信号至第四分频时钟信号中的每一个分频时钟信号的偏斜来生成第一调整时钟信号ACLKI、第二调整时钟信号ACLKQ、第三调整时钟信号ACLKIB和第四调整时钟信号ACLKQB，并且可以将第一调整时钟信号ACLKI、第二调整时钟信号ACLKQ、第三调整时钟信号ACLKIB和第四调整时钟信号ACLKQB提供给时钟生成电路630。
时钟生成电路630可以基于第一调整时钟信号ACLKI、第二调整时钟信号ACLKQ、第三调整时钟信号ACLKIB和第四调整时钟信号ACLKQB生成输出时钟信号OCLK和选通信号DQS，并且可以将输出时钟信号OCLK和选通信号DQS提供给数据I/O缓冲器320。
控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以为半导体存储器件200生成控制信号以便执行写入操作、读取操作或占空训练操作。控制逻辑电路210包括：对从存储器控制器30接收到的命令CMD进行译码的命令译码器211以及设置半导体存储器件200的操作模式的模式寄存器组(MRS)212。
例如，命令译码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行译码，生成与命令CMD相对应的控制信号。控制逻辑电路210可以生成用于控制ECC引擎390的第一控制信号CTL1、用于控制时钟校正电路610的第二控制信号CTL2、以及用于控制刷新控制电路400的第三控制信号CTL3。
图9图示了图8的半导体存储器件中的第一存储体阵列的示例。
参考图9，第一存储体阵列310a包括多条字线WLl～WL2m(m是大于2的自然数)、多条位线BTL1～BTL2n(n是大于2的自然数)、以及设置在字线WL1～WL2m与位线BTL1～BTL2n之间的交叉处的多个存储单元MC。每一个存储单元MC包括耦合到字线WL1～WL2m中的相应字线和位线BTL1～BTL2n中的相应位线的单元晶体管以及耦合到该单元晶体管的单元电容器。
耦合到多个存储单元MC的字线WLl～WL2m可以称为第一存储体阵列310a的行，并且耦合到多个存储单元MC的位线BTL1～BTL2n可以称为第一存储体阵列310a的列。
图10A是图示了根据示例实施例的图8的半导体存储器件中的数据时钟缓冲器的示例的框图。
参考图10A，数据时钟缓冲器235可以包括当前模式逻辑(CML)驱动器237和/或CML-互补金属氧化物半导体(CMOS)电平(C2C)转换器239。
CML驱动器237可以驱动包括差分时钟信号对WCK_t和WCK_c的数据时钟信号WCK，并且具有CML电平以生成相对于彼此具有90度的相位差的内部时钟信号CKI、CKQ、CKIB和CKQB，C2C转换器239可以基于内部时钟信号CKI、CKQ、CKIB和CKQB生成相对于彼此具有180度的相位差的第一时钟信号CLKI和第二时钟信号CLKIB，并且具有CMOS电平。C2C转换器239可以将第一时钟信号CLKI和第二时钟信号CLKIB提供给图8中的时钟校正电路610。
图10B图示了在根据示例实施例的图8的半导体存储器件中时钟校正电路直接接收数据时钟信号。
参考图10B，包括差分时钟信号对WCK_t和WCK_c的数据时钟信号WCK可以直接输入到时钟校正电路610。差分时钟信号WCK_t可以称为第一数据时钟信号，并且差分时钟信号WCK_c可以称为第二数据时钟信号。
图11是图示了根据示例实施例的图8中的刷新控制电路的示例的框图。
参考图11，刷新控制电路400可以包括刷新控制逻辑410、刷新时钟生成器420、刷新计数器430和/或锤击刷新地址生成器440。
刷新控制逻辑410可以接收当前被访问的存储单元行的行地址ROW_ADDR，可以暂时存储行地址ROW_ADDR，可以向锤击刷新地址生成器440提供行地址ROW_ADDR作为锤击地址HADDR，并且可以响应于行锤击事件检测信号HED指示行地址ROW_ADDR对应于锤击地址HADDR，向刷新时钟生成器420提供模式信号MS。
另外，当刷新控制逻辑410在从刷新控制逻辑410接收到行锤击事件检测信号HED的时间点起的参考时间间隔内接收到直接刷新管理信号DRMS时，刷新控制逻辑410可以向锤击刷新地址生成器440提供指示锤击地址HADDR对应于第二类型的锤击地址的类型信号TYS。另外，当刷新控制逻辑410在从刷新控制逻辑410接收到行锤击事件检测信号HED的时间点起的参考时间间隔内未接收到直接刷新管理信号DRMS时，刷新控制逻辑410可以向锤击刷新地址生成器440提供指示锤击地址HADDR对应于第一类型的锤击地址的类型信号TYS。另外，刷新控制逻辑410可以基于行锤击事件检测信号HED和直接刷新管理信号DRMS向锤击刷新地址生成器440提供用于控制锤击地址的输出定时的定时控制信号TCS。
刷新时钟生成器420可以基于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS来生成指示正常刷新操作的定时的刷新时钟信号RCK。刷新时钟生成器420可以响应于接收到第一刷新控制信号IREF1或者在第二刷新控制信号IREF2被激活期间，生成刷新时钟信号RCK。
当来自存储器控制器30的命令CMD对应于自动刷新命令时，每当控制逻辑电路210接收到自动刷新命令时，图8中的控制逻辑电路210可以将第一刷新控制信号IREF1施加到刷新控制电路400。当来自存储器控制器30的命令CMD对应于自刷新进入命令时，控制逻辑电路210可以将第二刷新控制信号IREF2施加到刷新控制电路400，并且第二刷新控制信号IREF2从控制逻辑电路210接收到自刷新进入命令时的时间点到控制逻辑电路210接收到自刷新退出命令时的时间点被激活。
刷新计数器430可以通过以刷新时钟信号RCK的周期执行计数操作来生成顺序地指定存储单元行的计数器刷新地址CREF_ADDR，并且可以将计数器刷新地址CREF_ADDR作为刷新行地址REF_ADDR提供给图8中的行地址复用器240。
锤击刷新地址生成器440可以包括锤击地址存储装置450和/或映射器460。
锤击地址存储装置450可以存储锤击地址HADDR，并且可以响应于定时控制信号TCS将锤击地址HADDR输出到映射器460。映射器460可以生成指定物理上与对应于锤击地址HADDR的存储单元行相邻的受害存储单元行的锤击刷新地址HREF_ADDR。
例如，响应于类型信号TYS指示锤击地址HADDR对应于第一类型的锤击地址，映射器460可以生成第一数目的锤击刷新地址HREF_ADDR，其中，第一数目的锤击刷新地址HREF_ADDR指定物理上与对应于锤击地址HADDR的存储单元行相邻的受害存储单元行。第一数目可以是2。例如，响应于类型信号TYS指示锤击地址HADDR对应于第二类型的锤击地址，映射器460可以生成第二数目的锤击刷新地址HREF_ADDR，其中，第二数目的锤击刷新地址HREF_ADDR指定物理上与对应于锤击地址HADDR的存储单元行相邻的受害存储单元行的锤击刷新地址HREF_ADDR。第二数目可以是4。
锤击刷新地址生成器440可以将锤击刷新地址HREF_ADDR作为刷新行地址REF_ADDR提供给图8中的行地址复用器240。
锤击地址存储装置450可以具有与图4中的访问存储装置120的配置类似的配置。刷新控制逻辑410可以包括用于暂时存储行地址ROW_ADDR的缓冲器以及用于对锤击地址HADDR进行计数的计数器。
图12是图示了根据示例实施例的图11所示的刷新时钟生成器的示例的电路图。
参考图12，刷新时钟生成器420a可以包括多个振荡器421、422和423、复用器424和/或译码器425a。译码器425a可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码以输出时钟控制信号RCS1。振荡器421、422和423生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。复用器424响应于时钟控制信号RCS1，选择刷新时钟信号RCK1、RCK2和RCK3之一以提供刷新时钟信号RCK。
图13是图示了根据示例实施例的图11中的刷新时钟生成器的另一示例的电路图。
参考图13，刷新时钟生成器420b可以包括译码器425b、偏置单元426和/或振荡器427。译码器425b可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码以输出时钟控制信号RCS2。偏置单元426响应于时钟控制信号RCS2生成控制电压VCON。振荡器427根据控制电压VCON生成具有可变周期的刷新时钟信号RCK。
图14至图17图示了可以在图1的存储器系统中使用的示例命令。
图14图示了表示第一激活命令ACT1和第二激活命令ACT2的芯片选择信号CS和第一命令-地址信号CA0至第七命令-地址信号CA6的组合，图15图示了表示预充电命令PRE和刷新命令REF的芯片选择信号CS和第一命令-地址信号CA0至第七命令-地址信号CA6的组合，图16图示了表示16个突发长度(BL)写入命令WR16、写入命令WR和32BL写入命令WR32的芯片选择信号CS和第一命令-地址信号CA0至第七命令-地址信号CA6的组合，图17图示了表示16BL读取命令RD16、读取命令RD和32BL读取命令RD32的芯片选择信号CS和第一命令-地址信号CA0至第七命令-地址信号CA6的组合。
在图14至图17中，H指示逻辑高电平，L指示逻辑低电平，X指示未定义的逻辑电平，R0～R17指示行地址的位，BG指示存储体组模式，16B指示16-存储体模式，8B指示8-存储体模式，BA0～BA3指示存储体地址的位，BG0和BG1指示存储体组地址的位，V指示逻辑低电平和逻辑高电平中的任何一种，RE指示时钟信号CK的上升沿，FE指示时钟信号CK的下降沿。另外，在图16和图17中，C0～C5指示列地址的位。
参考图14，可以在多个时钟循环期间(例如，在四个时钟循环期间)传送第一激活命令ACT1和第二激活命令ACT2。第一激活命令ACT1和第二激活命令ACT2可以包括存储体地址位BA0～BA3和行地址位R0～R17。
参考图15，存储器系统20可以通过将预充电命令PRE的第六命令-地址信号CA5设置为逻辑低电平来使用预充电命令PRE的第六命令-地址信号CA5作为锤击标志信息。存储器控制器30中的调度器55可以通过将预充电命令PRE的第六命令-地址信号CA5设置为逻辑低电平，向半导体存储器件200通知伴随第一激活命令ACT1和第二激活命令ACT2的包括行地址位R0～R17的行地址对应于锤击地址。
另外，刷新命令REF的第四命令-地址信号CA3可以用作刷新管理(RFM)标志。
在图15中，AB指示所有存储体，并且SB指示同一存储体。
参考图16，写入命令WR、WR16和WR32中的每一个的第七命令-地址信号CA6包括自动预充电信息AP，存储器控制器30中的调度器55可以通过使用自动预充电信息AP向半导体存储器件200通知伴随第一激活命令ACT1和第二激活命令ACT2的包括行地址位R0～R17的行地址对应于锤击地址。
参考图17，读取命令RD、RD16和RD32中的每一个的第七命令-地址信号CA6包括自动预充电信息AP，存储器控制器30中的调度器55可以通过使用自动预充电信息AP，向半导体存储器件200通知伴随第一激活命令ACT1和第二激活命令ACT2的包括行地址位R0～R17的行地址对应于锤击地址。
图18图示了存储器控制器响应于第一类型的锤击地址使用的第一命令协议的示例。
参考图2、图5和图18，响应于目标行地址T_ROW_ADDR对应于第一类型的锤击地址，调度器55与时钟信号CK_t的边沿同步地将第一激活命令ACT1和第二激活命令ACT2连续地施加到半导体存储器件200，并且在与激活至预充电时间相对应的tRAS过去之后将通知目标行地址T_ROW_ADDR对应于锤击地址的预充电命令PRE施加到半导体存储器件200。在一些示例实施例中，调度器55可以将预充电命令PRE的第六命令-地址信号CA5设置为逻辑低电平。
在与预充电时间tRP相对应的时间间隔之后，调度器55与时钟信号CK_t的边沿同步地将第一激活命令ACT1和第二激活命令ACT2连续地施加到半导体存储器件200，并且将刷新命令REF施加半导体存储器件200。根据实施例，刷新命令REF可以是上述的自动刷新命令或自刷新进入命令。半导体存储器件200响应于刷新命令REF，对物理上与对应于锤击地址HADDR的存储单元行相邻的两个受害存储单元行执行锤击刷新操作。
图19图示了存储器控制器响应于第二类型的锤击地址使用的第二命令协议的示例。
参考图2、图5和图19，响应于目标行地址T_ROW_ADDR对应于第二类型的锤击地址，调度器55与时钟信号CK_t的边沿同步地将第一激活命令ACT1和第二激活命令ACT2连续地施加到半导体存储器件200，并且在与激活至预充电时间相对应的tRAS过去之后将通知目标行地址T_ROW_ADDR对应于锤击地址的预充电命令PRE施加到半导体存储器件200。在一些示例实施例中，调度器55可以将预充电命令PRE的第六命令-地址信号CA5设置为逻辑低电平。
在与预充电时间tRP相对应的时间间隔之后，调度器55在没有任何干预命令的情况下与时钟信号CK_t的边沿同步地将直接刷新管理命令DRFM施加到半导体存储器件200。半导体存储器件200响应于直接刷新管理命令DRFM，在刷新循环间隔tRFC期间对物理上与对应于锤击地址HADDR的存储单元行相邻的四个受害存储单元行执行锤击刷新操作。在刷新循环间隔tRFC期间，从半导体存储器件200接收到直接刷新管理命令DRFM时的时间点起禁止生成其他命令。
图20是图示了用于描述响应于第一类型的锤击地址生成锤击刷新地址的存储单元阵列的一部分的图。
图20图示了存储单元阵列中的三条字线WLt-1、WLt和WLt+1、三条位线BLg-1、BLg和BLg+1以及耦合到字线WLt-1、WLt和WLt+1及位线BLg-1、BLg和BLg+1的存储单元MC。三条字线WLt-1、WLt和WLt+1在行方向(例如，D1方向)上延伸，并且沿着列方向(例如，D2方向)顺序地布置。三条位线BLg-1、BLg和BLg+1在列方向上延伸，并且沿着行方向顺序地布置。将理解，由于在字线WLt-1和WLt之间不存在中间字线，因此字线WLt-1和WLt物理上彼此直接相邻。
例如，中间字线WLt可以对应于已被密集地访问的锤击地址HADDR。将理解，“被密集地访问的字线”是指具有相对较高的激活次数和/或具有相对较高的激活频率的字线。每当锤击字线(例如，中间字线WLt)被访问时，锤击字线WLt被使能和预充电，并且锤击字线WLt的电压电平增加和减小。字线耦合可以使相邻字线WLt-1和WLt+1的电压电平随着锤击字线WLt的电压电平变化而波动，因此耦合到相邻字线WLt-1和WLt+1的存储单元MC的单元电荷受到影响。随着锤击字线WLt被更频繁地访问，耦合到相邻字线WLt-1和WLt+1的存储单元MC的单元电荷可能更快地丢失。
图11中的锤击刷新地址生成器440可以提供HREF_ADDR，其中，HREF_ADDR表示物理上与锤击地址HADDR的行(例如，中间字线WLt)相邻的行(例如，字线WLt-1和WLt+1)的地址HREF_ADDRa和HREF_ADDRb，并且针对相邻字线WLt-1和WLt+1的刷新操作可以基于(例如，响应于)锤击刷新地址HREF_ADDR被额外地执行，以减少或较可能地防止存储在存储单元MC中的数据的丢失。
图21是图示了用于描述响应于第二类型的锤击地址生成锤击刷新地址的存储单元阵列的一部分的图。
图21图示了存储单元阵列中的五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2、三条位线BLg-1、BLg和BLg+1以及耦合到字线WLt-2、WLt-1、WLt、WLt+1和WLt+2及位线BLg-1、BLg和BLg+1的存储单元MC。五条字线WLt-2、WLt-1、WLt、WLt+1和WLt+2在行方向(例如，D1方向)上延伸并且沿着列方向(例如，D2方向)顺序地布置。
图11中的锤击刷新地址生成器440可以提供HREF_ADDR，其中，HREF_ADDR表示物理上与锤击地址HADDR的行(例如，中间字线WLt)相邻的行(例如，字线WLt-2、WLt-1、WLt+1和WLt+2)的地址HREF_ADDRa、HREF-ADDRb、HREF_ADDRc和HREF-ADDRd，并且针对相邻字线WLt-2、WLt-1、WLt+1和WLt+2的刷新操作可以基于(例如，响应于)锤击刷新地址HREF_ADDR被额外地执行，以减少或较可能地防止存储在存储单元MC中的数据的丢失。
图22A、图22B和图23是图示了根据示例实施例的图11的刷新控制电路400的示例操作的定时图。
图22A和图22B图示了相对于以脉冲形状被激活的刷新控制信号IREF生成刷新时钟信号RCK、直接刷新管理信号DRMS、计数器刷新地址CREF_ADDR和锤击刷新地址HREF_ADDR。刷新控制信号IREF的激活时间点t1～t15之间的间隔可以是规则的或不规则的。
参考图11和图22A，刷新控制逻辑410可以与刷新控制信号IREF的激活时间点t1～t15当中的一些时间点t1～t4、t6～t10和t12～t15同步地激活刷新时钟信号RCK，并且可以按其他时间点t5和t11激活定时控制信号TCS。
刷新计数器430可以与刷新时钟信号RCK的激活时间点t1～t4、t6～t10和t12～t15同步地生成表示顺序地改变的地址X+1～X+12的计数器刷新地址CREF_ADDR。锤击刷新地址生成器440可以与定时控制信号TCS的激活时间点t5和t11同步地生成表示物理上与锤击地址的行相邻的行的地址Ha1和Ha2的锤击刷新地址HREF_ADDR。
参考图11和图22B，刷新控制逻辑410可以与刷新控制信号IREF的激活时间点t1～t10当中的一些时间点t1～t4和t7～t10同步地激活刷新时钟信号RCK，并且可以按其他时间点t5和t6激活定时控制信号TCS。
刷新计数器430可以与刷新时钟信号RCK的激活时间点t1～t4和t7～t10同步地生成表示顺序地改变的地址X+1～X+7的计数器刷新地址CREF_ADDR。锤击刷新地址生成器440可以与定时控制信号TCS的激活时间点t5和t6同步地生成表示物理上与锤击地址的行相邻的行的地址Ha1和Ha2的锤击刷新地址HREF_ADDR。
图22A和图22B图示了刷新控制电路400响应于第一类型的锤击地址的示例操作。
参考图11和图23，锤击刷新地址生成器440可以与定时控制信号TCS的激活时间点t5、t6、t7、t8同步地生成表示物理上与锤击地址的行相邻的行的地址Ha1、Ha2、Ha3和Ha4的锤击刷新地址HREF_ADDR。
图23图示了刷新控制电路400响应于第二类型的锤击地址的示例操作。
图24是图示了根据示例实施例的图1中的存储器控制器30管理锤击地址的操作的流程图。
参考图1至图5、图14至图19和图24，调度器55激活指定当前要访问的存储单元行的目标行地址RA[i](操作S110)。访问存储装置控制器140确定目标行地址RA[i]是否与存储在访问存储装置120中的先前行地址之一匹配(操作S120)。
当目标行地址RA[i]与存储在访问存储装置120中的先前行地址中的任何一个都不匹配(在操作S120中为否)时，访问存储装置控制器140将目标行地址RA[i]作为新条目存储在访问存储装置120中(操作S130)，并且将目标行地址RA[i]的计数值CNT增加1(操作S140)。
当目标行地址RA[i]与存储在访问存储装置120中的先前行地址之一匹配(在操作S120中为是)时，访问存储装置控制器140确定目标行地址RA[i]的计数值CNT是否等于或大于第二参考数NTH2(操作S150)。
当目标行地址RA[i]的计数值CNT不等于且不大于第二参考数NTH2(在操作S150中为否)时，访问存储装置控制器140确定目标行地址RA[i]的计数值CNT是否等于或大于第一参考数NTH1(操作S155)。当目标行地址RA[i]的计数值CNT不等于且不大于第一参考数NTH1(在操作S155中为否)时，访问存储装置控制器将目标行地址RA[i]的计数值CNT增加1(操作S140)。
当目标行地址RA[i]的计数值CNT等于或大于第一参考数NTH1(在操作S155中为是)时，调度器55确定在刷新间隔期间是否向半导体存储器件200通知(或告知)目标行地址RA[i]对应于锤击地址(操作S160)。
当在刷新间隔期间向半导体存储器件200通知目标行地址RA[i]对应于锤击地址(在操作S160中为是)时，访问存储装置控制器将目标行地址RA[i]的计数值CNT增加1(操作S140)。
当在刷新间隔期间不向半导体存储器件200通知目标行地址RA[i]对应于锤击地址(在操作S160中为否)时，调度器55通过使用诸如预充电命令的后续命令向半导体存储器件200告知目标行地址RA[i]对应于锤击地址(操作S165)，并且重置与目标行地址RA[i]相关联的计数器。调度器55向半导体存储器件200施加刷新命令，使得半导体存储器件200对物理上与对应于目标行地址RA[i]的存储单元行相邻的受害存储单元行执行锤击刷新(H-DRFM)操作(操作S170)。锤击刷新操作可以是对存储器控制器30的隐藏刷新操作。
当目标行地址RA[i]的计数值CNT等于或大于第二参考数NTH2(在操作S150中为是)时，调度器55通过使用诸如预充电命令的后续命令向半导体存储器件200告知目标行地址RA[i]对应于锤击地址(操作S175)，并且重置与目标行地址RA[i]相关联的计数器。调度器55向半导体存储器件200施加直接刷新管理命令DRFM，使得半导体存储器件200对物理上与对应于目标行地址RA[i]的存储单元行相邻的受害存储单元行执行锤击刷新(H-DRFM)操作(操作S180)。
图25是图示了根据示例实施例的图1中的半导体存储器件执行锤击刷新操作的流程图。
参考图1、图8、图11、图14至图19和图25，通过后续命令向刷新控制电路400通知目标行地址RA[i]对应于锤击地址(CARE RA[i])(操作S210)。
刷新控制逻辑410确定目标行地址RA[i]是否与存储在锤击地址存储装置450中的先前锤击地址之一匹配(操作S220)。
当目标行地址RA[i]与存储在锤击地址存储装置450中的先前锤击地址中的任何一个都不匹配(在操作S220中为否)时，刷新控制逻辑410将目标行地址RA[i]作为新条目存储在锤击地址存储装置450(操作S230)，并且将目标行地址RA[i]的计数值CNT增加1(操作S240)。
当目标行地址RA[i]与存储在锤击地址存储装置450中的先前锤击地址之一匹配(在操作S220中为是)时，刷新控制逻辑410确定目标行地址RA[i]的计数值CNT是否等于或大于参考数NTH(操作S250)。参考数NTH可以是4。
当目标行地址RA[i]的计数值CNT不等于且不大于参考数NTH(在操作S250中为否)时，锤击刷新地址生成器440生成物理上与对应于目标行地址RA[i]的存储单元行相邻的两个受害存储单元行的锤击刷新地址HREF_ADDR(操作S260)，并且刷新控制逻辑410将目标行地址RA[i]的计数值CNT增加1(操作S240)。
当目标行地址RA[i]的计数值CNT等于或大于参考数NTH(在操作S250中为是)时，锤击刷新地址生成器440生成物理上与对应于目标行地址RA[i]的存储单元行相邻的四个受害存储单元行的锤击刷新地址HREF_ADDR(操作S270)，并且刷新控制逻辑410重置与目标行地址RA[i]相关联的计数器。
如以上提及的，存储器控制器30和存储器系统20分别在存储器控制器30和半导体存储器件200中执行锤击地址检测和刷新执行，以分散锤击刷新操作的负担，存储器控制器30响应于第二类型的锤击地址将直接刷新管理命令DRFM施加到半导体存储器件200，使得半导体存储器件200立即对受害存储单元行执行锤击刷新执行操作，存储器控制器30响应于第一类型的锤击地址将刷新命令而不是直接刷新管理命令DRFM施加到半导体存储器件200，使得半导体存储器件200在刷新间隔内对受害存储单元行执行锤击刷新执行操作。因此，存储器系统可以不使性能降级和/或可以不违反命令调度。
图26是图示了根据示例实施例的操作存储器系统的方法的流程图。
参考图1至图26，提供了一种操作存储器系统20的方法，存储器系统20包括半导体存储器件200以及存储器控制器30，半导体存储器件200包括多个存储单元行，存储器控制器30控制半导体存储器件200。多个存储单元行中的每一个存储单元行可以包括多个易失性存储单元。
根据该方法，存储器控制器30确定多个存储单元行当中的被密集地访问的锤击地址以及锤击地址的类型(操作S310)。存储器控制器30中的行锤击管理电路100可以对与多个存储单元行的访问相关联的每一个访问地址进行计数，并且可以基于计数值确定锤击地址以及与锤击地址的管理的紧迫性相关联的锤击地址的类型。
存储器控制器30中的调度器55基于锤击地址的类型根据不同的命令协议将锤击地址发送到半导体存储器件200(操作S330)。
当锤击地址对应于其管理是建议(recommended)的第一类型的锤击地址时，调度器55可以根据第一命令协议将锤击地址发送到半导体存储器件200。当锤击地址对应于其管理是立即(immediate)的第二类型的锤击地址时，调度器55可以根据第二命令协议将锤击地址发送到半导体存储器件200。
半导体存储器件200响应于命令协议，对与对应于锤击地址的存储单元行相邻的受害存储单元行执行锤击刷新操作(操作S350)。
图27是图示了根据示例实施例的半导体存储器件的框图。
参考图27，半导体存储器件800可以包括：堆叠芯片结构的提供错误分析和校正功能的至少一个缓冲器裸片810以及多个存储器裸片820-1至820-p(p是等于或大于3的自然数)。
多个存储器裸片820-1至820-p堆叠在缓冲器裸片810上并且通过多条硅通路(TSV)线输送数据。
存储器裸片820-1至820-p中的至少一个存储器裸片可以包括单元核821、单元核ECC引擎823和刷新控制电路(RCC)825，单元核821用于存储数据，单元核ECC引擎823基于要发送到至少一个缓冲器裸片810的传输数据生成传输奇偶校验位(例如，传输奇偶校验数据)。单元核821可以包括具有DRAM单元结构的多个存储单元。
刷新控制电路825可以采用图11的刷新控制电路400。刷新控制电路825可以从存储器控制器30接收锤击地址，并且可以基于锤击地址的类型对不同数目的受害存储单元行执行锤击刷新操作。
缓冲器裸片810可以包括通路ECC引擎812，通路ECC引擎812在从通过TSV线接收到的传输数据中检测到传输错误时使用传输奇偶校验位来校正传输错误并且生成错误校正后的数据。
缓冲器裸片810还可以包括时钟管理单元(CMU)814和数据I/O缓冲器816。CMU 814可以采用图8中的时钟校正电路610和时钟生成电路630，可以生成基于数据时钟信号WCK校正其相位偏斜的调整时钟信号，并且可以基于调整时钟信号生成输出时钟信号OCLK。数据I/O缓冲器816可以通过对来自通路ECC引擎812的数据DTA进行采样来生成数据信号DQ，并且可以将数据信号DQ输出到外部。
半导体存储器件800可以是堆叠芯片型存储器件或通过TSV线输送数据和控制信号的堆叠存储器件。TSV线也可以称作“贯通电极”。
单元核ECC引擎823可以在发送传输数据之前对从存储器裸片820-p输出的数据执行错误校正。
形成在一个存储器裸片820-p处的数据TSV线组832可以包括128条TSV线L1至Lp，并且奇偶校验TSV线组834可以包括8条TSV线L10至Lq。数据TSV线组832的TSV线L1至Lp和奇偶校验TSV线组834的奇偶校验TSV线L10至Lq可以连接到相应地形成在存储器裸片820-1至820-p之间的微凸块MCB。
半导体存储器件800可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机进行通信。缓冲器裸片810可以通过数据总线B10与存储器控制器连接。
根据示例实施例，如图27所图示的，单元核ECC引擎823可以被包括在存储器裸片中，通路ECC引擎812可以被包括在缓冲器裸片中。因此，可以能够检测和校正软数据故障。软数据故障可以包括由于通过TSV线发送数据时的噪声而生成的传输错误。
图28是图示了根据示例实施例的包括堆叠存储器件的半导体封装件的配置图。
参考图28，半导体封装件900可以包括一个或更多个堆叠存储器件910和/或图形处理单元(GPU)920。
堆叠存储器件910和GPU 920可以安装在插入器930上，并且在上面安装有堆叠存储器件910和GPU 920的插入器可以安装在封装基板940上，封装基板940安装在焊球950上。GPU 920可以对应于可以执行存储器控制功能的半导体器件，例如，GPU 920可以实现为应用处理器(AP)。
可以以各种形式实现堆叠存储器件910，并且堆叠存储器件910可以是堆叠了多个层的高带宽存储器(HBM)形式的存储器件。因此，堆叠存储器件910可以包括缓冲器裸片和多个存储器裸片，并且多个存储器裸片中的每一个包括刷新控制电路。
多个堆叠存储器件910可以安装在插入器930上，并且GPU 920可以与多个堆叠存储器件910进行通信。例如，堆叠存储器件910和GPU 920中的每一个可以包括物理区域，并且通过物理区域可以执行堆叠存储器件910与GPU 920之间的通信。同时，当堆叠存储器件910包括直接存取区域时，测试信号可以通过安装在封装基板940和直接存取区域下面的导电工具(例如，焊球950)被提供到堆叠存储器件910中。
本发明构思的各方面可以被应用于使用采用易失性存储单元和数据时钟信号的半导体存储器件的系统。例如，本发明构思的各方面可以被应用于诸如使用半导体存储器件作为工作存储器的智能电话、导航系统、笔记本计算机、台式计算机和游戏机等的系统。
以上公开的一个或更多个元件可以包括诸如以下各项的一个或更多个处理电路系统或者被实现在诸如以下各项的一个或更多个处理电路系统中：包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或它们的组合。例如，处理电路系统更具体地可以包括，但不限于，中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
上文图示了示例实施例并且不应被解释为其限制。尽管已描述了几个示例实施例，但是本领域的技术人员将容易地领会：在不实质上脱离本发明构思的新颖教导和优点的情况下，许多修改在示例实施例中是可行的。因此，所有此类修改都旨在被包括在如权利要求中限定的本发明构思的范围内。

Claims (20)

1.一种被配置为控制半导体存储器件的存储器控制器，所述存储器控制器包括：
行锤击管理电路，所述行锤击管理电路被配置为：
对与所述半导体存储器件的多个存储单元行的访问相关联的每一个访问地址进行计数，以在所述行锤击管理电路中存储与该访问地址对应的计数值；并且
基于所述计数值确定锤击地址和所述锤击地址的类型，所述锤击地址与所述多个存储单元行当中的被密集地访问的至少一个存储单元行相关联，所述锤击地址的类型与所述锤击地址的管理的紧迫性相关联；以及
调度器，所述调度器被配置为：基于所述锤击地址的类型根据不同的命令协议，向所述半导体存储器件发送所述锤击地址。
2.根据权利要求1所述的存储器控制器，其中，所述行锤击管理电路进一步被配置为：
响应于目标访问地址的第一计数值等于或大于第一参考值且小于第二参考值，将所述目标访问地址确定为第一类型的锤击地址，所述第二参考值大于所述第一参考值，所述目标访问地址指定所述多个存储单元行当中的当前被访问的存储单元行；以及
响应于所述目标访问地址的所述第一计数值等于或大于所述第二参考值，将所述目标访问地址确定为第二类型的锤击地址，
其中，针对所述第一类型的锤击地址对所述锤击地址的管理是建议的，而针对所述第二类型的锤击地址对所述锤击地址的管理是立即的。
3.根据权利要求2所述的存储器控制器，其中，所述调度器进一步被配置为：
使用连续并且用于所述半导体存储器件的访问操作的第一激活命令和第二激活命令，向所述半导体存储器件发送所述目标访问地址；以及
使用继所述第二激活命令之后的第一后续命令，向所述半导体存储器件通知所述目标访问地址对应于所述锤击地址。
4.根据权利要求3所述的存储器控制器，其中：
所述第一后续命令对应于在所述存储器控制器施加所述第二激活命令之后所述存储器控制器向所述半导体存储器件施加的预充电命令；
所述调度器进一步被配置为：通过将所述预充电命令的第一命令/地址信号至第七命令/地址信号当中的第六命令/地址信号设置为逻辑低电平，向所述半导体存储器件通知所述目标访问地址对应于所述锤击地址。
5.根据权利要求3所述的存储器控制器，其中：
所述第一后续命令对应于在所述存储器控制器施加所述第二激活命令之后所述存储器控制器向所述半导体存储器件施加的写入命令和读取命令之一；
所述调度器被配置为：通过使用所述写入命令或所述读取命令的第一命令/地址信号至第七命令/地址信号当中的第七命令/地址信号的自动预充电信息，向所述半导体存储器件通知所述目标访问地址对应于所述锤击地址。
6.根据权利要求3所述的存储器控制器，其中，所述调度器还被配置为：响应于所述锤击地址对应于所述第二类型的锤击地址，在没有任何干预命令的情况下继所述第一后续命令之后向所述半导体存储器件发送直接刷新管理命令，使得所述半导体存储器件对与对应于所述锤击地址的存储单元行相邻的受害存储单元行执行锤击刷新操作。
7.根据权利要求3所述的存储器控制器，其中，所述调度器还被配置为：响应于所述锤击地址对应于所述第一类型的锤击地址，继所述第一后续命令之后向所述半导体存储器件发送第二后续命令，使得所述半导体存储器件响应于自动刷新命令或自刷新进入命令，对与对应于所述锤击地址的存储单元行相邻的受害存储单元行执行锤击刷新操作。
8.根据权利要求1所述的存储器控制器，其中，所述行锤击管理电路还包括：
访问存储装置，所述访问存储装置被配置为存储所述每一个访问地址以及与其相对应的所述计数值；以及
访问存储装置控制器，所述访问存储装置控制器被配置为控制所述访问存储装置并且被配置为基于所述计数值确定所述锤击地址和所述锤击地址的类型。
9.根据权利要求8所述的存储器控制器，其中，所述访问存储装置控制器包括：
地址比较器，所述地址比较器被配置为：将目标访问地址的目标行地址与存储在所述访问存储装置中的各个行地址进行比较以生成匹配信号，所述目标访问地址指定所述多个存储单元行当中的当前被访问的存储单元行；
计数器，所述计数器被配置为：基于所述匹配信号生成计数值并且被配置为将所述计数值存储在所述访问存储装置中；以及
监测逻辑，所述监测逻辑连接到所述访问存储装置，所述监测逻辑被配置为：
基于所述匹配信号将所述目标行地址选择性地存储在所述访问存储装置中；
通过将所述目标行地址与第一参考值和第二参考值进行比较来生成比较信号；
基于所述比较确定所述锤击地址；并且
向所述调度器提供所述锤击地址和所述比较信号。
10.根据权利要求9所述的存储器控制器，其中，所述监测逻辑进一步被配置为：响应于所述匹配信号指示所述目标行地址与存储在所述访问存储装置中的任何所述行地址都不匹配，将所述目标行地址存储在所述访问存储装置中。
11.根据权利要求9所述的存储器控制器，其中，所述调度器进一步被配置为：响应于所述比较信号指示与所述目标行地址相关联的所述计数值等于或大于所述第一参考值且小于所述第二参考值，根据第一命令协议向所述半导体存储器件通知所述目标行地址对应于第一类型的锤击地址。
12.根据权利要求9所述的存储器控制器，其中，所述调度器进一步被配置为：响应于所述比较信号指示与所述目标行地址相关联的所述计数值等于或大于所述第二参考值，根据与所述第一命令协议不同的第二命令协议向所述半导体存储器件通知所述目标行地址对应于第二类型的锤击地址。
13.一种存储器系统，所述存储器系统包括：
半导体存储器件，所述半导体存储器件包括存储单元阵列，所述存储单元阵列包括多个存储单元行，每个存储单元行包括多个易失性存储单元；以及
存储器控制器，所述存储器控制器被配置为：
对与所述多个存储单元行的访问相关联的每一个访问地址进行计数；
基于所述计数确定锤击地址和所述锤击地址的类型，所述锤击地址与所述多个存储单元行当中的被密集地访问的至少一个存储单元行相关联，所述锤击地址的类型与所述锤击地址的管理的紧迫性相关联；并且
基于所述锤击地址的类型根据不同的命令协议，向所述半导体存储器件发送所述锤击地址。
14.根据权利要求13所述的存储器系统，其中，所述存储器控制器包括：
行锤击管理电路，所述行锤击管理电路被配置为对所述每一个访问地址进行计数以在所述行锤击管理电路中存储与该访问地址对应的计数值，并且被配置为基于所述计数值确定所述锤击地址和所述锤击地址的类型；以及
调度器，所述调度器被配置为：基于所述锤击地址的类型根据所述不同的命令协议向所述半导体存储器件发送所述锤击地址，
其中，所述行锤击管理电路进一步被配置为：
响应于目标访问地址的第一计数值等于或大于第一参考值且小于第二参考值，将所述目标访问地址确定为第一类型的锤击地址，所述目标访问地址指定所述多个存储单元行当中的当前被访问的存储单元行，所述第二参考值大于所述第一参考值；并且
响应于所述目标访问地址的所述第一计数值等于或大于所述第二参考值，将所述目标访问地址确定为第二类型的锤击地址，
其中，针对所述第一类型的锤击地址对所述锤击地址的管理是建议的，而针对所述第二类型的锤击地址对所述锤击地址的管理是立即的。
15.根据权利要求14所述的存储器系统，其中，所述调度器进一步被配置为：
使用连续并且用于所述半导体存储器件的访问操作的第一激活命令和第二激活命令，向所述半导体存储器件提供所述目标访问地址；以及
使用继所述第二激活命令之后的第一后续命令，向所述半导体存储器件通知所述目标访问地址对应于所述锤击地址。
16.根据权利要求15所述的存储器系统，其中，所述半导体存储器件被配置为：基于包括在所述第一后续命令中的锤击标志信息确定是否将所述目标访问地址存储为所述锤击地址，所述目标访问地址伴随所述第一激活命令和所述第二激活命令。
17.根据权利要求14所述的存储器系统，其中，所述调度器还被配置为：响应于所述锤击地址对应于所述第二类型的锤击地址，在没有任何干预命令的情况下继所述第一后续命令之后向所述半导体存储器件发送直接刷新管理命令，
其中，所述半导体存储器件被配置为：响应于所述直接刷新管理命令，对与对应于所述锤击地址的存储单元行相邻的受害存储单元行执行锤击刷新操作。
18.根据权利要求14所述的存储器系统，其中，所述调度器还被配置为：响应于所述锤击地址对应于所述第一类型的锤击地址，继所述第一后续命令之后向所述半导体存储器件发送第二后续命令，
其中，所述半导体存储器件被配置为：响应于自动刷新命令或自刷新进入命令，对与对应于所述锤击地址的存储单元行相邻的受害存储单元行执行锤击刷新操作。
19.根据权利要求13所述的存储器系统，其中，所述半导体存储器件还包括：
刷新控制电路，所述刷新控制电路被配置为对所述多个存储单元行执行刷新操作以及执行与所述锤击地址相关联的锤击刷新操作，
其中，所述刷新控制电路包括：
刷新控制逻辑，所述刷新控制逻辑被配置为：响应于基于所述命令协议的锤击事件检测信号和刷新管理信号，生成定时控制信号和指示所述锤击地址的类型的类型信号；
锤击地址存储装置，所述锤击地址存储装置被配置为存储来自所述存储器控制器的所述锤击地址，并且被配置为响应于所述定时控制信号输出所述锤击地址；以及
映射器，所述映射器被配置为生成锤击刷新地址，所述锤击刷新地址指定与对应于从所述锤击地址存储装置输出的所述锤击地址的存储单元行相邻的受害存储单元行的地址，
其中，所述映射器还被配置为：
响应于所述锤击地址对应于第一类型的锤击地址，生成第一数目的所述锤击地址；并且
响应于所述锤击地址对应于第二类型的锤击地址，生成第二数目的所述锤击地址，所述第二数目大于所述第一数目。
20.一种存储器系统，所述存储器系统包括：
半导体存储器件，所述半导体存储器件包括存储单元阵列，所述存储单元阵列包括多个存储单元行，每个存储单元行包括多个易失性存储单元；以及
存储器控制器，所述存储器控制器被配置为：
对与所述多个存储单元行的访问相关联的每一个访问地址进行计数；
基于所述计数确定锤击地址和所述锤击地址的类型，所述锤击地址与所述多个存储单元行当中的被密集地访问的至少一个存储单元行相关联，所述锤击地址的类型与所述锤击地址的管理的紧迫性相关联；并且
基于所述锤击地址的类型根据不同的命令协议，向所述半导体存储器件发送所述锤击地址，
其中，所述存储器控制器包括：
行锤击管理电路，所述行锤击管理电路被配置为对所述每一个访问地址进行计数以在所述行锤击管理电路中存储与该访问地址对应的计数值，并且被配置为基于所述计数值确定所述锤击地址和所述锤击地址的类型；以及
调度器，所述调度器被配置为：基于所述锤击地址的类型根据所述不同的命令协议向所述半导体存储器件发送所述锤击地址，
其中，所述半导体存储器件还包括：
刷新控制电路，所述刷新控制电路被配置为基于所述锤击地址生成锤击刷新地址，所述锤击刷新地址指定与对应于所述锤击地址的存储单元行相邻的受害存储单元行的地址。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11869567B2 (en) * 2021-03-15 2024-01-09 Changxin Memory Technologies, Inc. Refresh control circuit and memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160035444A (ko) * 2014-09-23 2016-03-31 에스케이하이닉스 주식회사 스마트 리프레쉬 장치
JP2017182854A (ja) * 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10490251B2 (en) * 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
KR102308778B1 (ko) * 2017-05-24 2021-10-05 삼성전자주식회사 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법
JP6622843B2 (ja) * 2018-04-19 2019-12-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのリフレッシュ方法
US11152050B2 (en) * 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10943637B2 (en) * 2018-12-27 2021-03-09 Micron Technology, Inc. Apparatus with a row-hammer address latch mechanism
KR102587962B1 (ko) * 2019-06-25 2023-10-11 삼성전자주식회사 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템
US11264079B1 (en) * 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115906087A (zh) * 2023-03-09 2023-04-04 长鑫存储技术有限公司 行锤攻击保护方法与存储器
CN115906087B (zh) * 2023-03-09 2023-07-07 长鑫存储技术有限公司 行锤攻击保护方法与存储器

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