KR20240057588A - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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KR20240057588A
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이은애
조성혜
손교민
이기준
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 로우 해머 관리 회로 및 리프레쉬 제어 회로를 포함한다. 상기 반도체 메모리 장치는 각각이 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함한다. 상기 로우 해머 관리 회로는 해머 어드레스 큐를 포함하고, 기준 구간 동안에 외부의 메모리 컨트롤러로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스를 제1 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 메모리 컨트롤러로부터의 리프레쉬 관리 커맨드의 수신에 기초하여 상기 메모리 컨트롤러로부터 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 제1 후보 해머 어드레스 및 상기 제2 후보 해머 어드레스를 포함하는 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력한다. 상기 리프레쉬 제어 회로는 상기 해머 어드레스를 수신하고, 리프레쉬 커맨드에 기초한 제1 리프레쉬 타이밍들 중 적어도 일부와 상기 리프레쉬 관리 커맨드에 기초한 제2 리프레쉬 타이밍에 상기 해머 어드레스에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀(victim) 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행한다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory devices and memory systems including the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 해머 리프레쉬 동작을 수행하는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치 중 동적 랜덤 엑세스 메모리(DRAM; dynamic random access memory)는 모바일 시스템, 서버, 그래픽 장치 등 다양한 분야에서 사용되고 있다.
디램 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 또한 워드라인이 액티브 상태와 프리차지 상태 사이에서 빈번하게 천이하는 경우에, 즉 워드라인 또는 행이 집중적으로 액세스되는 경우에 인접 워드라인에 연결된 메모리 셀들에 영향을 미쳐 셀 전하가 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레쉬 동작이라고 한다. 이러한 리프레쉬 동작은 셀 전하가 소실되기 전에 반복적으로 수행되어야 한다.
본 발명의 일 목적은 리프레쉬 관리 커맨드를 고려하여 로우 해머를 관리하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 리프레쉬 관리 커맨드를 고려하여 로우 해머를 관리하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 로우 해머 관리 회로 및 리프레쉬 제어 회로를 포함한다. 상기 반도체 메모리 장치는 각각이 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함한다. 상기 로우 해머 관리 회로는 해머 어드레스 큐를 포함하고, 기준 구간 동안에 외부의 메모리 컨트롤러로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스를 제1 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 메모리 컨트롤러로부터의 리프레쉬 관리 커맨드의 수신에 기초하여 상기 메모리 컨트롤러로부터 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 제1 후보 해머 어드레스 및 상기 제2 후보 해머 어드레스를 포함하는 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력한다. 상기 리프레쉬 제어 회로는 상기 해머 어드레스를 수신하고, 리프레쉬 커맨드에 기초한 제1 리프레쉬 타이밍들 중 적어도 일부와 상기 리프레쉬 관리 커맨드에 기초한 제2 리프레쉬 타이밍에 상기 해머 어드레스에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀(victim) 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 로우 해머 관리 회로 및 리프레쉬 제어 회로를 포함한다. 상기 반도체 메모리 장치는 각각이 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함한다. 상기 로우 해머 관리 회로는 해머 어드레스 큐를 포함하고, 기준 구간 동안에 외부의 메모리 컨트롤러로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스 및 상기 제1 로우 어드레스 이후 연속적으로 수신되는 제2 로우 어드레스들을 후보 해머 어드레스들로서 상기 해머 어드레스 큐에 저장하고, 상기 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력한다. 상기 리프레쉬 제어 회로는 상기 해머 어드레스를 수신하고, 리프레쉬 커맨드에 기초한 제1 리프레쉬 타이밍들 중 적어도 일부와 상기 기준 구간 이후에 상기 메모리 컨트롤러로부터 수신된 리프레쉬 관리 커맨드에 기초한 제2 리프레쉬 타이밍에 상기 해머 어드레스에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀(victim) 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치를 제어하고, 상기 반도체 메모리 장치에 리프레쉬 관리 커맨드를 비주기적으로 인가한다. 상기 반도체 메모리 장치는 메모리 셀 어레이, 로우 해머 관리 회로 및 리프레쉬 제어 회로를 포함한다. 상기 반도체 메모리 장치는 각각이 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함한다. 상기 로우 해머 관리 회로는 해머 어드레스 큐를 포함하고, 기준 구간 동안에 상기 메모리 컨트롤러로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스를 제1 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 리프레쉬 관리 커맨드의 수신에 기초하여 상기 메모리 컨트롤러로부터 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 제1 후보 해머 어드레스 및 상기 제2 후보 해머 어드레스를 포함하는 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력한다. 상기 리프레쉬 제어 회로는 상기 해머 어드레스를 수신하고, 리프레쉬 커맨드에 기초한 제1 리프레쉬 타이밍들 중 적어도 일부와 상기 리프레쉬 관리 커맨드에 기초한 제2 리프레쉬 타이밍에 상기 해머 어드레스에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀(victim) 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행한다. 상기 기준 구간은 상기 복수의 메모리 셀 로우들을 리프레쉬하는 상기 반도체 메모리 장치의 리프레쉬 사이클 사이의 리프레쉬 인터벌에 해당한다. 상기 로우 해머 관리 회로는 랜덤 이진 코드의 제1 세트와 기준 이진 코드의 제2 세트가 일치하는 것에 응답하여 상기 제1 액세스 로우 어드레스들 중 하나를 상기 제1 로우 어드레스로 선택한다.
본 발명의 실시예들에 따른 반도체 메모리 장치 및 메모리 시스템은 랜덤 픽(random pick) 기반의 해머 리프레쉬를 수행하면서, 메모리 컨트롤러로부터 리프레쉬 관리 커맨드의 수신 직후 또는 이전에 수신된 로우 어드레스를 강제로 캡쳐하여 해머 어드레스 큐에 저장함으로써, 해머 어드레스 큐가 비어있는 것을 방지하여 로우 해머에 대한 방어력을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 5의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 8의 해머 어드레스 큐의 예를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 8의 해머 어드레스 큐의 예를 나타낸다.
도 11a 및 도 11b는 각각 본 발명의 실시예들에 따른 도 8의 로우 해머 관리 회로의 동작을 나타낸다.
도 12는 강제 픽 동작을 수행하지 않을 때 도 8의 로우 해머 관리 회로의 동작을 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 도 14의 로우 해머 관리 회로의 동작을 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 도 18의 로우 해머 관리 회로의 동작을 나타낸다.
도 20은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 22는 본 발명의 실시예들에 따른 도 21의 제1 뱅크 어레이의 부분을 보다 상세히 나타낸다.
도 23 및 도 24는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 커맨드들을 나타낸다.
도 25는 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 26은 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 27a, 도 27b 및 도 28은 본 발명의 실시예들에 따른 도 6의 리프레쉬 제어 회로의 동작 예들을 나타내는 타이밍도들이다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 30은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 31은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(30) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 30)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(30)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나 데이터를 독출한다.
또한, 메모리 컨트롤러(30)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 실시예에 따라, 반도체 메모리 장치(200)는 휘발성 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR5(double data rate 5) SDRAM(synchronous DRAM) 또는 DDR6 SDRAM일 수 있다.
메모리 컨트롤러(30)는 반도체 메모리 장치(200)에 클럭 신호(CK, 또는, 커맨드 클럭 신호)와 커맨드(CMD) 및 어드레스(ADDR)를 전송할 수 있다. 메모리 컨트롤러(30)는 반도체 메모리 장치(200)에 데이터 신호(DQ)를 기입하거나 반도체 메모리 장치(200)로부터 데이터 신호(DQ)를 독출할 때, 데이터 스트로브 신호(DQS)를 반도체 메모리 장치(200)와 교환할 수 있다. 어드레스(ADDR)는 커맨드(CMD)에 수반될 수 있고, 본 명세서에서 어드레스(ADDR)는 액세스 어드레스라 호칭될 수 있다.
메모리 컨트롤러(30)는 메모리 시스템(20)의 전반적인 동작을 제어하는 중앙 처리 장치(central procesing unit, CPU; 35) 및 반도체 메모리 장치(200)의 메모리 셀 로우들 중 로우 해머와 관련된 리프레쉬 관리(refresh management, RFM) 커맨드를 생성하는 RFM 제어 로직(100)을 포함할 수 있다.
반도체 메모리 장치(200)는 데이터 신호(DQ)가 저장되는 메모리 셀 어레이(310), 제어 로직 회로(210) 및 로우 해머 관리 회로(RH management circuit, 500)를 포함할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 메모리 셀 어레이(310)는 각각이 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함할 수 있다.
로우 해머 관리 회로(500)는 해머 어드레스 큐(HADDR queue, 600)를 포함하고, 기준 구간 동안에 메모리 컨트롤러(30)로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스를 제1 후보 해머 어드레스로서 상기 해머 어드레스 큐(600)에 저장하고, 메모리 컨트롤러(30)로부터의 리프레쉬 관리 커맨드의 수신에 기초하여 메모리 컨트롤러(30)로부터 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 상기 해머 어드레스 큐(600)에 저장하고, 상기 제1 후보 해머 어드레스 및 상기 제2 후보 해머 어드레스를 포함하는 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력할 수 있다.
실시예에 있어서, 상기 기준 구간은 상기 복수의 메모리 셀 로우들을 리프레쉬하는 반도체 메모리 장치(200)의 리프레쉬 사이클 사이의 리프레쉬 인터벌(refresh interval)에 해당할 수 있다.
다른 실시예에 있어서, 로우 해머 관리 회로(500)는 기준 구간 동안에 메모리 컨트롤러(30)로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스 및 상기 제1 로우 어드레스 이후 연속적으로 수신되는 제2 로우 어드레스들을 후보 해머 어드레스들로서 상기 해머 어드레스 큐(600)에 저장하고, 상기 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력할 수 있다.
반도체 메모리 장치(200)는 데이터를 저장하는 메모리 셀의 전하 누설(charge leakage) 때문에 주기적으로 리프레쉬를 해야 한다. 디램의 공정 미세화에 따라서 메모리 셀의 저장 커패시턴스가 작아지고 리프레쉬 주기가 짧아지고 있다. 또한 반도체 메모리 장치(200)의 전체 메모리 용량이 증가함에 따라서 반도체 메모리 장치(200) 전체를 리프레쉬하기 위해 소요되는 시간이 길어지므로 리프레쉬 주기가 더욱 짧아지고 있다.
특정 메모리 셀 로우에 대한 집중적인 액세스에 의한 인접 셀의 열화(degradation)을 보상하기 위해 종래에는 TRR(Target Row Refresh) 방식을 채용하였고, 그 이후 시스템의 부담(burden)을 줄이기 위해 인-메모리 리프레쉬(In-memory refresh) 방식이 개발되어 사용되고 있다. TRR 방식은 집중적으로 액세스되는 해머 어드레스에 관한 해머 리프레쉬 동작에 관한 부담을 전적으로 메모리 컨트롤러가 책임지는 것이고, 인-메모리 리프레쉬 방식은 상기 부담을 전적으로 반도체 메모리 장치가 책임지는 것이다.
장래에 반도체 메모리 장치가 더욱 고용량화, 저전력화가 되면서 인-메모리 리프레쉬를 위한 칩 사이즈 오버헤드(chip size overhead) 그리고 특정 메모리 셀 로우가 집중되지 않은 상황임에도 이를 고려(care)하기 위한 전력 소모 증가의 문제가 발생할 수 있다. 또한 비균일 공격 패턴에 의하여 메모리 셀들에서 로우 해머가 발생할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치(200)에서는 메모리 컨트롤러(30)로부터의 리프레쉬 관리 커맨드의 수신에 기초하여 메모리 컨트롤러(30)로부터 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 상기 해머 어드레스 큐(600)에 저장하고, 후보 해머 어드레스들을 순차적으로 해머 어드레스로 출력하고, 해머 어드레스에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀(victim) 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행함으로써, 리프레쉬 관리 커맨드가 수신되어도 해머 리프레쉬 동작이 수행되지 않는 현상을 방지할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(30)는 버스(31)를 통하여 서로 연결되는 CPU(35), RFM 제어 로직(100), 리프레쉬 로직(40), 호스트 인터페이스(50), 스케쥴러(55) 및 메모리 인터페이스(60)를 포함할 수 있다.
CPU(35)는 메모리 컨트롤러(30)의 제반 동작을 제어한다. CPU(35)는 RFM 제어 로직(100), 리프레쉬 로직(40), 호스트 인터페이스(50), 스케쥴러(55) 및 메모리 인터페이스(60)를 제어할 수 있다.
리프레쉬 로직(40)은 복수의 메모리 셀 로우들을 순차적으로 리프레쉬하기 위한 오토 리프레쉬 커맨드를 리프레쉬 주기에 따라 생성할 수 있다.
호스트 인터페이스(50)는 호스트와 인터페이싱을 수행할 수 있다. 메모리 인터페이스(60)는 반도체 메모리 장치(200)와 인터페이싱을 수행할 수 있다.
스케쥴러(55)는 메모리 컨트롤러(30) 내에서 생성된 커맨드들의 시퀀스들의 스케쥴링 및 전송을 관리할 수 있다. 특히 스케쥴러(55)는 오토 리프레쉬 커맨드와 리프레쉬 관리 커맨드를 메모리 인터페이스(60)를 통하여 반도체 메모리 장치(200)에 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 제어 회로(400), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(310), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(350), 클럭 버퍼(225), 스트로브 신호 생성기(235), 전압 생성기(385), 발진기(OSC, 387), 로우 해머 관리 회로(500) 및 데이터 입출력 버퍼(320)를 포함할 수 있다.
상기 메모리 셀 어레이(310)는 제1 내지 제16 뱅크 어레이들(310a~310s)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 로우 디코더들(260a~260s)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 칼럼 디코더들(270a~270s)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제16 뱅크 어레이들(310a~310s)에 각각 연결된 제1 내지 제16 센스 앰프들(285a~285s)을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s), 제1 내지 제16 센스 앰프들(285a~285s), 제1 내지 제16 칼럼 디코더들(270a~270s) 및 제1 내지 제16 로우 디코더들(260a~260s)은 제1 내지 제16 뱅크들을 각각 구성할 수 있다. 제1 내지 제16 뱅크 어레이들(310a~310s) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(30)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다. 또한, 어드레스 레지스터(220)는 뱅크 어드레스(BANK_ADDR) 및 로우 어드레스(ROW_ADDR)를 로우 해머 관리 회로(500)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제16 로우 디코더들(260a~260s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 제1 내지 제16 칼럼 디코더들(270a~270s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(SRA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(SRA)는 제1 내지 제16 로우 디코더들(260a~260s)에 각각 인가될 수 있다.
리프레쉬 제어 회로(400)는 제어 로직 회로(210)로부터의 제3 제어 신호(CTL3)에 응답하여 노멀 리프레쉬 모드에서는 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가시키거나 감소시킬 수 있다. 리프레쉬 제어 회로(400)는 해머 리프레쉬 모드에서는 해머 어드레스(HADDR)을 수신하고, 해머 어드레스(HADDR)에 해당하는 메모리 셀 로우에 물리적으로 인접하는 하나 이상의 메모리 셀 로우들의 어드레스들인 해머 리프레쉬 로우 어드레스를 리프레쉬 로우 어드레스(REF_ADDR)로 출력할 수 있다.
제1 내지 제16 로우 디코더들(260a~260s) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR')를 제1 내지 제16 칼럼 디코더들(270a~270s)에 각각 인가할 수 있다.
제1 내지 제16 칼럼 디코더들(270a~270s) 중 뱅크 제어 로직(230)에 의해 활성화된 칼럼 디코더는 상응하는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제16 뱅크 어레이들(310a~310s)로부터 출력된 코드워드를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제16 뱅크 어레이들(310a~310s)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에서 독출된 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(350)에 의하여 ECC 디코딩이 수행되어 데이터(DTA)로서 데이터 입출력 버퍼(320)에 제공되고, 데이터 입출력 버퍼(320)는 데이터(DTA)를 기초하여 데이터 신호(DQ)로 변환하고 데이터 신호(DQ)를 스트로브 신호(DQS)와 함께 메모리 컨트롤러(100)로 제공할 수 있다.
제1 내지 제16 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에 기입될 데이터 신호(DQ)는 스트로브 신호(DQS)와 함께 데이터 입출력 버퍼(320)에 의하여 수신된다. 데이터 입출력 버퍼(320)는 데이터 신호(DQ)를 데이터 데이터(DTA)로 변환하여 ECC 엔진(390)에 제공하고, ECC 엔진(350)은 데이터(DTA)에 기초하여 패리티 비트들(또는 패리티 데이터)을 생성하고, 상기 데이터(DTA)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 타겟 페이지에 기입할 수 있다.
데이터 입출력 버퍼(320)는 기입 동작에서는 데이터 신호(DQ)를 데이터(DTA)로 변환하여 ECC 엔진(350)에 제공하고, 독출 동작에서는 ECC 엔진(350)으로부터 제공되는 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)와 스트로브 신호(DQS)를 메모리 컨트롤러(30)에 제공할 수 있다.
ECC 엔진(350)은 제어 로직 회로(210)로부터의 제2 제어 신호(CTL2)에 기초하여 데이터(DTA)에 대한 ECC 인코딩과 코드워드(CW)에 대한 ECC 디코딩을 수행할 수 있다.
클럭 버퍼(225)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)를 버퍼링하여 내부 클럭 신호(ICK)를 생성하고, 내부 클럭 신호(ICK)는 커맨드(CMD)와 어드레스(ADDR)를 처리하는 구성 요소들에 제공할 수 있다.
스트로브 신호 생성기(235)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)에 기초하여 스트로브 신호(DQS)를 생성하고, 스트로브 신호(DQS)를 데이터 입출력 버퍼(320)에 제공할 수 있다.
전압 생성기(385)는 외부로부터 입력되는 전원 전압(VDD)를 기초로 동작 전압(VDD1)을 생성하되, 전원 전압(VDD)의 레벨이 기준 전압 레벨에 도달하였음을 나타내는 전원 안정화 신호(PVCCH)를 생성하고, 전원 안정화 신호(PVCCH)를 발진기(387)와 로우 해머 관리 회로(500)에 제공하고, 동작 전압(VDD1)을 메모리 셀 어레이(310)에 제공할 수 있다.
발진기(387)는 전원 안정화 신호(PVCCH)에 기초하여 주기적으로 토글링하는 클럭 신호(CLK)를 생성하고, 클럭 신호(CLK)를 로우 해머 관리 회로(500)에 제공할 수 있다.
로우 해머 관리 회로(500)는 어드레스(ADDR, 뱅크 어드레스(BANK_ADDR) 및 로우 어드레스(ROW_ADDR)을 포함)를 수신하고, 기준 구간 동안에 메모리 컨트롤러(30)로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스를 제1 후보 해머 어드레스로서 내부의 해머 어드레스 큐에 저장하고, 메모리 컨트롤러(30)로부터의 리프레쉬 관리 커맨드의 수신에 기초하여 메모리 컨트롤러(30)로부터 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 제1 후보 해머 어드레스 및 상기 제2 후보 해머 어드레스를 포함하는 후보 해머 어드레스들을 순차적으로 해머 어드레스(HADDR)로서 리프레쉬 제어 회로(400)에 제공할 수 있다. 또한, 로우 해머 관리 회로(500)는 해머 어드레스(HADDR)가 출력되었음을 나타내는 해머 어드레스 발생 신호(HAD)를 리프레쉬 제어 회로(400)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작, 독출 동작, 노멀 리프레쉬 동작 및 해머 리프레쉬 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS, 212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 칩 선택 신호 및 커맨드/어드레스 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1), ECC 엔진(350)을 제어하는 제2 제어 신호(CTL2), 리프레쉬 제어 회로(400)를 제어하는 제3 제어 신호(CTL3) 및 로우 해머 관리 회로(500)를 제어하는 제4 제어 신호(CTL4)를 생성할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(310a)는 도 3을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL0~WLm-1, m은 2이상의 짝수인 정수), 복수개의 비트라인들(BL0~BLn-1, n은 2이상의 짝수인 정수), 그리고 워드라인들(WL0~WLm-1)과 비트라인들(BL0~BLn-1) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다.
각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 또한, 짝수 워드라인(WL0) 각각과 홀수 워드라인(WL1)에 연결되는 메모리 셀들(MCs)의 배치가 서로 다름을 알 수 있다. 메모리 셀들(MCs) 각각은 워드라인들 워드라인들(WL0~WLm-1) 각각과 비트라인들(BL0~BLn-1) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
메모리 셀들(MCs)이 연결되는 제1 방향(D1)으로 연장된 워드라인들(WL0~WLm-1)을 제1 뱅크 어레이(310a)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 제2 방향(D2)으로 연장된 비트라인들(BL0~BLn-1)을 제1 뱅크 어레이(310a)의 칼럼들(columns)이라고 정할 수 있다.
도 5는 본 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리프레쉬 제어 회로의 구성을 나타내는 블록도이다.
도 5를 참조하면, 리프레쉬 제어 회로(400)는 리프레쉬 제어 로직(410), 리프레쉬 클럭 생성기(420), 리프레쉬 카운터(430) 및 해머 리프레쉬 어드레스 생성기(440)를 포함할 수 있다.
리프레쉬 제어 로직(410)은 해머 어드레스 발생 신호(HAG)에 응답하여 모드 신호(MS)를 리프레쉬 클럭 생성기(420)에 제공할 수 있다. 리프레쉬 제어 로직(410)은 제1 리프레쉬 신호(IREF1)와 제2 리프레쉬 신호(IREF) 중 하나에 기초하여 해머 어드레스의 출력 타이밍을 제어하는 해머 리프레쉬 신호(HREF)를 해머 리프레쉬 어드레스 생성기(440)에 제공할 수 있다.
리프레쉬 클럭 생성기(420)는 제1 리프레쉬 신호(IREF1), 제2 리프레쉬 신호(IREF2) 및 모드 신호(MS)에 기초하여 노멀 리프레쉬 동작의 타이밍을 나타내는 리프레쉬 클럭 신호(RCK)를 생성할 수 있다. 리프레쉬 클럭 생성기(420)는 제1 리프레쉬 신호(IREF1)가 인가될 때마다 또는 제2 리프레쉬 신호(IREF2)가 활성화되는 동안에 리프레쉬 클럭 신호(RCK)를 생성할 수 있다. 제1 리프레쉬 신호(IREF1) 및 제2 리프레쉬 신호(IREF2)는 도 3의 제3 제어 신호(CTL3)에 포함될 수 있다.
도 3의 제어 로직 회로(210)는 메모리 컨트롤러(30)로부터의 커맨드(CMD)가 오토 리프레쉬 커맨드인 경우에, 오토 리프레쉬 커맨드가 인가될 때마다 제1 리프레쉬 신호(IREF1)를 리프레쉬 제어 회로(400)에 인가할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 셀프 리프레쉬 진입 커맨드인 경우에, 셀프 리프레쉬 진입 커맨드의 수신 후 셀프 리프레쉬 탈출 커맨드가 인가될 때까지 활성화되는 제2 리프레쉬 신호(IREF2)를 리프레쉬 제어 회로(400)에 인가할 수 있다.
리프레쉬 카운터(420)는 리프레쉬 클럭 신호(RCK)의 주기마다 카운팅 동작을 수행하여 메모리 셀 로우들 각각을 지정하는 카운터 리프레쉬 어드레스(CREF_ADDR)를 생성하고, 카운터 리프레쉬 어드레스(CREF_ADDR)를 리프레쉬 로우 어드레스(REF_ADDR)로서 도 3의 로우 어드레스 멀티플렉서(240)에 제공할 수 있다.
해머 리프레쉬 어드레스 생성기(440)는 해머 어드레스 스토리지(450) 및 맵퍼(460)를 포함할 수 있다.
해머 어드레스 스토리지(450)는 해머 어드레스(HADDR)을 저장하고, 해머 리프레쉬 신호(HREF)에 기초하여 저장된 해머 어드레스(HADDR)를 맵퍼(460)에 출력할 수 있다. 맵퍼(460)는 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀 메모리 셀 로우들의 어드레스들을 나타내는 해머 리프레쉬 어드레스들(HREF_ADDR)을 생성할 수 있다.
예를 들어, 맵퍼(460)는 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀 메모리 셀 로우들의 어드레스들을 나타내는 해머 리프레쉬 어드레스들(HREF_ADDR)을 생성할 수 있다.
해머 리프레쉬 어드레스 생성기(440)는 해머 리프레쉬 어드레스들(HREF_ADDR)을 리프레쉬 로우 어드레스(REF_ADDR)로서 도 3의 로우 어드레스 멀티플렉서(240)에 제공할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 6을 참조하면, 리프레쉬 클럭 생성기(420a)는 복수의 발진기들(421, 422, 423), 멀티플렉서(424) 및 디코더(425a)를 포함할 수 있다.
디코더(425a)는 제1 리프레쉬 신호(IREF1), 제2 리프레쉬 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS1)를 출력할 수 있다. 복수의 발진기들(421, 422, 423)은 서로 다른 주기를 가지는 리프레쉬 클럭 신호들(RCK1, RCK2, RCK3)을 발생한다. 멀티플렉서(424)는 클럭 제어 신호(RCS1)에 응답하여 복수의 리프레쉬 클럭 신호들(RCK1, RCK2, RCK3) 중에서 어느 하나를 선택하여, 리프레쉬 클럭 신호(RCK)로서 출력한다.
모드 신호(MS)는 해머 어드레스가 발생하였음을 나타낼 수 있으므로, 리프레쉬 클럭 생성기(420a)는 클럭 제어 신호(RCS1)에 응답하여 복수의 리프레쉬 클럭 신호들(RCK1, RCK2, RCK3) 중에서 어느 하나를 선택함으로써 리프레쉬 사이클을 조절할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 5의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 7을 참조하면, 리프레쉬 클럭 생성기(420b)는 디코더(425b), 바이어스부(426) 및 발진기(427)를 포함할 수 있다.
디코더(425b)는 제1 리프레쉬 신호(IREF1), 제2 리프레쉬 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS2)를 출력할 수 있다. 바이어스부(426)는 클럭 제어 신호(RCS2)에 응답하여 제어 전압(VCON)을 발생할 수 있다. 발진기(427)는 제어 전압(VCON)에 따라, 그 주기가 가변되는 리프레쉬 클럭 신호(RCK)를 발생할 수 있다.
모드 신호(MS)는 해머 어드레스가 발생하였음을 나타낼 수 있으므로, 리프레쉬 클럭 생성기(420b)는 클럭 제어 신호(RCS1)에 응답하여 리프레쉬 클럭 신호(RCK)의 주기를 가변하여 리프레쉬 사이클을 조절할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 8을 참조하면, 로우 해머 관리 회로(500a)는 랜덤 비트 생성기(510), 제1 픽(Pick) 신호 생성기(520a), 제2 픽 신호 생성기(530a), 병합 신호 생성기(540a), 어드레스 선택기(550a), 제어 로직(560a) 및 해머 어드레스 큐(600a)를 포함할 수 있다.
랜덤 비트 생성기(510)는 클럭 신호(CLK)에 기초하여 랜덤하게 변하는 랜덤 이진 코드(RBC)를 생성하고, 랜덤 이진 코드(RBC)를 제1 픽 신호 생성기(520a)에 제공할 수 있다. 랜덤 비트 생성기(510)는 LFSR(linear feedback shift register) 또는 PRBS(pseudo-random binary sequence) 등을 기반으로 랜덤 이진 코드(RBC)를 생성할 수 있다.
제1 픽 신호 생성기(520a)는 랜덤 이진 코드(RBC)와 기준 이진 코드(RBC)를 비교하고, 상기 비교의 결과에 기초하여 제1 픽 신호(PCK1)를 생성할 수 있다. 제1 픽 신호 생성기(520a)는 랜덤 이진 코드(RBC)의 제1 세트와 기준 이진 코드(RBC)의 제2 세트가 매치되는 것에 응답하여 제1 픽 신호(PCK1)를 제1 로직 레벨(로직 하이 레벨)로 출력할 수 있고, 랜덤 이진 코드(RBC)의 제1 세트와 기준 이진 코드(RBC)의 제2 세트가 다른 것에 응답하여 제1 픽 신호(PCK1)를 제2 로직 레벨(로직 로우 레벨)로 출력할 수 있다. 제1 세트는 랜덤 이진 코드(RBC)의 비트들의 전부 또는 하위 k (k는 2 이상의 자연수)일 수 있고, 제2 세트는 기준 이진 코드(RBC)의 비트들의 전부 또는 하위 k 비트일 수 있다.
제2 픽 신호 생성기(530a)는 리프레쉬 관리 커맨드에 기초한 리프레쉬 관리 신호(RFMS)에 기초하여 제2 픽 신호(PCK2)를 생성할 수 있다. 제2 픽 신호 생성기(530a)는 리프레쉬 관리 신호(RFMS)가 리프레쉬 관리 커맨드가 수신되었음을 나타내는 것에 응답하여 제1 로직 레벨의 제2 픽 신호(PCK2)를 출력하고, 리프레쉬 관리 신호(RFMS)가 리프레쉬 관리 커맨드가 수신되지 않았음을 나타내는 것에 응답하여 제2 로직 레벨의 제2 픽 신호(PCK2)를 출력할 수 있다. 리프레쉬 관리 커맨드가 수신된 경우, 리프레쉬 관리 신호(RFMS)는 일정한 활성화 구간을 갖는 펄스 신호일 수 있다.
병합 신호 생성기(540a)는 제1 픽 신호(PCK1) 및 제2 픽 신호(PCK2)에 대하여 오어(OR) 연산을 수행하여 제3 픽 신호(PCK3)를 생성할 수 있다. 따라서, 병합 신호 생성기(540a)는 제1 픽 신호(PCK1) 및 제2 픽 신호(PCK2) 중 하나가 제1 로직 레벨인 경우 제1 로직 레벨의 제3 픽 신호(PCK3)를 출력할 수 있고, 제1 픽 신호(PCK1) 및 제2 픽 신호(PCK2) 모두가 제2 로직 레벨인 경우, 제2 로직 레벨의 제3 픽 신호(PCK3)를 출력할 수 있다.
어드레스 선택기(550a)는 로우 어드레스들(ROW_ADDRs)을 순차적으로 수신하고, 제3 픽 신호(PCK3)에 기초하여 로우 어드레스들(ROW-ADDRs) 중 일부를 선택하고(캡쳐하고), 상기 선택된 로우 어드레스들을 후보 해머 어드레스들(CHADDRs)로서 해머 어드레스 큐(600a)에 저장할 수 있다. 어드레스 선택기(550a)는 제3 픽 신호(PCK3)가 제1 로직 레벨인 시점에 수신되는 로우 어드레스를 캡쳐할 수 있다. 따라서, 어드레스 선택기(550a)는 기준 구간에 수신되는 제1 액세스 로우 어드레스들 중 제1 픽 신호(PCK1)가 제1 로직 레벨인 시점에 수신되는 제1 로우 어드레스를 선택하고, 상기 선택된 제1 로우 어드레스를 제1 후보 해머 어드레스로서 해머 어드레스 큐(600a)에 저장하고, 상기 기준 구간 이후, 리프레쉬 관리 커맨드의 수신 직후에 수신되는 제2 로우 어드레스를 선택하고, 상기 제2 로우 어드레스를 제2 후보 해머 어드레스로서 해머 어드레스 큐(600a)에 저장할 수 있다.
랜덤 이진 코드(RBC)의 비트들의 전부 또는 하위 k 비트에 응답하여 제1 액세스 로우 어드레스들 중 제1 픽 신호(PCK1)가 제1 로직 레벨인 시점에 수신되는 제1 로우 어드레스가 랜덤하게 캡쳐될 확률은 1/2k 일 수 있다.
제어 로직(560a)은 메모리 컨트롤러(30)로부터의 리프레쉬 커맨드들에 기초한 제1 리프레쉬 타이밍을 나타내는 제1 리프레쉬 신호(IREF1) 및 리프레쉬 관리 신호(RFMS)에 기초하여 팝 신호(POP)를 해머 어드레스 큐(600a)에 제공하고, 해머 어드레스 발생 신호(HAG)를 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
해머 어드레스 큐(600a)는 팝 신호(POP)에 기초하여 내부에 저장된 후보 해머 어드레스들을 해머 어드레스(HADDR)로서 순차적으로 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
따라서, 로우 해머 관리 회로(500a)는 랜덤 이진 코드(RBC)의 제1 세트와 기준 이진 코드(PBC)의 제2 세트가 일치하는 것에 응답하여 제1 액세스 로우 어드레스들 중 하나를 상기 제1 로우 어드레스로 선택하고, 리프레쉬 관리 커맨드의 수신 직후에 메모리 컨트롤러(30)로부터 수신되는 로우 어드레스를 상기 제2 로우 어드레스로서 선택할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 해머 어드레스 큐의 예를 나타낸다.
도 9를 참조하면, 도 8의 해머 어드레스 큐(600a)는 선입-선출(first-in, first-out) 레지스터(600aa)를 포함할 수 있다.
선입-선출 레지스터(600aa)는 복수의 스토리지 세그먼트들(SSG11, SSG12, …, SSG1Q, Q는 3이상의 자연수)을 포함할 수 있고, 스토리지 세그먼트들(SSG11, SSG12, …, SSG1Q)은 엘리먼트들(ELM1, ELM2, …, ELMQ)을 선입-선출 방식으로 저장할 수 있고, 팝 신호(POP)에 기초하여 가장 먼저 입력된 엘리먼트(ELM1)를 출력할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 8의 해머 어드레스 큐의 예를 나타낸다.
도 10을 참조하면, 도 8의 해머 어드레스 큐(600a)는 후입-선출(last-in, first-out) 스택(600ab)를 포함할 수 있다.
후입-선출 레지스터(600ab)는 복수의 스토리지 세그먼트들(SSG21, SSG22, …, SSG2Q, Q는 3이상의 자연수)을 포함할 수 있고, 세그먼트들(SSG21, SSG22, …, SSG2Q)은 엘리먼트들(ELM1, ELM2, …, ELMQ)을 후입-선출 방식으로 저장할 수 있고, 팝 신호(POP)에 기초하여 가장 최근에 입력된 엘리먼트(ELMQ)를 출력할 수 있다.
도 11a 및 도 11b는 각각 본 발명의 실시예들에 따른 도 8의 로우 해머 관리 회로의 동작을 나타내고, 도 12는 강제 픽 동작을 수행하지 않을 때 도 8의 로우 해머 관리 회로의 동작을 나타낸다.
도 11a, 도 11b 및 도 12에는 노멀 리프레쉬 동작들(NREF1, NREF2, NREF3), 해머 리프레쉬 동작들(FREF1, FREF2, FREF3)이 도시되어 있고, 노멀 리프레쉬 동작들(NREF1, NREF2, NREF3) 각각과 해머 리프레쉬 동작들(FREF1, FREF2, FREF3) 각각의 사이는 반도체 메모리 장치(200)의 리프레쉬 사이클 사이의 리프레쉬 인터벌(tREFI)에 해당할 수 있고, 리프레쉬 인터벌(tREFI)은 기준 구간에 해당할 수 있다. 또한, 도 11a, 도 11b 및 도 12에서 E는 해머 어드레스 큐(600a)의 해당 스토리지 엘리먼트가 비어 있음(empty)을 나타낸다.
도 11a을 참조하면, 노멀 리프레쉬 동작(NREF1)이 수행되기 전에 해머 어드레스 큐(600a)에는 로우 어드레스(RA1)가 후보 해머 어드레스로서 저장되어 있고, 로우 어드레스(RA1)가 해머 어드레스로서 출력되면 로우 어드레스(RA1)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF1)이 수행된다.
해머 리프레쉬 동작(FREF1)의 타이밍 및 노멀 리프레쉬 동작(NREF2)의 타이밍 사이의 기준 구간 동안 제1 액세스 어드레스들 중에서 로우 어드레스(RA2)가 랜덤 픽(RP1) 동작에 의하여 캡쳐되어, 해머 어드레스 큐(600a)에 후보 해머 어드레스로서 저장되고, 노멀 리프레쉬 동작(NREF2) 이후에 메모리 컨트롤러(30)로부터 리프레쉬 관리(RFM) 커맨드가 수신되고, 리프레쉬 관리(RFM) 커맨드에 응답하여 로우 어드레스(RA2)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작이 수행된다.
해머 리프레쉬 관리(RFM) 커맨드 수신 직후 수신된 로우 어드레스(RA4)에 대하여 강제 픽(FP) 동작이 수행되어, 로우 어드레스(RA4)는 후보 해머 어드레스로서 어드레스 큐(600a)에 저장된다. 로우 어드레스(RA4)가 해머 어드레스로 출력되면, 로우 어드레스(RA4)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF2)이 수행된다.
노멀 리프레쉬 동작(NREF3)의 타이밍 및 해머 리프레쉬 동작(NREF3)의 타이밍 사이의 기준 구간 동안 제1 액세스 어드레스들 중에서 로우 어드레스(RA3)가 랜덤 픽(RP2) 동작에 의하여 캡쳐되어, 해머 어드레스 큐(600a)에 후보 해머 어드레스로서 저장되고, 로우 어드레스(RA3)가 해머 어드레스로서 출력되면 로우 어드레스(RA3)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF3)이 수행된다.
도 11b에서 도 11a와 중복되는 설명은 생략한다.
도 11b를 참조하면, 노멀 리프레쉬 동작(NREF1)이 수행되기 전에 해머 어드레스 큐(600a)에는 로우 어드레스들(RA1, RA2, RA3)가 후보 해머 어드레스들로서 저장되어 있고, 로우 어드레스(RA1)가 선입-선출 방식에 의하여 해머 어드레스로서 출력되면 로우 어드레스(RA1)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF1)이 수행된다.
해머 리프레쉬 동작(FREF1)의 타이밍 및 노멀 리프레쉬 동작(NREF2)의 타이밍 사이의 기준 구간 동안 제1 액세스 어드레스들 중에서 로우 어드레스(RA4)가 랜덤 픽(RP1) 동작에 의하여 캡쳐되어, 해머 어드레스 큐(600a)에 후보 해머 어드레스로서 저장되고, 노멀 리프레쉬 동작(NREF2) 이후에 메모리 컨트롤러(30)로부터 리프레쉬 관리(RFM) 커맨드가 수신되고, 리프레쉬 관리(RFM) 커맨드에 응답하여 해머 어드레로서 출력된 로우 어드레스(RA2)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작이 수행된다.
해머 리프레쉬 관리(RFM) 커맨드 수신 직후 수신된 로우 어드레스(RA5)에 대하여 강제 픽(FP) 동작이 수행되어, 로우 어드레스(RA5)는 후보 해머 어드레스로서 어드레스 큐(600a)에 저장된다. 로우 어드레스(RA3)가 해머 어드레스로 출력되면, 로우 어드레스(RA3)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF2)이 수행된다.
노멀 리프레쉬 동작(NREF3)의 타이밍 및 해머 리프레쉬 동작(FREF3)의 타이밍 사이의 기준 구간 동안 제1 액세스 어드레스들 중에서 로우 어드레스(RA6)가 랜덤 픽(RP2) 동작에 의하여 캡쳐되어, 해머 어드레스 큐(600a)에 후보 해머 어드레스로서 저장되고, 로우 어드레스(RA4)가 해머 어드레스로서 출력되면 로우 어드레스(RA4)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF3)이 수행된다.
도 12에서 도 11a와 중복되는 설명은 생략한다.
도 12를 참조하면, 노멀 리프레쉬 동작(NREF2) 이후에 메모리 컨트롤러(30)로부터 리프레쉬 관리(RFM) 커맨드가 수신되고, 리프레쉬 관리(RFM) 커맨드에 응답하여 로우 어드레스(RA2)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작이 수행되고 해머 어드레스 큐(600a)의 모든 스토리지 엘리먼트들이 비게 된다. 따라서, 해머 리프레쉬 관리(RFM) 커맨드 수신 이후에 강제 픽 동작이 수행되지 않으면, 해머 리프레쉬 동작(FREF2)의 타이밍에 해머 리프레쉬 동작의 타겟이 되는 메모리 셀 로우가 없으므로, 해머 리프레쉬 동작(FREF2)은 수행되지 않는다. 따라서, 리프레쉬 관리 커맨드를 사용하는 메모리 시스템에서 로우 해머에 대한 방어력을 개선시킬 수 없는 상황이 발생할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 13을 참조하면, 로우 해머 관리 회로(500b)는 랜덤 비트 생성기(510), 제1 픽(Pick) 신호 생성기(520a), 제2 픽 신호 생성기(530a), 병합 신호 생성기(540b), 제어 로직(560b) 및 해머 어드레스 큐(600b)를 포함할 수 있다.
도 13에서 도 8과 중복되는 설명은 생략한다. 따라서, 랜덤 비트 생성기(510), 제1 픽 신호 생성기(520a) 및 제2 픽 신호 생성기(530a) 각각의 동작은 도 8의 해당하는 구성 요소들 각각의 동작과 실질적으로 동일하다.
병합 신호 생성기(540b)는 제1 픽 신호(PCK1) 및 제2 픽 신호(PCK2)에 대하여 오어(OR) 연산을 수행하여 제3 픽 신호(PCK3)를 생성할 수 있다. 따라서, 병합 신호 생성기(540a)는 제1 픽 신호(PCK1) 및 제2 픽 신호(PCK2) 중 하나가 제1 로직 레벨인 경우 제1 로직 레벨의 제3 픽 신호(PCK3)를 출력할 수 있고, 제1 픽 신호(PCK1) 및 제2 픽 신호(PCK2) 모두가 제2 로직 레벨인 경우, 제2 로직 레벨의 제3 픽 신호(PCK3)를 출력할 수 있다. 병합 신호 생성기(540b)는 제3 픽 신호(PCK3)를 해머 어드레스 큐(600b)의 푸쉬 단자(601)에 인가할 수 있다.
해머 어드레스 큐(600b)는 순차적으로 수신되는 로우 어드레스들(ROW_ADDRs) 중 제3 픽 신호(PCK3)가 제1 로직 레벨인 시점에 수신되는 로우 어드레스들을 후보 해머 어드레스들로서 내부에 저장할 수 있다. 따라서, 해머 어드레스 큐(600a)는 기준 구간에 수신되는 제1 액세스 로우 어드레스들 중 제1 픽 신호(PCK1)가 제1 로직 레벨인 시점에 수신되는 제1 로우 어드레스를 제1 후보 해머 어드레스로서 해머 어드레스 큐(600b)에 저장하고, 상기 기준 구간 이후, 리프레쉬 관리 커맨드의 수신 직후에 수신되는 제2 로우 어드레스를 제2 후보 해머 어드레스로서 해머 어드레스 큐(600b)에 저장할 수 있다.
제어 로직(560b)은 메모리 컨트롤러(30)로부터의 리프레쉬 커맨드들에 기초한 제1 리프레쉬 타이밍을 나타내는 제1 리프레쉬 신호(IREF1) 및 리프레쉬 관리 신호(RFMS)에 기초하여 팝 신호(POP)를 해머 어드레스 큐(600b)에 제공하고, 해머 어드레스 발생 신호(HAG)를 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
해머 어드레스 큐(600b)는 팝 신호(POP)에 기초하여 내부에 저장된 후보 해머 어드레스들을 해머 어드레스(HADDR)로서 순차적으로 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 14을 참조하면, 로우 해머 관리 회로(500c)는 랜덤 비트 생성기(510), 제1 픽(Pick) 신호 생성기(520a), 제2 픽 신호 생성기(530a), 병합 신호 생성기(540b), 제어 로직(560b) 및 해머 어드레스 큐(600c)를 포함할 수 있다.
도 14에서 도 8과 중복되는 설명은 생략한다. 따라서, 랜덤 비트 생성기(510), 제1 픽 신호 생성기(520a) 및 제2 픽 신호 생성기(530a) 각각의 동작은 도 8의 해당하는 구성 요소들 각각의 동작과 실질적으로 동일하다.
병합 신호 생성기(540b)는 제1 픽 신호(PCK1) 및 제2 픽 신호(PCK2)에 대하여 오어(OR) 연산을 수행하여 제3 픽 신호(PCK3)를 생성할 수 있다. 따라서, 병합 신호 생성기(540a)는 제1 픽 신호(PCK1) 및 제2 픽 신호(PCK2) 중 하나가 제1 로직 레벨인 경우 제1 로직 레벨의 제3 픽 신호(PCK3)를 출력할 수 있고, 제1 픽 신호(PCK1) 및 제2 픽 신호(PCK2) 모두가 제2 로직 레벨인 경우, 제2 로직 레벨의 제3 픽 신호(PCK3)를 출력할 수 있다. 병합 신호 생성기(540b)는 제3 픽 신호(PCK3)를 해머 어드레스 큐(600c)의 푸쉬 단자(601)에 인가할 수 있다.
래치(565)는 로우 어드레스들(ROW_ADDRs)을 순차적으로 수신하여 저장하고, 저장된 로우 어드레스들(ROW_ADDRs)을 순차적으로 해머 어드레스 큐(600c)에 제공할 수 있다.
해머 어드레스 큐(600c)는 래치(565)로부터 순차적으로 수신되는 로우 어드레스들(ROW_ADDRs) 중 제3 픽 신호(PCK3)가 제1 로직 레벨인 시점에 수신되는 로우 어드레스들을 후보 해머 어드레스들로서 내부에 저장할 수 있다. 따라서, 해머 어드레스 큐(600a)는 기준 구간에 수신되는 제1 액세스 로우 어드레스들 중 제1 픽 신호(PCK1)가 제1 로직 레벨인 시점에 수신되는 제1 로우 어드레스를 제1 후보 해머 어드레스로서 해머 어드레스 큐(600b)에 저장하고, 상기 기준 구간 이후, 리프레쉬 관리 커맨드의 수신 이전에 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 해머 어드레스 큐(600c)에 저장할 수 있다.
제어 로직(560b)은 메모리 컨트롤러(30)로부터의 리프레쉬 커맨드들에 기초한 제1 리프레쉬 타이밍을 나타내는 제1 리프레쉬 신호(IREF1) 및 리프레쉬 관리 신호(RFMS)에 기초하여 팝 신호(POP)를 해머 어드레스 큐(600c)에 제공하고, 해머 어드레스 발생 신호(HAG)를 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
해머 어드레스 큐(600c)는 팝 신호(POP)에 기초하여 내부에 저장된 후보 해머 어드레스들을 해머 어드레스(HADDR)로서 순차적으로 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 14의 로우 해머 관리 회로의 동작을 나타낸다.
도 15에는 노멀 리프레쉬 동작들(NREF1, NREF2, NREF3), 해머 리프레쉬 동작들(FREF1, FREF2, FREF3)이 도시되어 있고, 노멀 리프레쉬 동작들(NREF1, NREF2, NREF3) 각각과 해머 리프레쉬 동작들(FREF1, FREF2, FREF3) 각각의 사이는 반도체 메모리 장치(200)의 리프레쉬 사이클 사이의 리프레쉬 인터벌(tREFI)에 해당할 수 있고, 리프레쉬 인터벌(tREFI)은 기준 구간에 해당할 수 있다. 또한, 15에서 E는 해머 어드레스 큐(600c)의 해당 스토리지 엘리먼트가 비어 있음(empty)을 나타낸다.
도 15를 참조하면, 노멀 리프레쉬 동작(NREF1)이 수행되기 전에 해머 어드레스 큐(600a)에는 로우 어드레스들(RA1, RA2)가 후보 해머 어드레스들로서 저장되어 있고, 로우 어드레스(RA1)가 선입-선출 방식에 의하여 해머 어드레스로서 출력되면 로우 어드레스(RA1)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF1)이 수행된다.
해머 리프레쉬 동작(FREF1)의 타이밍 및 노멀 리프레쉬 동작(NREF2)의 타이밍 사이의 기준 구간 동안 제1 액세스 어드레스들 중에서 로우 어드레스(RA3)가 랜덤 픽(RP1) 동작에 의하여 캡쳐되어, 해머 어드레스 큐(600a)에 후보 해머 어드레스로서 저장되고, 노멀 리프레쉬 동작(NREF2) 이후에 로우 어드레스(RA4)가 래치(565)에 래치되고(LTC), 그 이후에 메모리 컨트롤러(30)로부터 리프레쉬 관리(RFM) 커맨드가 수신되고, 리프레쉬 관리(RFM) 커맨드에 응답하여 해머 어드레로서 출력된 로우 어드레스(RA2)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작이 수행된다.
로우 어드레스(RA3)가 해머 어드레스로 출력되면, 로우 어드레스(RA3)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF2)이 수행되고, 노멀 리프레쉬 동작(NREF3)의 타이밍 및 해머 리프레쉬 동작(NREF3)의 타이밍 사이의 기준 구간 동안 제1 액세스 어드레스들 중에서 로우 어드레스(RA5)가 랜덤 픽(RP2) 동작에 의하여 캡쳐되어, 해머 어드레스 큐(600c)에 후보 해머 어드레스로서 저장되고, 로우 어드레스(RA4)가 해머 어드레스로서 출력되면 로우 어드레스(RA4)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF3)이 수행된다.
도 16은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 16을 참조하면, 로우 해머 관리 회로(500d)는 랜덤 비트 생성기(510), RFM 커맨드 상태 추정기(535), 픽 신호 생성기(570), 어드레스 선택기(550d), 제어 로직(560a) 및 해머 어드레스 큐(600a)를 포함할 수 있다.
랜덤 비트 생성기(510)는 클럭 신호(CLK)에 기초하여 랜덤하게 변하는 랜덤 이진 코드(RBC)를 생성하고, 랜덤 이진 코드(RBC)를 픽 신호 생성기(570)에 제공할 수 있다.
픽 신호 생성기(570)는 랜덤 이진 코드(RBC)와 기준 이진 코드(RBC)를 비교하고, 상기 비교의 결과에 기초하여 픽 신호(PCK4)를 생성할 수 있다. 픽 신호 생성기(570)는 랜덤 이진 코드(RBC)의 제1 세트와 기준 이진 코드(RBC)의 제2 세트가 매치되는 것에 응답하여 픽 신호(PCK4)를 제1 로직 레벨로 출력할 수 있고, 랜덤 이진 코드(RBC)의 제1 세트와 기준 이진 코드(RBC)의 제2 세트가 다른 것에 응답하여 픽 신호(PCK4)를 제2 로직 레벨로 출력할 수 있다. 제1 세트는 랜덤 이진 코드(RBC)의 비트들의 전부 또는 하위 k (k는 2 이상의 자연수)일 수 있고, 제2 세트는 기준 이진 코드(RBC)의 비트들의 전부 또는 하위 k 비트일 수 있다.
RFM 커맨드 상태 추정기(535)는 리프레쉬 관리 커맨드에 기초한 리프레쉬 관리 신호(RFMS)에 기초하여 상기 제1 세트의 비트 수를 조절하는 픽 비율 제어 신호(PRC)를 픽 신호 생성기(570)에 제공할 수 있다. RFM 커맨드 상태 추정기(535)는 리프레쉬 관리 신호(RFMS)가 활성화되는 것에 응답하여 상기 제1 세트의 비트 수가 감소하고, 리프레쉬 관리 신호(RFMS)가 비활성화되는 것에 응답하여 상기 제1 세트의 비트 수가 증가되도록 픽 비율 제어 신호(PRC)를 생성할 수 있다.
어드레스 선택기(550d)는 픽 신호(PCK4)에 기초하여 기준 구간 동안 연속적으로 수신되는 제1 액세스 로우 어드레스들 중 하나 및 리프레쉬 관리 커맨드의 수신 이후에 수신되는 제2 로우 어드레스를 선택하고, 상기 선택된 로우 어드레스들을 후보 해머 어드레스들(CHADDRs)로서 해머 어드레스 큐(600a)에 저장할 수 있다.
제어 로직(560a)은 메모리 컨트롤러(30)로부터의 리프레쉬 커맨드들에 기초한 제1 리프레쉬 타이밍을 나타내는 제1 리프레쉬 신호(IREF1) 및 리프레쉬 관리 신호(RFMS)에 기초하여 팝 신호(POP)를 해머 어드레스 큐(600a)에 제공하고, 해머 어드레스 발생 신호(HAG)를 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
해머 어드레스 큐(600a)는 팝 신호(POP)에 기초하여 내부에 저장된 후보 해머 어드레스들을 해머 어드레스(HADDR)로서 순차적으로 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
따라서 도 16의 로우 해머 관리 회로(500d)는 리프레쉬 관리 커맨드의 상태에 기초하여 랜덤 이진 코드(RBC)의 상기 제1 세트 비트 수를 조절할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 17을 참조하면, 로우 해머 관리 회로(500e)는 랜덤 비트 생성기(510), RFM 커맨드 상태 추정기(535), 픽 신호 생성기(570), 제어 로직(560a) 및 해머 어드레스 큐(600c)를 포함할 수 있다.
도 17에서 도 16과 중복되는 설명은 생략한다. 따라서, 랜덤 비트 생성기(510), RFM 커맨드 상태 추정기(535) 및 픽 신호 생성기(570)의 동작은 도 16의 해당하는 구성 요소들 각각과 실질적으로 동일하다.
해머 어드레스 큐(600c)는 순차적으로 수신되는 로우 어드레스들(ROW_ADDRs) 중 픽 신호(PCK4)가 제1 로직 레벨인 시점에 수신되는 로우 어드레스들을 후보 해머 어드레스들로서 내부에 저장할 수 있다. 따라서, 해머 어드레스 큐(600c)는 기준 구간에 수신되는 제1 액세스 로우 어드레스들 중 픽 신호(PCK4)가 제1 로직 레벨인 시점에 수신되는 제1 로우 어드레스를 제1 후보 해머 어드레스로서 해머 어드레스 큐(600c)에 저장하고, 상기 기준 구간 이후, 리프레쉬 관리 커맨드의 수신 직후에 수신되는 제2 로우 어드레스를 제2 후보 해머 어드레스로서 해머 어드레스 큐(600c)에 저장할 수 있다.
제어 로직(560b)은 메모리 컨트롤러(30)로부터의 리프레쉬 커맨드들에 기초한 제1 리프레쉬 타이밍을 나타내는 제1 리프레쉬 신호(IREF1) 및 리프레쉬 관리 신호(RFMS)에 기초하여 팝 신호(POP)를 해머 어드레스 큐(600c)에 제공하고, 해머 어드레스 발생 신호(HAG)를 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
해머 어드레스 큐(600c)는 팝 신호(POP)에 기초하여 내부에 저장된 후보 해머 어드레스들을 해머 어드레스(HADDR)로서 순차적으로 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
따라서 도 16의 로우 해머 관리 회로(500d)는 리프레쉬 관리 커맨드의 상태에 기초하여 랜덤 이진 코드(RBC)의 상기 제1 세트 비트 수를 조절할 수 있다.
도 18은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 18을 참조하면, 로우 해머 관리 회로(500f)는 랜덤 비트 생성기(510), 픽 신호 생성기(575), 어드레스 선택기(557), 푸쉬 카운터(580), 제어 로직(560c) 및 해머 어드레스 큐(600d)를 포함할 수 있다.
랜덤 비트 생성기(510)는 클럭 신호(CLK)에 기초하여 랜덤하게 변하는 랜덤 이진 코드(RBC)를 생성하고, 랜덤 이진 코드(RBC)를 픽 신호 생성기(575)에 제공할 수 있다.
픽 신호 생성기(575)는 랜덤 이진 코드(RBC)와 기준 이진 코드(RBC)를 비교하고, 상기 비교의 결과에 기초하여 제1 픽 신호(PCK1)를 생성할 수 있다. 픽 신호 생성기(570)는 랜덤 이진 코드(RBC)의 제1 세트와 기준 이진 코드(RBC)의 제2 세트가 매치되는 것에 응답하여 제1 픽 신호(PCK1)를 제1 로직 레벨로 출력할 수 있고, 랜덤 이진 코드(RBC)의 제1 세트와 기준 이진 코드(RBC)의 제2 세트가 다른 것에 응답하여 제1 픽 신호(PCK1)를 제2 로직 레벨로 출력할 수 있다. 제1 세트는 랜덤 이진 코드(RBC)의 비트들의 전부 또는 하위 k (k는 2 이상의 자연수)일 수 있고, 제2 세트는 기준 이진 코드(RBC)의 비트들의 전부 또는 하위 k 비트일 수 있다.
푸쉬 카운터(580)는 제1 픽 신호(PCK1)의 상승 천이에 응답하여 카운팅 동작을 수행하여 카운팅 값을 생성하고, 기준 구간 동안에 메모리 컨트롤러(30)로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스 및 상기 제1 로우 어드레스 이후 연속적으로 수신되는 제2 로우 어드레스들이 인가될 때마다 상기 카운팅 값을 증가시키고, 상기 카운팅 값에 기초하여 제2 픽 신호(PCK5)를 생성할 수 있다.
푸쉬 카운터(580)는 카운팅 값이 최대값에 도달하면 카운팅 동작을 멈추고 카운팅 값을 '0'으로 리셋한다. 따라서 푸쉬 카운터(580)는 카운팅 값이 제로이거나 최대값+1 인 경우는 제2 로직 레벨의 픽 신호(PCK5)를 출력하고, 카운팅 값이 1부터 최대값인 경우에는 제1 로직 레벨의 픽 신호(PCK5)를 출력할 수 있다.
어드레스 선택기(557)는 제1 로직 레벨의 제2 픽 신호(PCK5)에 응답하여 제1 로우 어드레스와 상기 제2 로우 어드레스들을 선택하고 선택된 로우 어드레스들을 후보 해머 어드레스들(CHADDRs)로서 해머 어드레스 큐(600d)에 저장할 수 있다. 제1 로우 어드레스와 상기 제2 로우 어드레스들의 수는 해머 어드레스 큐(600d)의 사이즈에 해당할 수 있다.
해머 어드레스 큐(600d)는 리셋 단자(602)에 인가되는 제1 로직 레벨의 제1 픽 신호(PCK1)에 응답하여 기저장된 이전 후보 어드레스들을 리셋시키고, 후보 해머 어드레스들(CHADDRs)을 저장할 수 있다.
제어 로직(560c)은 메모리 컨트롤러(30)로부터의 리프레쉬 커맨드들에 기초한 제1 리프레쉬 타이밍을 나타내는 제1 리프레쉬 신호(IREF1) 및 리프레쉬 관리 신호(RFMS)에 기초하여 팝 신호(POP)를 해머 어드레스 큐(600d)에 제공하고, 해머 어드레스 발생 신호(HAG)를 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
해머 어드레스 큐(600d)는 팝 신호(POP)에 기초하여 내부에 저장된 후보 해머 어드레스들을 해머 어드레스(HADDR)로서 순차적으로 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
따라서, 도 18의 로우 해머 관리 회로(600f)는 기준 구간 동안에 메모리 컨트롤러(30)로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스 및 상기 제1 로우 어드레스 이후 연속적으로 수신되는 제2 로우 어드레스들을 후보 해머 어드레스들(HADDRs)로서 해머 어드레스 큐(600d)에 저장하고, 후보 해머 어드레스들(HADDRs)을 순차적으로 해머 어드레스(HADDR)로 출력할 수 있다.
도 19는 본 발명의 실시예들에 따른 도 18의 로우 해머 관리 회로의 동작을 나타낸다.
도 19에는 노멀 리프레쉬 동작들(NREF1, NREF2, NREF3), 해머 리프레쉬 동작들(FREF1, FREF2, FREF3)이 도시되어 있고, 노멀 리프레쉬 동작들(NREF1, NREF2, NREF3) 각각과 해머 리프레쉬 동작들(FREF1, FREF2, FREF3) 각각의 사이는 반도체 메모리 장치(200)의 리프레쉬 사이클 사이의 리프레쉬 인터벌(tREFI)에 해당할 수 있고, 리프레쉬 인터벌(tREFI)은 기준 구간에 해당할 수 있다. 또한, 19에서 E는 해머 어드레스 큐(600a)의 해당 스토리지 엘리먼트가 비어 있음(empty)을 나타낸다.
도 19를 참조하면, 노멀 리프레쉬 동작(NREF1)이 수행되기 전에 해머 어드레스 큐(600d)에는 로우 어드레스들(RA1, RA2, RA3, RA4)가 후보 해머 어드레스들로서 저장되어 있고, 로우 어드레스(RA1)가 선입-선출 방식에 의하여 해머 어드레스로서 출력되면 로우 어드레스(RA1)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF1)이 수행된다.
해머 리프레쉬 동작(FREF1)의 타이밍 및 노멀 리프레쉬 동작(NREF2)의 타이밍 사이의 기준 구간 동안, 제1 로직 레벨의 제1 픽 신호(PCK1)에 의하여 해머 어드레스 큐(600d)에 저장된 로우 어드레스들(RA2, RA3, RA4)이 리셋되고, 연속적으로 수신되는 로우 어드레스들(RA5, RA6, RA7, RA8)이 랜덤 픽(RP11) 동작에 의하여 캡쳐되어 어드레스 큐(600d)에 후보 해머 어드레스로서 저장된다. 노멀 리프레쉬 동작(NREF2) 이후에 메모리 컨트롤러(30)로부터 리프레쉬 관리(RFM) 커맨드가 수신되고, 리프레쉬 관리(RFM) 커맨드에 응답하여 해머 어드레로서 출력된 로우 어드레스(RA5)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작이 수행된다.
로우 어드레스(RA6)가 해머 어드레스로 출력되면, 로우 어드레스(RA3)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF2)이 수행된다.
노멀 리프레쉬 동작(NREF3)의 타이밍 및 해머 리프레쉬 동작(FREF3)의 타이밍 사이의 기준 구간 동안 제1 로직 레벨의 제1 픽 신호(PCK1)에 의하여 해머 어드레스 큐(600d)에 저장된 로우 어드레스들(RA7, RA8)이 리셋되고, 연속적으로 수신되는 로우 어드레스들(RA9, RA10, RA11, RA12)이 랜덤 픽(RP12) 동작에 의하여 캡쳐되어 어드레스 큐(600d)에 후보 해머 어드레스로서 저장된다. 로우 어드레스(RA9)가 해머 어드레스로서 출력되면 로우 어드레스(RA9)에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬 동작(FREF3)이 수행된다.
도 20은 본 발명의 실시예들에 따른 도 3의 로우 해머 관리 회로의 예를 나타내는 블록도이다.
도 20을 참조하면, 로우 해머 관리 회로(500g)는 랜덤 비트 생성기(510), 픽 신호 생성기(575), 어드레스 선택기(557), 쉬프트 레지스터(590), 제어 로직(560c) 및 해머 어드레스 큐(600d)를 포함할 수 있다.
랜덤 비트 생성기(510)는 클럭 신호(CLK)에 기초하여 랜덤하게 변하는 랜덤 이진 코드(RBC)를 생성하고, 랜덤 이진 코드(RBC)를 픽 신호 생성기(575)에 제공할 수 있다.
픽 신호 생성기(575)는 랜덤 이진 코드(RBC)와 기준 이진 코드(RBC)를 비교하고, 상기 비교의 결과에 기초하여 제1 픽 신호(PCK1)를 생성할 수 있다. 픽 신호 생성기(570)는 랜덤 이진 코드(RBC)의 제1 세트와 기준 이진 코드(RBC)의 제2 세트가 매치되는 것에 응답하여 제1 픽 신호(PCK1)를 제1 로직 레벨로 출력할 수 있고, 랜덤 이진 코드(RBC)의 제1 세트와 기준 이진 코드(RBC)의 제2 세트가 다른 것에 응답하여 제1 픽 신호(PCK1)를 제2 로직 레벨로 출력할 수 있다. 제1 세트는 랜덤 이진 코드(RBC)의 비트들의 전부 또는 하위 k (k는 2 이상의 자연수)일 수 있고, 제2 세트는 기준 이진 코드(RBC)의 비트들의 전부 또는 하위 k 비트일 수 있다.
쉬프트 레지스터(590)는 기준 구간 동안에 메모리 컨트롤러(30)로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스 및 상기 제1 로우 어드레스 이후 연속적으로 수신되는 제2 로우 어드레스들이 인가될 때마다 제1 픽 신호(PCK1)를 쉬프팅하고, 상기 제1 픽 신호(PCK1) 및 상기 쉬프팅된 값에 기초하여 제2 픽 신호(PCK6)를 생성할 수 있다.
쉬프트 레지스터(590)는 D 플립플롭들(D_FF)(591, 592, 593) 및 병합 신호 생성기(595)를 포함할 수 있다.
D 플립플롭들(591, 592, 593)은 캐스케이드 연결되고, 제1 액세스 로우 어드레스들(ROW_ADDRs)의 상승 천이에 응답하여 제1 픽 신호(PCK1)를 순차적으로 쉬프팅시킬 수 있다.
병합 신호 생성기(595)는 제1 픽 신호(PCK1) 및 D 플립플롭들(591, 592, 593)들의 출력들에 대하여 오어 연산을 수행하여 제2 픽 신호(PCK6)를 생성할 수 있다.
어드레스 선택기(557)는 제1 로직 레벨의 제2 픽 신호(PCK6)에 응답하여 제1 로우 어드레스와 상기 제2 로우 어드레스들을 선택하고 선택된 로우 어드레스들을 후보 해머 어드레스들(CHADDRs)로서 해머 어드레스 큐(600d)에 저장할 수 있다. 제1 로우 어드레스와 상기 제2 로우 어드레스들의 수는 해머 어드레스 큐(600d)의 사이즈에 해당할 수 있다.
해머 어드레스 큐(600d)는 리셋 단자(602)에 인가되는 제1 로직 레벨의 제1 픽 신호(PCK1)에 응답하여 기저장된 이전 후보 어드레스들을 리셋시키고, 후보 해머 어드레스들(CHADDRs)을 저장할 수 있다.
제어 로직(560c)은 메모리 컨트롤러(30)로부터의 리프레쉬 커맨드들에 기초한 제1 리프레쉬 타이밍을 나타내는 제1 리프레쉬 신호(IREF1) 및 리프레쉬 관리 신호(RFMS)에 기초하여 팝 신호(POP)를 해머 어드레스 큐(600d)에 제공하고, 해머 어드레스 발생 신호(HAG)를 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
해머 어드레스 큐(600d)는 팝 신호(POP)에 기초하여 내부에 저장된 후보 해머 어드레스들을 해머 어드레스(HADDR)로서 순차적으로 도 3의 리프레쉬 제어 회로(400)에 제공할 수 있다.
따라서, 도 19의 로우 해머 관리 회로(600g)는 기준 구간 동안에 메모리 컨트롤러(30)로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스 및 상기 제1 로우 어드레스 이후 연속적으로 수신되는 제2 로우 어드레스들을 후보 해머 어드레스들(HADDRs)로서 해머 어드레스 큐(600d)에 저장하고, 후보 해머 어드레스들(HADDRs)을 순차적으로 해머 어드레스(HADDR)로 출력할 수 있다.
도 21은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 21을 참조하면, 제1 뱅크 어레이(310a)에는 제1 방향(D1)으로 I개, 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다.
하나의 로우에서 제1 방향(D1)으로 배치되는 I개의 서브 어레이 블록(SCB)을 로우 블록이라 부를 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
서브 워드라인 드라이버 영역(SWB)들 각각에는 복수의 서브 워드라인 드라이버들이 배치된다. 하나의 서브 워드라인 드라이버 영역(SWB)은 제1 방향(D1)으로 두 개의 서브 어레이 블록(SCB)을 담당할 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다. 제1 뱅크 어레이(310)의 부분(390)은 도 17을 참조하여 상세히 설명한다.
도 22는 본 발명의 실시예들에 따른 도 21의 제1 뱅크 어레이의 부분을 보다 상세히 나타낸다.
도 21 및 도 22를 참조하면, 제1 뱅크 어레이(310)의 부분(390)에는 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCB)은 제1 방향(D1)으로 연장되는 복수의 워드라인들(WL1~WL4) 및 제2 방향(D2)으로 연장되는 복수의 비트라인 쌍들(BTL1~BTL2, BTLB1~BTLB2)을 포함한다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1~WL4)과 복수의 비트라인 쌍들(BTL1~BTL2, BTLB1~BTLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1~WL4)을 각각 구동하기 위한 서브 워드라인 드라이버들(751, 752, 753, 754)을 포함한다. 도 22에 도시된 바와 같이, 서브 워드라인 드라이버들(751, 752, 753, 754)은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역들(BLSAB1, BLSAB22)은 비트라인 쌍들(BTL1~BTL2, BTLB1~BTLB2)에 연결되는 비트라인 감지 증폭기들(760, 770) 및 로컬 감지 증폭기 회로들(780, 790)을 포함한다. 비트라인 감지 증폭기(760)는 비트라인 쌍(BTL1, BTLB1)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO1, LIOB1)에 제공할 수 있다.
로컬 감지 증폭기 회로(780)는 로컬입출력 라인 쌍(LIO1, LIOB1)과 글로벌 입출력 라인 쌍(GIO1, GIOB1) 사이의 연결을 제어하고, 로컬 감지 증폭기 회로(790)는 로컬 입출력 라인 쌍(LIO2, LIOB2)과 글로벌 입출력 라인 쌍(GIO2, GIOB2) 사이의 연결을 제어한다.
도 22에 도시된 바와 같이, 비트라인 감지 증폭기들(760, 770)은 교대로 서브 어레이 블록(SCB)의 위쪽과 아래쪽에 배치될 수 있다. 비트라인 감지 증폭기 영역들(BLSAB1, BLSAB2), 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 전압 생성기들(710, 720, 730, 740)이 배치될 수 있다.
도 23 및 도 24는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 커맨드들을 나타낸다.
도 23에는 액티브 커맨드(ACT), 기입 커맨드(WR) 및 독출 커맨드(RD)를 나타내는 나타내는 칩 선택 신호(CS_n) 및 제1 내지 제14 커맨드/어드레스 신호들(CA0~CA13)의 조합이 도시되어 있고, 도 24에는 프라차지 커맨드들(PREab, PREsb, PPREpb)를 나타내는 칩 선택 신호(CS_n) 및 제1 내지 제14 커맨드/어드레스 신호들(CA0~CA13)의 조합이 도시되어 있다.
도 23및 도 24에서, H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, V는 논리 하이 레벨이나 논리 로우 레벨 중 하나인 유효한 논리 레벨을 나타내고, R0~R17은 로우 어드레스의 비트들을 나타내고, BA0 및 BA1은 뱅크 어드레스의 비트들을 나타내고, BG0~BA2는 뱅크 그룹 어드레스의 비트들을 나타내고, CID0~CID3는 도 1의 반도체 메모리 장치(200)가 적층형 메모리 장치로 구성되는 경우의 메모리 다이의 칩 식별자를 나타낸다. 또한 도 23에서 C2~C10은 컬럼 어드레스의 비트들을 나타내고, BL은 버스트 길이 플래그를 나타낸다.
도 23을 참조하면, 액티브 커맨드(ACT), 기입 커맨드(WR) 및 독출 커맨드(RD)는 칩 선택 신호(CS_n)의 하이 레벨과 로우 레벨에서 전송되는 두 개의 사이클 커맨드이고, 액티브 커맨드(ACT)는 뱅크 어드레스(BA0, BA1) 및 로우 어드레스(R0~R17)을 포함할 수 있다.
도 24에서 PREpb는 특정한 뱅크 그룹 내의 특정한 뱅크를 프리차지하라는 프리차지 커맨드이고, PREab는 모든 뱅크 그룹들의 모든 뱅크들을 프리차지하라는 올 뱅크(all bnak) 프리차지 커맨드이고, PREsb는 모든 뱅크 그룹들에서 동일한 뱅크를 프리차지하라는 동일 뱅크(same bank) 프라치지 커맨드이다.
도 25는 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 25에는 메모리 셀 어레이 내에서 제1 방향(D1)으로 연장되고(extended) 제2 방향(D2)으로 인접하여 순차적으로 배열된(arranged) 3개의 워드라인들(WLt-1, WLt, WLt+1), 컬럼 방향(D2)으로 신장되고 제1 방향(D1)으로 인접하여 순차적으로 배열된 3개의 비트라인들(BLg-1, BLg, BLg+1) 및 이들에 각각 결합된 메모리 셀들(MC)이 도시되어 있다.
예를 들어, 가운데 워드라인(WLt)이 집중적으로 액세스되는 해머 어드레스(HADDR)에 상응할 수 있다. 여기서 집중적으로 액세스된다는 것은 워드라인의 액티브 회수가 많거나 액티브 빈도가 높다는 것을 말한다. 해머 워드라인(WLt)이 액세스되어 액티브 및 프리차지되면, 즉 해머 워드라인(WLt)의 전압이 상승 및 하강하면, 인접 워드라인들(WLt-1, WLt+1) 사이에 발생하는 커플링 현상으로 인해 인접 워드라인들(WLt-1, WLt+1)의 전압이 함께 상승 및 하강하면서 인접 워드라인들(WLt-1, WLt+1)에 연결된 메모리 셀들(MC)에 충전된 셀 전하에 영향을 미친다. 해머 워드라인(WLs)이 빈번하게 액세스될수록 빅팀 워드라인들(WLt-1, WLt+1)에 연결된 메모리 셀들(MC)의 셀 전하가 소실되고 저장된 데이터가 손상될 가능성이 높아진다.
도 5의 해머 리프레쉬 어드레스 생성기(440)는 해머 어드레스(HADDR)에 상응하는 워드라인(WLt)과 물리적으로 인접하는 워드라인들(WLt-1, WLt+1)의 어드레스(HREF_ADDRa, HREF_ADDRb)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 제공하고, 이러한 해머 리프레쉬 어드레스(HREF_ADDR)에 기초하여 인접 워드라인들(WLt-1, WLt+1)에 대한 해머 리프레쉬 동작을 추가적으로 수행함으로써 집중적인 액세스에 의한 메모리 셀들의 데이터 손상을 방지할 수 있다.
도 26은 해머 어드레스에 대하여 해머 리프레쉬 어드레스를 생성하는 것을 설명하기 위해 메모리 셀 어레이의 일부를 나타낸다.
도 26에는 메모리 셀 어레이 내에서 제1 방향(D1)으로 신장되고 컬럼 방향(D2)으로 인접하여 순차적으로 배열된 5개의 워드라인들(WLt-2, WLt-1, WLt, WLt+1, WLt+2), 제2 방향(D2)으로 신장되고 제1 방향(D1)으로 인접하여 순차적으로 배열된 3개의 비트라인들(BLg-1, BLg, BLg+1) 및 이들에 각각 결합된 메모리 셀들(MC)이 도시되어 있다.
도 5의 해머 리프레쉬 어드레스 생성기(440)는 해머 어드레스(HADDR)에 상응하는 워드라인(WLt)과 물리적으로 인접하는 워드라인들(WLt-1, WLt+1, WLt-2, WLt+2)의 어드레스(HREF_ADDRa, HREF_ADDRb, REF_ADDRc, HREF_ADDRd)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 제공하고, 이러한 해머 리프레쉬 어드레스(HREF_ADDR)에 기초하여 인접 워드라인들(WLt-1, WLt+1, WLt-2, WLt+2)에 대한 해머 리프레쉬 동작을 추가적으로 수행함으로써 집중적인 액세스에 의한 메모리 셀들의 데이터 손상을 방지할 수 있다.
도 27a, 도 27b 및 도 28은 본 발명의 실시예들에 따른 도 6의 리프레쉬 제어 회로의 동작 예들을 나타내는 타이밍도들이다.
도 27a 및 도 27b에서는 t1~t15 또는 t1~t10에서 펄스 형태로 활성화되는 제1 리프레쉬 신호(IREF1)에 대하여 리프레쉬 클럭 신호(RCK), 해머 리프레쉬 신호(HREF), 카운터 리프레쉬 어드레스(CREF_ADDR) 및 해머 리프레쉬 어드레스(HREF_ADDR)의 발생에 관한 실시예들이 도시되어 있다. 제1 리프레쉬 신호(IREF1)의 활성화 시점들(t1~t15) 사이의 간격은 규칙적일 수도 있고 불규칙적일 수도 있다.
도 5 및 도 27a를 참조하면, 리프레쉬 제어 로직(410)은 제1 리프레쉬 신호(IREF1)의 활성화 시점들(t1~t15) 중 일부(t1~t4, t6~t10, t12~t15)에 동기하여 리프레쉬 클럭 신호(RCK)를 활성화하고 제1 리프레쉬 신호(IREF1)의 활성화 시점들(t1~t15) 중 나머지 일부(t5, t11)에 동기하여 해머 리프레쉬 어드레스(HERF_ADDR)를 활성화할 수 있다.
리프레쉬 카운터(430)는 리프레쉬 클럭 신호(RCK)의 활성화 시점들(t1~t4, t6~t10, t12~t15)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+12)를 나타내는 카운터 리프레쉬 어드레스(CREF_ADDR)를 발생한다. 해머 리프레쉬 어드레스 생성기(440)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t11)에 동기하여 전술한 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우와 물리적으로 인접하는 빅팀 메모리 셀 로우들의 어드레스(Ha1, Ha2)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 발생한다.
도 5 및 도 27b를 참조하면, 리프레쉬 제어 로직(410)은 제1 리프레쉬 신호(IREF1)의 활성화 시점들(t1~t10) 중 일부(t1~t4, t7~t10)에 동기하여 리프레쉬 클럭 신호(RCK)를 활성화하고 제1 리프레쉬 신호(IREF1)의 활성화 시점들(t1~t10) 중 나머지 일부(t5, t6)에 동기하여 해머 리프레쉬 어드레스(HERF_ADDR)를 활성화할 수 있다.
리프레쉬 카운터(430)는 리프레쉬 클럭 신호(RCK)의 활성화 시점들(t1~t4, t7~t10)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+7)를 나타내는 카운터 리프레쉬 어드레스(CREF_ADDR)를 발생한다. 해머 리프레쉬 어드레스 생성기(440)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t6)에 동기하여 전술한 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우와 물리적으로 인접하는 빅팀 메모리 셀 로우들의 어드레스(Ha1, Ha2)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 발생한다.
도 5 및 도 28을 참조하면, 해머 리프레쉬 어드레스 생성기(440)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t6, t7, t8)에 동기하여 전술한 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우와 물리적으로 인접하는 빅팀 메모리 셀 로우들의 어드레스들(Ha1, Ha2, Ha3, Ha4)를 나타내는 해머 리프레쉬 어드레스(HREF_ADDR)를 발생한다.
도 29는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 3 내지 도 29를 참조하면, 각각이 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이(310)를 포함하는 반도체 메모리 장치(200)의 동작 방법에서는 로우 해머 관리 회로(600)가 기준 구간 동안에 랜덤하게 선택된 제1 로우 어드레스를 해머 어드레스 큐(600)에 저장한다(S110).
로우 해머 관리 회로(600)는 리프레쉬 관리 커맨드의 수신에 기초하여 선택된 제2 로우 어드레스를 해머 어드레스 큐(600)에 저장한다(S130). 해머 어드레스 큐(600)는 제1 로우 어드레스 및 제2 로우 어드레스를 포함하는 복수의 후보 어드레스들 중 하나를 해머 어드레스(HADDR)로 출력한다(S150).
리프레쉬 제어 회로(400)는 해머 어드레스(HADDR)를 수신하고, 해머 어드레스(HADDR)에 상응하는 메모리 셀 로우에 인접한 하나 이상의 빅팀 메모리 셀 로우들에 대하여 해머 리프레쉬를 수행한다(S170).
따라서, 본 발명의 실시예들에 따른 반도체 메모리 장치 및 메모리 시스템은 랜덤 픽(random pick) 기반의 해머 리프레쉬를 수행하면서, 메모리 컨트롤러로부터 리프레쉬 관리 커맨드의 수신 직후 또는 이전에 수신된 로우 어드레스를 강제로 캡쳐하여 해머 어드레스 큐에 저장함으로써, 해머 어드레스 큐가 비어있는 것을 방지하여 로우 해머에 대한 방어력을 향상시킬 수 있다.
도 30은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 30을 참조하면, 반도체 메모리 장치(900)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 적어도 하나의 버퍼 다이(910) 및 복수의 메모리 다이들(920-1,920-2,...,920-p, p는 3 이상의 자연수)을 포함할 수 있다.
복수의 메모리 다이들(920-1,920-2,...,920-p)은 버퍼 다이(910) 사상부에 순차적으로 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신할 수 있다.
상기 복수의 메모리 다이들(920-1,920-2,...,920-p) 각각은 데이터를 저장하는 셀 코어(921), 버퍼 다이(910)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 셀 코어 ECC 엔진(923), 리프레쉬 제어 회로(RCC, 925) 및 로우 해머 관리 회로(RHMC, 927)을 포함할 수 있다. 셀 코어(921)는 DRAM 셀 구조를 가지는 복수의 메모리 셀들을 포함할 수 있다.
리프레쉬 제어 회로(925)는 도 5의 리프레쉬 제어 회로(400)를 채용할 수 있고, 로우 해머 관리 회로(927)는 전술한 로우 해머 관리 회로들(600a, 600b, 600c, 600d, 600f, 600g) 중 하나를 채용할 수 있다. 따라서, 로우 해머 관리 회로(927)는, 기준 구간 동안에 외부의 메모리 컨트롤러로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스를 제1 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 메모리 컨트롤러로부터의 리프레쉬 관리 커맨드의 수신에 기초하여 상기 메모리 컨트롤러로부터 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 제1 후보 해머 어드레스 및 상기 제2 후보 해머 어드레스를 포함하는 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력하거나, 기준 구간 동안에 외부의 메모리 컨트롤러로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스 및 상기 제1 로우 어드레스 이후 연속적으로 수신되는 제2 로우 어드레스들을 후보 해머 어드레스들로서 상기 해머 어드레스 큐에 저장하고, 상기 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력할 수 있다.
리프레쉬 제어 회로(925)는 로우 해머 관리 회로(927)로부터 해머 어드레스를 수신하고, 해머 어드레스에 기초하여 하나 이상의 빅팀 메모리 셀 로우들에 대한 해머 리프레쉬 동작을 수행할 수 있다.
버퍼 다이(910)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 비아 ECC 엔진(912)을 포함할 수 있다.
버퍼 다이(910)는 데이터 입출력 버퍼(916)를 포함할 수 있다. 데이터 입출력 버퍼(916)는 비아 ECC 엔진(912)으로부터 제공되는 데이터(DTA)를 샘플링하여 데이터 신호(DQ)를 생성하고 데이터 신호(DQ)를 외부로 출력할 수 있다.
반도체 메모리 장치(900)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
셀 코어 ECC 엔진(922)은 전송 데이터가 전송되기 이전에 메모리 다이(920-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
하나의 메모리 다이(920-p)에 형성되는 데이터 TSV 라인 그룹(932)은 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(934)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(932)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(934)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(920-1~920-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
반도체 메모리 장치(900)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(910)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러에 연결될 수 있다.
본 발명의 실시예들에서는 도 30에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 31은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 31을 참조하면, 반도체 패키지(1000)는 하나 이상의 스택형 메모리 장치(1010)와 그래픽 프로세싱 유닛(graphic processing unit, GPU)(1020)를 포함할 수 있다. 상기 스택형 메모리 장치(1010)와 GPU(1020)는 인터포저(Interposer, 1030) 상에 장착되고, 스택형 메모리 장치(1010)와 GPU(1020)가 장착된 인터포저(1030)는 패키지 기판(1040) 상에 장착될 수 있다. 패키지 기판(1040)은 솔더 볼(1050) 상에 장착될 수 있다. GPU(1020)는 메모리 컨트롤러 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 GPU(1020)는 어플리케이션 프로세서로 구현될 수 있다. GPU(1020)는 또한 상술한 스케쥴러를 구비하는 메모리 컨트롤러를 포함할 수 있다.
스택형 메모리 장치(1010)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(1010)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 스택형 메모리 장치(1010)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고, 복수의 메모리 다이들 각각은 상술한 리프레쉬 제어 회로와 로우 해머 관리 회로를 포함할 수 있다.
인터포저(1030) 상에는 다수개의 스택형 메모리 장치(1010)들이 장착될 수 있으며, GPU (1020)는 다수개의 스택형 메모리 장치(1010)들과 통신할 수 있다. 일 예로서, 스택형 메모리 장치(1010)들 각각과 GPU(1020)는 물리(PHY) 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 스택형 메모리 장치(1010)들과 GPU(1020) 사이에서 통신이 수행될 수 있다. 한편, 스택형 메모리 장치(1010)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(1040)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(1050)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(1010) 내부로 제공될 수 있다.
본 발명은 복수의 휘발성 메모리 셀들을 포함하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다. 즉 본 발명은 스마트 폰, 내비게이션 시스템, 노트북 컴퓨터, 데스크 탑 컴퓨터, 게임 콘솔 등과 같은 반도체 메모리 장치를 동작 메모리로 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 각각이 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
    해머 어드레스 큐를 포함하고, 기준 구간 동안에 외부의 메모리 컨트롤러로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스를 제1 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 메모리 컨트롤러로부터의 리프레쉬 관리 커맨드의 수신에 기초하여 상기 메모리 컨트롤러로부터 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 제1 후보 해머 어드레스 및 상기 제2 후보 해머 어드레스를 포함하는 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력하는 로우 해머 관리 회로; 및
    상기 해머 어드레스를 수신하고, 리프레쉬 커맨드에 기초한 제1 리프레쉬 타이밍들 중 적어도 일부와 상기 리프레쉬 관리 커맨드에 기초한 제2 리프레쉬 타이밍에 상기 해머 어드레스에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀(victim) 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로를 포함하고,
    상기 기준 구간은 상기 복수의 메모리 셀 로우들을 리프레쉬하는 상기 반도체 메모리 장치의 리프레쉬 사이클 사이의 리프레쉬 인터벌에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 로우 해머 관리 회로는
    랜덤 이진 코드의 제1 세트와 기준 이진 코드의 제2 세트가 일치하는 것에 응답하여 상기 제1 액세스 로우 어드레스들 중 하나를 상기 제1 로우 어드레스로 선택하고
    상기 리프레쉬 관리 커맨드의 수신 직후에 상기 메모리 컨트롤러로부터 수신되는 로우 어드레스를 상기 제2 로우 어드레스로서 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 로우 해머 관리 회로는
    클럭 신호에 기초하여 상기 랜덤 이진 코드를 생성하는 랜덤 비트 생성기;
    상기 랜덤 이진 코드의 상기 제1 세트와 상기 기준 이진 코드의 상기 제2 세트의 비교에 기초하여 제1 픽 신호를 생성하는 제1 픽 신호 생성기;
    상기 리프레쉬 관리 커맨드에 기초한 리프레쉬 관리 신호에 기초하여 제2 픽 신호를 생성하는 제2 픽 신호 생성기;
    상기 제1 픽 신호 및 상기 제2 픽 신호에 대하여 오어(OR) 연산을 수행하여 제3픽 신호를 생성하는 병합 신호 생성기;
    상기 제3 픽 신호에 기초하여 상기 제1 액세스 로우 어드레스들 중 하나 및 상기 제2 로우 어드레스를 선택하고, 상기 선택된 로우 어드레스들을 상기 후보 해머 어드레스들로서 상기 해머 어드레스 큐에 저장하는 어드레스 선택기; 및
    상기 제1 리프레쉬 타이밍들을 나타내는 제1 리프레쉬 신호에 기초하여 팝 신호를 상기 해머 어드레스 큐에 인가하는 제어 로직을 더 포함하고,
    상기 해머 어드레스 큐는 상기 팝 신호에 응답하여 상기 해머 어드레스를 출력하고,
    상기 제1 픽 신호 생성기는 상기 랜덤 이진 코드의 상기 제1 세트와 상기 기준 이진 코드의 상기 제2 세트가 일치하는 것에 응답하여 상기 제1 픽 신호를 제1 로직 레벨로 출력하고,
    상기 제2 픽 신호 생성기는 상기 리프레쉬 관리 신호가 활성화되는 것에 응답하여 상기 제2 픽 신호를 제1 로직 레벨로 출력하고,
    상기 어드레스 선택기는 제1 로직 레벨의 상기 제3 픽 신호에 응답하여 상기 선택된 로우 어드레스들을 상기 후보 해머 어드레스들로서 상기 해머 어드레스 큐에 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 로우 해머 관리 회로는
    클럭 신호에 기초하여 상기 랜덤 이진 코드를 생성하는 랜덤 비트 생성기;
    상기 랜덤 이진 코드의 상기 제1 세트와 상기 기준 이진 코드의 상기 제2 세트의 비교에 기초하여 제1 픽 신호를 생성하는 제1 픽 신호 생성기;
    상기 리프레쉬 관리 커맨드에 기초한 리프레쉬 관리 신호에 기초하여 제2 픽 신호를 생성하는 제2 픽 신호 생성기;
    상기 제1 픽 신호 및 상기 제2 픽 신호에 대하여 오어 연산을 수행하여 제3 픽 신호를 생성하는 병합 신호 생성기; 및
    상기 제1 리프레쉬 타이밍들을 나타내는 제1 리프레쉬 신호에 기초하여 팝 신호를 상기 해머 어드레스 큐에 인가하는 제어 로직을 더 포함하고,
    상기 해머 어드레스 큐는 상기 제3 픽 신호에 응답하여 상기 제1 액세스 로우 어드레스들 중 하나 및 상기 제2 로우 어드레스를 상기 후보 해머 어드레스들로서 저장하고, 상기 팝 신호에 응답하여 상기 해머 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 로우 해머 관리 회로는
    랜덤 이진 코드의 제1 세트와 기준 이진 코드의 제2 세트가 일치하는 것에 응답하여 상기 제1 액세스 로우 어드레스들 중 하나를 상기 제1 로우 어드레스로 선택하고,
    상기 리프레쉬 관리 커맨드의 수신 이전에 상기 메모리 컨트롤러로부터 수신된 적어도 하나의 로우 어드레스를 상기 제2 로우 어드레스로서 선택하고,
    상기 로우 해머 관리 회로는
    클럭 신호에 기초하여 상기 랜덤 이진 코드를 생성하는 랜덤 비트 생성기;
    상기 랜덤 이진 코드의 상기 제1 세트와 상기 기준 이진 코드의 상기 제2 세트의 비교에 기초하여 제1 픽 신호를 생성하는 제1 픽 신호 생성기;
    상기 리프레쉬 관리 커맨드에 기초한 리프레쉬 관리 신호에 기초하여 제2 픽 신호를 생성하는 제2 픽 신호 생성기;
    상기 제1 픽 신호 및 상기 제2 픽 신호에 대하여 오어 연산을 수행하여 제3 픽 신호를 생성하는 병합 신호 생성기;
    상기 제1 액세스 로우 어드레스들 중 하나 및 상기 제2 로우 어드레스를 저장하고, 상기 저장된 로우 어드레스들을 상기 해머 어드레스 큐에 제공하는 래치; 및
    상기 제1 리프레쉬 타이밍들을 나타내는 제1 리프레쉬 신호에 기초하여 팝 신호를 상기 해머 어드레스 큐에 인가하는 제어 로직을 더 포함하고,
    상기 해머 어드레스 큐는 상기 제3 픽 신호에 기초하여 상기 래치로부터 제공된 상기 로우 어드레스들을 상기 후보 해머 어드레스들로서 선택적으로 저장하고, 상기 팝 신호에 응답하여 상기 해머 어드레스를 출력하고,
    상기 제1 픽 신호 생성기는 상기 랜덤 이진 코드의 상기 제1 세트와 상기 기준 이진 코드의 상기 제2 세트가 일치하는 것에 응답하여 상기 제1 픽 신호를 제1 로직 레벨로 출력하고,
    상기 제2 픽 신호 생성기는 상기 리프레쉬 관리 신호가 활성화되는 것에 응답하여 상기 제2 픽 신호를 제1 로직 레벨로 출력하고,
    상기 해머 어드레스 큐는 제1 로직 레벨의 상기 제3 픽 신호에 응답하여 상기 래치로부터 제공된 상기 로우 어드레스들을 상기 후보 해머 어드레스들로서 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 로우 해머 관리 회로는
    랜덤 이진 코드의 제1 세트와 기준 이진 코드의 제2 세트가 일치하는 것에 응답하여 상기 제1 액세스 로우 어드레스들 중 하나를 상기 제1 로우 어드레스로 선택하고,
    상기 리프레쉬 관리 커맨드의 상태에 기초하여 상기 랜덤 이진 코드의 상기 제1 세트 비트 수를 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 로우 해머 관리 회로는
    클럭 신호에 기초하여 상기 랜덤 이진 코드를 생성하는 랜덤 비트 생성기;
    상기 랜덤 이진 코드의 상기 제1 세트와 상기 기준 이진 코드의 상기 제2 세트의 비교에 기초하여 픽 신호를 생성하는 픽 신호 생성기;
    상기 리프레쉬 관리 커맨드에 기초한 리프레쉬 관리 신호에 기초하여 상기 제1 세트의 비트 수를 조절하는 픽 비율 제어 신호를 상기 픽 신호 생성기에 제공하는 리프레쉬 관리 커맨드 상태 추정기;
    상기 픽 신호에 기초하여 상기 제1 액세스 로우 어드레스들 중 하나 및 상기 제2 로우 어드레스를 선택하고, 상기 선택된 로우 어드레스들을 상기 후보 해머 어드레스들로서 상기 해머 어드레스 큐에 저장하는 어드레스 선택기; 및
    상기 제1 리프레쉬 타이밍들을 나타내는 제1 리프레쉬 신호에 기초하여 팝 신호를 상기 해머 어드레스 큐에 인가하는 제어 로직을 더 포함하고,
    상기 해머 어드레스 큐는 상기 팝 신호에 응답하여 상기 해머 어드레스를 출력하고,
    상기 리프레쉬 관리 커맨드 상태 추정기는
    상기 리프레쉬 관리 신호가 활성화되는 것에 응답하여 상기 제1 세트의 비트 수가 감소하고, 상기 리프레쉬 관리 신호가 비활성화되는 것에 응답하여 상기 제1 세트의 비트 수가 증가되도록 상기 픽 비율 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 로우 해머 관리 회로는
    클럭 신호에 기초하여 상기 랜덤 이진 코드를 생성하는 랜덤 비트 생성기;
    상기 랜덤 이진 코드의 상기 제1 세트와 상기 기준 이진 코드의 상기 제2 세트의 비교에 기초하여 픽 신호를 생성하는 픽 신호 생성기;
    상기 리프레쉬 관리 커맨드에 기초한 리프레쉬 관리 신호에 기초하여 상기 제1 세트의 비트 수를 조절하는 픽 비율 제어 신호를 상기 픽 신호 생성기에 제공하는 리프레쉬 관리 커맨드 상태 추정기; 및
    상기 제1 리프레쉬 타이밍들을 나타내는 제1 리프레쉬 신호에 기초하여 팝 신호를 상기 해머 어드레스 큐에 인가하는 제어 로직을 더 포함하고,
    상기 해머 어드레스 큐는 상기 픽 신호에 기초하여 상기 제1 액세스 로우 어드레스들 중 하나 및 상기 제2 로우 어드레스를 상기 후보 해머 어드레스들로서 저장하고, 상기 팝 신호에 응답하여 상기 해머 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 각각이 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
    해머 어드레스 큐를 포함하고, 기준 구간 동안에 외부의 메모리 컨트롤러로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스 및 상기 제1 로우 어드레스 이후 연속적으로 수신되는 제2 로우 어드레스들을 후보 해머 어드레스들로서 상기 해머 어드레스 큐에 저장하고, 상기 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력하는 로우 해머 관리 회로; 및
    상기 해머 어드레스를 수신하고, 리프레쉬 커맨드에 기초한 제1 리프레쉬 타이밍들 중 적어도 일부와 상기 기준 구간 이후에 상기 메모리 컨트롤러로부터 수신된 리프레쉬 관리 커맨드에 기초한 제2 리프레쉬 타이밍에 상기 해머 어드레스에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀(victim) 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로를 포함하고,
    상기 로우 해머 관리 회로는
    랜덤 이진 코드의 제1 세트와 기준 이진 코드의 제2 세트가 일치하는 것에 응답하여 상기 해머 어드레스 큐에 기저장된 이전 후보 해머 어드레스들을 리셋시키고,
    상기 제1 로우 어드레스와 상기 제2 로우 어드레스들의 수는 상기 해머 어드레스 큐의 사이즈에 해당하는 반도체 메모리 장치.
  10. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하고, 상기 반도체 메모리 장치에 리프레쉬 관리 커맨드를 비주기적으로 인가하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는
    각각이 복수의 휘발성 메모리 셀들을 구비하는 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
    해머 어드레스 큐를 포함하고, 기준 구간 동안에 상기 메모리 컨트롤러로부터 수신된 제1 액세스 로우 어드레스들 중 랜덤하게 선택된 제1 로우 어드레스를 제1 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 리프레쉬 관리 커맨드의 수신 후에 상기 메모리 컨트롤러로부터 수신된 제2 로우 어드레스를 제2 후보 해머 어드레스로서 상기 해머 어드레스 큐에 저장하고, 상기 제1 후보 해머 어드레스 및 상기 제2 후보 해머 어드레스를 포함하는 후보 해머 어드레스들을 순차적으로 해머 어드레스로서 출력하는 로우 해머 관리 회로; 및
    상기 해머 어드레스를 수신하고, 리프레쉬 커맨드에 기초한 제1 리프레쉬 타이밍들 중 적어도 일부와 상기 리프레쉬 관리 커맨드에 기초한 제2 리프레쉬 타이밍에 상기 해머 어드레스에 상응하는 메모리 셀 로우에 물리적으로 인접한 하나 이상의 빅팀(victim) 메모리 셀 로우들에 대하여 해머 리프레쉬 동작을 수행하는 리프레쉬 제어 회로를 포함하고,
    상기 기준 구간은 상기 복수의 메모리 셀 로우들을 리프레쉬하는 상기 반도체 메모리 장치의 리프레쉬 사이클 사이의 리프레쉬 인터벌에 해당하고,
    상기 로우 해머 관리 회로는 랜덤 이진 코드의 제1 세트와 기준 이진 코드의 제2 세트가 일치하는 것에 응답하여 상기 제1 액세스 로우 어드레스들 중 하나를 상기 제1 로우 어드레스로 선택하는 메모리 시스템.
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