JP2002091831A

JP2002091831A - データ処理システム及びデータ処理方法

Info

Publication number: JP2002091831A
Application number: JP2000275983A
Authority: JP
Inventors: Naoki Yada; 直樹矢田; Eiichi Ishikawa; 栄一石川
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 2000-09-12
Filing date: 2000-09-12
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】ＥＣＣコードによる記憶領域の利用の無駄を
省いて不揮発性メモリにおける記憶情報の書換え保証回
数を向上させる。【解決手段】データ処理システム（１）は、書き換え
可能な不揮発性メモリ（５）と、中央処理装置（２）と
を有し、前記中央処理装置は、前記不揮発性メモリの指
定された一部の記憶領域（２０Ｂａ）に対してだけソフ
トウェアＥＣＣ処理の対象とする。一部の記憶領域にだ
けＥＣＣコードの付加や誤り訂正を行なって書換え保証
回数を向上させるから、記憶領域に拘わらず全てのライ
トデータに対して区別なくＥＣＣコードを付加する構成
に比べて、実質的に無用のＥＣＣコードによる記憶領域
の無駄を省くことができ、また、ＥＣＣ処理をソフトウ
ェアで対処するから不揮発性メモリのデバイス特性に合
ったＥＣＣ訂正能力を容易に選択することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリに
対する書換え保証回数を改善する技術に関し、例えば電
気的に書き換え可能なフラッシュメモリを内蔵するマイ
クロコンピュータに適用して有効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリなどの電気的に書き換
え可能な不揮発性メモリ（以下単にフラッシュメモリと
も称する）はメモリセルにプログラムされる閾値電圧の
相違に応じて情報を記憶する。閾値電圧の相違はフロー
ティングゲートが保有する電子又は正孔の量の違いによ
って得られる。斯くフラッシュメモリセルの電子又は正
孔の保持性能は書換え回数の増加と共に劣化する。した
がって、記憶情報の信頼性という観点から、通常、フラ
ッシュメモリの使用には有限の書換え保証回数が考慮さ
れる。

【０００３】例えば１００回程度の書換え保証回数に対
してそれを上回る書換えを可能にするには、１００回の
書換え回数毎に、フラッシュメモリの記憶エリアを順次
切換え制御して対処することが可能であるが、そのため
には、実使用容量に対して数１０〜数１０００倍にも及
ぶ大きな記憶容量が必要になてしまう。

【０００４】フラッシュメモリの書換え保証回数を改善
するには、デバイス的手法として、ゲート酸化膜を厚く
して電子又は正孔の保持性能を上げることが可能であ
る。また、回路的な手法としてＥＣＣ（エラー・チェッ
ク・アンド・コレクト）回路を採用することが可能であ
る。特開平１１−２９６３９２号公報には１チップマイ
クロコンピュータに内蔵のＥＥＰＲＯＭにＥＣＣを適用
した技術が示される。

【０００５】

【発明が解決しようとする課題】しかしながら、前記ゲ
ート酸化膜を厚くすることによる書換え保証回数の改善
には限界が有り、しかも書き込み時間の大幅な増大が予
想される。

【０００６】また、フラッシュメモリにハードウェアで
ＥＣＣ機能を付加する場合には、ＥＣＣコードの生成回
路と、ＥＣＣコード付加データに対する誤り判定及び訂
正の回路が設けられる。しかしながら、その場合には、
ＥＣＣ用のハードウェアによってチップ面積が増える。
その上、必然的に全てのデータに対してＥＣＣコードを
付加してデータ記憶を行なうことになるので、それに応
じてフラッシュメモリ自体の記憶容量も大きくされるこ
とになる。特開平１１−２９６３９２号公報記載の技術
はＥＣＣコードの生成をＣＰＵのファームＲＯＭを用い
てソフトウェアで行なうことにより、その分の専用ハー
ドウェアは削減されている。一方、ＥＣＣコード付加デ
ータに対する誤り判定及び訂正を行なうハードウェア回
路は依然設けられている。しかも、全ての記憶データに
対してＥＣＣコードを付加してデータ記憶が行なわれる
ようになっている。

【０００７】特に本発明者は、組込み機器制御用途のマ
イクロコンピュータ等におけるフラッシュッメモリの利
用形態を考慮した。例えば、フラッシュメモリには、比
較的書換え回数の少ないデータとして例えば、回路特性
調整用のトリミングデータ、参照用のテーブルデータ、
プログラムデータが記憶される。さらにその他に、機器
の状態に応じたパラメータデータのような頻繁に書き換
えることが必要なデータもフラッシュメモリに記憶され
ることがある。一つのフラッシュメモリにそれらデータ
を混在させようとするとき、従来の技術では全てのデー
タに対してＥＣＣコードが付加されるため、記憶エリア
の利用効率が著しく悪化してしまう。頻繁に書き換える
べきデータ量が少ない場合には特に記憶エリアの利用効
率の低下が顕著となるであろう。不揮発性メモリの記憶
容量が増大する傾向にあるとき、本発明者は一部の記憶
領域だけをＥＣＣの対象にするという観点の有用性を見
出した。

【０００８】また、フラッシュメモリのメモリセル特性
はプロセスばらつきの影響を受けるので、同じ書換え回
数でも読み出しエラーを生じ易いメモリセルと生じ難い
メモリセルがある。本発明者は、そのメモリセル特性の
個体差に着目して、データビット数に対するＥＣＣコー
ドのビット数をフラッシュメモリの特性に応じて決定で
きるようにすることの有用性を見出した。要するに、一
定の書換え保証回数を得るのに、メモリセルのデバイス
特性に合ったＥＣＣ方式を選択できるようにして、デー
タに対するＥＣＣコードのオーバヘッドを小さくして記
憶領域の利用効率を最大限とすることの有用性を見出し
た。本発明者の検討によれば、このＥＣＣ方式の選択と
いう融通性は、ＥＣＣコードの生成又は誤り検出及び訂
正をハードウェアで行なう場合には容易に実現し難いと
いうことが明らかにされた。

【０００９】本発明の目的は、誤り訂正情報例えばＥＣ
Ｃコードによる記憶領域の利用の無駄を省いて記憶情報
の信頼性を向上させることが可能なデータ処理システム
を提供することにある。

【００１０】本発明の別の目的は、ＥＣＣコードによる
記憶領域の利用の無駄を省いて記憶情報の書換え保証回
数を向上させることが可能なデータ処理システムを提供
することにある。

【００１１】本発明の更に別の目的は、デバイスの特性
に合ったＥＣＣ方式を選択できるようにして、データに
対するＥＣＣコードのオーバヘッドを小さくして記憶領
域の利用効率を最大限とすることが可能なデータ処理シ
ステムを提供することにある。

【００１２】本発明の更に別の目的は、ＥＣＣコードが
付加されたデータに対する誤り判定及び訂正の処理によ
るデータリード動作の遅延を最小限にすることが可能な
データ処理システムを提供することにある。

【００１３】本発明のその他の目的は、ＥＣＣコードの
生成を効率的に行なうことができるデータ処理方法を提
供することにある。

【００１４】本発明のその他の目的は、ＥＣＣコードが
付加されたデータの誤り判定を効率的に行なうことがで
きるデータ処理方法を提供することにある。

【００１５】本発明のその他の目的は、電気的に消去及
びプログラム可能な不揮発性メモリのアドレス空間の一
部のアドレス領域の書き換え回数をソフトウェア的処理
によって向上することが可能なデータ処理システムない
しデータ処理方法を提供することにある。

【００１６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１８】〔１〕データ処理システムは、書き換え可
能な不揮発性メモリ（フラッシュメモリ）と、中央処理
装置（ＣＰＵ）とを有し、前記中央処理装置は、所定の
処理（プログラム）を実行し、前記不揮発性メモリのア
ドレス空間内の指定された一部の記憶領域（２０Ｂａ）
の書換え保証回数を当該不揮発性メモリのアドレス空間
内のその他の記憶領域の書換え保証回数よりも向上させ
る処理が可能である。前記所定のプログラムの実行によ
る処理は、前記指定された一部の記憶領域に対するライ
トデータに誤り訂正情報（ＥＣＣコード）を生成して付
加する処理であり、前記不揮発性メモリの指定された一
部の記憶領域からのリードデータに対しＥＣＣコードに
よる誤り判定と誤り訂正を行なう処理である。前記一部
の記憶領域の指定は例えばユーザプログラムによって行
なわれる。

【００１９】上記より、不揮発性メモリの指定された一
部の記憶領域に格納されたデータに対するアクセスだけ
を対象として、ＥＣＣコードの付加や誤り訂正を行なっ
て書換え保証回数を向上させる。前記指定された一部の
記憶領域には書換えの頻繁なパラメータデータが格納さ
れ、他の記憶領域には書換え頻度の低いプログラムデー
タなどが格納される。したがって、当該他の記憶領域に
格納されるデータにはＥＣＣコードが付加されない。こ
の構成は、記憶領域に拘わらず全てのライトデータに対
して区別なくＥＣＣコードを付加する構成に比べて、実
質的に無用のＥＣＣコードによる記憶領域の無駄な利用
を省きながら記憶情報の信頼性を向上、若しくは記憶情
報の書換え保証回数の向上を実現する。

【００２０】ライトデータに対するＥＣＣコードの付
加、並びにＥＣＣコードによる誤り判定及び訂正の処理
を中央処理装置によるプログラム実行で実現するから、
データビット数に対するＥＣＣコードのビット数の割合
を定義するＥＣＣ方式はプログラムの記述内容で選択で
きる。そのため、メモリセルのデバイス特性に合ったＥ
ＣＣ方式の選択が容易であり、データに対するＥＣＣコ
ードのオーバヘッドを小さくできる。その結果記憶領域
の利用効率を最大限とすることが可能になる。要する
に、ソフトウェアによりエラー訂正効率を容易に変える
ことができるから、デバイスの能力に合ったエラー訂正
方式を容易に選択することができる。観点を変えれば、
これはＥＣＣコードのビット数から無駄を排除し、記憶
エリアの有効利用を保証する。

【００２１】前記データ処理システムは、１個の半導体
チップに前記不揮発性メモリ及び中央処理装置が形成さ
れたシングルチップのマイクロコンピュータとして実現
することが可能である。一方、前記データ処理システム
は、前記不揮発性メモリ及び中央処理装置が夫々別々の
半導体チップに形成されたマルチチップ形態で実現して
もよい。

【００２２】中央処理装置が実行する前記所定のプログ
ラムは、例えば、前記不揮発性メモリの指定された一部
の記憶領域への書き込みデータに対してＥＣＣコードを
生成するＥＣＣコード生成プログラムと、前記不揮発性
メモリの指定された一部の記憶領域から読み出されたＥ
ＣＣコード付加データに対するエラー判定とエラーの訂
正を行なうエラー訂正プログラムである。

【００２３】ＥＣＣによる符号化や誤り訂正の公知の手
法では例えばハミングコードの検査行列を用い、誤り訂
正ではリードデータとハミングコードの行列演算を積和
演算などを用いて行なうことができる。ここでは、デー
タをｎビットとし、ｎビットのデータに対するＥＣＣコ
ードをｍビットとするとき、ｍビットの相互に異なる２
進数をｍ＋ｎ列に並べた行列テーブルを記憶領域に形成
し、前記ＥＣＣコード生成プログラム及びエラー訂正プ
ログラムの処理にその行列テーブルを参照させる。

【００２４】例えば、ＥＣＣコードの生成では、データ
の論理値“１”のビット位置に対応する前記行列テーブ
ルの列の値を行方向のビット毎に排他的論理和を採り、
これによって得られたｍビットの値をＥＣＣコードと
し、データにＥＣＣコードを付加してｍ＋ｎビットの符
号語を生成する。エラー判定及びエラー訂正では、前記
符号語の論理値“１”のビット位置に対応する前記行列
テーブルの列の値を行方向のビット毎に排他的論理和を
採り、これによって得られたｍビットの値が全ビット論
理値“０”のときはエラー無と判定して前記符号語のｎ
ビットのデータを正規データとし、前記排他的論理和に
よって得られたｍビットの値が１ビットでも論理値
“１”のときはエラー有りと判定して、前記行列テーブ
ルの列から、前記排他的論理和によって得られたｍビッ
トの２進数に一致する列を検索し、検索された列に対応
される位置の符号語のビットを論理値反転して訂正し、
訂正された符号語のｎビットのデータを正規データとす
る。このエラー判定では積和演算と除算演算のような処
理を要せず、積和演算器及び除算器を備えずともソフト
ウェアによるＥＣＣ処理を能率的に行なうことが可能に
なる。

【００２５】前記前記ＥＣＣコード生成プログラム及び
エラー訂正プログラムは前記中央処理装置によってアク
セス可能なマスクＲＯＭに保持させてよい。それらプロ
グラムの保持に前記不揮発性メモリを利用する場合に
は、その他の記憶領域に保持させればよい。パラメータ
に比べてプログラムの書換え頻度は少ないから相対的に
書換え保証回数の小さなその他の記憶領域に保持させれ
ば充分である。要するに、劣悪な使用条件を除けば、書
換え頻度の低い情報にＥＣＣコードを付加する実益は殆
ど無いということである。

【００２６】前記不揮発性メモリのその他の記憶領域
に、消去動作が禁止された消去禁止領域（２０Ａ）と消
去及び書き込みが許容された書換え許容領域（２０Ｂ）
とを割当てるとき、消去禁止領域に前記ＥＣＣコード生
成プログラム及びエラー訂正プログラムを格納してよ
い。その場合には、一旦書き込まれたプログラムの書換
えは原則不可能であるから、望ましくは、半導体集積回
路化されたマイクロコンピュータのようなデータ処理装
置の製造メーカが書き込むのがよい。そうであるなら、
データとＥＣＣコードとのフォーマットは予め固定的に
決定された方が望ましく、前記ＥＣＣコード生成プログ
ラムは、ＥＣＣコードを生成した後、生成したＥＣＣコ
ードとそれに対応するデータとを規定のフォーマットに
従いＥＣＣコード付加データとして前記不揮発性メモリ
の一部の記憶領域に格納し、エラー訂正プログラムは前
記規定のフォーマットに従ってＥＣＣコード付加データ
を認識すればよい。

【００２７】また、前記ＥＣＣコード生成プログラム及
びエラー訂正プログラムを前記書換え許容領域に保持さ
せてもよい。この場合は、ユーザによるそれらプログラ
ムの書き込みを想定する。したがって、データとＥＣＣ
コードとのフォーマットについてはユーザが作成したプ
ログラムに依存した任意フォーマットであってもよい。
製造メーカーがそれらプログラムを提供しようとする場
合にもユーザの使い勝手を考慮すれば、Ｃ言語のような
高級言語で記載されたソースプログラムで与えるのがよ
い。データとＥＣＣコードとを別々の配列として把握す
ることも可能になる。

【００２８】ＥＣＣ処理速度を向上させる一つの手段と
して、ランダムアクセスメモリ（ＲＡＭ）のアクセスサ
イクルが前記不揮発性メモリのアクセスサイクルより速
い場合、前記不揮発性メモリから前記ＥＣＣコード生成
プログラム及びエラー訂正プログラムをＲＡＭ転送し、
前記中央処理装置には前記ＲＡＭに転送された前記ＥＣ
Ｃコード生成プログラム及びエラー訂正プログラムを実
行させればよい。このとき、前記中央処理装置はリセッ
トの指示に応答して前記不揮発性メモリから前記ＲＡＭ
に前記ＥＣＣコード生成プログラム及びエラー訂正プロ
グラムを転送するとよい。

【００２９】ＥＣＣ処理速度を向上させる第２の手段と
して、前記中央処理装置によってアクセス可能なＲＡＭ
を有し、前記中央処理装置はリセットの指示に応答し
て、前記不揮発性メモリの一部の記憶領域から順次ＥＣ
Ｃコード付加データを読み出し、読み出したＥＣＣコー
ド付加データに対し、前記エラー訂正プログラムの実行
により前記エラー判定とエラーの訂正を行い、前記エラ
ー判定とエラーの訂正処理を経たデータを前記ＲＡＭに
初期的にストアするとよい。その後、ＣＰＵはＲＡＭか
ら必要なデータをリードすればよく、リード動作に際し
てその都度エラー判定を行なうことを要しない。尚、Ｃ
ＰＵによる上記エラー訂正プログラムの実行する方法と
しては、上記不揮発性メモリから直接上記エラー訂正プ
ログラムを読み込んで実行する方法又はＲＡＭに転送さ
れた上記エラー訂正プログラムを読み込んで実行する方
法のいずれかを採用することが可能である。

【００３０】前記エラー訂正プログラムの実行による前
記エラー判定処理において訂正不能なエラーが発生した
き、誤動作防止の観点より、前記中央処理装置は、前記
エラー訂正プログラムの実行による前記エラー判定処理
において訂正不能なエラーの発生を示す情報を外部から
認識可能にレジスタ（ＲＥＲ）、或いはメモリのフラグ
領域（３０）に保持させるとよい。ユーザプログラムを
介してその領域を所定インターバル毎に参照すれば、訂
正不能なエラー発生を認識でき、例えば、訂正不能なエ
ラーを発生したデータブロックの書換え等を実行して対
処することが可能になる。

【００３１】また、前記中央処理装置は前記エラー訂正
プログラムの実行によりエラー訂正可能なデータを検出
した場合にも、それを示す情報を外部から認識可能に汎
用レジスタやメモリのフラグ領域に保持させてよい。そ
のような情報は上記と同じくワーニング情報として利用
すればよい。これにより、ユーザシステムは、データが
壊れかけている、ということを逸早く認識することがで
き、壊れかけているデータの書換え（再書込み）を促し
てデータの信頼性を更に向上させることが可能になる。

【００３２】〔２〕本発明の別の観点によるデータ処理
システムは、演算制御装置のアドレス空間に書換え保証
回数の低い第１記憶領域（２０Ｂｂ）と、書換え保証回
数の高い第２記憶領域（２０Ｂａ）とを有し、前記第１
記憶領域は、前記第２記憶領域への書き込みデータに対
してＥＣＣコードを生成するＥＣＣコード生成プログラ
ムと、前記第２記憶領域から読み出されたＥＣＣコード
付加データに対するエラー判定とエラーの訂正を行なう
エラー訂正プログラムとを有し、前記演算制御装置は、
前記第２記憶領域にデータを格納するとき、前記ＥＣＣ
コード生成プログラムを実行する。

【００３３】この観点では、第２記憶領域に対する書き
込み動作に対してだけＥＣＣコードをソフトウェアで生
成するから、上記同様に、実質的に無用のＥＣＣコード
による記憶領域の無駄な利用を省きながら記憶情報の信
頼性を向上、若しくは記憶情報の書換え保証回数の向上
を実現することができる。更に、ライトデータに対する
ＥＣＣコードの付加をプログラム実行で実現するから、
やはり、不揮発性メモリのメモリセルのデバイスの特性
に合ったＥＣＣ方式の選択が容易であり、データに対す
るＥＣＣコードのオーバヘッドが小さくでき、記憶領域
の利用効率を最大限とすることが可能にある。

【００３４】前記演算制御装置は、前記第２記憶領域か
らデータを読み出すとき、前記エラー訂正プログラムを
実行する。

【００３５】前記演算制御装置は、所定の動作モードに
応答して前記エラー訂正プログラムを実行して前記第２
記憶領域のデータを予めＲＡＭに順次転送可能である。

【００３６】前記第１記憶領域及び第２記憶領域は例え
ば電気的に書換え可能なフラッシュメモリである。ＥＣ
Ｃコード生成プログラム及びエラー訂正プログラムの書
換えを考慮すると、書き込み消去プログラムを前記フラ
ッシュメモリに予め格納し、所定の動作モードに応答し
てこれをＲＡＭに内部転送し、ＲＡＭ上の書き込み消去
プログラムを実行してＥＣＣコード生成プログラム及び
エラー訂正プログラムの書換えを行なうようにしてよ
い。或いは、所定の動作モードに応答して外部からＲＡ
Ｍに書き込み消去プログラムを転送し、ＲＡＭ上の書き
込み消去プログラムを実行してＥＣＣコード生成プログ
ラム及びエラー訂正プログラムの書換えを行なうように
してよい。

【００３７】〔３〕ＥＣＣコードを用いた符号語を生成
するデータ処理方法では、ｎビットのデータに対してＥ
ＣＣコードをｍビットとするとき、ｍビットの相互に異
なる２進数をｍ＋ｎ列に並べた行列テーブルを利用し、
ＥＣＣコードの生成では、データの論理値“１”のビッ
ト位置に対応する前記行列テーブルの列の値を行方向の
ビット毎に排他的論理和を採り、これによって得られた
ｍビットの値をＥＣＣコードとし、データにＥＣＣコー
ドを付加してｍ＋ｎビットの符号語を生成する。

【００３８】上記符号語に対するエラー判定を行なうデ
ータ処理方法では、前記符号語の論理値“１”のビット
位置に対応する前記行列テーブルの列の値を行方向のビ
ット毎に排他的論理和を採り、これによって得られたｍ
ビットの値が全ビット論理値“０”のときはエラー無と
判定して前記符号語のｎビットのデータを正規データと
し、前記排他的論理和によって得られたｍビットの値が
1ビットでも論理値“１”のときはエラー有りと判定し
て、前記行列テーブルの列から、前記排他的論理和によ
って得られたｍビットの２進数に一致する列を検索し、
検索された列に対応される位置の符号語のビットを論理
値反転して訂正し、訂正された符号語のｎビットのデー
タを正規データとする。このエラー判定では積和演算な
いし除算演算のような処理を要せず、算術論理演算器や
シフタなどの演算器及び除算器を有し積和演算器を備え
ていないＣＰＵを用いてもソフトウェアによるＥＣＣ処
理を能率的に行なうことが可能になる。

【００３９】

【発明の実施の形態】《マイクロコンピュータ》図１に
は本発明の一例に係るシングルチップのマイクロコンピ
ュータが示される。同図に示されるマイクロコンピュー
タ１は、特に制限されないが、単結晶シリコンのような
１個の半導体基板（半導体チップ）にＣＭＯＳ集積回路
製造技術により形成される。

【００４０】マイクロコンピュータ１は、演算制御装置
としての中央処理装置（ＣＰＵ）２、ＲＡＭ３、バスス
テートコントローラ（ＢＳＣ）４、電気的に書き換え可
能な不揮発性メモリとしてのフラッシュメモリ５、フラ
ッシュコントロールモジュール６、及びその他の内蔵回
路を総称するその他モジュール７を有する。その他モジ
ュール７としてマスクＲＯＭ８、割り込みコントローラ
（ＩＮＴＣ）９、タイマ（ＴＭＲ）１０、入出力ポート
（Ｉ／Ｏ）１１及びシリアルインタフェースコントロー
ラ（ＳＣＩ）１２等を有する。それら回路モジュールは
バスＩＡＢ，ＩＤＢ，ＰＡＢ，ＰＤＢ，ＣＯＮＴを介し
てインタフェースされる。

【００４１】前記バスＩＡＢ，ＩＤＢは情報伝送速度の
比較的速い内部アドレスバス、内部データバスである。
前記バスＰＡＢ，ＰＤＢは情報伝送速度が比較的遅い周
辺アドレスバス、周辺データバスである。バスＣＯＮＴ
はバスアクセス制御信号やタイミング制御信号等を伝達
する制御信号線を総称する。内部バスＩＤＢ，ＩＡＢと
周辺バスＰＤＢ，ＰＡＢとの動作速度の相違若しくはア
クセス対象に固有のアクセス形態の相違に対して前記Ｂ
ＳＣ４がアクセス動作タイミング等を最適制御すると共
に、前記ＢＳＣ４はアクセスアドレスに応じたチップ選
択若しくはモジュール選択制御等も行なう。

【００４２】前記ＣＰＵ２は、特に制限されないが、マ
スクＲＯＭ８又はＲＡＭ３から命令をフェッチし、フェ
ッチした命令を解読して実行する。ＲＡＭ３はＣＰＵ２
のワーク領域若しくはデータ又はプログラムの一時記憶
領域とされる。前記マスクＲＯＭ８はプログラム又はデ
ータテーブルなどの記憶領域とされる。割り込みコント
ローラ１０はマイクロコンピュータ１の外部から与えら
れる割込要求又はマイクロコンピュータ１内部の状態に
応じて内蔵回路モジュールから発生される割込要求を受
け、割り込み優先度及び割り込みマスク等に従って割込
要求の受付を調停する。割込要求が受付けられると、Ｃ
ＰＵ２に割込み信号ＩＲＱが与えられ、割り込みベクタ
によって割り込み要因がＣＰＵ２に与えられる。ＣＰＵ
２は割り込みベクタによって指示されるプログラムに処
理を分岐する。Ｉ／Ｏ１１は外部アドレスバス及び外部
データバスへの接続、ＳＣＩ１２の外部インタフェー
ス、ＴＭＲ１０の外部イベント信号入力等に用いられ
る。

【００４３】前記ＣＰＵ２の具体例は図２に示される。
ＣＰＵ２は、特に制限されないが、シフタＳＦＴ及び算
術論理演算器ＡＬＵ等の演算器と、３２ビットの汎用レ
ジスタＲ０〜Ｒ３１、プログラムカウンタＰＣ、コンデ
ィションコードレジスタＣＣＲ及びテンポラリレジスタ
ＴＲ等のレジスタ群、そしてリードデータバッファＲＤ
Ｂ、ライトデータバッファＷＤＢ及びアドレスバッファ
ＡＢなどのバッファ回路を実行部に有する。命令制御部
は命令レジスタＩＲ、命令デコーダＩＤＥＣ、命令シー
ケンスロジックＩＮＴＬを有する。

【００４４】前記プログラムカウンタＰＣは次に実行す
べき命令アドレスを保有し、その命令アドレスがアドレ
スバッファＡＢから内部アドレスバスＩＡＢに出力され
ると、ＲＡＭ３等の対応アドレスからリードされた命令
が内部データバスＩＤＢを介して命令レジスタＩＲにフ
ェッチされる。命令デコーダＩＤＥＣは命令レジスタＩ
Ｒの命令を解読して、ＣＰＵ２内部の制御信号を生成し
て、前記実行部による演算処理を制御する。命令シーケ
ンスロジックＩＮＴＬは割込み信号ＩＲＱ等に応答して
命令実行順序を変更する制御を行なう。

【００４５】図１においてフラッシュメモリ５は、メモ
リセルアレイ２０、Ｘデコーダ・ドライバ（ＸＤＥ・Ｄ
Ｖ）２１、センスアンプアレイ（ＳＡＡ）２２、Ｙスイ
ッチアレイ（ＹＳＷ）２３、Ｙデコーダ（ＹＤＥ）２
４、入出力回路（ＩＦＢ）２５、電源回路（ＶＧＮ）２
６、及びタイミングジェネレータ（ＴＧＮ）２７を有す
る。メモリセルアレイ２０はマトリクス配置されたフラ
ッシュッメモリセル（図示せず）を有する。フラッシュ
メモリセルは、特に制限されないが、半導体基板若しく
はウェル領域にソース、ドレインを有し、チャネルの上
方に夫々絶縁膜を介してフローティングゲート及びコン
トロールゲートが形成されたスタック構造を有し、ソー
スをソース線に、ドレインをビット線に、コントロール
ゲートをワード線に接続して構成される。

【００４６】フラッシュメモリセルは閾値電圧がプログ
ラム可能にされ、プログラムされた閾値電圧に応じて情
報を保持する。例えば、１個のフラッシュメモリセルが
１ビットの情報を保持する場合に、相対的に高い閾値電
圧状態を書き込み状態、相対的に低い閾値電圧状態を消
去状態と称する。書き込み状態を得る為の書き込み動作
は、特に制限されないが、コントロールゲートに１０
Ｖ、ドレインに例えば５Ｖ、ソースおよび基板に例えば
０Ｖを印加して、ドレイン・ソース間に電流を流し、こ
れによってホットエレクトロン注入が起こり、フローテ
ィングゲートに電子が蓄積され、メモリセルの閾値電圧
が高くなる。前記消去状態を得る為の消去動作は、特に
制限されないが、コントロールゲートに１０Ｖ、ソース
及び基板に例えば−１０Ｖを印加し、さらにドレインを
例えば開放（フローティング）にして、フローティング
ゲートに蓄積された電子を基板に放出させ、これによっ
てメモリセルの閾値電圧が低くなる。

【００４７】前記入出力回路２５はバスＩＡＢ，ＩＤ
Ｂ，ＰＡＢ，ＰＤＢ，ＣＯＮＴとの間でアドレス、制御
信号及びコマンドを入力すると共にデータの入出力を行
なう。入出力回路２５に入力されたアドレス信号はＸＤ
ＥＣ・ＤＶ２１及びＹＤＥ２４に入力されて夫々デコー
ドされる。ＸＤＥＣ・ＤＶ２１はそのデコード結果に従
ってワード線を選択する。ＹＤＥ２４はそのデコード結
果に従ってＹＳＷ２３を介してビット線を選択する。ワ
ード線選択及びビット線選択によってフラッシュメモリ
セルが選択される。読み出し動作では、前記選択された
フラッシュメモリセルの読み出しデータは、ＳＡＡ２２
にて検出され、入出力回路２５を経てバスＰＤＢまたは
ＩＤＢに出力される。書き込み動作では、バスＰＤＢ又
はＩＤＢから入出力回路２５に与えられる書き込みデー
タが入出力回路２５内の書き込みラッチ回路にラッチさ
れ、ワード線選択されたメモリセルに対し、ラッチデー
タに従って書き込み・書き込み阻止が制御される。書き
込み処理の前には予めブロック単位でフラッシュメモリ
セルに対する消去が行なわれる。

【００４８】前記電源回路２６はクランプ回路やチャー
ジポンプ回路などを有し、フラッシュメモリの書き込み
・消去・読み出しなどの動作で使用する様々な電圧を供
給する。前記タイミングジェネレータ２７は、制御バス
ＣＯＮＴを介して供給されるストローブ信号及びデータ
バスＰＤＢ，ＩＤＢを介して入力されるコマンドに基づ
いてフラッシュメモリの内部タイミング信号を生成す
る。

【００４９】図１において前記フラッシュコントロール
モジュール６は、フラッシュメモリ５に対する書き込み
及び消去のためのシーケンス制御並びにＥＣＣ処理に利
用される回路ブロックである。このフラッシュコントロ
ールモジュール６は、ＣＰＵ２によってアクセス可能な
夫々３２ビットの、書き込み／消去制御レジスタＦＬＭ
ＣＲ、消去ブロック指定レジスタＥＢＲ、データレジス
タＦＭＰＤＲ０，ＦＭＰＡＲ０、及びリザルトレジスタ
ＦＰＦＲ等の制御レジスタを備え、更に、フラッシュメ
モリに対する書き込み及び消去のシーケンス動作を制御
するシーケンス制御回路２９を有する。

【００５０】前記書き込み／消去制御レジスタＦＬＭＣ
Ｒはフラッシュメモリ５の動作モードを制御するレジス
タであり、書き込みの有効／無効を指示するライトイネ
ーブルビットＷＥ、消去動作を指示するイレーズビット
Ｅ、消去ベリファイ動作を指示するイレーズベリファイ
ビットＥＶ、書き込み動作を指示するプログラムビット
Ｐ、書き込みベリファイ動作を指示するプログラムベリ
ファイビットＰＶ、フラッシュメモリの書き込み動作中
にエラーの発生したことを示す書き込みエラービットＰ
ＥＲ、消去動作中にエラーの発生したことを示す消去エ
ラービットＥＥＲ、フラッシュメモリのリード動作時に
エラーの発生したことを示すリードエラービットＲＥＲ
等を有する。消去ブロック指定レジスタＥＢＲはフラッ
シュッメモリセルアレイ２０の消去エリアをブロック毎
に設定するレジスタであり、ブロック毎にイレーズブロ
ックビットＥＢ０〜ＥＢ９を有する。データレジスタＦ
ＭＰＤＲ及びリザルトレジスタＦＰＦＲ等は後述のＥＣ
Ｃ処理で利用されるレジスタである。尚、レジスタＦＭ
ＰＤＲ及びＦＰＦＲは、汎用レジスタ（Ｒ０−Ｒ３１）
内のレジスタを利用しても良い。

【００５１】《一部のエリアに対するソフトウェアＥＣ
Ｃ処理》次にマイクロコンピュータ１のＥＣＣ機能につ
いて説明する。フラッシュメモリ５のメモリセルアレイ
２０は、特に制限されないが、図３の（Ａ）に例示され
るようにブート領域２０Ａとユーザ領域２０Ｂに大別さ
れる。特に制限されないが、ブート領域２０Ａはマイク
ロコンピュータ１のユーザによる自由な書換えが禁止さ
れる領域であり、ユーザ領域２０Ｂはユーザによる自由
な書換えが許容される領域である。要するに、前記消去
ブロック指定レジスタＥＢＲのイレーズブロックビット
ＥＢ０〜ＥＢ９の設定によって消去可能なエリアはユー
ザ領域２０Ｂに限られる。ブート領域に格納されたプロ
グラムはユーザが所定の動作モードを設定することによ
り実行可能である。尚、フラッシュメモリに対する書換
えシーケンスの具体例についてここでは詳述しないが、
書き込みデータにしたがった書き込み動作は先に消去動
作が完了されることを条件とするものであり、消去ブロ
ックによる消去が指示されなければ当然書き込みデータ
に従った書き込み動作も行なわれないようになってい
る。そのような書き込み・消去制御は前記シーケンス制
御回路２９が行なう。

【００５２】マイクロコンピュータ１のＥＣＣ機能は、
図３の（Ｂ）に例示されるように、前記ユーザ領域２０
Ｂに指定された一部の領域２０Ｂａのデータに向けられ
ている。即ち、ＥＣＣ機能は、ＣＰＵ２が、所定のプロ
グラムを実行することにより、ユーザ領域２０Ｂの一部
の記憶領域（第１領域）２０Ｂａの書換え保証回数を当
該ユーザ領域２０Ｂのその他の記憶領域（第２領域）２
０Ｂｂの書換え保証回数よりも向上させる機能である。
この所定のプログラム実行によるＥＣＣ機能は、前記指
定された一部の記憶領域２０Ｂａに対するライトデータ
にＥＣＣコードを生成して付加する処理（ＥＣＣコード
生成処理）と、前記指定された一部の記憶領域２０Ｂａ
からのリードデータに対しＥＣＣコードによるエラー判
定とエラー訂正を行なう処理（ＥＣＣエラー判定訂正処
理）とによって実現される。前者の処理はＣＰＵ２がＥ
ＣＣ生成プログラム２１を実行することにより行なわ
れ、後者の処理はＣＰＵ２がエラー訂正プログラム２２
を実行することにより行なわれる。

【００５３】前記領域２０Ｂａには頻繁に書き換えられ
る制御用パラメータなどのデータの記憶に利用される。
頻繁に書き換えられる制御用パラメータとは、たとえば
マイクロコンピュータ１が自動車のエンジン制御に用い
られる場合、エンジン停止時の各ピストンの相対位置、
エンジン停止直前までの燃費情報等の情報とされる。頻
繁に書換えられるデータにＥＣＣ処理を施せば、仮に、
書換え回数の増加によるフラッシュメモリセルの特性劣
化に起因して読み出しデータに誤りを生じても、ＥＣＣ
コードによる誤り訂正能力の範囲で、その誤りを訂正す
ることができる。換言すれば、ＥＣＣ処理により実質的
に書き換え保証回数を改善若しくは向上させることがで
きる。

【００５４】前記領域２０Ｂｂは、図３の（Ｂ）では、
頻繁に書き換えられることのない情報として、テーブル
データなどの固定データ、前記ＥＣＣ生成プログラム２
１、エラー訂正プログラム２２及び他のユーザプログラ
ム等の記憶領域として利用される。前記ＥＣＣ生成プロ
グラム２１及びエラー訂正プログラム２２は、図３の
（Ｃ）に例示されるようにブート領域２０Ａに格納し、
或いは図３の（Ｄ）に例示されるようにマスクＲＯＭ８
に格納してもよい。

【００５５】上記より、ユーザ領域２０Ｂの一部の記憶
領域２０Ｂａに対するアクセスだけを対象として、ＥＣ
Ｃコードの付加や誤り訂正を行なって書換え保証回数を
向上させるから、前記一部の記憶領域２０Ｂａには書換
えの頻繁なパラメータデータ等を格納すればよい。他の
記憶領域２０Ｂｂには書換え頻度の低いプログラムデー
タなどを格納しても、当該他の記憶領域にはＥＣＣコー
ドが付加されないから、記憶領域に拘わらず全てのライ
トデータに対して区別なくＥＣＣコードを付加する構成
に比べて、実質的に無用のＥＣＣコードによる記憶領域
の無駄な利用を省きながらフラッシュメモリセルの記憶
情報の信頼性向上、換言すれば記憶情報の書換え保証回
数の向上を実現することができる。

【００５６】ライトデータに対するＥＣＣコードの付
加、並びにＥＣＣコードによる誤り判定及び訂正の処理
をＣＰＵ２によるプログラム実行で実現するから、ユー
ザデータビット数に対するＥＣＣコードのビット数の割
合を定義するＥＣＣ方式はＥＣＣコード生成プログラム
及びエラー訂正プログラムの記述内容で選択でき、フラ
ッシュメモリのメモリセルのデバイス特性に合ったＥＣ
Ｃ方式の選択が容易である。例えば、図４に例示される
ようにユーザデータビット数に対するＥＣＣコードのビ
ット数が減るほど訂正能力は低くなるがＥＣＣコードに
よって費やされるメモリセルの割合（オーバヘッド）は
少なくなる。したがって、ＥＣＣ処理のソフトウェアに
よりエラー訂正効率を容易に変えることができるから、
マイクロコンピュータのデバイス能力に合ったエラー訂
正方式を容易に選択することができ、これはＥＣＣコー
ドのビット数から無駄を排除することを意味し、フラッ
シュメモリの記憶エリアの有効利用を保証する。要する
に、ユーザデータに対するＥＣＣコードのオーバヘッド
を小さくしてフラッシュメモリの利用効率を最大限とす
ることが可能になる。

【００５７】《ＥＣＣ処理領域の規定》前記ユーザ領域
２０Ｂの一部の記憶領域２０ＢａをＥＣＣ処理対象とす
るとき、その記憶領域２０Ｂａを規定するのは、例えば
記憶領域２０Ｂｂに格納されたユーザプログラムであ
る。前記記憶領域２０Ｂａにパラメータを格納すると
き、例えばユーザプログラムは、パラメータデータのソ
ースアドレスと領域２０Ｂａのストア先アドレスを指定
し、ＣＰＵの処理をＥＣＣコード生成プログラムにジャ
ンプさせる。ＥＣＣコード生成プログラムが実行される
ことにより、ソースアドレスのパラメータデータに対し
てＥＣＣコードが生成され、パラメータデータとしての
ユーザデータにＥＣＣコードを付加したＥＣＣ付きデー
タが前記ストア先アドレスに格納される。パラメータデ
ータをリードするときは、ユーザプログラムは領域２０
Ｂａのソースアドレスと任意のディスティネーションア
ドレスを指定し、ＣＰＵの処理をエラー判定プログラム
にジャンプさる。エラー判定プログラムが実行されるこ
とにより、ソースアドレスのＥＣＣ付きデータがリード
され、これに対する誤り判定が行なわれ、必要な訂正が
行なわれてパラメータデータとしてのユーザデータがデ
ィスティネーションアドレスにセットされる。ＥＣＣ処
理を伴った上記パラメータデータの格納及びパラメータ
データのリードにおいて、ユーザプログラムとＥＣＣコ
ード生成プログラム及びエラー訂正プログラムとの間で
行なわれるべきアクセスアドレス及びリードデータの受
け渡しは、ＣＰＵ２の汎用レジスタ或いはＲＡＭ３の領
域を介して行なわれる。この詳細は、ソフトウェアＥＣ
Ｃ処理の具体例で説明する。《ユーザデータとＥＣＣコードとの対応》上記処理にお
いて、ユーザデータとＥＣＣコードとの対応はユーザプ
ログラム、ＥＣＣコード生成プログラム及びエラー訂正
プログラムにおいて統一的に把握されていることが望ま
しい。例えば、図５に例示されるように、ＥＣＣコード
生成対象とされるユーザデータの配列ＤＡ１に対し、ユ
ーザデータと対応するＥＣＣコードを一つのレコードと
するように一つの配列データＤＡ２としてフォーマット
化し、或いは、ユーザデータの配列ＤＡ１に対してＥＣ
Ｃコードを別のデータ配列ＤＡ３として規定してよい。
後者の場合は当然、ユーザデータの配列ＤＡ１とＥＣＣ
コードの配列ＤＡ３は先頭アドレスなどによって配列相
互の対応付けが必要であることは言うまでもない。

【００５８】図６にはユーザデータとＥＣＣコードとを
一つの配列データ中に対応付けて領域２０Ｂａに書き込
むときの処理手順が例示される。先ず、書き込み対象と
されるユーザデータの配列が指定されてＥＣＣコード付
きデータの書き込み処理が指示されると、ユーザデータ
の読み込みと展開が行なわれる（Ｓ１）。即ち、（Ｂ）
に例示されるように、ユーザデータの配列ＤＡ１がワー
クメモリに読み込まれ、そこで、読み込まれたユーザデ
ータは規定のデータフォーマットにしたがって、（Ｂ）
の配列ＥＸＴで例示されるように、ユーザデータの隣に
ＥＣＣコード領域を有するレコード形式に拡張される。
次いで、（Ａ）に例示されるようにユーザデータに対し
てＥＣＣコードを生成し、これを対応レコードのＥＣＣ
コード領域にストアして、レコード配列ＤＡ２が形成さ
れる。このレコード配列ＤＡ２のデータに対して前記フ
ラッシュメモリの領域２０Ｂａへの書き込みが行なわれ
る（Ｓ３〜Ｓ７）。書き込み処理は、書き込みパルスの
印加（Ｓ４）、書き込みデータのベリファイ（Ｓ５）、
ベリファイ結果に基づく書き込み終了判定（Ｓ６）を行
ない、所望の書き込み状態に到達していなければ再書き
込みデータを演算してステップＳ４からの処理を繰り返
し、規定回数繰り返してもステップＳ６の終了判定が満
足できなければ書き込み異常終了とされ、ステップＳ６
で規定の書き込み状態に到達すれば書き込み正常終了と
される。書き込みパルス印加の前には書き込みエリアに
対する消去が終了されているものとする。

【００５９】図７にはユーザデータとＥＣＣコードとを
別の配列データとして対応付けて領域２０Ｂａに書き込
むときの処理手順が例示される。先ず、書き込み対象と
されるユーザデータの配列が指定されてＥＣＣコード付
きデータの書き込み処理が指示されると、ユーザデータ
の読み込みが行なわれる（Ｓ１１）。即ち、（Ｂ）に例
示されるように、ユーザデータの配列ＤＡ１がワークメ
モリに読み込まれる。次いで、（Ａ）に例示されるよう
にユーザデータに対してＥＣＣコードを生成し、これを
別のデータ配列ＤＡ３としてストアする（Ｓ１２）。双
方のデータ配列ＤＡ１，ＤＡ３に対して前記フラッシュ
メモリの領域２０Ｂａへの書き込みが行なわれる（Ｓ１
３〜Ｓ１７）。書き込み処理は前記ステップＳ４〜Ｓ７
の処置と同様である。

【００６０】図８には図６で説明したレコード配列を有
するＥＣＣコード付きデータをリードするときの処理手
順が例示される。先ず、リード対象とされるＥＣＣコー
ド付きデータのレコード先頭アドレスが設定され（Ｓ２
１）、これに対応するＥＣＣコード付きデータがフラッ
シュメモリの領域２０Ｂａからワークメモリに読み込ま
れる（Ｓ２２）。読み込まれたデータに対してエラー判
定が行なわれる（Ｓ２３）。このとき、図６で説明した
ようにエラー判定の為に読み込まれた配列データは一定
のフォーマット、即ち、ユーザデータとＥＣＣコードの
所定ビット数単位のペアを単一レコードとする配列のフ
ォーマットを有しているから、エラー訂正プログラム
は、その規定のフォーマットであることを前提に、各レ
コードからユーザデータとＥＣＣコードを参照して誤り
の判定を行なうことができる。訂正可能な誤りに対して
はエラー訂正が実行され（Ｓ２４）、必要な訂正が実行
されたリードデータがＲＡＭ３などの所定のエリアにス
トアされる（Ｓ２５）。

【００６１】図９には図７で説明したユーザデータとＥ
ＣＣコードが別々の配列データとされるＥＣＣコード付
きデータをリードするときの処理手順が例示される。先
ず、リード対象とされるＥＣＣコードの配列データの先
頭アドレスとユーザデータの先頭アドレスが設定され
（Ｓ３１）、これに対応するＥＣＣコードとユーザデー
タがフラッシュメモリの領域２０Ｂａからワークメモリ
に読み込まれ（Ｓ３２）、読み込まれたデータに対して
エラー判定が行なわれる（Ｓ３３）。エラー判定におい
て、対応するユーザデータとＥＣＣコードを参照する場
合にも夫々の配列の構造を指定する情報がユーザプログ
ラムを介して与えられなければならない。要するに、図
７で説明したＥＣＣコード用配列データＤＡ３の生成に
際して、当該配列データＤＡ３の先頭アドレス及び構造
はユーザプログラムを介して与えられているから、その
配列を利用する場合にも同じようにユーザプログラムか
ら必要なアドレス情報及び配列の構造情報が与えられな
ければ、それを利用する事はできない。訂正可能な誤り
に対してはエラー訂正が実行され（Ｓ３４）、必要な訂
正が実行されたリードデータがＲＡＭ３などの所定のエ
リアにストアされる（Ｓ３５）。

【００６２】図３の（Ｂ）で説明したように、前記ＥＣ
Ｃコード生成プログラム及びエラー訂正プログラムを前
記書換え許容領域としてのユーザ領域２０Ｂに保持させ
れば、それらプログラムをユーザが開発して書き込むこ
とができるという自由度を得る。したがって、ユーザデ
ータとＥＣＣコードとのフォーマットについてはユーザ
作成のプログラムに依存した任意フォーマットにする方
がユーザにとって都合がよい場合もある。このとき、マ
イクロコンピュータ１のメーカーがそれらＥＣＣコード
生成プログラム及びエラー訂正プログラムを提供しよう
とする場合にもユーザの使い勝手を考慮すれば、Ｃ言語
のような高級言語で記載されたソースプログラムで与え
るのがよい。そのような任意フォーマットを考慮したと
き、ＥＣＣコードの付加及びＥＣＣコード付きデータを
用いたエラー訂正処理方式には、例えば図７及び図９で
説明した手順を採用してよい。

【００６３】一方、図３の（Ｃ）で説明したように、消
去禁止領域としてのブート領域２０Ａに前記ＥＣＣコー
ド生成プログラム及びエラー訂正プログラムを格納する
ことを想定する。この場合には、ブート領域２０Ａに一
旦書き込まれたプログラムの書換えは原則不可能である
から、望ましくは、それらプログラムはマイクロコンピ
ュータ１のメーカが書き込むのがよい。そうであるな
ら、ユーザデータとＥＣＣコードとのフォーマットに関
しても、ユーザに対する自由度の保証という観点は低
く、逆にユーザの負担軽減という観点より、固定フォー
マットを採用する方が得策であると考えられる。前記Ｅ
ＣＣコード生成プログラムは、ＥＣＣコードを生成した
後、生成したＥＣＣコードとそれに対応するデータとを
規定のフォーマットに従いＥＣＣコード付加データとし
て前記不揮発性メモリの一部の記憶領域に格納し、エラ
ー訂正プログラムは前記規定のフォーマットに従ってＥ
ＣＣコード付加データを認識すればよい。そのような固
定フォーマットを考慮したとき、ＥＣＣコードの付加及
びＥＣＣコード付きデータを用いたエラー訂正処理方式
として、例えば図６及び図８で説明した手順を採用すれ
ばよい。前記ＥＣＣコード生成プログラム及びエラー訂
正プログラムを図３の（Ｄ）で説明したマスクＲＯＭ８
に格納する場合も同様に考えてよい。

【００６４】《オンボードプログラムモード》オンボー
ドプログラムモードについて説明する。この動作モード
は、図３の（Ｂ）で説明したように前記ＥＣＣコード生
成プログラム及びエラー訂正プログラム等をユーザ領域
２０Ｂに保持させる時に必要な動作モードの一例であ
る。

【００６５】先ず、ブートモードによるオンボードプロ
グラムの手順を説明する。パーソナルコンピュータ又は
ＥＰＲＯＭライタ等のホスト装置に書き込み制御プログ
ラムと、前記ＥＣＣコード生成プログラム及びエラー訂
正プログラムを用意し、Ｉ／Ｏ１１の所定のポートに接
続する。所定の外部端子を規定の状態にしてマイクロコ
ンピュータ１をブートモードに遷移させる。ブートモー
ドに遷移すると、マイクロコンピュータ１はブート領域
のブートプログラムを実行し、ＳＣＩ１２による通信を
可能とし、ブート領域からＲＡＭ３に、フラッシュメモ
リ５のユーザ領域２０Ｂに対する消去プログラムと、Ｓ
ＣＩ１２を介する通信制御プログラムをロードする。つ
いで、ロードされた消去プログラムが実行されてユーザ
領域２０Ｂが全面消去され、前記通信制御プログラムに
よってホストから書き込み制御プログラムがＲＡＭ３に
ロードされる。その後、書き込み制御プログラムが実行
され、ホストが保有する前記ＥＣＣコード生成プログラ
ム及びエラー訂正プログラム等がユーザ領域２０Ｂに書
き込まれる。

【００６６】次に、ユーザプログラムモードによるオン
ボードプログラムの手順を説明する。パーソナルコンピ
ュータのようなホスト装置に書き込み・消去制御プログ
ラムと、前記ＥＣＣコード生成プログラム及びエラー訂
正プログラムを用意し、また、ユーザ領域２０Ｂにはホ
スト装置と間の転送制御プログラムを予め格納してお
く。先ず、ＣＰＵ２は割込みに応答し或いはジャン命令
を実行することにより前記転送制御プログラムを実行
し、ホスト装置から書き込み・消去制御プログラムをＲ
ＡＭ３に転送する。次に、ＲＡＭ３上で書き込み・消去
制御プログラムを実行し、ユーザ領域２０Ｂの必要なエ
リアを消去し、そこに、ホストが保有する前記ＥＣＣコ
ード生成プログラム及びエラー訂正プログラムを書き込
む。

【００６７】《ＥＣＣ処理速度の向上》図１０には前記
ＥＣＣコード生成プログラム及びエラー訂正プログラム
の実行速度を向上させる為の一例が示される。即ち、前
記フラッシュメモリ５のブート領域２０Ａ（図３の
（Ｃ））又はユーザ領域２０Ｂ（図３の（Ｂ））から前
記ＥＣＣコード生成プログラム及びエラー訂正プログラ
ムをＲＡＭ３の所定のアドレス領域へ転送し、前記ＣＰ
Ｕ２には前記ＲＡＭ３に転送された前記ＥＣＣコード生
成プログラム及びエラー訂正プログラムを実行させれば
よい。このとき、前記ＣＰＵ２はリセットの指示に応答
して前記フラッシュメモリ５から前記ＲＡＭ３への転送
制御プログラムを実行すればよい。そのような転送制御
プログラムは例えばユーザ領域２０Ｂｂにおけるユーザ
プログラムとして、或いはブート領域２０Ａのプログラ
ムとして所定のアドレス領域に格納しておけばよい。こ
の方法は、ＲＡＭ３のアクセスサイクルがフラッシュメ
モリ５のアクセスサイクルより速い場合において、上記
ＥＣＣコード生成プログラム及びエラー訂正プログラム
のＣＰＵによる実行速度を高速にすることができる。

【００６８】図１１にはエラー判定によるオーバヘッド
を見掛け上解消するための一例が示される。即ち、前記
ＣＰＵ２はリセットの指示に応答して、所定のリセット
処理ユーザプログラムを実行し、前記フラッシュメモリ
５の一部の記憶領域２０Ｂａから順次ＥＣＣコード付加
パラメータデータＤＡＴＡ１を読み出し、読み出したＥ
ＣＣコード付加パラメータデータＤＡＴＡ１に対し、前
記エラー訂正プログラム２２の実行により前記エラー判
定とエラーの訂正を行い、前記エラー判定とエラー訂正
処理を経たパラメータデータＤＡＴＡ２を前記ＲＡＭ３
に初期的にストアする。その後、ＣＰＵ２は制御用ユー
ザプログラムにしたがってＲＡＭ３から必要なデータを
リードすればよく、リード動作に際してその都度エラー
判定を行なうことを要しない。

【００６９】なお、図１１の前記エラー訂正プログラム
２２は、図１０で示されるように、フラッシュメモリ５
の所定のアドレス領域からＲＡＭ３の所定のアドレス領
域へ転送された状態を示しているしている。

【００７０】図１２は、エラー判定によるオーバーヘッ
ドを見掛け上解消する為の第２の方法の一例が示され
る。上記図１１は前記エラー訂正プログラム２２をＲＡ
Ｍ３のアドレス空間上でＣＰＵ２により実行する場合を
示したが、図１２はＲＡＭ３のリードアクセスサイクル
がフラッシュメモリ５のリードアクセスサイクルより速
くない（短くない）場合に有効な方法が示される。

【００７１】フラッシュメモリ５のアクセスサイクルと
ＲＡＭ３のアクセルサイクルとが同一の場合、エラー訂
正プログラム２２のＣＰＵ２による実行速度は、ＲＡＭ
３の記憶領域上からエラー訂正プログラムをＣＰＵ２で
実行しても、フラッシュメモリの記憶領域上からエラー
訂正プログラムをＣＰＵ２で実行しても、その実行速度
はそれほど変わらないと考えられる。

【００７２】したがって、図１２に示されるように、フ
ラッシュメモリ５の一部の記憶領域上にエラー訂正プロ
グラム２２を格納し、そのプログラム２２をＲＡＭ３へ
転送することなくフラッシュメモリ５の上記一部の記憶
領域からＣＰＵ２で実行し、フラッシュメモリ５に一部
の記憶領域２０Ｂａに格納されたＥＣＣコード付加パラ
メータＤＡＴＡ１１に対してエラー判定及びエラー訂正
を行ない、エラー判定及びエラー訂正処理の施されたパ
ラメータデータＤＡＴＡ２２をＲＡＭ３の所定の記憶領
域に格納する。上記エラー訂正プログラムの処理は、上
記図１１で説明されたように、フラッシュメモリ５の一
部の領域２０Ｂｂに格納されたリセット処理ユーザープ
ログラムが、リセットに応答するＣＰＵ２によって実行
される事によって実行される。

【００７３】《ソフトウェアＥＣＣ処理の原理的手法》
次にソフトウェアＥＣＣ処理の原理的な手法を説明す
る。ＥＣＣによる符号化や誤り訂正の公知の手法では例
えばハミングコードの検査行列を用い、誤り訂正ではリ
ードデータとハミングコードの行列演算を積和演算など
を用いて行なうことができる。マイクロコンピュータ１
におけるソフトウェアＥＣＣ処理では、データをｎビッ
トとし、ｎビットのデータに対するＥＣＣコードをｍビ
ットとするとき、ｍビットの相互に異なる２進数をｍ＋
ｎ列に並べた行列テーブルを例えば図３の（Ｃ）に例示
されるフラッシュメモリ５の記憶領域２０Ｂｂに固定デ
ータとして形成し、前記ＥＣＣコード生成プログラム及
びエラー訂正プログラムの処理にその行列テーブルを参
照させる。

【００７４】図１３には１６ビットデータに対する１ビ
ット訂正のための行列テーブル４０の一例が示される。
同図の行列テーブルは便宜上生成行列４１と検査行列４
２に分けて図示されている。生成行列４１における行番
号１〜２１、列番号１〜１６は、１〜１６が１６ビット
データに関する番号、１７〜２１が５ビットのＥＣＣコ
ードに関する番号であると理解されたい。検査行列４２
における行番号１〜２１は生成行列と同意義、列番号１
〜５は５ビットのＥＣＣコードに関する番号であると理
解されたい。

【００７５】ＥＣＣコード付加データ、即ち符号語の生
成は次のように行なう。例えば１６ビットのデータをＭ
＝ｍ１５，ｍ１４，…，ｍ１，ｍ０に対して５ビットの
ＥＣＣコード（検査ビット）Ｐ＝ｐ４，ｐ３，ｐ２，ｐ
１，ｐ０を生成して２１ビットの符号語を生成する。こ
の符号語を生成するには生成行列４１とデータＭとの行
列演算を行なえばよい。要するに、図１４のように生成
行列４１とデータＭを並べ、データＭのビットが“１”
に対応する生成行列４１の行を加算すれば良い。ここで
行なう加算は２進数の加算であり、各ビット毎の排他的
論理和（Ｅｘ−ＯＲ）を計算すればよい。この演算手法
において、元の１６ビットのデータＭはそのまま残るか
ら、生成行列４１におけるＥＣＣコード５ビット相当部
分に関して排他的論理和を演算すればよい。例えば、
Ｈ’８０４１（ｂ’１０００＿００００＿０１００＿０
００１）の１６ビットデータに対してＥＣＣコードを生
成するには、図１５に例示されるように、１６ビットデ
ータＭに対して、前記生成行列４１の内、ＥＣＣコード
５ビット相当部分に関する行列を抜き出した行列４１Ａ
を並べ、データの論理値“１”のビット位置に対応する
前記行列テーブルの列の値を行方向のビット毎に排他的
論理和を演算してＥＣＣコードを生成すればよい。図１
６にはここで行う排他的論理和演算のための演算手段を
ＥＣＣコード１ビット分の構成を代表として例示する。
図１６の構成では、２ビットの排他的論理和演算器４３
の出力をディスティネーションレジスタ（Ｄｒｅｇ）４
５が受け、排他的論理和演算器４３の一方の入力にはＤ
ｒｅｇ４３の出力が帰還され、他方の入力にはソースレ
ジスタ（Ｓｒｅｇ）４５の出力が与えられる。前記排他
的論理和演算においてＤｒｅｇ４３の初期値は“０”で
あり、Ｓｒｅｇ４３には順次、データの論理値“１”の
ビット位置に対応する前記行列テーブルの列の値が行方
向のビット毎に入力され、排他的論理和演算器４３は双
方の入力に対する排他的論理和演算結果をＤｒｅｇ４４
にラッチし、これをＳｒｅｇ４３の次の出力との排他的
論理和に用いる。最終的にＤｒｅｇ４４に得られた結果
が、ＥＣＣコードの対応ビットの値になる。

【００７６】尚、図１５、図１６の説明より明らかなよ
うに、生成行列４１は少なくとも図１４の列番号１７〜
２１の部分だけあればよい。

【００７７】図１７には図１５の場合の排他的論理和演
算結果が示される。同図のＸｅ−ＯＲ結果が演算された
ＥＣＣコードである。Ｈ’８０４１の場合には、Ｍ＝
ｂ’１０００＿００００＿０１００＿０００１にＰ＝
ｂ’１１１０１を付加したデータＣ＝１０００＿０００
０＿０１００＿０００１，１１１０１が、２１ビットの
符号語になる。

【００７８】フラッシュメモリから読み出された符号語
に対するエラー判定は、前記検査行列４２と２１ビット
の符号語との積を計算する。実際に積を計算しようとす
れば積和演算による行列演算を行なわなければならな
い。ここでは、図１８に例示されるように、検査行列４
２に対して符号語Ｃを並べ、前記符号語の論理値“１”
のビット位置に対応する前記検査行列４２の列の値を行
方向のビット毎に排他的論理和を採る。この排他的論理
和演算は図１６で説明したのと同じ手法で行えばよい。
図１８の例はフラッシュメモリ５から読み出された符号
語に誤りの無い場合を示しており、上記生成された符号
語Ｃ＝１０００＿００００＿０１００＿０００１，１１
１０１と同じ符号語が読み出された状態が示されてい
る。

【００７９】図１９には図１８の例において前記排他的
論理和による演算結果が示される。図１９の結果の欄に
示された５ビットの値Ｒｌｔが全ビット論理値“０”の
ときはエラー無と判定され、前記符号語Ｃに含まれる１
６ビットのデータＭが正規データとされる。

【００８０】図２０にはフラッシュメモリ５から読み出
した符号語Ｃｅｒに１ビットの誤りを含む場合が例示さ
れる。図２０の結果の欄に示された５ビットの値Ｒｌｔ
が１ビットでも論理値“１”のときはエラー有りと判定
される。誤りのあるビット位置は、前記検査行列４２の
列から、前記排他的論理和によって得られた５ビットの
２進数Ｒｌｔに一致する列に対応される位置の符号語Ｃ
ｅｒのビットＢｅｒである。この誤りビットＢｅｒに対
し、その論理値を反転してエラー訂正を行えばよい。訂
正された符号語に含まれる１６ビットのデータＭが、訂
正後の正規データとされる。

【００８１】図２０の説明より明らかなように訂正可能
な１ビットの誤りを生じているとき、エラー判定の演算
結果Ｒｌｔは検査行列４２の何れかの列のビットパター
ンに一致することになる。エラー判定の演算結果Ｒｌｔ
にそれ以外のビットパターンが現れたときは２ビット以
上の訂正不能な誤りが発生していることになる。図２１
にはそのような訂正不能を意味する１０種類のビットパ
ターンが示される。検査行列４２によるこの例では、そ
れら訂正不能を意味する１０種類のビットパターンの値
は１０進数で２２以上の値にされるようになっているか
ら、訂正不能の判定も容易である。

【００８２】以上で説明したソフトウェアＥＣＣ処理で
は積和演算を要する行列演算を直接行わないから、ＣＰ
Ｕ２若しくはマイクロコンピュータ１は積和演算器を備
えなくとも、ソフトウェアによるＥＣＣ処理を能率的に
行なうことが可能になる。また、行列テーブルを用いる
から、その都度生成行列や検査行列を生成しなくてもよ
い。

【００８３】図２２には訂正不能エラーに対して例外処
理を実行可能にする例が示される。前記エラー訂正プロ
グラムの実行による前記エラー判定処理において訂正不
能なエラーが発生したき、誤動作防止の観点より、前記
ＣＰＵ２は、前記エラー訂正プログラムの実行による前
記エラー判定処理において訂正不能なエラーの発生を示
す情報を外部から認識可能にＲＡＭ３のフラグ領域ＦＬ
Ｇ３０（或いはフラッシュコントロールモジュール６内
のレジスタＦＭＬＣＲのリードエラービットＲＥＲ）に
保持させる。例外処理プログラムのようなユーザプログ
ラムを介してそのフラグ領域ＦＬＧを所定インターバル
毎に参照させ、訂正不能なエラー発生を認識したとき、
訂正不能なエラーを発生したデータブロック或いは全て
のデータの書換え、即ち、新たなユーザデータに、ＥＣ
Ｃコードを生成し、これを付加して、領域２０Ｂａの所
定エリアに書き込む処理を実行させる。

【００８４】更にデータ破壊による誤動作防止を更に推
し進める場合には、前記ＣＰＵ２は前記エラー訂正プロ
グラムの実行によりエラー訂正可能なデータを検出した
場合にも、それを示す情報を外部から認識可能にＲＡＭ
３の所定記憶領域又は所定の汎用レジスタに保持させる
とよい。そのような情報はワーニング情報として利用す
ればよく、例えば所定のユーザプログラムを介してその
情報エリアを定期的に参照させればよい。これにより、
ユーザシステムは、データが壊れかけている、というこ
とを逸早く認識することができ、壊れかけているデータ
の書換え（再書込み）を促してデータの信頼性を更に向
上させることが可能になる。要するに実際にデータエラ
ーを生ずる事態の発生を未然に防止することができる。

【００８５】《ＥＣＣコード生成処理の具体例》ここで
は図１７で説明した固定フォーマットのユーザデータを
用意してＥＣＣコードを生成する処理を具体的に説明す
る。ＥＣＣコードの生成前に例えばユーザプログラムに
したがってユーザデータの読み込みとフォーマット展開
が行なわれる。展開されたデータは図２３に例示される
ように、ユーザデータ１６ビットに対して１６ビットの
拡張ビットを割り当て、合計３２ビットが一つのＥＣＣ
データブロックとして符号語領域になる。前記１６ビッ
トの拡張ビットには５ビットのＥＣＣコード領域の他に
１１ビットのワークビット領域が設けられているが、こ
れは、必要なデータブロックをワード境界を単位にアク
セスして得られるようにする実用的な観点を考慮したも
のである。

【００８６】図２４には一つのＥＣＣデータブロックの
構成が更に詳細に示される。同図において符号化検査ビ
ットとはＥＣＣコードを意味する。同図においてＥＣＣ
データブロックのビット番号に対応して機能名が割当て
られる。機能名Ｄ００〜Ｄ１５はユーザデータであり、
機能名Ｐ００〜Ｐ０４はＥＣＣコードである。

【００８７】図２５には行列テーブルのデータ（生成用
データ）例が示される。同図に示される生成用データは
前記機能名に対応され、夫々テーブル検索アドレス（検
索アドレス）Ｘ〜Ｘ＋１４が割当てられている。図２５
の生成用データは、要するに図１８の検査行列４２と実
質的に等しく、この検査行列４２の一部が図１５で説明
した実質的な生成行列４１Ａになっている。図２５の機
能名Ｄ００〜Ｄ１５の生成用データは図１８の列番号１
６〜１のビット列に対応され、図２５の機能名Ｐ００〜
Ｐ０４の生成用データは図１８の列番号２１〜１７のビ
ット列に対応されている。図２５のテーブルを便宜上Ｅ
ＣＣテーブル（ＥＣＣＴＬＢ）とも記す。

【００８８】図２６にはＥＣＣコード生成プログラムに
よる処理手順が例示される。ＥＣＣコード生成プログラ
ムとそれに先立って実行されるユーザプログラムとの間
のデータ及びアドレスの受け渡しにはＣＰＵ２の汎用レ
ジスタ及びフラッシュコントロールモジュール６内のレ
ジスタが利用される。即ち、ユーザプログラムは、フラ
ッシュコントロールモジュール６内のレジスタＦＭＰＡ
Ｒ０に書き込みデータエリアの先頭アドレスをセットす
る。要するに、図２３に例示されるところのＲＡＭ３に
展開されたデータの先頭アドレスがセットされる。汎用
レジスタＲ０はユーザ書き込みデータレジスタ、Ｒ１は
行列テーブル検索アドレスポインタ、Ｒ２は行列テーブ
ル検索ストップ値、Ｒ３はユーザ書き込みデータ保存ア
ドレスポインタ、Ｒ４はユーザ書き込みデータ保存アド
レスストップ値、Ｒ５はビットマスク用データ、Ｒ６は
検査ビット生成用変数、Ｒ７は論理値“１”のビットが
あるかを検出するための変数、Ｒ８はビットに対応する
テーブル値を格納する変数、として利用される。

【００８９】図２６において、先ず、レジスタＦＭＰＤ
Ｒ０の値をレジスタＲ３にセットしてＲＡＭ３上に展開
されたユーザデータの先頭アドレスをストアする（Ｓ４
０）。次に、レジスタＲ３の値にｈ’８０を加算してＲ
ＡＭ上に展開されたユーザデータのストップアドレスを
レジスタＲ４にストアする（Ｓ４１）。そして、レジス
タＲ３の値がレジスタＲ４の値に到達するまで、以下の
処理を行う（Ｓ４２）。すなわち、レジスタＲ３の値を
利用して先頭１６ビットユーザデータをリードしてレジ
スタＲ０にロードする（Ｓ４３）。レジスタＲ１にはＥ
ＣＣＴＬＢの先頭の検索アドレスＸをセットし、レジス
タＲ２にはそのストップアドレスＸ＋ｈ’１０をセット
する（Ｓ４４）。レジスタＲ５にビットマスクデータ
ｈ’０００１をセットし、レジスタＲ６にデフォルトデ
ータｈ’００００をセットする（Ｓ４６）。そしてレジ
スタＲ１の値がレジスタＲ２の値に到達するまで次の処
理を繰り返す（Ｓ４７）。要するに、レジスタＲ７にレ
ジスタＲ５の値をロードし、レジスタＲ７とレジスタＲ
０の値に対して論理積をとり、その結果をレジスタＲ７
に返す（Ｓ４８）。レジスタＲ７の値が０より大きいか
を判定する（Ｓ４９）。ステップＳ４９の判定結果が０
より大きければ、その時のマスクデータＲ５の論理値
“１”のビット位置と等しいビット位置にＲ０のユーザ
データも論理値“１”のビットも持つことになる。その
場合にはＥＣＣテーブルの生成用データ（Ｙ）をレジス
タＲ８にストアし（Ｓ５０）、レジスタＲ６とＲ８の値
に対して前記排他的論理和処理を行って、その値をレジ
スタスＲ６に返す。ステップＳ４９においてＲ７の値が
０であれば、レジスタＲ５の値を１ビット左シフトして
マスクビット位置を次のビット位置とし（Ｓ５２）、レ
ジスタＲ１にｈ’０１を加算して、ＥＣＣＴＬＢの検索
アドレスを次アドレスに進める（Ｓ５３）。そして再度
ステップＳ４８の処理に戻る。ステップＳ４８〜Ｓ５３
の処理はＥＣＣＴＬＢの検索アドレスがストップアドレ
スになるまで繰り返され（Ｓ４７）、ここまでの処理に
より、図１７で説明したようなＥＣＣコードＰがレジス
タＲ６に保持される。そして、次にレジスタＲ３の値を
１ワード分だけインクリメントし（Ｓ５４）、レジスタ
Ｒ３の値が指すアドレス（ＲＡＭ３上に展開された図２
３のデータフォーマットの拡張領域）に、レジスタＲ６
が保有するＥＣＣコードをストアする（Ｓ５５）。そし
て次のユーザデータに対して同様の処理を行う為にレジ
スタＲ３のアドレスを１ワード分インクリメントする。
上記ステップＳ４３〜Ｓ５６までの処理をＲ３＜Ｒ４に
ななるまで繰り返すことによって、ＲＡＭ３上に展開さ
れた一群のユーザデータに対してＥＣＣコードが付加さ
れる。この後、ＥＣＣコード生成プログラムの実行を終
えて、直前のユーザプログラムにリターンする。特に図
示はしないが、リターンされたユーザプログラムは、Ｒ
ＡＭ３上に展開されたＥＣＣコード付加データを、フラ
ッシュメモリ５の所定の領域２０Ｂａに書き込む。

【００９０】《エラー判定処理の具体例》図２７には図
２６の手順で生成されたＥＣＣコード付加データをリー
ドしたときのエラー判定処理の詳細が示される。エラー
判定処理プログラムとそれに先立って実行されるユーザ
プログラムとの間のデータ及びアドレスの受け渡しには
ＣＰＵ２の汎用レジスタ及びフラッシュコントロールモ
ジュール６内のレジスタが利用される。即ち、ユーザプ
ログラムは、フラッシュコントロールモジュール６内の
レジスタＦＭＰＡＲ０にユーザリードアドレスをセット
する。要するに、図３の領域２０Ｂａ中のリードアドレ
スがセットされる。汎用レジスタＲ０はエラー訂正前の
リードアドレス、Ｒ１は検査ビット保存変数、Ｒ２はエ
ラー検出用レジスタ、Ｒ３はユーザリードアドレス、Ｒ
４はＥＣＣ計算用中間テーブル、Ｒ５はＥＣＣＴＬＢ検
索アドレス、Ｒ６はＥＣＣＴＬＢ検索ストップアドレ
ス、Ｒ７はビットマスクデータ、Ｒ８は論理値“１”検
出用変数、Ｒ９はＥＣＣＴＬＢデータ保存用変数、とし
て利用される。

【００９１】図２７において、先ず、レジスタＦＭＰＡ
Ｒ０のユーザリードアドレスをレジスタＲ３にセットし
（Ｓ６０）、このレジスタＲ３のリードアドレスを利用
してユーザデータをレジスタＲ０にストアする（Ｓ６
１）。更にアドレスを１ワード分インクリメントし（Ｓ
６２）、後続のＥＣＣコードのデータをレジスタＲ１に
ストアし、且つレジスタＲ１のデータをレジスタＲ４に
コピーする（Ｓ６３）。前記レジスタＲ４を左に１６ビ
ットシフトを行い、そのシフト結果に対してｈ’００１
Ｆ００００との論理積を採る。これによってレジスタＲ
４には、その第１７ビット目から第２１ビットにＥＣＣ
コードが配置され、その他のビットを“０”としたデー
タを得る（Ｓ６４）。更に、レジスタＲ０の値に対して
ｈ’０００００ＦＦＦＦとの論理積を採り、その結果を
レジスタＲ０に返し、レジスタＲ４の値にレジスタレジ
スタＲ０の値を加えてその演算結果をレジスタＲ４に返
す（Ｓ６５）。これにより図示の“１”ビット検索テー
ブルがレジスタＲ４に得られる。“１”ビット検索テー
ブルにおける未使用エリアは論理値“０”になってい
る。次にレジスタＲ２を論理値“０”に初期化し（Ｓ６
６）、レジスタＲ５にＥＣＣＴＬＢの検索アドレスＸを
セットし、レジスタＲ６に検索ストップアドレスＸ＋
ｈ’１６をセットする（Ｓ６７）。レジスタＲ７にはビ
ットマスクデータｈ’０００００００１をセットする
（Ｓ６８）。そしてＲ５の値がＲ６の値になるまで以下
の処理を繰り返す。即ち、レジスタＲ８にレジスタＲ４
の値をセットし、Ｒ７とＲ８の論理積をＲ８に返し、Ｒ
８が０より大きいかを判定する（Ｓ７１）。ステップＳ
７１の判定結果が０より大きければ、その時のＲ７のマ
スクデータの論理値“１”のビット位置と等しいビット
位置にＲ４の符号化データも論理値“１”のビットも持
つことになる。その場合にはＥＣＣテーブルＥＣＣＴＬ
Ｂの生成用データ（Ｙ）をレジスタＲ９にストアし（Ｓ
７２）、レジスタＲ２とＲ９の値に対して前記排他的論
理和処理を行って、その値をレジスタスＲ２に返す（Ｓ
７３）。ステップＳ７１においてＲ８の値が０であれ
ば、レジスタＲ７の値を１ビット左シフトしてマスクビ
ット位置を次のビット位置とし（Ｓ７４）、レジスタＲ
５にｈ’０１を加算して、ＥＣＣＴＬＢの検索アドレス
を次アドレスに進める（Ｓ７５）。そして再度ステップ
Ｓ７０の処理に戻る。ステップＳ７０〜Ｓ７７の処理は
ＥＣＣＴＬＢの検索アドレスがストップアドレスになる
まで繰り返され（Ｓ６９）、ここまでの処理により、図
１９及び図２０で説明したような判定結果Ｒｌｔがレジ
スタＲ２に保持される。そして、レジスタＲ２の値が全
ビット“０”か否かを判定し（Ｓ７６）、そうでなけれ
ばエラーが有るので、訂正可能な１ビットエラーに対し
て対してはサブルーチンとして後述のエラー訂正処理を
実行する。そして、レジスタＦＭＰＤＲ０が示す領域
に、レジスタＲ４の下位１６ビットの値をストアし（Ｓ
７）、レジスタＦＰＦＲにパス情報をセットする。尚、
特に図示はしないがステップＳ７６ではエラーが訂正不
能であるか否かも判定し、訂正不能であれば図２２で説
明した訂正不能エラー発生の通知処理を行って例外処理
を待ってもよい。

【００９２】《エラー訂正処理の具体例》図２８には１
ビットの誤りに対するエラー訂正処理の詳細が示され
る。エラー訂正処理プログラムにおけるＣＰＵ２の汎用
レジスタ及びフラッシュコントロールモジュール６内の
レジスタの利用形態はエラー判定処理の場合と同じであ
る。図２７において、先ず、レジスタＲ５にＥＣＣＴＬ
Ｂの先頭検索アドレスＸをセットし、レジスタＲ６にＥ
ＣＣＴＬＢの検索ストップアドレスをセットする（Ｓ８
０）。レジスタＲ７にビット反転用マスクデータｈ’０
００１をセットする（Ｓ８１）。そしてＲ５の値がＲ６
の値になるまで以下の処理を繰り返す。即ち、レジスタ
Ｒ５の検索アドレスに対応する生成用データをＥＣＣＴ
ＬＢからレジスタＲ９にストアする。そして、Ｒ９の値
が前記レジスタＲ２の判定結果Ｒｌｔに一致するかが判
別され、一致していれば、その時のＲ７のビット反転用
マスクデータにおける“１”のビット位置に対応するユ
ーザデータのビット位置に誤りがある。前記エラー判定
処理のステップＳ７７で説明したようにレジスタＲ４の
下位１６ビットを切出して、正規のユーザデータとする
から、そのとき、レジスタＲ７のマスクデータとレジス
タＲ４のデータとを対応ビット毎に排他的論理和を採る
ことによって、マスクデータのビット“１”に対応する
ユーザデータのビットだけが論理値反転され、エラー訂
正されたユーザデータがレジスタＲ４に返される（Ｓ８
５）。ステップＳ８４においてＲ９の値がＲ２の値に一
致しなければ、レジスタＲ５にｈ’０１を加算して、Ｅ
ＣＣＴＬＢの検索アドレスを次アドレスに進め（Ｓ８
６）、レジスタＲ７のマスクデータを１ビットシフトし
（Ｓ８７）、再度ステップＳ８３の処理に戻る。ステッ
プＳ８３〜Ｓ８７の処理はＥＣＣＴＬＢの検索アドレス
がストップアドレスになるまで繰り返されて（Ｓ８
２）、当該サブルーチンを終了する。このサブルーチン
が終了されたとき、レジスタＲ４には誤り訂正された正
規のユーザデータを含んでいる。

【００９３】《マルチチップのデータ処理システム》図
２９にはマルチチップのデータ処理システムが例示され
る。同図に示されるデータ処理システムはデータプロセ
ッサ５０とフラッシュッメモリ５１が夫々別々に半導体
集積回路化されてバス５２で接続され、その他に、単一
又は複数個の半導体集積回路で構成された周辺回路５３
がバス５２に接続される。データプロセッサ５０はＣＰ
Ｕ６５、ＲＡＭ６６、ＲＯＭ６７、及びＩ／Ｏ６８を有
する。フラッシュメモリ５１は汎用フラッシュメモリで
あり、フラッシュメモリセルがマトリクス配置されたメ
モリセルアレイ７０、ＸＤＥ・ＤＲＶ７１、ＹＤＥ７
２、ＴＧＮ７３、ＶＧＮ７４、ＹＳＷ７５、ＳＡＡ７
６、書き込み・消去制御回路７７を有する。フラッシュ
ッメモリ５１の基本的な構成は前記フラッシュメモリ５
と同様であるからその詳細な説明は省略するが、書き込
み及び消去を制御するロジック回路として書き込み・消
去制御回路７７を専用に備える。フラッシュメモリ５１
の動作はＣＰＵ６５から与えられるコマンド並びにアク
セス制御信号によって決定される。ＣＰＵ６５はフラッ
シュメモリ５１の位置部の記憶領域７０Ｅを頻繁に書き
換えるパラメータデータのようなデータの記憶領域とし
て用いる。前述と同様にその領域７０Ｅは他の領域より
も書き換え保証回数を向上させる為にＥＣＣ処理の対象
とされる。ＲＯＭ６７は前記領域７０Ｅをアクセスして
データ処理を行うユーザプログラム６７Ｐを保有する。
このユーザプログラム６７Ｐは、前記領域７０Ｅにパラ
メータデータを書き込むときに実行されるＥＣＣコード
生成プログラム６７Ｐ１、前記領域７０Ｅから読み出し
たＥＣＣコード付加データに対するエラー判定及び誤り
訂正を行う為のエラー訂正プログラム６７Ｐ２を有す
る。前記ＥＣＣコード生成プログラム及びエラー訂正プ
ログラムは所定のユーザプログラムから呼び出されて実
行される。

【００９４】上記マルチチップのデータ処理システムに
おいても図１のシングルチップのマイクロコンピュータ
化されたデータ処理システムと同様に、ＥＣＣコードに
よる記憶領域の利用の無駄を省いて記憶情報の信頼性を
向上させることができ、ＥＣＣコードによる記憶領域の
利用の無駄を省いて記憶情報の書換え保証回数を向上さ
せることが可能であり、デバイスの特性に合ったＥＣＣ
方式を選択してデータに対するＥＣＣコードのオーバヘ
ッドを小さくし記憶領域の利用効率を最大限とすること
が可能である等の効果を得ることができる。

【００９５】《多値フラッシュメモリへの考慮》前記フ
ラッシュメモリ５，５１は、１個のフラッシュッメモリ
セルに２ビット以上の記憶情報を保持させることが可能
な多値フラッシュメモリであってもよい。すなわち、１
個のフラッシュメモリセルは、情報記憶に際して複数ビ
ットの書き込みデータで指定される４種類以上の閾値電
圧の中の一つの閾値電圧に設定され、情報読み出しに際
して閾値電圧の状態を対応する複数ビットの記憶情報と
して出力する、１個のフラッシュメモリセルの記憶情報
を複数ビット化したメモリである。ここでは、一つのフ
ラッシュメモリセルに２ビットの情報を書き込むことが
でき、かつその情報を読み出すことができるフラッシュ
メモリを一例とする。このようなフラッシュメモリが実
現しようとする多値情報記憶技術において、一つのメモ
リセルの情報記憶状態は、例えば消去状態（“１
１”）、第１の書き込み状態（“１０”）、第２の書き
込み状態（“００”）、第３の書き込み状態（“０
１”）の中から選ばれた一つの状態とされる。全部で４
通りの情報記憶状態は、２ビットのデータによって決定
される状態とされる。即ち、２ビットのデータを一つの
メモリセルで記憶する。この４値のデータと閾値電圧と
の関係は、図３０の閾値電圧分布図に示される通りであ
る。フラッシュメモリセルの記憶データの値と閾値電圧
との関係を図３０のように規定すると、情報記憶後に、
閾値電圧が不所望に変化しても隣の閾値電圧のデータと
は相互に１ビットしか相違しないようになる。したがっ
て、データエラーを生じても殆どが１ビットエラーにな
り、１ビットエラーに対して訂正可能なＥＣＣ処理によ
るデータの信頼性を高く維持することが可能になる。換
言すれば、多値フラッシュメモリセルの閾値電圧が近い
ところをデータハミング距離が１になるようにすれば、
相対的に少ないビット数のＥＣＣコードで高い信頼性を
得ることができ、書換え保証回数の向上が容易になる。

【００９６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００９７】例えば、フラッシュメモリセルはフローテ
ィングゲートとコントロールゲートの縦積み構造に限定
されず、ＭＯＳトランジスタのゲート電極をフローティ
ングゲート電極とし当該ゲート電極を延在させて形成し
たＭＯＳゲート容量を介してチャネル領域をコントロー
ルゲートに用いるようなデバイス構造などを採用しても
よい。また、不揮発性記憶素子はフラッシュメモリに限
定されず、ＭＮＯＳ（メタル・ナイトライド・オキサイ
ド・セミコンダクタ）トランジスタを記憶素子とするＥ
ＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・
プログラマブル・リード・オンリ・メモリ）のような不揮
発性メモリ、或いは誘電体メモリ等であってもよい。

【００９８】データ処理システムは、１個の半導体チッ
プに前記不揮発性メモリ及び中央処理装置が形成された
シングルチップのマイクロコンピュータとして実現する
ことが可能であり、その一方において、前述の如く前記
データ処理システムは、前記不揮発性メモリ及び中央処
理装置が夫々別々の半導体チップに形成されたマルチチ
ップ形態で実現してもよい。そして、データ処理システ
ムは、シングルチップ及びマルチチップのマイクロコン
ピュータに限定されず、フラッシュメモリを内蔵したグ
ラフィックスコントローラ、ＤＲＡＭを専用ロジック回
路と共に混載したシステムＬＳＩ、その他のマルチチッ
プによる電子回路に広く適用する事ができる。

【００９９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１００】すなわち、一部の記憶領域にだけＥＣＣコ
ードの付加や誤り訂正を行なって書換え保証回数を向上
させるから、記憶領域に拘わらず全てのライトデータに
対して区別なくＥＣＣコードを付加する構成に比べて、
実質的に無用のＥＣＣコードによる記憶領域の無駄を省
くことができる。更に、ＥＣＣ処理をソフトウェアで対
処するから不揮発性メモリのデバイス特性に合ったＥＣ
Ｃ訂正能力を容易に選択することができる。このよう
に、データ処理システムにおいてＥＣＣコードによる記
憶領域の利用の無駄を省いて不揮発性メモリに記憶され
た情報の信頼性を向上させることができ、また、ＥＣＣ
コードによる記憶領域の利用の無駄を省いて不揮発性メ
モリにおける記憶情報の書換え保証回数を向上させるこ
とができる。更に、デバイスの特性に合ったＥＣＣ方式
を選択でき、データに対するＥＣＣコードのオーバヘッ
ドを小さくして記憶領域の利用効率を最大限とすること
が可能である。

【０１０１】ＥＣＣコードが付加されたデータに対する
誤り判定及び訂正の処理によるデータリード動作の遅延
を抑えることが可能である。

【０１０２】積和演算などを行うことなくＥＣＣコード
の生成を効率的に行なうことができ、ＥＣＣコードが付
加されたデータの誤り判定を効率的に行なうことができ
る。

【図面の簡単な説明】

【図１】本発明の一例に係るシングルチップのマイクロ
コンピュータのブロック図である。

【図２】ＣＰＵの具体例を示すブロック図である。

【図３】書換え保証回数を向上させる記憶領域、ＥＣＣ
コード生成プログラム及びエラー訂正プログラムの記憶
領域のマッピング例を示す説明図である。

【図４】ユーザデータのビット数に対するＥＣＣコード
のビット数による誤り訂正能力とオーバーヘッドとの関
係を例示する説明図である。

【図５】ユーザデータとＥＣＣコードを一つの配列デー
タ中に対応付けての配列するデータフォーマットと、ユ
ーザデータとＥＣＣコードとを別の配列データとして対
応付けるデータフォーマットとを例示する説明図であ
る。

【図６】ユーザデータとＥＣＣコードとを一つの配列デ
ータ中に対応付けて書き込むときの処理手順を例示する
説明図である。

【図７】ユーザデータとＥＣＣコードとを別の配列デー
タとして対応付けて書き込むときの処理手順を例示する
説明図である。

【図８】図６で説明したレコード配列を有するＥＣＣコ
ード付きデータをリードするときの処理手順を例示する
説明図である。

【図９】図７で説明したユーザデータとＥＣＣコードが
別々の配列データとされるＥＣＣコード付きデータをリ
ードするときの処理手順を例示する説明図である。

【図１０】ＥＣＣコード生成プログラム及びエラー訂正
プログラムの実行速度を向上させる為の一例を示す説明
図である。

【図１１】エラー判定によるオーバヘッドを見掛け上解
消するための一例を示す説明図である。

【図１２】エラー判定によるオーバヘッドを見掛け上解
消するための別の一例を示す説明図である。

【図１３】１６ビットデータに対する１ビット訂正のた
めの行列テーブル４０の一例を示す説明図である。

【図１４】ＥＣＣコードを付加した符号語を生成する原
理的手法の説明図である。

【図１５】Ｈ’８０４１の１６ビットデータに対し排他
的論理和を用いてＥＣＣコードを生成する具体例の説明
図である。

【図１６】排他的論理和演算のための演算手段をＥＣＣ
コード１ビット分の構成を代表として例示するブロック
図である。

【図１７】図１５の例において排他的論理和を採った具
体的な演算結果であるＥＣＣコードを例示する説明図で
ある。

【図１８】エラー判定処理の原理的手法を示す説明図で
ある。

【図１９】図１８の例において前記排他的論理和による
誤り無の判定結果が例示される説明図である。

【図２０】図１９に対して１ビット誤りの有る判定結果
が得られる場合を例示する説明図である。

【図２１】２ビット以上の訂正不能な誤りが発生してい
る時の判定結果を列挙する説明図である。

【図２２】訂正不能エラーに対して例外処理を実行可能
にする例を示す説明図である。

【図２３】ユーザデータとＥＣＣコードの符号語に採用
される固定フォーマットの一例を示す説明図である。

【図２４】図２３の固定フォーマットの更に詳細を例示
する説明図である。

【図２５】行列テーブルのデータを保有するＥＣＣテー
ブルを例示する説明図である。

【図２６】ＥＣＣコード生成プログラムによる処理手順
を例示するフローチャートである。

【図２７】図２６の手順で生成されたＥＣＣコード付加
データをリードしたときのエラー判定処理の詳細を示す
フローチャートである。

【図２８】１ビットの誤りに対するエラー訂正処理の詳
細を示すフローチャートである。

【図２９】マルチチップのデータ処理システムを例示す
るブロック図である。

【図３０】多値フラッシュメモリにおける４値のデータ
と閾値電圧との関係を例示する説明図である。

【符号の説明】

１マイクロコンピュータ２ＣＰＵ３ＲＡＭ５フラッシュメモリ６フラッシュコントロールモジュール８マスクＲＯＭ２０メモリセルアレイ２０Ａブート領域２０Ｂユーザ領域２０Ｂａ相対的に書換え保証回数の高い記憶領域２０Ｂｂ相対的に書換え保証回数の低い記憶領域２１ＥＣＣコード生成プログラム２２エラー訂正プログラムＤＡ１ユーザデータの配列ＤＡ２固定フォーマットの符号語の配列ＤＡ３ＥＣＣコードのみから成るデータ配列ＤＡＴＡ１ＥＣＣコード付加パラメータデータＤＡＴＡ２エラー判定・訂正済パラメータデータＲＥＲリードエラービット３０リードエラーフラグ４０行列テーブル４１生成行列４２検査行列Ｍデータ（ユーザデータ）４１Ａ生成行列の内ＥＣＣに関する部分を抜き出した
行列ＰＥＣＣコードＣ符号語Ｒｌｔエラー判定の演算結果Ｃｅｒ１ビットの誤りを含む符号語Ｂｅｒ誤りビット５０データプロセッサ５１フラッシュメモリ６５ＣＰＵ６６ＲＡＭ６７ＲＯＭ７０メモリセルアレイ７０Ｅ相対的に書換え保証回数の高い記憶領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 29/00 ６３１Ｇ１１Ｃ 17/00 ６３９Ｃ (72)発明者石川栄一北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内Ｆターム(参考） 5B001 AA03 AB02 AD03 5B018 GA02 GA04 HA23 NA06 5B025 AD01 AD04 AD05 AD13 AE08 5B062 AA10 CC01 5L106 AA10 AA16 BB12

Claims

【特許請求の範囲】

【請求項１】書き換え可能な不揮発性メモリと、中央
処理装置とを有し、前記中央処理装置は、所定の処理を
実行し、前記不揮発性メモリの指定された一部の記憶領
域の書換え保証回数を当該不揮発性メモリのその他の記
憶領域の書換え保証回数よりも向上させる処理を行なう
ものであることを特徴とするデータ処理システム。
【請求項２】書き換え可能な不揮発性メモリと、中央
処理装置とを有し、前記中央処理装置は、所定の処理を
実行して、前記不揮発性メモリの指定された一部の記憶
領域に対するライトデータに誤り訂正情報を生成して付
加し、前記指定された一部の記憶領域からのリードデー
タに対し誤り訂正情報による誤り判定と誤り訂正が可能
であることを特徴とするデータ処理システム。
【請求項３】１個の半導体チップに前記不揮発性メモ
リ及び中央処理装置が形成されたシングルチップのマイ
クロコンピュータであることを特徴とする請求項１又は
２記載のデータ処理システム。
【請求項４】前記不揮発性メモリ及び中央処理装置が
夫々別々の半導体チップに形成されたマルチチップ形態
であることを特徴とする請求項１又は２記載のデータ処
理システム。
【請求項５】前記所定の処理は、前記不揮発性メモリ
の指定された一部の記憶領域への書き込みデータに対し
て誤り訂正情報を生成する誤り訂正情報生成プログラム
と、前記指定された一部の記憶領域から読み出された誤
り訂正情報付加データに対するエラー判定とエラーの訂
正を行なうエラー訂正プログラムであることを特徴とす
る請求項１又は２記載のデータ処理システム。
【請求項６】前記データをｎビットとし、ｎビットの
データに対する誤り訂正情報をｍビットとするとき、ｍ
ビットの相互に異なる２進数をｍ＋ｎ列に並べた行列テ
ーブルの記憶領域を有し、前記行列テーブルは前記誤り
訂正情報生成プログラム及びエラー訂正プログラムによ
って参照されるものであることを特徴とする請求項５記
載のデータ処理装置。
【請求項７】前記中央処理装置によってアクセス可能
なマスクＲＯＭを有し、前記マスクＲＯＭは、前記誤り
訂正情報生成プログラム及びエラー訂正プログラムを保
有するものであることを特徴とする請求項５記載のデー
タ処理システム。
【請求項８】前記不揮発性メモリのその他の記憶領域
は、前記誤り訂正情報生成プログラム及びエラー訂正プ
ログラムの格納領域を有して成るものであることを特徴
とする請求項５記載のデータ処理システム。
【請求項９】前記不揮発性メモリのその他の記憶領域
は消去動作が禁止された消去禁止領域と消去及び書き込
みが許容された書換え許容領域とを有し、前記前記誤り
訂正情報生成プログラム及びエラー訂正プログラムの格
納領域は前記消去禁止領域に割当てられて成るものであ
ることを特徴とする請求項８記載のデータ処理システ
ム。
【請求項１０】前記誤り訂正情報生成プログラムは、
誤り訂正情報を生成した後、生成した誤り訂正情報とそ
れに対応するデータとを規定のフォーマットに従い誤り
訂正情報付加データとして前記指定された一部の記憶領
域に格納するものであり、前記エラー訂正プログラムは
前記規定のフォーマットに従って誤り訂正情報付加デー
タを認識するものであることを特徴とする請求項７又は
９記載のデータ処理システム。
【請求項１１】前記不揮発性メモリのその他の記憶領
域は消去動作が禁止された消去禁止領域と消去及び書き
込みが許容された書換え許容領域とを有し、前記誤り訂
正情報生成プログラム及びエラー訂正プログラムの格納
領域は前記書換え許容領域に割り当てられて成るもので
あることを特徴とする請求項８記載のデータ処理システ
ム。
【請求項１２】前記不揮発性メモリから前記誤り訂正
情報生成プログラム及びエラー訂正プログラムが転送さ
れるＲＡＭを有し、前記中央処理装置は前記ＲＡＭに転
送された前記誤り訂正情報生成プログラム及びエラー訂
正プログラムを実行するものであることを特徴とする請
求項５記載のデータ処理システム。
【請求項１３】前記中央処理装置はリセットの指示に
応答して前記不揮発性メモリから前記ＲＡＭに前記誤り
訂正情報生成プログラム及びエラー訂正プログラムを転
送するものであることを特徴とする請求項１２記載のデ
ータ処理システム。
【請求項１４】前記中央処理装置によってアクセス可
能なＲＡＭを有し、前記中央処理装置はリセットの指示
に応答して、前記不揮発性メモリの一部の記憶領域から
順次誤り訂正情報付加データを読み出し、読み出した誤
り訂正情報付加データに対し、前記エラー訂正プログラ
ムの実行により前記エラー判定とエラーの訂正を行い、
前記エラー判定とエラーの訂正処理を経たデータを前記
ＲＡＭに初期的にストアするものであることを特徴請求
項５又は７記載のデータ処理システム。
【請求項１５】前記中央処理装置は、前記エラー訂正
プログラムの実行による前記エラー判定処理において訂
正不能なエラーの発生を示す情報を外部から認識可能に
保持する手段を有して成るものであることを特徴とする
請求項５又は７記載のデータ処理システム。
【請求項１６】演算制御装置のアドレス空間に書換え
保証回数の低い第１記憶領域と、書換え保証回数の高い
第２記憶領域とを有し、前記第１記憶領域は、前記第２
記憶領域への書き込みデータに対してＥＣＣコードを生
成するＥＣＣコード生成プログラムと、前記第２記憶領
域から読み出されたＥＣＣコード付加データに対するエ
ラー判定とエラーの訂正を行なうエラー訂正プログラム
とを有し、前記演算制御装置は、前記第２記憶領域にデ
ータを格納するとき、前記ＥＣＣコード生成プログラム
を実行するものであることを特徴とするデータ処理シス
テム。
【請求項１７】前記演算制御装置は、前記第２記憶領
域からデータを読み出すとき、前記エラー訂正プログラ
ムを実行するものであることを特徴とする請求項１６記
載のデータ処理システム。
【請求項１８】前記演算制御装置は、所定の動作モー
ドに応答して前記エラー訂正プログラムを実行して前記
第２記憶領域のデータを予めＲＡＭに順次転送可能であ
ることを特徴とする請求項１６記載のデータ処理システ
ム。
【請求項１９】前記第１記憶領域はマスクＲＯＭであ
り、前記第２記憶領域は電気的に書き換え可能なフラッ
シュメモリであることを特徴とする請求項１６記載のデ
ータ処理システム。
【請求項２０】前記第１記憶領域及び第２記憶領域は
電気的に書換え可能なフラッシュメモリであり、前記フ
ラッシュッメモリは当該フラッシュメモリに対する書き
込み消去プログラムを保有し、更に、前記フラッシュメ
モリから前記書き込み消去プログラムが転送されるＲＡ
Ｍを有し、前記演算制御装置は特定の動作モードに応答
してＲＡＭ上の前記書き込み消去プログラムを実行可能
であることを特徴とする請求項１６記載のデータ処理シ
ステム。
【請求項２１】ｎビットのデータに対してＥＣＣコー
ドをｍビットとするとき、ｍビットの相互に異なる２進
数をｍ＋ｎ列に並べた行列テーブルを用いるデータ処理
方法であって、ＥＣＣコードの生成では、データの論理
値“１”のビット位置に対応する前記行列テーブルの列
の値を行方向のビット毎に排他的論理和を採り、これに
よって得られたｍビットの値をＥＣＣコードとし、デー
タにＥＣＣコードを付加してｍ＋ｎビットの符号語を生
成することを特徴とするデータ処理方法。
【請求項２２】前記符号語の論理値“１”のビット位
置に対応する前記行列テーブルの列の値を行方向のビッ
ト毎に排他的論理和を採り、これによって得られたｍビ
ットの値が全ビット論理値“０”のときはエラー無と判
定して前記符号語のｎビットのデータを正規データと
し、前記排他的論理和によって得られたｍビットの値が
1ビットでも論理値“１”のときはエラー有りと判定し
て、前記行列テーブルの列から、前記排他的論理和によ
って得られたｍビットの２進数に一致する列を検索し、
検索された列に対応される位置の符号語のビットを論理
値反転して訂正し、訂正された符号語のｎビットのデー
タを正規データとする、ことを特徴とする請求項２１記
載のデータ処理方法。
【請求項２３】前記中央処理装置は、前記エラー訂正
プログラムの実行中にエラー訂正可能なデータを検出し
た場合、その検出結果に対応する情報を保持する記憶回
路を有することを特徴とする請求項５又は７記載のデー
タ処理システム。
【請求項２４】上記検出結果に対応する情報は、ワー
ニング情報として利用されることを特徴とする請求項２
３記載のデータ処理システム。