KR20040059771A - 안정한 셀플레이트전압을 가지는 반도체메모리장치 - Google Patents
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Abstract
본 발명은 반도체메모리장치에 관한 것으로, 메모리셀의 셀판전압을 공급하는 셀판전압발생회로의 출력단과 비트라인프리차지전압발생회로의 출력단을 서로 연결가능하도록 하여 특정 동작에서 비트라인프리차지전압이 셀판전압으로 공급됨에 의해 셀판전압을 안정화시키도록 한다.
Description
본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서, 더욱 상세하게는 셀판전압발생회로(Cell plate voltage generator)와 비트라인프리차지전압발생회로(Bitline precharge voltage generator)의 각 출력을 서로 연결가능하도록 하여 셀판전압을 안정화시킨 반도체메모리장치에 관한 것이다.
디램(DRAM:Dynamic Random Access Memory)은 반도체메모리장치의 대표적인 소자로서, 하나의 액세스트랜지스터(access transistor)와 하나의 캐패시터(capacitor)가 메모리셀(memory cell)의 단위(unit)구조를 이루고 있다. 디램의 메모리셀은 데이터(data)의 유지(retention)동작을 위해 리프레쉬(refresh)를 필요로 하며, 디램이 고집적(high-density)화될수록 셀사이즈(cell size)가 작아지면서 동작전류도 점차 낮게 되고 있어, 안정한 데이터유지동작이 더욱 중요하게 된다. 디램의 메모리셀을 이루는 캐패시터는, 데이터를 저장하는 스토리지캐패시터(storage capacitor)이다. 이 스토리지캐패시터의 양 전극은 데이터를 저장하는 스토리지(storage)전극과 상기 스토리지전극의 데이터유지시간(data retention time)을 늘려주기 위한 셀플레이트(cell plate)전극으로 이루어진다. 상기 셀플레이트전극에는 통상적으로 전원전압의 1/2 정도의 전압으로 되는 셀플레이트전압(cell plate voltage) VCP가 공급된다.
이와 관련하여 도 1은 통상의 디램의 메모리셀의 구조를 나타낸 회로도로서, 1개의 액세스트랜지스터 Cell TR과 1개의 셀캐패시터 Cell Cap을 나타내고 있다. 그리고 잘 알려진 바와 같이, 도 1의 메모리셀은 워드라인(wordline) WL과 비트라인 BitLine의 선택에 의해 액세스(access) 즉, 리드/라이트(read/write)가 이루어진다. 도 1에서 캐패시터의 양단 즉, 양 전극은 각각 스토리지노드(storage node)와 셀플레이트(Cell Plate)로 이루어진다.
여기서 셀플레이트에 공급되는 셀플레이트전압 VCP은 일반적으로 스토리지노드의 High 전압에 대해서 약 1/2 정도의 전압레벨을 갖는다. 이는 스토리지노드는 데이터 "0(= low)" 또는 "1(high)"의 값을 가지므로, 셀캐패시터의 신뢰성을 고려할 때, 스토리지노드에 high전압에 대해 1/2 정도의 전압을 가지도록 설계되기 때문이다.
도 1의 구조에서, 스토리지노드에 데이터 "0"이 쓰여져 있다고 가정할 때, 만일 셀플레이트전압 VCP전압이 외부요인에 의하여 기존의 목표전압보다 일시적으로 상승했다고 한다면 스토리지노드에서 느끼는 전압레벨은 0v의 전압레벨이 아니라 어떠한 "+" 값을 가진 전압으로 인식할 것이다. 이러한 현상은 셀플레이트의 캐패시턴스가 대단히 큰 관계로 일종의 부트스트랩(bootstrap)효과가 나타나는 것이다.
이러한 현상은 스토리지노드에 데이터 "1"이 쓰여져 있을때도 마찬가지이다. 이때에는 셀플레이트전압 VCP전압이 외부 노이즈(noise)에 의하여 "하이(high)"전압의 1/2 보다 작은 전압이 된다면, 스토리지노드에서 느끼는 전압은 "high voltage - ΔV" 정도의 전압이 될 것이다. 이러한 스토리지노드의 전압변화는 비트라인센스앰프의 센싱마진을 감소시킴으로써 페일(fail)을 유발시킬 수 있는 요인이 된다.
일반적으로 셀플레이트전압 VCP를 변화시키는 외부 노이즈 요인을 보면, 오토리프레쉬(auto refresh)와 같이, 짧은 시간내에 전류를 많이 소모하는 모드(mode)에서 셀플레이트전압 VCP의 변화를 가져오게 된다.
물론 셀플레이트전압을 생성하는 셀플레이트전압발생회로가 온칩(on-chip)상에 존재하는데, 이 발생회로는 목표전압(target voltage)을 유지시키기 위해 전류를 전압에 따라 공급 또는 소모시키게 된다.
그러나 외부전원전압이 2.5V인 경우에 VCP 전압은 대략 1V 정도 근처에 존재하게 되는데, 이러한 구조적인 문제로 인하여 전류공급능력이 상당히 작아지게 된다. 특히 셀플레이트전압 VCP가 작은 폭으로 변화할 때는 더욱 더 문제가 심각하게 된다.
이와 관련하여 도 2는 실제로 칩의 동작중에 셀플레이트전압 VCP의 변화를 측정한 파형도이다. 도시된 바와 같이, 특히 오토리프레쉬 구간에서 0.6V 정도 떨어지는 것이 나타나며, 이러한 변화는 페일을 유발하는 등, 안정성에 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 안정된 셀플레이트전압을 공급하는 반도체메모리장치를 제공함에 있다.
본 발명의 다른 목적은, 오토리프레쉬와 같이 셀플레이트전압을 떨어뜨리는 요인이 발생되어도 신뢰성있는 셀플레이트전압을 공급하는 반도체메모리장치를 제공함에 있다.
도 1은 일반적인 디램의 셀 구조를 나타낸 회로도,
도 2는 도 1의 구조에서의 오토리프레쉬시의 파형도,
도 3은 본 발명에 의한 셀판전압안정화회로의 실시예를 나타낸 회로도,
도 4a, 4b는 도 3의 동작타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 비트라인프리차지전압발생회로
20: 셀판전압발생회로
100: 스위치
200: 셀판전압안정화신호발생회로
상기와 같은 목적들을 달성하기 위한 본 발명은, 비트라인프리차지전압발생회로에 연결된 제1라인과, 셀판전압발생회로에 연결된 제2라인을 가지는 반도체메모리장치에 있어서, 셀판전압안정화신호의 입력에 응답하여 상기 제1라인과 제2라인을 서로 스위칭하는 스위치와, 로우신호와 테스트신호의 입력에 응답하여 상기 셀판전압안정화신호를 발생하는 셀판전압안정화신호발생회로를 구비함을 특징으로 한다.
바람직하게 상기 스위치는 모오스(MOS)트랜지스터로 구성된다.
더욱 바람직하게 상기 스위치는 피모오스(PMOS)트랜지스터로 구성된다.
바람직하게 상기 셀판전압안정화신호발생회로는, 로우(row)신호와 테스트(test)신호를 입력하여 셀판전압안정화신호를 출력하는 셀판전압안정화신호발생수단과, 상기 셀판전압안정화신호발생수단의 출력신호를 레벨변환하는 레벨시프터(level shifter)를 포함하여 이루어진다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
설명에 앞서 본 발명에 의한 반도체메모리장치의 주된 특징은, 특정 동작(본 명세서상에서는 비트라인프리차지동작으로 실시하였음)에서 셀판전압안정화신호를 발생하여 비트라인프리차지전압과 셀판전압을 서로 쇼트(short)시켜, 셀판전압을 안정화시키는 발명임을 주목하여야 할 것이다.
도 3은 본 발명에 의한 셀판전압안정화회로의 실시예를 도시한 회로도이다.
도 3의 구성은, 비트라인프리차지전압발생회로 10에 연결된 비트라인프리차지전압라인 VBLP line과, 셀판전압발생회로 20에 연결된 셀판전압라인 VCP line과, 이들 비트라인프리차지전압라인 VBLP line과 셀판전압라인 VCP line에 공통으로 연결된 스위치 100과, 상기 스위치 100을 제어하는 셀판전압안정화신호 SC를 발생하는 셀판전압안정화회로 200으로 이루어진다.
상기 스위치 100은, 피모오스(PMOS)트랜지스터로 실시구성되었다. 여기에서 상기 스위치 100은, 셀판전압안정화신호 SC의 논리(logic)를 고려하여 엔모오스(NMOS)트랜지스터로 구현하거나 또는 다른 스위치소자로 구현 가능하나, 스위칭동작시 전압강하가 발생하지 않고 구현이 용이한 피모오스트랜지스터로 구성함이 더 바람직하다.
상기 셀판전압안정화회로 200은, 로우신호 RASt10을 입력하는 인버터(inverter) I1과, 테스트모드(test mode)신호 TM을 입력하는 인버터 I2와, 상기 인버터 I1의 출력을 지연하는 지연(delay)수단 D1과, 상기 인버터 I1을 통한 로우신호 RASt10을 제1입력으로 하고 상기 인버터 I1을 통한 로우신호 RASt10이 지연수단 D1을 통한 신호를 제2입력으로 하고 상기 인버터 I2를 통한 테스트모드신호 TM를 제3입력으로 하는 낸드게이트(NAND gate) 202로 구성되는 셀판전압안정화수단 200A와, 상기 셀판전압안정화수단 200A의 출력신호(구체적으로는 낸드게이트 202의 출력신호)를 승압전압 VPP로 레벨변환하여 셀판전압안정화신호 SC를 상기 스위치 100으로 공급하는 레벨시프터(level shifter) 200B로 구성된다.
여기에서 상기 지연수단 D1은, 씨모오스(CMOS) 인버터 체인(chain)으로 실시구성되었으며, 셀판전압안정화신호 SC가 펄스신호로 생성되도록 그 개수가 홀수개로 구성된다.
레벨시프터 200B는 공지의 구성이므로 자세한 구성설명은 생략하겠다.
도 3의 구성에서 레벨시프터 200B의 경우에는 스위치 100의 구성을 고려하거나 또는 셀판전압안정화수단 200A의 출력레벨을 고려하여 생략가능하다.
도 3의 구성에 따른 본 발명의 동작을 설명하겠다.
도 3을 참조하면, 셀판전압 VCP의 전압레벨이 변화되었을 시에 빠른 대응을 하기 위해 비트라인프리차지전압 VBLP와 쇼트(short)시킴으로써 그 능력을 키워서, 결과적으로 셀판전압 VCP의 레벨변화에 빠르게 대응할 수 있도록 구성되었다.
일반적으로 비트라인프리차지전압발생회로 10도 셀판전압발생회로 20의 구성과 동일하게 구현된다. 이는 두 전압레벨이 거의 동일하기 때문이다. 그래서 비트라인프리차지전압도 회로입장에서 보면 셀판전압발생회로와 같이 구동능력이 작을 수도 있지만, 비트라인프리차지전압은 비트라인(bitline)과 상보비트라인(/bitline)을 서로 프리차지시키는 전압이므로 이때의 구동능력을 대단히 강하게 된다. 이러한 강한 구동능력은 비트라인이 프리차지될 때 발생하므로 이러한 동작이 이루어질 때 일정 구간동안 비트라인프리차지전압과 셀판전압을 쇼트시켜, 결과적으로 셀판전압의 안정화를 도모할 수 있게 된다.
도 3의 구성을 참조한다면 셀판전압안정화신호 SC과 논리 로우(low)로 인에이블될시에 스위치 100이 온(on)하게 되어, 비트라인프리차지전압라인 VBLP line과 셀판전압라인 VCP line이 서로 연결되는데, 특히 비트라인프리차지동작시 연결된다면 셀판전압의 안정화를 이룰 수 있게 된다.
도 4a는 도 3의 회로에서 셀판전압안정화신호 SC가 발생하지 않는 경우의 동작타이밍도이다. 이때에는 로우신호 RASt10이 발생되어도 테스트모드신호 TM이 논리 하이(high)로 발생하기 때문에 도 3의 낸드게이트 202가 디세이블(disable)된다. 그래서 셀판전압안정화신호 SC가 논리 하이(이때에는 디세이블상태임)로 유지되어 스위치 100이 오프(off)상태에 있게 된다. 이때에는 비트라인프리차지전압라인 VBLP line과 셀판전압라인 VCP line이 서로 연결되지 않게 된다.
도 4b는 도 3의 회로에서 셀판전압안정화신호 SC가 발생하는 경우의 동작타이밍도이다. 이때에는 로우신호 RASt10이 발생되고 테스트모드신호 TM이 논리 로우(high)로 발생하기 때문에 도 3의 낸드게이트 202가 인에이블(enable)된다. 그래서 셀판전압안정화신호 SC가 논리 로우(이때에는 인에이블상태임)로 발생되어 스위치 100이 온(on)된다. 이때에는 비트라인프리차지전압라인 VBLP line과 셀판전압라인 VCP line이 서로 연결되어, 강력한 비트라인프리차지전압이 셀판전압으로 유입되어 결과적으로 셀판전압을 안정화시키게 된다. 특히 오토리프레쉬모드와 같이 셀판전압의 레벨을 떨어뜨리는 요인이 발생되어도, 강력한 비트라인프리차지전압의 유입을 통해 안정화를 이룰 수 있게 된다.
도 4b에서 셀판전압안정화신호 SC는 펄스(pukse)신호로 발생하게 되는데, 그 펄스폭(pulse width)은 도 3의 지연수단 D1을 구성하는 인버터들의 개수에 따라 결정된다. 따라서 셀판전압 VCP의 특성을 고려하여 칩 설계시 상기 지연수단 D1을 구성하는 인버터의 개수를 정하면 될 것이다.
한편 도 3에서의 스위치 100은, 온-칩(on-chip)상에 비트라인프리차지전압라인 및 셀판전압라인이 무수히 많은 것을 감안하여, 가능한 한 면적(area) 점유를 감안하여 여러개 설치될 수 있을 것이다.
이상에서 설명한 바와 같은 본 발명의 반도체메모리장치는, 특히 리프레쉬동작시 셀판전압의 노이즈를 감소시킴으로써 셀판전압을 안정화시켜 메모리셀의 안정성을 확보할 수 있는 효과가 발생한다.
Claims (17)
- 비트라인프리차지전압발생회로에 연결된 제1라인과, 셀판전압발생회로에 연결된 제2라인을 가지는 반도체메모리장치에 있어서,셀판전압안정화신호의 입력에 응답하여 상기 제1라인과 제2라인을 서로 스위칭하는 스위치와,로우신호와 테스트신호의 입력에 응답하여 상기 셀판전압안정화신호를 발생하는 셀판전압안정화신호발생회로를 구비함을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서,상기 스위치는 모오스(MOS)트랜지스터로 구성됨을 특징으로 하는 반도체메모리장치.
- 제2항에 있어서,상기 모오스트랜지스터는 피모오스(PMOS)트랜지스터로 구성됨을 특징으로 하는 반도체메모리장치.
- 제1항에 있어서,상기 셀판전압안정화신호발생회로는, 로우(row)신호와 테스트(test)신호를 입력하여 셀판전압안정화신호를 출력하는 셀판전압안정화신호발생수단과, 상기 셀판전압안정화신호발생수단의 출력신호를 레벨변환하는 레벨시프터(level shifter)를 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.
- 제4항에 있어서,상기 셀판전압안정화신호발생수단은, 상기 로우신호 입력하는 제1인버터와, 테스트모드신호를 입력하는 제2인버터와, 상기 제1인버터의 출력을 지연하는 지연수단과, 상기 제1인버터를 통한 로우신호를 제1입력으로 하고 상기 제1인버터를 통한 로우신호가 상기 지연수단을 통한 신호를 제2입력으로 하고 상기 제2인버터를 통한 테스트모드신호를 제3입력으로 하는 낸드게이트를 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.
- 제5항에 있어서,상기 지연수단은, 씨모오스 인버터체인으로 구성됨을 특징으로 하는 반도체메모리장치.
- 제5항 또는 제6항에 있어서,상기 셀판전압안정화신호는 상기 지연수단의 지연에 따라 그 펄스폭이 결정됨을 특징으로 하는 반도체메모리장치.
- 반도체메모리장치에 있어서,비트라인프리차지전압을 공급하는 비트라인프리차지전압발생회로와,상기 비트라인프리차지전압이 실리는 비트라인프리차지전압라인과,메모리셀의 셀판전압을 공급하는 셀판전압발생회로와,상기 셀판전압이 실리는 셀판전압라인과,상기 비트라인프리차지전압라인과 셀판전압라인을 서로 스위칭하는 스위치를 구비하여,상기 비트라인프리차지전압라인과 셀판전압라인이 서로 연결 가능함을 특징으로 하는 반도체메모리장치.
- 제8항에 있어서,상기 스위치는 비트라인프리차지동작시 온됨을 특징으로 하는 반도체메모리장치.
- 제8항 또는 제9항에 있어서,상기 스위치가 온 될시에 상기 비트라인프리차지전압이 상기 셀판전압라인으로 유입됨을 특징으로 하는 반도체메모리장치.
- 비트라인프리차지전압발생회로와 셀판전압발생회로를 가지는 반도체메모리장치에 있어서,비트라인프리차지전압발생회로에 연결된 제1라인과,셀판전압발생회로에 연결된 제2라인과,셀판전압안정화신호의 입력에 응답하여 상기 제1라인과 제2라인을 서로 스위칭하는 스위치와,로우신호와 테스트신호의 입력에 응답하여 상기 셀판전압안정화신호를 발생하는 셀판전압안정화신호발생회로를 구비하여,비트라인프리차지동작시 상기 제1라인과 제2라인이 스위칭됨을 특징으로 하는 반도체메모리장치.
- 제11항에 있어서,상기 스위치는 모오스(MOS)트랜지스터로 구성됨을 특징으로 하는 반도체메모리장치.
- 제12항에 있어서,상기 모오스트랜지스터는 피모오스(PMOS)트랜지스터로 구성됨을 특징으로 하는 반도체메모리장치.
- 제11항에 있어서,상기 셀판전압안정화신호발생회로는, 로우(row)신호와 테스트신호를 입력하여 셀판전압안정화신호를 출력하는 셀판전압안정화신호발생수단과, 상기 셀판전압안정화신호발생수단의 출력신호를 레벨변환하는 레벨시프터를 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.
- 제14항에 있어서,상기 셀판전압안정화신호발생수단은, 상기 로우신호 입력하는 제1인버터와, 테스트모드신호를 입력하는 제2인버터와, 상기 제1인버터의 출력을 지연하는 지연수단과, 상기 제1인버터를 통한 로우신호를 제1입력으로 하고 상기 제1인버터를 통한 로우신호가 상기 지연수단을 통한 신호를 제2입력으로 하고 상기 제2인버터를통한 테스트모드신호를 제3입력으로 하는 낸드게이트를 포함하여 이루어짐을 특징으로 하는 반도체메모리장치.
- 제15항에 있어서,상기 지연수단은, 씨모오스 인버터체인으로 구성됨을 특징으로 하는 반도체메모리장치.
- 제15항 또는 제16항에 있어서,상기 셀판전압안정화신호는 상기 지연수단의 지연에 따라 그 펄스폭이 결정됨을 특징으로 하는 반도체메모리장치.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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