JP2020170798A - 半導体装置 - Google Patents

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Abstract

【課題】 プルアップ用トランジスタのソースとバルク(Nウエル)に異なる電圧を印加することができる半導体装置を提供する。メモリセルへの書込みマージンを改善した半導体装置を提供する。【解決手段】 本発明のSRAMは、第1の方向に延在し、プルダウン用トランジスタとアクセス用トランジスタとが形成されたPウエル領域PW_1、PW_2と、第1の方向に延在し、プルアップ用トランジスタが形成されたNウエル領域NWと、Nウエル領域NW上を第1の方向に延在し、Nウエル領域に電気的に接続された第1の金属配線M1と、第1の方向と直交する第2の方向に延在し、Nウエル領域NW内に形成された一対のプルアップ用トランジスタの共通のS/D領域に電気的に接続された第2の金属配線M3とを有する。【選択図】 図4

Description

本発明は、スタティックランダムアクセスメモリ(SRAM)に関し、特に書込みマージンを改善するためのメモリセルのレイアウトに関する。
SRAMは、ランダムに読書きが可能な高速メモリとしてキャッシュメモリ等に広く利用されている。SRAMのメモリセルは、一般に、一対のアクセス用トランジスタ(パスゲートトランジスタ)と一対のCMOSインバータをクロスカップリングしたラッチ回路とから構成される。
SRAMの書込みマージンは、P型のプルアップ用トランジスタとN型のパスゲートトランジスタとのドレイン電流Idの比で決定され、これは、ガンマレシオとも呼ばれている。書込みマージンを増加させるために、メモリセルへの供給電圧Vddを下げ、プルアップ用トランジスタの電流Idを小さくすることが要求されるが、他方で、これは、メモリセルのデータ損失を生じさせることがある。これを回避するため、特許文献1は、メモリセルの書込み動作時に、パルス信号で規定されるパルス幅を調整し、この期間中メモリセルへの供給電圧を動的に下げることを開示している。
特表2015−511753号公報
図1に、従来のSRAMのメモリセルの回路構成を示す。メモリセルは、6つのトランジスタから構成され、すなわち、プルアップ用のPMOSトランジスタP1、P2、プルダウン用のNMOSトランジスタN1、N2、アクセス用のNMOSトランジスタN3、N4とから構成される。PMOSトランジスタP1、P2が形成されるNウエルまたはN基板の基板端子PsubとPMOSトランジスタP1、P2のS/D端子Psdには供給電圧Vddが印加される。
SRAMは、書込みマージンと読出しのマージンとの関係のトレードオフに苦労しており、供給電圧を低電圧化することは、この問題を促進させる。この問題に対処するため、読出しマージンとセルの保持の双方に影響を及ぼさないように書込みマージンを増加させることが要求される。
書込みマージンを増加させるために、プルアップ用トランジスタとアクセス用トランジスタのIdsatの比を増加することが要求されるが、これは、読出しマージンの低下を招き得る。読出しマージンは、プルダウン用トランジスタとアクセス用トランジスタのIdsatの比で定義される。これらの比は、トランジスタの物理的なディメンジョン(W/L)およびしきい値Vtのパラメータから決定される。トランジスタのしきい値Vtは、基板バイアス電圧VSBの関数であり、もし、プルアップ用トランジスタのソース電圧が、書込み動作中にのみ、バルク電圧から独立に変更され得るならば、書込みマージンは、読出しマージンに影響することなく増加することができる。
しかしながら、従来のメモリセルのレイアウトでは、プルアップ用トランジスタのソースとバルク(Nウエル)とが接続され、ソースとバルクとの間に異なる電圧を印加することができないという課題がある。
本発明は、このような従来の課題を解決するのであり、プルアップ用トランジスタのソースとバルク(Nウエル)に異なる電圧を印加することができる半導体装置を提供することを目的とする。
さらに本発明は、読出しマージンやデータの保持に影響を与えることなく書込みマージンを改善することができる半導体装置を提供することを目的とする。
本発明は、
本発明に係る半導体装置は、一対のP型のプルアップ用トランジスタおよび一対のN型のプルダウン用トランジスタを含むラッチ回路と一対のN型のアクセス用トランジスタとを含むメモリセルが複数形成されたメモリセルアレイを含むものであって、第1の方向に延在し、前記プルダウン用トランジスタと前記アクセス用トランジスタとが形成されたPウエル領域と、第1の方向に延在し、前記プルアップ用トランジスタが形成されたNウエル領域と、前記Pウエル領域および前記Nウエル領域上を第1の方向と直交する第2の方向に延在し、前記Nウエル領域内に形成された前記プルアップ用トランジスタの共通のS/D領域に電気的に接続された第1の配線層と、前記Nウエル領域上を第1の方向に延在し、前記Nウエル領域に電気的に接続された第2の配線層とを有する。
ある実施態様では、前記Pウエル領域は、一方のプルダウン用トランジスタおよび一方のアクセス用トランジスが形成された第1のPウエル領域と、他方のプルダウン用トランジスタおよびアクセス用トランジスタが形成された第2のPウエル領域とを含み、前記Nウエル領域は、第1のPウエル領域と第2のPウエル領域との間に配置される。ある実施態様では、前記第1の配線層は、前記第2の配線層と電気的に分離され、前記第1の配線層は、前記第2の配線層よりも上層または下層である。ある実施態様では、半導体装置はさらに、前記Pウエル領域および前記Nウエル領域上を第2の方向に延在し、前記アクセス用トランジスタのゲートに電気的に接続されたワード線と、前記Pウエル領域上を第1の方向に延在し、前記アクセス用トランジスタのS/D領域に電気的に接続されたビット線とを有する。ある実施態様では、半導体装置はさらに、選択されたメモリセルにデータを書込む書込み手段を含み、前記書込み手段は、前記第1の配線層を介してS/D領域に第1の電圧を印加し、かつ前記第2の配線層を介して前記Nウエル領域に第2の電圧を印加し、第1の電圧が第2の電圧よりも小さい。ある実施態様では、半導体装置はさらに、選択されたメモリセルからデータを読み出す読出し手段を含み、前記読出し手段は、前記第1の配線層を介してS/D領域に第3の電圧を印加し、かつ前記第2の配線層を介して前記Nウエル領域に第4の電圧を印加し、第3の電圧が第4の電圧と等しいかそれよりも高い。ある実施態様では、半導体装置はさらに、行アドレスに基づきワード線を選択しアクセス用トランジスタを導通させるワード線選択手段を含み、前記書込み手段は、前記ワード線選択手段によってアクセス用トランジスタが導通する期間内において前記第1の電圧を一定期間印加する。ある実施態様では、前記読出し手段は、記ワード線選択手段によってアクセス用トランジスタが導通する期間内において前記第3の電圧を一定期間印加する。ある実施態様では、前記書込み手段は、行アドレスに基づき複数の第1の配線層の中から第1の配線層を選択し、かつ列アドレスに基づき複数の第2の配線層の中から第2の配線層を選択し、選択された第1の配線層に前記第1の電圧を印加し、選択された第2の配線層に前記第2の電圧を印加する。ある実施態様では、前記読出し手段は、行アドレスに基づき複数の第1の配線層の中から第1の配線層を選択し、かつ列アドレスに基づき複数の第2の配線層の中から第2の配線層を選択し、選択された第1の配線層に前記第3の電圧を印加し、選択された第2の配線層に前記第4の電圧を印加する。
本発明によれば、Nウエル領域内のプルアップ用トランジスタの共通のS/D領域に電気的に接続された第1の配線層とNウエルに電気的に接続された第2の配線層とを設けることで、プルアップ用トランジスタのS/D領域とNウエル領域との間に異なる電圧を印加することが可能になる。さらに、S/D領域とNウエル領域との間に異なる電圧を印加することで、書込み動作時に、基板バイアス効果によりプルアップ用トランジスタのしきい値を制御してドレイン電流を小さくしたり、またプルアップ用トランジスタのソースに供給される電圧を小さくすることでドレイン電流を小さくすることで書込みマージンを増加させることができる。また、読出し動作時には、書込み動作時とは異なるバイアス電圧をS/D領域およびNウエル領域に印加することで、書込みマージンの増加を読出しマージンやデータ保持に影響を及ぼさないようにすることができる。さらに読出し動作時に、プルアップ用トランジスタのソースに供給される電圧を大きくすることでメモリセルのデータ保持特性が改善される。
従来のSRAMのメモリセルの構成を示す回路図である。 本発明の実施例に係るSRAMの構成を示す図である。 本発明の実施例に係るSRAMのメモリセルの構成を示す回路図である。 図4(A)は、本発明の実施例に係るSRAMのメモリセルのレイアウトを示し、図4(B)は、従来のメモリセルのレイアウトを示す図である。 本発明の実施例に係る複数のメモリセルが形成されたレイアウトを示す図である。 本発明の実施例に係るSRAMの書込み動作時のタイミングチャートを示す図である。 本発明の実施例に係るSRAMの読出し動作時のタイミングチャートを示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、SRAMあるいはSRAMを一部に組み込んだ半導体集積回路(例えば、マイクロコンピュータ、プロセッサ、ロジックIC、ASICなど)であることができる。
次に、本発明の実施例について説明する。本発明の実施例に係るSRAMの構成を図2に示す。同図に示すように、SRAM100は、メモリセルが行列状に配置されたメモリセルアレイ110と、アドレスやデータを保持する入出力バッファ120と、読出し動作や書込み動作等を制御するコントローラ130と、行アドレスAxのデコード結果に応じて選択されたワード線を駆動するワード線選択・駆動回路140と、行アドレスAxのデコード結果に応じて選択されたメモリセルのプルアップ用トランジスタのS/D端子に接続されたS/D端子線を駆動するS/D端子駆動回路150と、列アドレスAyのデコード結果に応じてビット線BL、BLbを選択する列選択回路160と、選択されたビット線対を介してメモリセルに保持されたデータを読出したり、ビット線対を介してメモリセルにデータを書込む読出し・書込み回路170と、列アドレスAyのデコード結果に応じて選択されたメモリセルの基板端子Psubに接続された基板端子線を駆動する基板端子駆動回路180と、供給電圧Vdd、Vddよりも高い高電圧HV、供給電圧Vddよりも低い低電圧LVを生成する内部電圧発生回路190とを含んで構成される。但し、ここに示す構成は例示であり、本発明は、必ずしもこの構成に限定されない。
SRAM100が外部インターフェースとして複数の外部端子を備えている場合には、コントローラ130は、外部端子に供給されたCS(チップセレクト)信号、WE(ライトイネーブル)信号、OE(アウトプットイネーブル)信号等に応答して読出し動作、書込み動作を制御し、入出力バッファ110は、外部端子からアドレスや書込みデータを受け取り、あるいは外部端子から読出しデータを出力する。他方、SRAM100がマイクロコンピュータ等の半導体集積回路の一部のメモリとして内蔵されている場合には、外部端子からのCS信号、WE信号、OE信号等は不要であり、その代わりに入出力バッファ110から読出しコマンドや書込みコマンドを受け取り、コントローラ130は、受け取ったコマンドに応答して読出し動作や書込み動作を制御する。
また、供給電圧Vddは、外部から供給される電源電圧であってもよいし、外部から供給される電源電圧から生成した内部電源電圧であってもよい。
図3(A)に、本実施例の1つのメモリセルの構成を示す。メモリセルは、プルアップ用のPMOSトランジスタP1、P2と、プルダウン用のNMOSトランジスタN1、N2と、アクセス用のNMOSトランジスタN3、N4との6つのトランジスタを含んで構成される。NMOSトランジスタN3、N4の一方のS/DがノードD1、D2に接続され、他方のS/Dがビット線BL、BLbに接続され、ゲートがワード線WLに接続される。
PMOSトランジスタP1、P2の一方のS/DがS/D端子Psdに接続され、PMOSトランジスタP1、P2が形成されるNウエルまたはN基板が基板端子Psubに接続される。NMOSトランジスタN1、N2の一方のS/DがS/D端子Nsdに接続され、NMOSトランジスタスタN1、N3が形成されるPウエルまたはP基板が基板端子Nsubrに接続され、NMOSトランジスタN2、N4が形成されるPウエルまたはP基板が基板端子Nsublに接続される。なお、本実施例では、基板端子Nsubrと基板端子Nsublには同じ電圧が供給されるので、これらの基板端子を基板端子Nsubとする。
図3(B)は、メモリセルが2行×2列で構成されたときの回路構成を示している。破線で示す領域MCが1つのメモリセルを表している。行方向のメモリセルのアクセス用トランジスタN3、N4のゲートは、対応するワード線WLn、WLn−1にそれぞれ共通に接続され、行方向のメモリセルのプルアップ用トランジスタP1、P2のS/D端子Psdが対応するS/D端子線Psdn、Psdn−1にそれぞれ共通に接続される。また、列方向のメモリセルのアクセス用トランジスタN3、N4のS/Dがビット線BLm−1/BLbm−1、ビット線BLm/BLbmにそれぞれ共通に接続され、列方向のメモリセルのプルアップ用トランジスタP1、P2の基板端子Psubが対応する基板端子線Psubm−1、Psubmにそれぞれ共通に接続され、プルダウン用トランジスタN1、N2とアクセス用トランジスタN3、N4の基板端子Nsubが対応する基板端子線Nsubm−1、Nsubmにそれぞれ共通に接続される。
次に、本実施例のメモリセルのレイアウトについて説明する。図4(A)は、図3(A)に示す本実施例のメモリセルのレイアウトであり、図4(B)は、図1に示す従来のメモリセルのレイアウトである。但し、ここには、CMOSインバータのゲートをクロスカップリングする接続線、ワード線、ビット線は省略されていることに留意すべきである。
図4(A)、(B)に示すように、シリコン基板上には、2つのPウエル領域PW_1、PW_2と、その間に延在するNウエル領域NWとが形成される。Pウエル領域PW_1には、プルダウン用トランジスタN1とアクセス用トランジスタN3が形成される。図中の破線領域は、2つのトランジスタのN型のS/D拡散領域を示す。行方向に延在するGC_N3は、アクセス用トランジスタN3のポリシリコンゲートであり、GC_P1/N1は、プルダウン用トランジスタN1とプルアップ用トランジスタP1の共通のポリシリコンゲートである。Pウエル領域PW_2には、同様に、プルダウン用トランジスタN2とアクセス用トランジスタN4が形成され、行方向に延在するGC_N4は、アクセス用トランジスタN4のポリシリコンゲートであり、GC_P2/N4は、プルダウン用トランジスタN2とプルアップ用トランジスタP2の共通のポリシリコンゲートである。
Nウエル領域NWには、2つのプルアップ用トランジスタP1、P2が形成される。ポリシリコンゲートGC_P1/N1およびGC_P2/N2は、Pウエル領域PW_1、PW_2からNウエル領域NWに向けて行方向に延在する。
ここで、図4(B)に示す従来のSRAMのメモリセルでは、列方向に延在する金属配線M1がコンタクトCT1を介してプルアップ用トランジスタP1、P2のS/D端子Psdに電気的に接続され、かつコンタクトCT2を介して基板端子Psubに電気的に接続され、S/D端子Psdおよび基板端子Psubには共通の電圧が印加される。なお、金属配線M1は、コンタクトCT2を介して金属配線M2にも接続され、金属配線M2は、金属配線M1に供給電圧Vddを供給している。
これに対して本実施例のSRAMのメモリセルでは、図4(A)に示すように、NウエルNW上を列方向に延在する金属配線M1は、コンタクトCT2を介して基板端子Psub、つまりNウエルNWに電気的に接続されるが、プルアップ用トランジスタP1、P2のS/D端子Psdには接続されない。プルアップ用トランジスタP1、P2のS/D端子Psd、つまり共通のソース領域には、行方向に延在する金属配線M3がコンタクトCT3を介して電気的に接続される。金属配線M1と金属配線M3は交差するが両者は電気的に分離されている。金属配線M3は、例えば、金属配線M1よりも下層であり、ワード線と同時に形成され、金属配線M1は、ビット線と同時に形成される。
金属配線M1は、図3(B)に示す基板端子線Psubm−1、Psubmに対応し、金属配線M3は、S/D端子線Psdn−1、Psdnに対応する。基板端子線Psub0〜Psubmは、ビット線BL0/BLb0〜BLm/BLbmと同様にメモリセルアレイ上を列方向に延在し、ビット線と同様に列アドレスAyに基づき列選択回路160によって選択される。基板端子線駆動回路180は、書込み動作時、選択された基板端子線を低電圧LVで駆動され、非選択の基板端子線を供給電圧Vddで駆動する。また、基板端子線駆動回路180は、読出し動作時、選択された基板端子線および非選択の基板端子線を問わず全ての基板端子線Psub0〜Psubmを供給電圧Vddで駆動する。
S/D端子線Psd0〜Psdnは、ワード線WL0〜WLnと同様にメモリセルアレイ上を行方向に延在し、ワード線と同様に行アドレスAxに基づき行選択・駆動回路140によって選択される。S/D端子線駆動回路150は、読出し動作時、選択されたS/D端子線を低電圧LVで駆動し、非選択のS/D端子線を供給電圧Vddで駆動する。また、S/D端子線駆動回路150は、書込み動作時、選択されたS/D端子線および非選択のS/D端子線を問わす全てのS/D端子線Psd0〜Psdnを供給電圧Vddで駆動する。
図5は、2行×2列のメモリセルのレイアウトを示している。基板上には、列方向にPウエル領域PW_1、PW_2、PW_3が形成され、その間にNウエル領域NW_1、NW_2が形成される。中央のPウエル領域PW_2は、行方向の2つのメモリセルのプルダウン用トランジスタとアクセス用トランジスタによって共有される。プルアップ用トランジスタのS/D端子に接続される2つの金属配線M3は、S/D端子線Psdn−1、Psdnに対応する。S/D端子線Psdn−1、Psdnは、コンタクトCT3を介してプルアップ用トランジスタの共通ソース領域に電気的に接続される。
Nウエル領域NW_1、NW_2は、メモリセル領域を越えてタップ領域まで延在する。NウエルNW_1上を延在する金属配線M1は、基板端子線Psubm−1に対応し、NウエルNW_2上を延在する金属配線M1は、基板端子線Psubmに対応する。基板端子線Psubm−1、Psubmは、タップ領域においてコンタクトCT2を介してNウエル領域NW_1、NW_2に電気的に接続される。なお、ここには2行×2列のメモリセルを例示するが、列方向にはさらなる数のメモリセルを形成することが可能であり、また、行方向にPウエル領域およびNウエル領域を増やすことで、行方向にさらなる数のメモリセルを形成することが可能である。
次に、本実施例のSRAMの書込み動作について図6のタイミングチャートを参照して説明する。ここでは、n−1行目、m−1列目のメモリセルへの書込みが行われ、次いでn行目、m列目のメモリセルへの書込みが行われるとする。
行選択・駆動回路140は、時刻t1〜t2の期間、ワード線WLn−1を選択し、ワード線WLn−1を供給電圧Vddに駆動する。これにより、アクセス用トランジスタN3、N4が導通する。次いで、S/D端子線駆動回路150は、時刻t3〜t4の期間、S/D端子線Psdn−1を選択し、S/D端子線Psdn−1を低電圧LVに駆動する。プルアップトランジスタP1、P2のソース電圧を低電圧LVにすることで、ソース電圧が供給電圧Vddのときよりもドレイン電流を減少させ、かつ、Nウエルに供給電圧Vddを印加することで基板バイアス効果によりプルアップトランジスタのしきい値を上げプルアップトランジスタをオンし難くする。両者が作用する結果として、プルアップトランジスタのドレイン電流がより低減する。
読出し・書込み回路170は、少なくとも時刻t1〜t2の期間において、選択されたビット線BLm−1/BLbm−1に書込みデータがセットされ、書込みデータがアクセス用トランジスタを介してメモリセルのノードD1、D2に転送される。このとき、プルアップ用トランジスタのドレイン電流が減少されるため、プルアップ用トランジスタのドレイン電流とアクセス用トランジスタのドレイン電流の比が大きくなり、書込みマージンが増加する。それ故、ノードD1、D2に書込みデータを正しく書込むことができる。
n行目、m列目のメモリセルへの書込みも上記と同様に行われる。つまり、時刻t5〜t6でワード線WLnが供給電圧Vddに駆動され、時刻t7〜t8でS/D端子線Psdnが低電圧LVに駆動される。また、ビット線BLm/BLbmにセットされた書込みデータがメモリセルのノードD1、D2に正しく書込まれる。
次に、本実施例のSRAMの読出し動作について図7のタイミングチャートを参照して説明する。ここでは、n−1行目、m−1列目のメモリセルの読出しが行われ、次いでn行目、m列目のメモリセルの読出しが行われるとする。
行選択・駆動回路140は、時刻t1〜t2の期間、ワード線WLn−1を選択し、ワード線WLn−1を供給電圧Vddに駆動する。これにより、アクセス用トランジスタN3、N4が導通する。次いで、S/D端子線駆動回路150は、時刻t3〜t4の期間、S/D端子線Psdn−1を選択し、S/D端子線Psdn−1を高電圧HVに駆動する。プルアップトランジスタP1、P2のソース電圧を高電圧HVにすることで、供給電圧Vddのときよりもドレイン電流を増加させることができる。こうして、書込みマージンの増加による影響が読出し動作時のデータ保持に及ばないようにする。
読出し・書込み回路170は、選択されたビット線BLm−1/BLbm−1を同電位にプリチャージし、その後、時刻t1〜t2の期間においてアクセス用トランジスタN3、N4がオンすることで、選択されたビット線BLm−1/BLbm−1にはメモリセルのノードD1、D2のデータに応じた電位が表れ、これがセンスアンプにより検出される。
n行目、m列目のメモリセルの読出しも上記と同様に行われる。つまり、時刻t5〜t6でワード線WLnが供給電圧Vddに駆動され、時刻t7〜t8でS/D端子線Psdnが高電圧HVに駆動され、ビット線BLm/BLbmを介してメモリセルのデータが読み出される。
このように本実施例のメモリセルのレイアウトを用いることで、プルアップ用トランジスタのしきい値Vtが書込み動作中に低くなり、読出しマージンやメモリセルのデータ保持特性に影響を与えることなく、書込みマージンを増加させることが可能になる。
なお、上記実施例において、基板端子線Psubm(Nウエル)とS/D端子線Psdnとの間の電位差を生じさせる組合せとして、例えば、書込み動作時では、供給電圧Vddと低電圧LVを用いたが、これに限らず、高電圧HVと供給電圧Vddを組合せても良いし、高電圧HVと低電圧LVを組合せても良い。同様に、読出し動作時では、高電圧HVと供給電圧Vddを組合せたが、供給電圧Vddと低電圧LVを組合せてもよいし、高電圧HVと低電圧LVを組合せても良い。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
100:SRAM
110:メモリセルアレイ
120:入出力バッファ
130:コントローラ
140:行選択・駆動回路
150:S/D端子線駆動回路
160:列選択回路
170:読出し・書込み回路
180:基板端子線駆動回路
190:内部電圧発生回路
Psub:基板端子(PMOSトランジスタ)
Psd:S/D端子(PMOSトランジスタ)
Nsub:基板端子(NMOSトランジスタ)
Nsd;S/D端子(NMOSトランジスタ)
Psub0〜Psubm:基板端子線
Psd0〜Psdn:S/D端子線

Claims (10)

  1. 一対のP型のプルアップ用トランジスタおよび一対のN型のプルダウン用トランジスタを含むラッチ回路と一対のN型のアクセス用トランジスタとを含むメモリセルが複数形成されたメモリセルアレイを含む半導体装置であって、
    第1の方向に延在し、前記プルダウン用トランジスタと前記アクセス用トランジスタとが形成されたPウエル領域と、
    第1の方向に延在し、前記プルアップ用トランジスタが形成されたNウエル領域と、
    前記Pウエル領域および前記Nウエル領域上を第1の方向と直交する第2の方向に延在し、前記Nウエル領域内に形成された前記プルアップ用トランジスタの共通のS/D領域に電気的に接続された第1の配線層と、
    前記Nウエル領域上を第1の方向に延在し、前記Nウエル領域に電気的に接続された第2の配線層と、
    を有する半導体装置。
  2. 前記Pウエル領域は、一方のプルダウン用トランジスタおよび一方のアクセス用トランジスが形成された第1のPウエル領域と、他方のプルダウン用トランジスタおよびアクセス用トランジスタが形成された第2のPウエル領域とを含み、
    前記Nウエル領域は、第1のPウエル領域と第2のPウエル領域との間に配置される、請求項1に記載の半導体装置。
  3. 前記第1の配線層は、前記第2の配線層と電気的に分離され、前記第1の配線層は、前記第2の配線層よりも上層または下層である、請求項1または2に記載の半導体装置。
  4. 半導体装置はさらに、
    前記Pウエル領域および前記Nウエル領域上を第2の方向に延在し、前記アクセス用トランジスタのゲートに電気的に接続されたワード線と、
    前記Pウエル領域上を第1の方向に延在し、前記アクセス用トランジスタのS/D領域に電気的に接続されたビット線とを有する、請求項1ないし3いずれか1つに記載された半導体装置。
  5. 半導体装置はさらに、
    選択されたメモリセルにデータを書込む書込み手段を含み、
    前記書込み手段は、前記第1の配線層を介してS/D領域に第1の電圧を印加し、かつ前記第2の配線層を介して前記Nウエル領域に第2の電圧を印加し、第1の電圧が第2の電圧よりも小さい、請求項1ないし4いずれか1つに記載の半導体装置。
  6. 半導体装置はさらに、
    選択されたメモリセルからデータを読み出す読出し手段を含み、
    前記読出し手段は、前記第1の配線層を介してS/D領域に第3の電圧を印加し、かつ前記第2の配線層を介して前記Nウエル領域に第4の電圧を印加し、第3の電圧が第4の電圧と等しいかそれよりも高い、請求項1ないし5いずれか1つに記載の半導体装置。
  7. 半導体装置はさらに、
    行アドレスに基づきワード線を選択しアクセス用トランジスタを導通させるワード線選択手段を含み、
    前記書込み手段は、前記ワード線選択手段によってアクセス用トランジスタが導通する期間内において前記第1の電圧を一定期間印加する、請求項5に記載の半導体装置。
  8. 前記読出し手段は、
    前記ワード線選択手段によってアクセス用トランジスタが導通する期間内において前記第3の電圧を一定期間印加する、請求項6に記載の半導体装置。
  9. 前記書込み手段は、行アドレスに基づき複数の第1の配線層の中から第1の配線層を選択し、かつ列アドレスに基づき複数の第2の配線層の中から第2の配線層を選択し、選択された第1の配線層に前記第1の電圧を印加し、選択された第2の配線層に前記第2の電圧を印加する、請求項5または7に記載の半導体装置。
  10. 前記読出し手段は、行アドレスに基づき複数の第1の配線層の中から第1の配線層を選択し、かつ列アドレスに基づき複数の第2の配線層の中から第2の配線層を選択し、選択された第1の配線層に前記第3の電圧を印加し、選択された第2の配線層に前記第4の電圧を印加する、請求項6または8に記載の半導体装置。
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