JPS60133590A

JPS60133590A - センス増幅器

Info

Publication number: JPS60133590A
Application number: JP58242622A
Authority: JP
Inventors: Takayuki Otani; 大谷　孝之
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-12-22
Filing date: 1983-12-22
Publication date: 1985-07-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、特に０ＭＯ８（Ｃｏｍｐｌｓｍｅｎｔａｒ
ｙＭｅｔａｌ　０ｃｉｄｅ　Ｓｅｍ１ｃｏｎｄｕａｔｏ
ｒ　）　）ランジスタによ多構成される半導体記憶装置
の情報読み出しに使用されるセンス増幅器に関する。

〔発明の技術的背景とその問題点〕

一般に、半導体記憶装置における″１”データまたは１
０”データの読み出し動作にはセンス増幅器が使用され
る。第１図は相補なデータ線（ビット線）対ＢＬおよび
ＢＬ′を入力とする半導体記憶装置のメモリ・セル回路
１１およびそのセンス増幅器１２を示すもので、すなわ
ち、第２図に示すように１プリチヤージトランジスタら
によるビット線ＢＬおよびＢＬのプリチャージ終了後、
Ａ点にてワード線Ｍ４ダＨ”レベルにしてメモリ・セル
の選択を行なう。この場合、ピッ）　線ＢＬおよびＢＬ
の電位は、上記メモリ・セル内の’１”（Ｈ）および＠
０’（Ｌ）データに応じて変化し始めるもので、ここで
、Ｂ点にてビット線肛およびＢＬ間に、ある一定の電位
差が生じると、センス増幅器１２のセンス・ラッチ信号
ＳＬが入る。これにより、センス増幅器１２は上記ビッ
ト線ＢＬ　、　ＢＬ間の電位差を増幅し、Ｂ点にてそれ
ぞれのビ、）ＭＢＬおよびＢＬの電位を、強制的に接地
電位ＶｓＢ（Ｌ　）および電源電位Ｖｎｏ　（Ｈ）にセ
ンス・ラッチする。

このような、２本のビット＃ｉ！ＢＬ、ＢＬ’ｉ必要と
するメモリ・セル回路１１およびそのセンスＪ＋；＝幅
器１２Ｊｌｒ対して、記憶装置の大幅な高集積化が可能
な単一ビット線（データ線）Ｄによるメモリ・セル回路
およびそのセンス増幅器を第３図および第４図に示す。

すなわち、まず、第３図に示すセンス増幅器は、Ｃ８信
号によシＣＭＯＳインバータの入出力間を短絡し、この
後、入力データ線りの電位をＣＭＯＳインバータによシ
増幅する方式のものである。しかしこのような方式のセ
ンス回路では、インバータ形式のＣＭＯ８）ランジスタ
のドライブ能力に対して、短絡用トランジスタのドライ
ブ能力が大きくない限シ、その短絡時の入出力レベルが
、前回の出力データに依存し易く短絡動作に多くの時間
がかかると同時に、電源ＶＤＤと接地電位間に貫通電流
が流れるため多大な電力消費をともなう。

したがって高速増幅動作に対する妨げとなる。

次に、第４図は２つのＣＭＯＳインバータを縦続接続し
たフリップ・フロラｆをセンス増幅器としたもので、す
なわち、まず、左右の相補なノードｎ１ｙｎ鵞を短絡用
ＮチャネルトランジスタＴｃで短絡する。この後、短絡
用トランジスタＴｃｔオフ制御するととＫよシ、ディジ
ット線（データ線）Ｄの電位を増幅する方式のものであ
る。しかしこのような方式のセンス増幅器では、短絡用
トランジスタＴｃがオフ制御されディジ、ト糾り電位の
増幅を始める時点で、左右のノードｎｌ＠ｎｌができる
限シ等しいレベルになっている必要がある。このため、
このセンス増幅器のＣＭＯＳインバータを構成するトラ
ンジスタのドライブ能力に比較して、短絡用トランジス
タＴｃのドライブ能力が大きくないとその短絡ｉｉ１＋
作に費す時間が非常に長くなってしまう。また、例えば
読み出し動作において、ディジ、トｍｊ！　Ｄ　カ”　
Ｈ”レベルにプリチャージされた状態で、そのディジッ
ト線りの電位が１Ｌ＃レベルに変化する動作を増幅する
場合、ディジット線りの電位がＣＭＯＳインバータのし
きい値以下にならないと増幅動作が不可能なため、上記
第３図における場合と同様にして、情報読み出し動作の
高速化に大きな妨げとなる。

〔発８ｆ、Ｉの目的〕この’ｉｉ’＝明は上記のような間馳点に鑑みてなさ）
　れたもので、例えば単一ビット線による半導体記憶装
置に使用するような場合でも、２つのＣＭＯＳインバー
タの短絡動作に長い時間を費すことなく、安定且つ高速
化した読み出し動作が可能になるセンス増幅器を提供す
ることを目的とする。

〔発明の概要〕

すなわちこの発明に係るセンス増幅器は、２つのＣＭＯ
ＳインバータそれぞれのＰチャネルおよびＮチャネルト
ランジスタの少なくとも何れか一方のソース端子と電源
端子または接地端子との間にセンス・ラッチ信号によシ
ダート制御されるトランジスタを接続し、さらに、一方
のＣＭＯＳインバータの出力端子とビット線との間にセ
ンス・ダート信号によりゲート制御されるトランジスタ
を接続するようにしたものである。

〔発明の実施例〕以下図面によシこの発明の一実施例を説明する。

第５図はその構成を示すもので、このセンス増幅器２１
はそれぞれＰチャネルトランジスタＰ、、Ｐ、およびＮ
チャネルトランジスタＮ１Ｎ２からなる２つのＣＭＯＳ
インバータを備えている。この２つのＣＭＯＳインバー
タはそれぞれその一方の出力端子と他方の入力端子とが
接続され、また、他方の出力端子と一方の入力端子とが
接続されるもので、この一方のＣＭＯＳインバータの出
力端子と他方のＣＭＯＳインバータの出力端子との間に
は、イコライズ信号ＥＱによシグート制御される第１の
ＰチャネルトランジスタＰ３を接続する。次に、上記２
つのＣＭＯＳインバータそれぞれのＮチャネルトランジ
スタＮｌおよびＮ２のソース端子Ｓと接地端子ＧＮＤと
の間には、センス・ラッチ信号ＳＬによシダート制御さ
れる第２のＮチャネルトランジスタＮ、９　ｋ接続する
。

そして、上記一方のＣＭＯＳインバータの出力端子には
、メモリ・セル２２およびプリチャージトランジスタφ
、に接続される単一ビット線ＢＬを接続して構成する。

すなわち、このように構成されるセンス増幅器２１にお
いて、第６図はその動作に対応するタイミングチャート
を示すもので、まず、ローアドレスが変化した後のワー
ド線Ｍ・の切換え時において、Ａ点で例えば内部（又は
外部）クロックに同期してビット線プリチャージ信号φ
１、ワード線選択信号孔、イコライズ信号ＥＱおよびセ
ンス・う、子信号をそれぞれ″Ｌ＃レベルに制御する。

これによシ、ビット線ＢＬは電源電位ＶＤＤ　（Ｈ）に
プリチャージされ、これと共にセンス・データ端子ＳＤ
も第１のＰチャネルトランジスタＰ３を介してビット線
ＢＬに短絡され電源電位ＶＤＤ　（Ｈ）にプリチャージ
される。このようなビット線ＢＬとセンス・データ端子
ＳＤとの短絡時においては、ＣＭＯＳインバータは第２
のＮチャネルトランジスタＮ３によシネ活性化された状
態となっている。

この後、Ｂ点において、ビット線プリチャージ信号φ１
、ワード線選択信号孔およびイコライズ信号ＥＱ’ｉｉ
”Ｈ’レベルに設定する。とこで、メモリ・セル２２の
メモリ・データが″Ｈ＃レベルの場合には、ビット線Ｂ
Ｌおよびセンス・データ端子ＳＤ共に電源電位ＶＤＤ　
（Ｈ）に保持される。また、メモリ・セル２２のメモリ
・データが″′Ｌ″レベルの場合には、ピッ）　ｉ　Ｂ
Ｌの電位はメモリφセル２２内のフリップ・フロッゾ回
路によって″′Ｌ＃レベルに引き下げられ、それに追従
してセンス・データ端子ＳＤもＣＭＯＳインノクータの
トランジスタＮｌおよびＮ、＋Ｔｈ介して″′Ｌ＃レベ
ルに下がる。この場合、ビット線Ｑ、Ｌとセンス・デー
タ端子電位Ｖｒｂとは、常にＶＢＬ　（Ｖｓｏの関係を
保持している。

そして次に、一定時間ｔｄ経過の後、センス・ラッチ信
号ＳＬｉ″′Ｈ＃レベルにしてＣＭＯＳインバータを活
性化すると、このＣＭＯＳインバータはピッ）ｈＢＬと
センス・データ端子面との電位差を増幅してセンス・ラ
ッチを行なうようになる。ここで、メモリ・セル２２内
のメモリ・データが”Ｈ”レベルの場合には、ビット線
ＢＬは破線ａ１で示すようにＨ”レベルにセンス・ラッ
チさオｔ、−１だ、センス・データ端子ＳＤは７４　Ｍ
ｉ　ａ　２で示すように“Ｌ＃レベルにセンス・ラッチ
−ｇｈる。そして、メモリ・セル２２内のメモリ・デー
タが″″Ｌ＃Ｌ＃レベルに、は、ビット線ＢＬは実１ｌ
ｉ１５！ｂ１で示すように“Ｌ″レベルセンス・う、チ
され、また、センス・データ端子ＳＤは実ｆｆ１Ｊ　ｂ
　ｚで示すように”Ｈ”レベルにセンス・ラッチされる
。この場合、ビット線ＢＬ側とセンス・データ端子ＳＤ
側との負荷容量の差によシ、センス・ラッチ動作時にお
けるＩｄｖＪＩＬ／ｄｔｌ　ＬＤｄｂ　Ｉｄｖｓｐ／ｄ
ｔｌｏ方が比較的大きくなるもので、これによシ、上記
Ｂ点からセンス・ラッチ信号ＳＬによｊ５　ＣＭＯＳイ
ンバータを活性化してセンス・ラッチ動作を開始するま
でメ一定時間ｔｄは、ピッ）　＠　ＢＬとセンス・デー
タ端子ＳＤとの電位差（Ｖｓｎ　−ＶＢＬ　）がある程
度明確になるまでの時間に応じて設定される。

すなわち、２つのＣＭＯＳインバータそれぞれのＮチャ
ネルトランジスタＮ、、Ｎ、のソース端子Ｓと接地端子
ＧＮＤとの間に、センス・ラッチ信号ＳＬによシダート
制御される第２ＯＮチヤネルトランジスメＮｓを接続し
たことによシ、ビ、）ｈＢＬとセンス・データ端子ＳＤ
との短絡時において、ＣＭＯＳインバータ回路はフロー
ティングされ不活性化されるようになり、ＢＬ−８Ｄ間
短絡用の第１のＰチャネルトランジスタＰ３は、大きな
ドライブ能力を必要とせずに、その短絡動作を行なえる
ようになる。したがって、ビット線ＢＬとセンス・デー
タ端子ＳＤとの電位が略等しくＶＢＬ十Ｖ８Ｄとなるま
でに要する、上記第６り１におけるＡ点からＢ点までの
短絡動作時間Ｔを大幅に短縮できるようになる。また、
２つのＣＭＯＳインバータそれぞれのＮチャネルトラン
ジスタＮ１とＮ２とのドライブ能力比を増大することが
可能になるので、ＢＬ−８Ｄ間の電位差感度を大幅に向
上することができる。

次に、上記実施例では、ビット線ＢＬ側とセンス・デー
タ端子ＳＤ側との負荷容量の差を考慮して、上配執６図
における短絡動作の終了時（Ｂ点）からセンス・ラッチ
動作を開始するまでの一定時間ｔｄ　ｋ、ある程度長く
設定する必要があるが、例えば第７図に示すように、一
方のＣＭＯＳインバータの出力端子とピ、）ｉｌＢＬと
の間にセンス・ダート信号ＳＧによシグート制御される
第３のＰチャネルトランジスタＰ４を接続して構成すれ
ば、上記一定時間ｔｄを次のようにして短縮することが
できる。すなわち、第′８図に示すように、この第３の
ＰチャネルトランジスタＰ４をダート制御するセンス・
？−）信号８Ｇは、センス・う、子信号ＳＬの１Ｌ”→
″Ｈ”変化時に同期して１Ｈ＃レベルに上昇し、０点に
おけるセンス・う、チ動作の終了時に対応して＠Ｌ＃レ
ベルに下降するもので、これによシ、大きな負荷容量を
有するビット線ＢＬは、センス・ラッチ動作時間ｔｓＫ
対応して電気的に切シ放されるようになる。したがって
、センス・う、チ動作時における一方のＣＭＯＳインバ
ータの出力端子に対応するセンス・データ端子ＳＤ側と
、他方のＣＭＯＳインバータの出力端子に対応するセン
ス・データ端子ＳＤ側との負荷容量の差を極めて少なく
するが可能になυ、特に、メモリ・セル２２内のメモリ
・データが″Ｌ”レベルの場合の一方のセンス・データ
端子ＳＤと他方のセンス−データ端子ＳＤとの電位差（
Ｖ８Ｄ　−ＶＩＩＤ　）を短時間で明確にすることがで
きる。これＫよシ、上記実施Ｆ！／１１における短絡動
作時間Ｔの短縮に加えて、センス・ラッチ動作を開始す
るまでの一定時間ｔｄ′ｆ−も短縮することが可能にな
シ、大幅な高速化が実現できるばかシが、電位差感度の
向上により安定したデータ読み出し動作が得られるよう
になる。

尚、上記実施例では、第１のトランジスタＰ３および第
３のトランジスタＰ４に、それぞれＰチャネルトランジ
スタを使用した場合について述べたが、このそれぞれの
トランジスタＰ３およびＰ４は、例えば第９図に示すよ
うに、ＮチャネルトランジスタＮ４およびＮ１１にょ多
構成できることは言うまでもない。

また、上記実施例における第１および第３のＰチャネル
トランジスタＰ３およびＰ４は、例えば第１０図に示す
ように、それぞれＮチャネルトランジスタとＰチャネル
トランジスタとを並列接続したトランスミ、シ、ンｒ−
ト型のトランジスタＴユおよびＴ、であってもよい。

そして、第１１図は上記実施例における２つのＣＭＯＳ
インバータそれぞれのＰチャネルトランジスタＰ１およ
びＰ、のソース端子Ｓと電源端子ＶＤＤとの間に、前述
したセンス・う、子信号ＳＬと逆相のセンス・う、チ信
号肛によシグート制御される第２のＰチャネルトランジ
スタＰｓ”を接続して構成したものである。すなわち、
これによれば、第１のＰチャネルトランジスタＰ３によ
る短絡動作中において、電源端子ＶＤＤおよび接地端子
ＧＮＤ　（ｖ８．、　）の何れもＣＭＯＳインバータか
ら切シ離すことが可能となフ、ビット細ＢＬト一方のセ
ンス・データ端子ＳＤおよび他方のセンス・データ端子
ＳＤそれぞれの電位を、上記実施例にも増して、さらに
短時間で同電位（Ｖ！ＩＬ　＝　ＶａＤ＝　Ｖａｎ　）
にすることができるようＫなる。

したがって、センス・う、チ開始時におけるビット線電
位ＶＢＬを任意に選択することができ、短絡動作終了後
のビット線電位ＶＢＬが上昇傾向にあれば、一方のセン
ス・データ端子電位ＶＩＩＤを“Ｈ”レベルに、他方の
センス・データ端子電位Ｖｓｎ　ｋ″′Ｌ＃′Ｌ＃レベ
ル・う、チすることが可能となる。また、これとは逆に
、上記短絡動作終了後のビット線電位ＶＢＬが下降傾向
にあれば、一方のセンス・データ端子電位ＶＩＩＤを″
Ｌ＃レベルに、他方のセンス・データｉ子電位Ｖａｎ　
ｋ　”　Ｈ”レベルにセンス・ラッチすることが可能と
なる。

尚、上記第１１図に示す他の実施例では、第１のトラン
ジスタＰ３と第３のトランジスタＰ４とに、それぞれＰ
チャネルトランジスタを用いて構成しているが、例えば
このそれぞれのトランジスタＰ３　、Ｐ４は、第１２図
に示すように、何れもＮチャネルトランジスタＮ４　。

ＮｓとしてｉＦ＋”成し７てもよい。

さらに、上記化１の実〃１ｑ例における第１および第３
ＰチヤネルトランジスタＰ３およびＰ４は、例えば第１
３図に示すように、それぞれＮチャネルトランジスタと
Ｐチャネルトランジスタとを並列接続したトランスミ、
ジョンｆ−）ＷＯトランジスタＴ１およびＴ３であって
もよい。

〔発明の効果〕

以上のようにこの発明によれば、例えば高集積度化した
単一ピッ）ａＫよる半導体記憶装置に用いるような場合
でも、２つのＣＭＯＳインバータそれぞれの出力端子間
短絡動作に長い時間を費すことなく、短時間で正確なセ
ンス・う、チ動作が可能となシ、安定且つ大幅に高速化
した情報読み出し動作ができるようになる。

【図面の簡単な説明】

第１図は２本のど、ト線を有する半導体記憶装置のメモ
リ・セル回路およびセンス増幅器を示す回路構成図、第
２図は上記第１図におけるセンス増幅器の動作を示すタ
イミングチャート、第３図および第４図はそれぞれ単一
ビット線による半導体記憶装置に用いられる従来のセン
ス増幅器を示す回路構成図、第５図はこの発明の一実施
例に係るセンス増幅器をメモリ・セル回路と共に示す回
路構成図、第６図は上記この発明の一実施例に件るセン
ス増幅器の動作を示すタイミングチャート、第７図は上
記この発明の一実施例に係るセンス増幅器の変形例をメ
モリ・セル回路と共に示す回路構成図、第８図は上記第
７図において変形したセンス増幅器の動作を示すタイミ
ングチャート、第９図乃至第１３図はそれぞれ上ｈ［ｉ
第５図乃至第８図におけるこの発明の一実ｈ〜例に係る
センス増幅器の他の実施例を示ず回路４４７．成ｌ￥１
である。２）　センス増幅器、２２・・・メモリ舎セル回路、Ｐ
　１　ｅ　Ｎｌ　＊　Ｐ　２　ｇ　Ｎ２　−　ＣＭＯＳ
インバータ、Ｐｓ　、Ｎ、・・・第１のトランジスタ、
Ｎ３　、Ｐｓ・・・第２のトランジスタ、Ｐ　４　ａ　
ＮＳ・・・第３のトランジスタ、ＴｌｅＴ！・・・トラ
ンスミ、ジョンｆ−）型トランジスタ、ＢＬ・・・ビッ
ト線、Ｗｔ、　・・・ワード線。

Claims

【特許請求の範囲】

（１）それぞれ一方と他方の出力端子と入力端子とが互
いに接続される２つのＣＭＯＳインバータと、この２つ
のＣＭＯＳインバータの一方の出力端子と他方の出力端
子との間に接続されど、ト線のプリチャージ時に対応し
てオン動作する第１のスイッチング素子と、上記２つの
ＣＭＯＳインバータそれぞれのＮチャネルトランジスタ
およびＰチャネルトランジスタの少なくとも倒れか一方
のソース端子と電位供給源との間に接続され上記第１の
スイッチング素子のオフ動作後一定時間経過の後にオン
動作する第２のスイッチング素子と、上記２つのＣＭＯ
Ｓインバータの一方の出力端子とビット線との間に接続
され上記第２のスイッチング素子のオン動作時に同期し
てオフ動作する第３のスイッチング素子とを具備したこ
とを特徴とするセンス増幅器。
（２）上記第１．第２および第３のスイッチング素子は
ＭＯＳ　）ランジスタでなることを特徴とする特許請求
の範囲第１項記載のセンス増幅器。
（３）上記第１および第３のスイッチング素子はトラン
スミ、ジョンゲート型のトランジスタでなることを特徴
とする特許請求の範囲第１項記載のセンス増幅器。