KR100880378B1 - 트랜스미션 게이트 스위치, 그것을 이용하는 시스템 및그것의 데이터 입출력 방법 - Google Patents

트랜스미션 게이트 스위치, 그것을 이용하는 시스템 및그것의 데이터 입출력 방법 Download PDF

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Abstract

본 발명에 따른 트랜스미션 게이트 스위치는: 스위치 신호에 응답하여 제 1 노드 및 제 2 노드 사이의 스위칭 동작을 수행하는 스위칭 유닛; 및 상기 스위칭 유닛이 턴오프시, 상기 제 1 노드 혹은 상기 제 2 노드에 네거티브 스윙으로 인하여 상기 스위칭 유닛이 턴온되는 것을 차단하는 차단 유닛을 포함한다.
네거티브, 트랜스미션

Description

트랜스미션 게이트 스위치, 그것을 이용하는 시스템 및 그것의 데이터 입출력 방법{ TRANSMISSION GATE SWITCH, SYSTEM USING ITS AND DATA IN/OUT METHOD THEREOF}
도 1은 일반적인 트랜스미션 게이트 스위치를 보여주고 있다.
도 2는 본 발명에 따른 트랜스미션 게이트 스위치에 대한 실시예를 보여주고 있다.
도 3는 본 발명의 트랜스미션 게이트를 이용하는 시스템에 대한 실시예를 보여주고 있다.
도 4는 도 3에 도시된 시스템의 스위치 블럭을 턴오프할 때 시뮬레이션 결과를 보여주고 있다.
도 5는 도 3에 도시된 시스템의 데이터 버스들(DM,DP)의 아이 패턴을 보여주고 있다.
도 6은 도 3에 도시된 시스템의 유에스비 장치에 입출력되는 데이터의 모습을 보여주고 있다.
*도면의 주요부분에 대한 부호의 설명*
10,20,132,134: 트랜스미션 게이트 스위치
100: 시스템 120: 유에스비 장치
140: 오디오 증폭기 130: 스위치 블럭
132,134: 트랜스미션 게이트 스위치
본 발명은 트랜스미션 게이트 스위치에 관한 것으로, 좀 더 구체적으로 네거티브 스윙을 차단하는 트랜스미션 게이트 스위치, 그것을 포함하는 시스템 그리고그 시스템의 데이터 입출력 방법에 관한 것이다.
도 1은 일반적인 트랜스미션 게이트 스위치(10)를 보여주고 있다. 도 1을 참조하면, 트랜스미션 게이트 스위치(10)는 피모스 트랜지스터(PM) 및 엔모스트랜지스터(NM)를 포함하고 있다.
스위치 신호(SWIN)가 논리 하이 레벨이고, 스위치 신호(SWINB)가 논리 로우 레벨일 때, 엔모스 트랜지스터(NM) 및 피모스 트랜지스터(PM)은 각각 턴온된다. 따라서 노드(A)와 노드(B)는 전기적으로 연결된다.
반면, 스위치 신호(SWIN)가 논리 로우 레벨이고, 스위치 신호(SWINB)가 논리 하이 레벨일 때, 엔모스 트랜지스터(NM) 및 피모스 트랜지스터(PM)은 각각 턴오프된다. 따라서 노드(A)와 노드(B)는 전기적으로 차단된다.
그런데, 종래의 트랜스미션 게이트 스위치(10)는 노드(B)에 입력되는 신호가 네거티브 스윙(negative swing)을 할 때 전기적인 차단이 제대로 동작하지 않는 문제점이 있다. 예를 들어, 스위치 신호(SWIN)에 '0' 전압이 인가될 때, 트랜지스미 션 게이트 스위치(10)는 턴오프되어야 한다. 하지만, 노드(B)에 네거티브 전압이 입력되기 때문에, 엔모스 트랜지스터(NM)는 턴온된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 네거티브 스윙을 하더라도 정상적으로 동작하는 트랜스미션 게이트 스위치, 그것을 포함하는 시스템 및 그 시스템의 데이터 입출력 방법을 제공하는데 있다.
본 발명에 따른 트랜스미션 게이트 스위치는: 스위치 신호에 응답하여 제 1 노드 및 제 2 노드 사이의 스위칭 동작을 수행하는 스위칭 유닛; 및 상기 스위칭 유닛이 턴오프시, 상기 제 1 노드 혹은 상기 제 2 노드에 네거티브 스윙으로 인하여 상기 스위칭 유닛이 턴온되는 것을 차단하는 차단 유닛을 포함한다.
실시예에 있어서, 상기 스위칭 유닛은 CMOS 구조를 이용한다.
실시예에 있어서, 상기 스위칭 유닛은, 상기 제 1 노드에 연결된 드레인 및 제 1 스위치 신호(SWIN)을 입력받는 게이트를 포함하는 제 1 엔모스 트랜지스터; 및 상기 제 1 노드에 연결된 소스, 상기 제 2 노드에 연결된 드레인 및 제 2 스위치 신호(SWINB)를 입력받는 게이트를 포함하는 제 1 피모스 트랜지스터를 포함하되, 상기 제 1 스위치 신호 및 상기 제 2 스위치 신호는 서로 상보적 신호이며, 상기 제 1 엔모스 트랜지스터의 소스는 상기 차단 유닛을 통하여 상기 제 2 노드에 연결되거나 차단된다.
실시예에 있어서, 상기 스위칭 유닛이 턴오프시, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단한다.
실시예에 있어서, 상기 스위칭 유닛이 턴오프이고 상기 제 2 노드에 포지티브 신호가 입력될 때, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단한다.
실시예에 있어서, 상기 스위칭 유닛이 턴오프이고 상기 제 2 노드에 네거티브 신호가 입력될 때, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단한다.
실시예에 있어서, 상기 차단 유닛은, 상기 제 1 엔모스 트랜지스터의 소스에 연결된 드레인 및 상기 제 2 노드에 연결된 소스를 포함하는 제 2 엔모스 트랜지스터; 상기 제 2 엔모스 트랜지스터의 게이트에 연결된 드레인, 상기 제 2 노드에 연결된 소스 및 상기 제 2 스위치 신호를 입력받는 게이트를 포함하는 제 3 엔모스 트랜지스터; 및 상기 제 2 엔모스 트랜지스터의 게이트에 연결된 소스, 상기 제 1 스위치 신호를 입력받는 드레인 및 상기 제 2 스위치 신호를 입력받는 게이트를 포함하는 제 2 피모스 트랜지스터를 포함하되, 상기 제 2 및 제 3 엔모스 트랜지스터는 각각 기판이 상기 제 2 노드에 연결되어 있다.
실시예에 있어서, 상기 제 2 및 제 3 엔모스 트랜지스터는 각각 트리플 웰 구조이다.
본 발명에 따른 시스템은: 유에스비 장치; 오디오 증폭기; 상기 유에스비 장치 및 상기 오디오 증폭기가 공유하는 입출력 포트; 및 상기 입출력 포트를 상기 유에스비 장치에 연결할지 혹은 상기 오디오 증폭기에 연결할지 결정하는 스위치 블럭을 포함하되, 상기 스위치 블럭은 턴오프될 때 상기 오디오 증폭기를 상기 입출력 포트에 연결하고 상기 오디오 증폭기의 입출력되는 네거티브 신호로 인하여 상기 스위치 블럭이 턴온되는 것을 방지한다.
실시예에 있어서, 상기 스위치 블럭들은 트랜스미션 게이트 스위치들을 포함하되, 각각의 트랜스미션 게이트 스위치는, 스위치 신호에 응답하여 제 1 노드 및 제 2 노드 사이의 스위칭 동작을 수행하는 스위칭 유닛; 및 상기 스위칭 유닛이 턴오프시, 상기 제 1 노드 혹은 상기 제 2 노드에 네거티브 스윙으로 인하여 상기 스위칭 유닛이 턴온되는 것을 차단하는 차단 유닛을 포함한다.
실시예에 있어서, 상기 스위칭 유닛은 CMOS 구조를 이용한다.
실시예에 있어서, 상기 스위칭 유닛은, 상기 제 1 노드에 연결된 드레인 및 제 1 스위치 신호(SWIN)을 입력받는 게이트를 포함하는 제 1 엔모스 트랜지스터; 및 상기 제 1 노드에 연결된 소스, 상기 제 2 노드에 연결된 드레인 및 제 2 스위치 신호(SWINB)를 입력받는 게이트를 포함하는 제 1 피모스 트랜지스터를 포함하되, 상기 제 1 스위치 신호 및 상기 제 2 스위치 신호는 서로 상보적 신호이며, 상기 제 1 엔모스 트랜지스터의 소스는 상기 차단 유닛을 통하여 상기 제 2 노드에 연결되거나 차단된다.
실시예에 있어서, 상기 스위칭 유닛이 턴오프시, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단한다.
실시예에 있어서, 상기 스위칭 유닛이 턴오프이고 상기 제 2 노드에 포지티브 신호가 입력될 때, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상 기 제 2 노드를 전기적으로 차단한다.
실시예에 있어서, 상기 스위칭 유닛이 턴오프이고 상기 제 2 노드에 네거티브 신호가 입력될 때, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단한다.
실시예에 있어서, 상기 차단 유닛은, 상기 제 1 엔모스 트랜지스터의 소스에 연결된 드레인 및 상기 제 2 노드에 연결된 소스를 포함하는 제 2 엔모스 트랜지스터; 상기 제 2 엔모스 트랜지스터의 게이트에 연결된 드레인, 상기 제 2 노드에 연결된 소스 및 상기 제 2 스위치 신호를 입력받는 게이트를 포함하는 제 3 엔모스 트랜지스터; 및 상기 제 2 엔모스 트랜지스터의 게이트에 연결된 소스, 상기 제 1 스위치 신호를 입력받는 드레인 및 상기 제 2 스위치 신호를 입력받는 게이트를 포함하는 제 2 피모스 트랜지스터를 포함하되, 상기 제 2 및 제 3 엔모스 트랜지스터는 각각 기판이 상기 제 2 노드에 연결되어 있다.
실시예에 있어서, 상기 제 2 및 제 3 엔모스 트랜지스터는 각각 트리플 웰 구조이다.
본 발명에 따른 입출력 포트를 공유하는 유에스비 장치 및 오디오 증폭기를 포함하는 시스템의 데이터 입출력 방법은: (a) 상기 입출력 포트를 상기 유에스비 장치에 연결할지 혹은 상기 오디오 증폭기에 연결하는 단계; (b) 상기 입출력 포트를 상기 오디오 증폭기에 연결하여 데이터를 입출력하는 단계; 및 (c) 상기 (b) 단계에서 상기 오디오 증폭기의 입출력 신호가 상기 유에스비 장치에 전달되지 않게 하는 단계를 포함한다.
실시예에 있어서, 상기 시스템은 상기 입출력 포트를 상기 유에스비 장치 혹은 상기 오디오 증폭기에 연결하는 것을 결정하고, 상기 오디오 증폭기의 입출력 신호가 상기 유에스비 장치에 전달되지 않게 하는 스위치 블럭을 포함한다.
실시예에 있어서, 상기 스위치 블럭은 턴오프시 상기 입출력 포트를 상기 오디오 증폭기에 연결하고, 상기 오디오 증폭기의 네거티브 신호에 의해 상기 스위치 블럭이 턴온되는 것을 방지한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 트랜스미션 게이트 스위치(20)에 대한 실시예이다. 도 2를 참조하면, 트랜스미션 게이트 스위치(20)는 스위칭 유닛(22) 및 차단 유닛(24)을 포함하고 있다. 트랜스미션 게이트 스위치(20)의 차단 유닛(24)은 노드(B)에 네거티브 신호가 입력될 때 스위칭 유닛(22)이 턴온되는 것을 막는다.
스위칭 유닛(22)은 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)를 포함하고 있다. 피모스 트랜지스터(P1)는 노드(A)에 연결된 소스, 노드(B)에 연결된 드레인 및 스위치 신호(SWINB)가 입력되는 게이트를 포함하고 있다. 엔모스 트랜지스터(N1)는 노드(A)에 연결된 드레인 및 스위치 신호(SWIN)가 입력되는 게이트를 포함하고 있다. 여기서 스위치 신호(SWIN)와 스위치 신호(SWINB)는 서로 상보적인 신호이다.
스위치 신호(SWIN)가 논리 하이 레벨이고, 스위치 신호(SWINB)가 논리 로우 레벨일 때, 스위칭 유닛(22)의 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)는 각각 턴온된다. 따라서, 노드(A) 및 노드(B)는 전기적으로 연결된다. 반면 스위치 신호(SWIN)가 논리 로우 레벨이고, 스위치 신호(SWINB)가 논리 하이 레벨일 때, 스위칭 유닛(22)의 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)는 각각 턴오프된다. 따라서, 노드(A) 및 노드(B)는 전기적으로 차단된다.
차단 유닛(24)은 피모스 트랜지스터(P2) 및 엔모스 트랜지스터들(N2,N3)을 포함하고 있다. 스위치 신호(SWIN)가 논리 로우 레벨이고, 스위치 신호(SWINB)가 논리 하이 레벨일 때, 차단 유닛(24)은 노드(B)에 네거티브 신호가 입력되더라도 노드(A)와 노드(B)가 전기적으로 연결되지 않도록 한다.
피모스 트랜지스터(P2)는 노드(D)에 연결된 소스, 스위치 신호(SWIN)가 입력되는 드레인 및 스위치 신호(SWINB)가 입력되는 게이트를 포함하고 있다. 엔모스 트랜지스터(N2)는 노드(C)에 연결된 드레인, 노드(B)에 연결된 소스 및 노드(D)에 연결된 게이트를 포함하고 있다. 여기서 엔모스 트랜지스터(N2)의 기판은 엔모스 트랜지스터(N2)의 소스 즉 노드(B)에 연결되어 있다. 엔모스 트랜지스터(N3)는 노드(D)에 연결된 드레인, 노드(B)에 연결된 소스 및 스위치 신호(SWINB)가 입력되는 게이트를 포함하고 있다. 여기서 엔모스 트랜지스터(N3)의 기판은 엔모스 트랜지스터(N3)의 소스 즉 노드(B)에 연결되어 있다.
엔모스 트랜지스터들(N2,N3)은 모두 트리플 웰(Tripple Well) 구조이다. 이는 엔모스 트랜지스터들(N2,N3)의 바디 바이어스(body bios)가 네거티브가 되도록 하기 위함이다. 트리플 웰 구조를 이용하여, 바디 콘택(body contact)을 소스에 연 결시키고 있다.
본 발명의 트랜스미션 게이트 스위치(20)의 스위칭 동작은 다음과 같다.
먼저 스위치를 차단하는 경우, 스위치 신호(SWIN)는 논리 로우 레벨, 스위치 신호(SWINB)는 논리 하이 레벨이 인가된다. 따라서 스위칭 유닛(22)의 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)는 턴오프된다.
차단 유닛(24)은 크게 노드(B)에 네거티브 신호가 입력될 때 혹은 포지티브 신호가 입력될 때 아래와 같은 차단 동작을 실시한다.
먼저 노드(B)에 네거티브 신호가 입력될 때, 차단 유닛(24)은 노드(B)의 네거티브 전압으로 인하여 엔모스 트랜지스터(N1)이 턴온되는 것을 방지한다. 자세하게 살펴보면, 차단 유닛(24)의 피모스 트랜지스터(P2)는 턴오프되고, 엔모스 트랜지스터(N3)는 턴온된다. 따라서 노드(B)와 노드(D)는 전기적으로 연결된다. 엔모스 트랜지스터(N2)의 게이트에 노드(B)의 네거티브 전압이 인가되기 때문에 엔모스 트랜지스터(N2)는 턴오프된다. 따라서, 노드(A)와 노드(B)는 전기적으로 차단된다.
다음으로 노드(B)에 포지티브 신호가 입력될 때, 차단 유닛(24)은 노드(A)와 노드(B)가 전기적으로 연결되는 것을 차단한다. 자세하게 살펴보면, 차단 유닛(24)의 피모스 트랜지스터(P2)는 턴오프되고, 엔모스 트랜지스터(N3)는 턴온된다. 따라서 노드(B)와 노드(D)는 전기적으로 연결된다. 만약 노드(B)에 포지티브 전압이 인가되고 엔모스 트랜지스터(N2)의 드레인 즉 노드(C)의 전압이 노드(B)보다 낮을 때, 엔모스 트랜지스터(N2)는 턴온될 수 있다. 그러나 스위칭 유닛(22)의 엔모스 트랜지스터(N1)이 턴오프되기 때문에, 노드(A)와 노드(B)는 전기적으로 차단된다.
본 발명의 트랜스미션 게이트 스위치(20)는 다음과 같이 턴온되는 과정은 다음과 같다. 스위치 신호(SWIN)는 논리 하이 레벨, 스위치 신호(SWINB)는 논리 로우 레벨을 인가되면, 스위칭 유닛(22)의 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)은 각각 턴온된다. 한편, 차단 유닛(24)의 피모스 트랜지스터(P2)는 턴온되고, 엔모스 트랜지스터(N3)는 턴오프된다. 피모스 트랜지스터(P2)가 턴온되어, 엔모스 트랜지스터(N2)도 턴온된다. 따라서, 노드(A) 및 노드 (B)는 전기적으로 연결된다.
본 발명의 트랜스미션 게이트 스위치(20)는 턴오프 동작시 네거티브 스윙으로 인하여 턴온되는 것을 방지한다. 즉, 본 발명의 트랜스미션 게이트 스위치(20)는 네거티브 스윙을 차단한다.
본 발명의 트랜스미션 게이트 스위치(20)는 네거티브 스윙 차단을 필요로 하는 시스템에 적용가능하다.
도 3는 본 발명의 트랜스미션 게이트 스위치(20)를 이용한 시스템(100)에 대한 실시예이다. 도 3을 참조하면, 시스템(100)은 유에스비(USB) 장치(120), 스위치 블럭(130) 및 오디오 증폭기(140)를 포함하고 있다. 본 발명의 시스템(100)은 유에스비 장치(120) 및 오디오 증폭기(140)가 데이터 입출력 포트를 공유하고 있다. 즉, 오디오 증폭기(140)는 유에스비 장치(120)의 제 1 데이터 버스(DP) 및 제 2 데이터 버스(DM)을 입출력포트로 사용하고 있다. 이를 위하여 스위치 블럭(130)이 존재한다. 스위치 블럭(130)이 턴온되면, 제 1 데이터 버스(DP) 및 제 2 데이터 버스(DM)는 원래의 유에스비 장치(120)의 입출력 포트로서 역할을 수행한다. 반면, 스위치 블럭(130)이 턴오프되면, 제 1 데이터 버스(DP) 및 제 2 데이터 버스(DM)는 오디오 증폭기(140)의 입출력 포트로서 역할을 수행한다.
이때, 스위치 블럭(130)은 턴오프 동작시 네거티브 스윙을 차단시켜야 한다. 따라서, 스위치들(132,134)은 본 발명의 도 2에 도시된 트랜스미션 게이트 스위치(20)가 이용될 수 있다.
도 4는 본 발명의 시스템(100)의 스위치 블럭(130)을 턴오프할 때 시뮬레이션 결과를 보여주고 있다. (a)는 노드(B)의 전압, (b)는 노드(C)의 전압 그리고 (C)는 노드(A)의 전압을 보여주고 있다. 도 4를 참조하면, 노드(B)에 -1.0에서 1.0로 스윙하는 신호가 인가될 때, 본 발명의 시스템(100)의 스위치들(132,134)은 완벽하게 턴오프시키고 있다.
도 5는 본 발명의 시스템(100)의 데이터 버스들(DM,DP)의 아이 패턴을 보여주고 있다. 본 발명의 시스템(100)은 스위치 블럭(130)을 추가하고 있다. 도 5를 참조하면, 스위치 블럭(130)의 스위치들(131,134)은 로딩 커패시터로서 라이징(rising) 타임 및 폴링(falling) 타임을 증가시켜 아이 마스크(Eye Mask)에 근접한다. 그러나 본 발명의 스위치들(131,134)은 아이 마스크을 침범하지 않음으로 동작상 문제가 없다.
도 6은 본 발명의 시스템(100)의 유에스비 장치(120)에 입출력되는 데이터의 모습을 보여주고 있다. 도 6을 참조하면, 유에스비 장치(120)는 인에이블된 뒤 데이터들이 정상적으로 동작하고 있다.
본 발명의 시스템(100)은 유에스비 장치(120) 및 오디오 증폭기(140)가 입출 력 포트를 공유함으로 그만큼 시스템의 면적을 줄이는 효과를 얻을 수 있다.
본 발명의 시스템(100)은 오디오 증폭기(140)에 또 다른 스위치 블럭(도시되지 않음)을 포함할 수 있다. 그런데 이 스위치 블럭은 네거티브 스윙을 할 수 있어야 한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 트랜스미션 게이트 스위치, 그것을 포함하는 시스템 및 시스템의 데이터 입출력 방법은 턴오프시 네거티브 스윙에 따라 턴온되는 문제점을 해결하게 된다.

Claims (20)

  1. 스위치 신호에 응답하여 제 1 노드 및 제 2 노드 사이의 스위칭 동작을 수행하는 스위칭 유닛; 및
    상기 스위칭 유닛이 턴오프시, 상기 제 1 노드 혹은 상기 제 2 노드에 네거티브 스윙으로 인하여 상기 스위칭 유닛이 턴온되는 것을 차단하는 차단 유닛을 포함하는 트랜스미션 게이트 스위치.
  2. 제 1 항에 있어서,
    상기 스위칭 유닛은 CMOS 구조를 이용하는 트랜스미션 게이트 스위치.
  3. 제 2 항에 있어서,
    상기 스위칭 유닛은,
    상기 제 1 노드에 연결된 드레인 및 제 1 스위치 신호(SWIN)을 입력받는 게이트를 포함하는 제 1 엔모스 트랜지스터; 및
    상기 제 1 노드에 연결된 소스, 상기 제 2 노드에 연결된 드레인 및 제 2 스위치 신호(SWINB)를 입력받는 게이트를 포함하는 제 1 피모스 트랜지스터를 포함하되,
    상기 제 1 스위치 신호 및 상기 제 2 스위치 신호는 서로 상보적 신호이며,
    상기 제 1 엔모스 트랜지스터의 소스는 상기 차단 유닛을 통하여 상기 제 2 노드에 연결되거나 차단되는 트랜스미션 게이트 스위치.
  4. 제 3 항에 있어서,
    상기 스위칭 유닛이 턴오프시, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단하는 트랜스미션 게이트 스위치.
  5. 제 3 항에 있어서,
    상기 스위칭 유닛이 턴오프이고 상기 제 2 노드에 포지티브 신호가 입력될 때, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단하는 트랜스미션 게이트 스위치.
  6. 제 3 항에 있어서,
    상기 스위칭 유닛이 턴오프이고 상기 제 2 노드에 네거티브 신호가 입력될 때, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단하는 트랜스미션 게이트 스위치.
  7. 제 6 항에 있어서,
    상기 차단 유닛은,
    상기 제 1 엔모스 트랜지스터의 소스에 연결된 드레인 및 상기 제 2 노드에 연결된 소스를 포함하는 제 2 엔모스 트랜지스터;
    상기 제 2 엔모스 트랜지스터의 게이트에 연결된 드레인, 상기 제 2 노드에 연결된 소스 및 상기 제 2 스위치 신호를 입력받는 게이트를 포함하는 제 3 엔모스 트랜지스터; 및
    상기 제 2 엔모스 트랜지스터의 게이트에 연결된 소스, 상기 제 1 스위치 신호를 입력받는 드레인 및 상기 제 2 스위치 신호를 입력받는 게이트를 포함하는 제 2 피모스 트랜지스터를 포함하되,
    상기 제 2 및 제 3 엔모스 트랜지스터는 각각 기판이 상기 제 2 노드에 연결되어 있는 트랜스미션 게이트 스위치.
  8. 제 7 항에 있어서,
    상기 제 2 및 제 3 엔모스 트랜지스터는 각각 트리플 웰 구조인 트랜스미션 게이트 스위치.
  9. 제 1 데이터 버스(DP) 및 제 2 데이터 버스(DM)을 갖는 유에스비 장치;
    제 1 및 제 2 입출력 포트들을 갖는 오디오 증폭기;
    상기 제 1 데이터 버스 및 상기 제 1 입출력 포트를 연결하는 제 1 스위치 블록; 및
    상기 제 2 데이터 버스 및 상기 제 2 입출력 포트를 연결하는 제 2 스위치 블록을 포함하되,
    상기 제 1 및 제 2 스위치 블록들 각각은,
    스위치 신호에 응답하여 제 1 노드 및 제 2 노드 사이의 스위칭 동작을 수행하는 스위칭 유닛; 및
    상기 스위칭 유닛이 턴오프시, 상기 제 1 노드 혹은 상기 제 2 노드의 네거티브 스윙 때문에 상기 스위칭 유닛이 턴온되는 것을 차단하는 차단 유닛을 포함하되,
    상기 제 1 노드가 상기 제 1 데이터 버스에 전기적으로 연결될 때 상기 제 2 노드는 상기 제 1 입출력 포트에 전기적으로 연결되고, 상기 제 1 노드가 상기 제 2 데이터 버스에 전기적으로 연결될 때 상기 제 2 노드는 상기 제 2 입출력 포트에 전기적으로 연결되는 것을 특징으로 하는 시스템.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 스위칭 유닛은 CMOS 구조를 이용하는 시스템.
  12. 제 11 항에 있어서,
    상기 스위칭 유닛은,
    상기 제 1 노드에 연결된 드레인 및 제 1 스위치 신호(SWIN)을 입력받는 게이트를 포함하는 제 1 엔모스 트랜지스터; 및
    상기 제 1 노드에 연결된 소스, 상기 제 2 노드에 연결된 드레인 및 제 2 스위치 신호(SWINB)를 입력받는 게이트를 포함하는 제 1 피모스 트랜지스터를 포함하 되,
    상기 제 1 스위치 신호 및 상기 제 2 스위치 신호는 서로 상보적 신호이며,
    상기 제 1 엔모스 트랜지스터의 소스는 상기 차단 유닛을 통하여 상기 제 2 노드에 연결되거나 차단되는 시스템.
  13. 제 12 항에 있어서,
    상기 스위칭 유닛이 턴오프시, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단하는 시스템.
  14. 제 12 항에 있어서,
    상기 스위칭 유닛이 턴오프이고 상기 제 2 노드에 포지티브 신호가 입력될 때, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단하는 시스템.
  15. 제 12 항에 있어서,
    상기 스위칭 유닛이 턴오프이고 상기 제 2 노드에 네거티브 신호가 입력될 때, 상기 차단 유닛은 상기 제 1 엔모스 트랜지스터의 소스와 상기 제 2 노드를 전기적으로 차단하는 시스템.
  16. 제 15 항에 있어서,
    상기 차단 유닛은,
    상기 제 1 엔모스 트랜지스터의 소스에 연결된 드레인 및 상기 제 2 노드에 연결된 소스를 포함하는 제 2 엔모스 트랜지스터;
    상기 제 2 엔모스 트랜지스터의 게이트에 연결된 드레인, 상기 제 2 노드에 연결된 소스 및 상기 제 2 스위치 신호를 입력받는 게이트를 포함하는 제 3 엔모스 트랜지스터; 및
    상기 제 2 엔모스 트랜지스터의 게이트에 연결된 소스, 상기 제 1 스위치 신호를 입력받는 드레인 및 상기 제 2 스위치 신호를 입력받는 게이트를 포함하는 제 2 피모스 트랜지스터를 포함하되,
    상기 제 2 및 제 3 엔모스 트랜지스터는 각각 기판이 상기 제 2 노드에 연결되어 있는 시스템.
  17. 제 16 항에 있어서,
    상기 제 2 및 제 3 엔모스 트랜지스터는 각각 트리플 웰 구조인 시스템.
  18. 유에스비 장치, 오디오 증폭기 및 스위칭 블록을 갖는 시스템의 데이터 입출력 방법에 있어서:
    상기 유에스비 장치는 제 1 데이터 버스 및 제 2 데이터 버스를 갖고,
    상기 오디오 증폭기는 제 1 및 제 2 입출력 포트들을 갖고,
    상기 스위칭 블록은 제 1 데이터 버스와 상기 제 1 입출력 포트를 연결하고, 상기 제 2 데이터 버스와 상기 제 2 입출력 포트를 연결하되,
    상기 제 1 데이터 버스 및 상기 제 1 입출력 포트를 연결하지 않고 상기 제 2 데이터 버스 및 상기 제 2 입출력 포트를 연결하지 않는 단계; 및
    상기 제 1 및 제 2 입출력 포트들을 통하여 상기 오디오 증폭기의 데이터를 입출력하는 단계를 포함하되,
    상기 스위칭 블록은,
    스위치 신호에 응답하여 제 1 노드 및 제 2 노드 사이의 스위칭 동작을 수행하는 스위칭 유닛; 및
    상기 스위칭 유닛이 턴오프시, 상기 제 1 노드 혹은 상기 제 2 노드의 네거티브 스윙 때문에 상기 스위칭 유닛이 턴온되는 것을 차단하는 차단 유닛을 포함하되,
    상기 제 1 노드가 상기 제 1 데이터 버스에 전기적으로 연결될 때 상기 제 2 노드는 상기 제 1 입출력 포트에 전기적으로 연결되고, 상기 제 1 노드가 상기 제 2 데이터 버스에 전기적으로 연결될 때 상기 제 2 노드는 상기 제 2 입출력 포트에 전기적으로 연결되는 것을 특징으로 하는 시스템의 데이터 입출력 방법.
  19. 삭제
  20. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971377B1 (ko) 2008-10-21 2010-07-20 레이디오펄스 주식회사 데이터 전송회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126596A (en) 1991-03-18 1992-06-30 Motorola, Inc. Transmission gate having a pass transistor with feedback
KR100268948B1 (ko) 1997-07-25 2000-12-01 김영환 트랜스미션 게이트 회로
KR100303735B1 (ko) * 1992-04-17 2001-11-22 비센트 비.인그라시아, 알크 엠 아헨 메모리회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2327544B (en) * 1997-07-16 2001-02-07 Ericsson Telefon Ab L M Electronic analogue switch
US6034553A (en) * 1998-01-09 2000-03-07 Pericom Semiconductor Corp. Bus switch having both p- and n-channel transistors for constant impedance using isolation circuit for live-insertion when powered down
US6768339B2 (en) * 2002-07-12 2004-07-27 Lsi Logic Corporation Five volt tolerant input scheme using a switched CMOS pass gate
US7482853B2 (en) * 2005-12-14 2009-01-27 Intersil Americas Inc. Method and apparatus for switching audio and data signals through a single terminal

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126596A (en) 1991-03-18 1992-06-30 Motorola, Inc. Transmission gate having a pass transistor with feedback
KR100303735B1 (ko) * 1992-04-17 2001-11-22 비센트 비.인그라시아, 알크 엠 아헨 메모리회로
KR100268948B1 (ko) 1997-07-25 2000-12-01 김영환 트랜스미션 게이트 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971377B1 (ko) 2008-10-21 2010-07-20 레이디오펄스 주식회사 데이터 전송회로

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