JPH04266217A - 入力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、安定した入力信号を供
給することのできる入力バッファ回路に関するものであ
る。

【０００２】

【従来の技術】半導体集積回路装置において、入力バッ
ファ回路は、外部からの入力信号のスイッチングレベル
などの特性を決める重要な回路部である。

【０００３】図５と図６に従来の入力バッファ回路を示
す。図中、Ａは外部からの入力信号、Ｂは入力バッファ
回路からの出力信号である。ＱＰ１，ＱＰ２，ＱＰ３，
ＱＰ４はＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯ
ＳＴと称す）、ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４はＮチ
ャネル型ＭＯＳトランジスタ（以下ＮＭＯＳＴと称す）
である。 Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４は回路を設計するとき
に生じる寄生抵抗である。ＶＣＣは電源電圧であり、Ｖ
ＳＳは接地電圧である。図５と図６は、相補型ＭＯＳト
ランジスタによって構成される否定回路を４段直列に接
続した回路である。

【０００４】図５（ａ）の回路では、入力バッファ回路
が電源電圧ＶＣＣが印加されるパッドの近くに配置され
て、電源電圧ＶＣＣとＰＭＯＳＴとの間に寄生抵抗が存
在しない。一方、接地電圧ＶＳＳとＮＭＯＳＴとの間に
、配線自体の抵抗で生じる寄生抵抗Ｒ１１が存在する。

【０００５】図５（ｂ）の回路では、入力バッファ回路
が接地電圧ＶＳＳが印加されるパッドの近くに配置され
ていて配線が短いため、接地電圧ＶＳＳとＮＭＯＳＴと
の間に寄生抵抗が存在しない。また、電源電圧ＶＣＣと
ＰＭＯＳＴとの間には、配線自体の抵抗で生じる寄生抵
抗Ｒ１２が存在する。

【０００６】図６（ａ）の回路では、入力バッファ回路
が電源電圧ＶＣＣが印加されるパッドの近くに配置され
ていて配線が短いため、電源電圧ＶＣＣとＰＭＯＳＴと
の間に寄生抵抗が存在しない。接地電圧ＶＳＳとＮＭＯ
ＳＴとの間には、配線自体の抵抗による寄生抵抗Ｒ１３
が存在する。さらに、１段目の相補型ＭＯＳトランジス
タのＱＮ１のソースは、寄生抵抗Ｒ１３を持つ配線とは
別の配線によって、接地電圧ＶＳＳに接続されている。 このため、ＱＮ１と接地電圧ＶＳＳの間に寄生抵抗Ｒ１
１が存在する。

【０００７】図６（ｂ）の回路では、入力バッファ回路
が接地電圧ＶＣＣが印加されるパッドの近くに配置され
ていて配線が短いため、接地電圧ＶＳＳとＮＭＯＳＴと
の間に寄生抵抗が存在しない。また、電源電圧ＶＣＣと
ＰＭＯＳＴとの間には、配線自体の抵抗による寄生抵抗
Ｒ１４が存在する。さらに、１段目の相補型ＭＯＳトラ
ンジスタのＱＰ１のソースが、寄生抵抗Ｒ１４を持つ配
線とは別の配線によって、電源電圧ＶＣＣに接続されて
いる。このため、ＱＰ１と電源電圧ＶＣＣとの間には寄
生抵抗Ｒ１２が存在する。

【０００８】図６（ａ）と図６（ｂ）に示した回路の１
段目の相補型ＭＯＳトランジスタを別配線にしているの
は、２段目以降の回路における寄生抵抗を流れる電流値
を少なくするためである。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の入力バッファ回路は、相補型ＭＯＳトランジス
タによってのみ構成された否定回路が複数個接続されて
構成されている。このため、入力信号の論理電圧が高レ
ベル（以下“Ｈ”と略称する）と低レベル（以下“Ｌ”
と略称する）の中間レベルであるとすると、入力信号Ａ
が入力されたときＰＭＯＳＴおよびＮＭＯＳＴは導通状
態となる。このため、電源電圧ＶＣＣと接地電圧ＶＳＳ
との間に非常に大きな電流が流れ、消費電力が増加する
。さらに、接地電圧ＶＳＳとＮＭＯＳＴとの間には配線
による寄生抵抗Ｒ１２があるため、この寄生抵抗Ｒ１２
を流れた電流によって電圧降下が起こる。この電圧降下
によって入力信号Ａのスイッチングレベルが目標値から
ずれてしまい、誤動作を生じるという問題があった。こ
れについてさらに詳細に説明する。

【００１０】Ｎチャネル型ＭＯＳトランジスタの飽和領
域で流れる電流ＩＮは、 ＩＮ＝γＮ（ＶＧ−ＶＳＮ−ＶＴＮ）２となる。ここで
、ＶＧはゲート電圧、ＶＳＮはソース電圧、ＶＴＮはス
イッチング電圧（正の値）、γＮは定数である。

【００１１】一方、Ｐチャネル型ＭＯＳトランジスタの
飽和領域で流れる電流ＩＰは、 ＩＰ＝γＰ（ＶＳＰ−ＶＧ−ＶＴＰ）２となる。ここで
、ＶＳＰはソース電圧、ＶＴＰはスイッチング電圧（負
の値）、γＰは定数である。

【００１２】否定回路のスイッチング電圧ＶＴＨは、Ｉ
Ｎ＝ＩＰとなるゲート電圧であることから、γＮ（ＶＧ
−ＶＳＮ−ＶＴＮ）２＝γＰ（ＶＳＰ−ＶＧ−ＶＴＰ）
２となる。よって、 　　ＶＴＨ＝（ＶＳＰ＋αＶＳＮ＋αＶＴＮ＋ＶＴＰ）
／（α＋１）　　　　　　　　　　　　……（１）ここ
で、定数αは、α＝（γＮ／γＰ）１／２である。

【００１３】回路の設計上、寄生抵抗がないような理想
状態では、ＶＳＮ＝ＶＳＳＶＳＰ＝ＶＣＣとなることか
ら、理想状態のスイッチング電圧ＶＴＨ０は、 　　ＶＴＨ０＝（ＶＣＣ＋αＶＳＳ＋αＶＴＮ＋ＶＴＰ
）／（α＋１）　　　　　　　　　　……（２）となる
。（２）式からわかるように、理想状態のスイッチング
電圧ＶＴＨ０は、電源電圧ＶＣＣ，接地電圧ＶＳＳ，Ｎ
ＭＯＳＴのスイッチング電圧ＶＴＮ，ＰＭＯＳＴのスイ
ッチング電圧ＶＴＰ、および定数αによって決まる。

【００１４】図５（ａ）の回路では、ＮＭＯＳＴと接地
電圧ＶＳＳとの間の寄生抵抗Ｒ１１による電圧降下で接
地電圧ＶＳＳが浮いてしまうため、ＶＳＮ，ＶＳＰは各
々次のように表される。

【００１５】ＶＳＮ＝Ｉ０Ｒ１１＋ＶＳＳＶＳＰ＝ＶＣ
Ｃ ただし、Ｉ０は電源電圧ＶＣＣと接地電圧ＶＳＳとの間
に流れる電流であるので、（１）式は、次式のとおりと
なる。

【００１６】 　　ＶＴＨ＝（αＩ０Ｒ１１）／（α＋１）＋ＶＴＨ０
　　　　　　　　　　　　　　　　　　　　……（３）
図５（ｂ）の回路では、ＰＭＯＳＴと電源電圧ＶＣＣと
の間の寄生抵抗Ｒ１２による電圧降下で電源電圧ＶＣＣ
が低下するため、（１）式のＶＳＮ，ＶＳＰは各々次の
ように表される。

【００１７】ＶＳＮ＝ＶＳＳ ＶＳＰ＝ＶＣＣ−Ｉ０Ｒ１２ となるので、（１）式は、 　　ＶＴＨ＝−（αＩ０Ｒ１２）／（α＋１）＋ＶＴＨ
０　　　　　　　　　　　　　　　　　　……（４）と
なる。

【００１８】（３）式，（４）式から明らかなように、
寄生抵抗Ｒ１２の存在によってスイッチング電圧ＶＴＨ
が理想状態のスイッチング電圧ＶＴＨ０からずれてしま
う。

【００１９】本発明の目的は、配線によって生じる寄生
抵抗によって生じるスイッチングレベルの変動を、意図
的に抵抗を挿入接続することによって少なくし、安定し
たスイッチング電圧を得ることのできる入力バッファ回
路を提供することである。

【００２０】

【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタで構成された否定回路と、この否定回路の一導電
型のトランジスタに接続された第１の抵抗と、逆導電型
トランジスタに接続された第２の抵抗とを備え、第１の
抵抗の抵抗値をＲ１とし、第２の抵抗の抵抗値をＲ２と
したとき、Ｒ１＝αＲ２またはＲ１＝Ｒ２／α（α：定
数）となる入力バッファ回路である。

【００２１】また、ＭＯＳトランジスタで構成された否
定回路と、この否定回路の一導電型のトランジスタに接
続された第１の抵抗と、否定回路の１段目の一導電型の
トランジスタに接続された第２の抵抗と、１段目の逆導
電型のトランジスタに接続された第３の抵抗とを備え、
１段目のトランジスタで構成される第１の回路を流れる
電流が、第１の抵抗が接続された第２の回路を流れる電
流より少ない入力バッファ回路である。

【００２２】また、ＭＯＳトランジスタで構成された否
定回路と、この否定回路の一導電型のトランジスタに接
続された第１の抵抗と、この第１の抵抗に直列に接続さ
れた第２の抵抗と、否定回路の１段目の逆導電型のトラ
ンジスタに接続された第３の抵抗と、この第３の抵抗に
接続された第４の抵抗とを備え、第１，第２の抵抗の抵
抗値の和が、第３，第４の抵抗の抵抗値の和の定数倍で
ある入力バッファ回路である。

【００２３】また、ＭＯＳトランジスタで構成された否
定回路と、この否定回路の一導電型のトランジスタに接
続された第１の抵抗と、逆導電型のトランジスタに接続
された第２の抵抗と、否定回路の１段目の一導電型のト
ランジスタに接続された第３の抵抗とそれに直列に接続
された第４の抵抗と、１段目の逆導電型のトランジスタ
に接続された第５の抵抗とそれに直列に接続された第６
の抵抗とを備え、１段目のトランジスタで構成される第
１の回路を流れる電流が、第１，第２の抵抗が接続され
た第２の回路を流れる電流より少ない入力バッファ回路
である。

【００２４】

【作用】寄生抵抗に対してＮＭＯＳＴと接地電圧ＶＳＳ
との間の抵抗値またはＰＭＯＳＴと電源電圧ＶＣＣとの
間の抵抗値を、または両者の抵抗値を意図的に調整して
、電源電圧ＶＣＣと接地電圧ＶＳＳとの間に流れる電流
を少なくする。これによって消費電力が減少するととも
に、接地電圧ＶＳＳが浮くことや電源電圧ＶＣＣが低下
することがなくなり、入力信号のスイッチングレベルが
目標値からずれるようなことがなくなる。すなわちスイ
ッチング電圧の変動が抑制され、誤動作のおそれがなく
なる。

【００２５】

【実施例】以下に本発明の実施例について、図面を参照
して詳細に説明する。

【００２６】図１は本発明の第１の実施例の回路構成を
示す図である。図１（ａ）は本実施例のブロック図であ
る。入力バッファ回路１に外部からの入力信号Ａが入力
され、その信号が入力バッファ回路１内部で処理される
。処理された信号は出力信号Ｂとして出力される。そし
て、この入力回路１は、入力スイッチングレベル補正用
の抵抗Ｒ２１を介して、ノードＮＶＣＣ１で電源電圧Ｖ
ＣＣ１に、また、寄生抵抗Ｒ１１を介して、ノードＮＶ
ＳＳ１で接地電圧ＶＳＳにそれぞれ接続されている。

【００２７】図１（ｂ）はその具体的な回路構成を示す
。図において、Ａは外部より入力される入力信号、Ｂは
入力バッファ回路から取り出された出力信号である。 ＱＰ１〜ＱＰ４はＰＭＯＳＴ、ＱＮ１〜ＱＮ４はＮＭＯ
ＳＴで、これらＱＰ１およびＱＮ１、ＱＰ２およびＱＮ
２、ＱＰ３およびＱＮ３、ＱＰ４およびＱＮ４はそれぞ
れ対をなし、各対において、ゲートが共通接続され、か
つＰＭＯＳＴのドレインとＮＭＯＳＴのソースとがそれ
ぞれ接続されて、相補型トランジスタによる否定回路が
４段構成されている。そして、共通接続されたゲートそ
れぞれが各段の入力端であり、各段のドレインとソース
との接続部が次段の出力端となる。１段目のゲートに入
力信号Ａが供給され、最終段となる４段目の出力端から
出力信号Ｂが取り出される。さらに、全ＰＭＯＳＴのソ
ースが共通接続され、入力スイッチングレベル補正用の
抵抗Ｒ２１を介して電源電圧ＶＣＣに接続されている。 さらに、全ＮＭＯＳＴのソースが共通接続され、配線の
寸法によって生じさせた寄生抵抗Ｒ１１を介して接地電
圧ＶＳＳに接続されている。

【００２８】この回路において、入力スイッチングレベ
ル補正用の抵抗Ｒ２１を電源電圧ＶＣＣとＰＭＯＳＴの
ソースとの間に接続したので、寄生抵抗Ｒ１１による入
力スイッチングレベルの変動がいちじるしく軽減される
。

【００２９】図５（ｂ）に示した従来の回路構成を図５
（ａ）の回路に適用した場合においては、Ｒ１１および
Ｒ１２が寄生抵抗であるために、両者の抵抗値が配線の
距離や、配線の下または上に形成された膜の材質によっ
ても影響されるので、寄生抵抗Ｒ１１，Ｒ１２でスイッ
チングレベルの変動を少なくするには、設計上多くの制
約がある。ところが、本実施例では、入力スイッチング
レベル補正用の抵抗を電源電圧と入力バッファ回路との
間に挿入接続したので、このような設計上の制約が解消
される。

【００３０】この回路において、入力スイッチングレベ
ル補正用の抵抗Ｒ２１を電源電圧ＶＣＣとＰＭＯＳＴの
ソースとの間に接続することで、寄生抵抗Ｒ１１による
入力スイッチングレベルの変動が軽減される理由につい
て、詳述する。

【００３１】Ｎチャネル型ＭＯＳトランジスタの飽和領
域で流れる電流ＩＮは、次式のとおりとなる。

【００３２】 　　ＩＮ＝γＮ（ＶＧ−ＶＳＮ−ＶＴＮ）２　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　……（５）ただし、ＶＧはゲート電圧、ＶＳＮはソー
ス電圧、ＶＴＮはしきい値電圧（正の値）、γＮは定数
である。

【００３３】一方、Ｐチャネル型ＭＯＳトランジスタの
飽和領域で流れる電流ＩＰは、次式のとおりとなる。

【００３４】 　　ＩＰ＝γＰ（ＶＳＰ−ＶＧ−ＶＴＰ）２　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　……（６）ただし、ＶＳＰはソース電圧、ＶＴＰはし
きい値電圧（負の値）、γＰは定数である。

【００３５】否定回路のスイッチング電圧ＶＴＨは次式
の関係が成り立つゲート電圧となる。ＩＮ＝ＩＰ　　γ
Ｎ（ＶＧ−ＶＳＮ−ＶＴＮ）２＝γＰ（ＶＳＰ−ＶＧ−
ＶＴＰ）２　　　　　　　　　　　……（７）よって 　　ＶＴＨ＝（ＶＳＰ＋αＶＳＮ＋αＶＴＮ＋ＶＴＰ）
／（α＋１）　　　　　　　　　　　……（８）となる
。ここで、定数αは下記値である。

【００３６】 　　α＝（γＮ／γＰ）１／２　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　……（９）図１（ｂ）の回路では、ＮＭＯＳＴ
であるＱＮ１〜ＱＮ４と接地電圧ＶＳＳとの間に寄生抵
抗Ｒ１１が設けられ、ＰＭＯＳＴであるＱＰ１〜ＱＰ４
と電源電圧ＶＣＣとの間に入力スイッチングレベル補正
用の抵抗Ｒ２１が設けられているため、ＶＳＮ，ＶＳＰ
は各々次式で示される。

【００３７】 　　ＶＳＮ＝Ｉ０Ｒ１１＋ＶＳＳ　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　……（１０）　　ＶＳＰ＝ＶＣＣ−Ｉ０Ｒ２１　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　……（１１）ただし、Ｉ０は抵抗Ｒ１
１，Ｒ２１を流れる電流である。（１０）式，（１１）
式および（８）式から次式が得られる。

【００３８】 　　ＶＴＨ＝Ｉ０／（α＋１）×（αＲ１１−Ｒ２１）
＋ＶＴＨ０　　　　　　　……（１２）ただし、ＶＴＨ
０は理想状態のスイッチング電圧を示し、次式で示され
る。

【００３９】 　　ＶＴＨ０＝（ＶＣＣ＋αＶＳＳ＋αＶＴＮ＋ＶＴＰ
）／（α＋１）　　　　　　　　……（１３）入力スイ
ッチングレベル補正用の抵抗Ｒ２１の値を寄生抵抗Ｒ１
１の値に対して次の関係になるよう選ぶと、　　Ｒ２１
＝αＲ１１　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　……（１
４）（１２）式は次のとおりとなる。

【００４０】 　　ＶＴＨ＝ＶＴＨ０　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　……（１５）以上のように、電源電圧ＶＣ
Ｃから入力バッファ回路までの配線距離が短くて寄生抵
抗が無視でき、接地電圧ＶＳＳから入力バッファ回路ま
での配線距離が長くて寄生抵抗Ｒ１１が生じているよう
な場合には、入力スイッチングレベルの補正用抵抗Ｒ２
１を寄生抵抗Ｒ１１の抵抗値のα倍、すなわち（γＮ／
γＰ）１／２倍に設定することによって、入力バッファ
回路のスイッチング電圧ＶＴＨを理想状態のしきい値Ｖ
ＴＨ０に一致させることができる。これにより、寄生抵
抗による入力スイッチングレベルの変動が除去される。

【００４１】入力スイッチングレベルの変動を除去する
ということは、出力信号Ｂが後段のディジタル回路にお
いて、たとえば回路を構成する素子のスイッチング電圧
が、本来ローレベルすなわち“Ｌ”でなければならない
か、または本来ハイレベルすなわち“Ｈ”でなければな
らないときに、入力スイッチングレベルの変動によって
、“Ｌ”が“Ｈ”に、“Ｈ”が“Ｌ”となるような誤動
作を生じることがないようにすることである。

【００４２】スイッチング電圧のシフト量を少なくする
ためには、この回路では入力スイッチングレベル補正用
抵抗Ｒ２１として（１４）式の関係をもった抵抗を挿入
接続するのもっとも望ましいが、実用的には誤動作を生
じない程度の値の抵抗を挿入接続してもよい。その抵抗
値は、入力レベルの値や寄生抵抗の値に応じて決めれば
よい。

【００４３】具体的には、寄生抵抗Ｒ１１＝１００（Ω
）で、電源電圧ＶＣＣ＝５（Ｖ）、接地電圧ＶＳＳ＝０
（Ｖ）、α＝１．１であるとき、回路を流れる電流Ｉ０
はＩ０＝４（ｍＡ）になる。そして、入力スイッチング
レベル補正用の抵抗Ｒ２１としてＲ２１＝αＲ１１＝１
１０（Ω）を接続すると、 ＶＳＮ＝Ｉ０Ｒ１１＋ＶＳＳ＝０．４０（Ｖ）ＶＳＰ＝
ＶＣＣ−Ｉ０Ｒ２１＝４．５６（Ｖ）となり、スイッチ
ング電圧ＶＴＨが 　　ＶＴＨ＝（ＶＳＰ＋αＶＳＮ＋αＶＴＮ＋ＶＴＰ）
／（α＋１）＝２．９８（Ｖ）となって、理想的なスイ
ッチング電圧ＶＴＨ０と一致することがわかる。

【００４４】特に、これらの回路が複数個存在するとき
には、電流Ｉ０が増えて電圧降下も大きくなるが、本発
明では理想状態からずれるようなことがない。

【００４５】一方、入力スイッチングレベル補正用の抵
抗をもたない（Ｒ２１＝０）である従来の入力バッファ
回路では、 ＶＳＮ＝Ｉ０Ｒ１１＋ＶＳＳ＝０．４０（Ｖ）ＶＳＰ＝
ＶＣＣ−Ｉ０Ｒ２１＝５．００（Ｖ）となり、スイッチ
ング電圧ＶＴＨは 　　ＶＴＨ＝（ＶＳＰ＋αＶＳＮ＋αＶＴＮ＋ＶＴＰ）
／（α＋１）＝３．１８（Ｖ）となる。このときの理想
的なスイッチング電圧ＶＴＨ０はＶＴＨ０＝２．９８（
Ｖ）であり、スイッチング電圧ＶＴＨは理想的なスイッ
チング電圧ＶＴＨ０からΔＶＴＨだけずれた値となる。

【００４６】 ΔＶＴＨ＝αＩＲ／（α＋１）＝０．２（Ｖ）図１（ｃ
）に図１（ｂ）の入力バッファ回路を一部変形した構成
を示す。この回路が図１（ｂ）の回路といちじるしく異
なるところは、１段目の否定回路と、２段目〜４段目の
否定回路の構成にある。すなわち、ＱＰ１のソースが入
力スイッチングレベル補正用の抵抗Ｒ２５を介して電源
電圧ＶＣＣに、また、ＱＮ１のソースが寄生抵抗Ｒ１３
を介して接地電圧ＶＳＳにそれぞれ接続され、さらにＱ
Ｐ２〜ＱＰ４のソースが電源電圧ＶＣＣに直接に接続さ
れ、かつＱＮ２〜ＱＮ４のソースが寄生抵抗Ｒ１１を介
して接地電圧ＶＳＳに接続されていることである。

【００４７】この回路では、１段目の相補型ＭＯＳトラ
ンジスタＱＮ１およびＱＰ１は２段目〜４段目の相補型
トランジスタＱＮ２〜ＱＮ４およびＱＰ２〜ＱＰ４と独
立して電源電圧ＶＣＣおよび接地電圧ＶＳＳに接続され
ており、１段目の入力スイッチングレベルは入力スイッ
チングレベル補正用の抵抗Ｒ２５によって安定するが、
２段目以降が従来の回路と同じ構成であるため、２段目
〜４段目で入力スイッチングレベルが変動することも考
えられる。 しかし、外部からの入力スイッチングレベルを決定する
のは１段目のＱＮ１およびＱＰ１であるため、２〜４段
目に関しては出力信号Ｂの出力電圧が他の回路に入力さ
れたときに誤動作を生じさせないものであればよい。

【００４８】このため、相補型トランジスタＱＮ１〜Ｑ
Ｎ４およびＱＰ１〜ＱＰ４の駆動能力がほぼ等しいとき
、寄生抵抗Ｒ１３，Ｒ１１の抵抗値の比を１：３とし、
図１（ｂ）の回路と同じ目的で入力スイッチングレベル
補正用の抵抗Ｒ２５を形成したとき、図１（ｂ）の回路
と同程度の効果が得られる。寄生抵抗Ｒ１３と同Ｒ１１
の抵抗値の比をたとえば１：２のようにして、寄生抵抗
Ｒ１３の値をできるだけ小さくすることによって、入力
スイッチングレベル補正用の抵抗Ｒ２５がばらついても
理想的なスイッチング電圧からのずれを少なくすること
ができる。

【００４９】以上のように１段目のＱＮ１およびＱＰ１
を独立させて寄生抵抗Ｒ１３を流れる電流の絶対量を減
少させることが、入力スイッチングレベルの変動を少な
くし、誤動作をなくすためにはもっとも望ましい。すな
わち、実験的に図１（ｂ）と図１（ｃ）の両方の入力バ
ッファ回路を比べた場合、図１（ｃ）の回路の方におい
てより理想的なスイッチング電圧が得られ、入力スイッ
チングレベルの変動が小さくなる。

【００５０】設計上からも、図１（ｃ）の回路を実現す
るためには、１段目の寄生抵抗Ｒ１１，Ｒ１３を作る必
要があるが、これらは配線によって生じるものであるか
ら、図１（ｂ）の回路において寄生抵抗を生じた配線部
分と同じ部分を所望の値となるように寄生抵抗Ｒ１１，
Ｒ１３の二部分に分割し、それぞれについての寸法を決
めればよい。これによって、配線の全面積を広くする必
要性はない。

【００５１】図２（ａ）は本発明の入力回路における第
２の実施例のブロック図である。第１の実施例と同じく
、入力バッファ回路１に入力信号Ａが供給され、その信
号が入力バッファ回路１内部で処理される。処理された
信号は出力信号Ｂとして出力される。本実施例が第１の
実施例ともっとも異なるところは、接地電圧ＶＳＳが、
入力スイッチングレベル補正用の抵抗Ｒ２２を介して、
ノードＮＶＳＳ１で入力バッファ回路１と接続され、ま
た、電源電圧ＶＣＣが、寄生抵抗Ｒ１２を介して、ノー
ドＮＶＣＣ１で入力バッファ回路１と接続されたことで
ある。

【００５２】この実施例における具体回路の一例を図２
（ｂ）に示す。図において、Ａは外部より入力される入
力信号、Ｂは入力バッファ回路から取り出された出力信
号である。ＱＰ１〜ＱＰ４はＰＭＯＳＴ、ＱＮ１〜ＱＮ
４はＮＭＯＳＴで、これらＱＰ１およびＱＮ１、ＱＰ２
およびＱＮ２、ＱＰ３およびＱＮ３、ＱＰ４およびＱＮ
４はそれぞれ対をなし、各対において、ゲートが共通接
続され、かつＰＭＯＳＴのドレインとＮＭＯＳＴのソー
スとがそれぞれ接続されて、相補型トランジスタによる
否定回路が４段構成されている。そして、共通接続され
たゲートそれぞれが各段の入力端であり、各段のドレイ
ンとソースとの接続部が次段の出力端となる。１段目の
ゲートに入力信号Ａが供給され、最終段となる４段目の
出力端から出力信号Ｂが取り出される。さらに、全ＰＭ
ＯＳＴのソースが共通接続され、寄生抵抗Ｒ１２を介し
て電源電圧ＶＣＣに接続されている。さらに、全ＮＭＯ
ＳＴのソースが共通接続され、入力スイッチングレベル
補正用の抵抗Ｒ２２を介して接地電圧ＶＳＳに接続され
ている。

【００５３】この回路は、上述から明らかなように、Ｐ
ＭＯＳＴと電源電圧ＶＣＣとの間の配線距離が比較的長
く設計され、かつ、ＮＭＯＳＴと接地電圧ＶＳＳとの間
の配線距離が短く設計されている。このため、接地電圧
ＶＳＳ側には配線による寄生抵抗がなく、電源電圧ＶＣ
Ｃ側に配線による寄生抵抗Ｒ１２が存在する。

【００５４】この回路において、ＰＭＯＳＴと電源電圧
ＶＣＣとの間に寄生抵抗Ｒ１２が、また、ＮＭＯＳＴと
接地電圧ＶＳＳとの間に入力スイッチングレベル補正用
の抵抗Ｒ２２がそれぞれ設けられているため、ＶＳＮ，
ＶＳＰは各々次のように示される。

【００５５】 　　ＶＳＮ＝Ｉ０Ｒ２２＋ＶＳＳ　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　……（１６）　　ＶＳＰ＝ＶＣＣ−Ｉ０Ｒ１２　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　……（１７）ただし、Ｉ０は抵抗を流
れる電流である。これらと（８）式から、そのスイッチ
ング電圧ＶＴＨが求められる。

【００５６】 　　ＶＴＨ＝Ｉ０／（α＋１）×（αＲ２２−Ｒ１２）
＋ＶＴＨ０　　　　　　　　……（１８）ここで、Ｒ２
２，Ｒ１２を 　　Ｒ２２＝Ｒ１２／α　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　……（１９）とすると、ＶＴＨとＶＴＨ０とは次の関
係になる。

【００５７】 　　ＶＴＨ＝ＶＴＨ０　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　……（２０）　　以上のように、接地電圧
ＶＳＳから入力バッファ回路までの配線距離が短くて寄
生抵抗が無視でき、電源電圧ＶＣＣと入力バッファ回路
までの配線距離が長くて寄生抵抗Ｒ１２が生じている場
合には、入力スイッチングレベルの補正用抵抗を寄生抵
抗の抵抗値の１／α倍、すなわち１／（γＮ／γＰ）１
／２倍に設定することによって、回路のスイッチング電
圧ＶＴＨを理想状態のスイッチング電圧ＶＴＨ０に一致
させることができ、寄生抵抗による入力スイッチングレ
ベルの変動をいちじるしく少なくすることができる。も
っとも望ましくは、Ｒ２２＝Ｒ１２／αとなる入力スイ
ッチングレベル補正用の抵抗Ｒ２２を挿入接続入するこ
とであるが、実用的には、入力レベルの値や寄生抵抗の
値に応じて、誤動作を生じない程度の値の抵抗を選んで
挿入接続してもよいのは言うまでもないことである。

【００５８】具体的には、たとえば、寄生抵抗Ｒ１２＝
１００（Ω）で、電源電圧ＶＣＣ＝５（Ｖ）、接地電圧
ＶＳＳ＝０（Ｖ）、α＝１．１であるとき、回路を流れ
る電流Ｉ０はＩ０＝４（ｍＡ）になる。そして、入力ス
イッチングレベル補正用の抵抗Ｒ２２＝Ｒ１２／α＝９
１（Ω）を接続すると、 ＶＳＮ＝Ｉ０Ｒ２２＋ＶＳＳ＝０．００（Ｖ）ＶＳＰ＝
ＶＣＣ−Ｉ０Ｒ１２＝４．６０（Ｖ）となり、スイッチ
ング電圧ＶＴＨは 　　ＶＴＨ＝（ＶＳＰ＋αＶＳＮ＋αＶＴＮ＋ＶＴＰ）
／（α＋１）＝３．００（Ｖ）となって、理想的なスイ
ッチング電圧ＶＴＨ０に一致する。

【００５９】特に、これらの回路が複数個存在するとき
は、電流Ｉ０が増え、電圧降下も大きくなるが、この構
成の回路では理想状態からのずれを生じるおそれがきわ
めて少ない。

【００６０】一方、入力スイッチングレベル補正用の抵
抗Ｒ２２がＲ２２＝０（Ω）である従来の入力バッファ
回路では、 ＶＳＮ＝Ｉ０Ｒ２２＋ＶＳＳ＝０．００（Ｖ）ＶＳＰ＝
ＶＣＣ−Ｉ０Ｒ１２＝４．６０（Ｖ）となるため、スイ
ッチング電圧ＶＴＨは　　ＶＴＨ＝（ＶＳＰ＋αＶＳＮ
＋αＶＴＮ＋ＶＴＰ）／（α＋１）＝２．７９（Ｖ）と
なる。このとき理想的なスイッチング電圧ＶＴＨ０＝３
．００（Ｖ）であるので、理想的なスイッチング電圧か
ら ΔＶＴＨ＝αＩＲ／（α＋１）＝０．２１（Ｖ）だけず
れることになる。

【００６１】この回路において、入力スイッチングレベ
ルの変動を少なくするために、接地電圧ＶＳＳ側に入力
スイッチングレベル補正用の抵抗Ｒ２２を接続したが、
これを寄生抵抗で実現しようとすると、配線の距離や、
配線の下または上に形成された膜の材質によってもその
特性が影響されることとなり、回路設計上の制約がきわ
めて大きくなって、実際的でない。よって、寄生抵抗Ｒ
１２に対して入力のスイッチングレベルの変動を阻止す
る抵抗を付加接続することが重要となる。

【００６２】図２（ｃ）は図２（ｂ）の回路を一部変形
した構成を示す。この回路が図２（ｂ）の回路といちじ
るしく異なるところは、１段目の否定回路と、２段目〜
４段目の否定回路の構成である。すなわち、ＱＰ１のソ
ースが寄生抵抗Ｒ１４を介して電源電圧ＶＣＣに、また
、ＱＮ１のソースが入力スイッチングレベル補正用の抵
抗Ｒ２６を介して接地電圧ＶＳＳにそれぞれ接続され、
さらにＱＰ２〜ＱＰ４のソースが寄生抵抗Ｒ１２を介し
て電源電圧ＶＣＣに、また、ＱＮ２〜ＱＮ４のソースが
直接接地電圧ＶＳＳにそれぞれ接続されていることであ
る。

【００６３】この回路では、１段目の相補型ＭＯＳトラ
ンジスタＱＮ１，ＱＰ１の入力スイッチングレベルが入
力スイッチングレベル補正用の抵抗Ｒ２６によって安定
するが、２段目以降の構成が従来の回路と同じであるた
め、２〜４段目の入力スイッチングレベルが変動するこ
とも考えられるが、外部からの入力スイッチングレベル
を決定するのは、１段目の相補型ＭＯＳトランジスタＱ
Ｎ１，ＱＰ１であるので、２段目以降に関しては出力信
号Ｂの出力電圧レベルが他の回路に入力されたときに誤
動作しないものであればよい。

【００６４】このため、相補型トランジスタＱＮ１〜Ｑ
Ｎ４，ＱＰ１〜ＱＰ４の駆動能力がほぼ等しいとすると
、寄生抵抗Ｒ１４，Ｒ１２を１：３に分割し、図２（ｂ
）の回路におけると同じ目的で入力スイッチングレベル
補正用の抵抗Ｒ２６を形成すると、図１（ｂ）の回路と
同程度の効果があるが、寄生抵抗Ｒ１４，Ｒ１２の分割
比をたとえば１：２のようにして寄生抵抗Ｒ１４の値を
できるだけ小さくすることで、入力スイッチングレベル
補正用の抵抗Ｒ２６がばらついても理想的なスイッチン
グ電圧からのずれを少なくすることができる。

【００６５】以上のように第１段目の相補型ＭＯＳトラ
ンジスタＱＮ１，ＱＰ１を独立させて１段目の回路の寄
生抵抗Ｒ１４を流れる電流の絶対量を減少させるが、入
力スイッチングレベルの変動を少なくし、回路の誤動作
をなくす上で非常に効果的である。すなわち、実験的に
図２（ｂ）と図２（ｃ）の両方の入力バッファ回路を比
べた場合、図２（ｃ）の方がより理想値に近いスイッチ
ング電圧が得られ、入力スイッチングレベルの変動の少
ないことが確認された。

【００６６】また、設計上からも、図２（ｃ）の入力バ
ッファ回路を実現するためには、１段目の寄生抵抗Ｒ１
４を作る必要があるが、寄生抵抗Ｒ１２，Ｒ１４は配線
によってもたらされるものであるから、図２（ｂ）の回
路における寄生抵抗と同じ配線部分が所望の値を生じさ
せるよう、寄生抵抗Ｒ１２，Ｒ１４の二部分に分割すれ
ばよい。これによる配線の全面積が顕著に増大するよう
なことはない。

【００６７】図３（ａ）は、本発明の第３の実施例のブ
ロック図である。この入力バファ回路は、図１および図
２の構成を組み合わせて構成をしており、配線の寄生抵
抗Ｒ１１と入力スイッチングレベル補正用の抵抗Ｒ２４
とを介して、接地電圧ＶＳＳがノードＮＶＳＳ１で接続
され、寄生抵抗Ｒ１２と入力スイッチングレベル補正用
の抵抗Ｒ２３を介して、電源電圧ＶＣＣがノードＮＶＣ
Ｃ１で接続されている。

【００６８】この実施例の具体的な回路構成を図３（ｂ
）に示す。図から明らかなように、この回路は、ＰＭＯ
ＳＴＱＰ１〜ＱＰ４のソースが、寄生抵抗Ｒ１２と入力
スイッチングレベル補正用の抵抗Ｒ２３とを介して電源
電圧ＶＣＣに、また、ＮＭＯＳＴであるＱＮ１〜ＱＮ４
のソースが入力スイッチングレベル補正用の抵抗Ｒ２２
と寄生抵抗Ｒ１１とを介して接地電圧ＶＳＳにそれぞれ
接続されている点で、図１および図２の（ａ）に示した
回路といちじるしく異なっている。すなわち、この回路
では、ＰＭＯＳＴと電源電圧ＶＣＣとの間の配線距離、
およびＮＭＯＳＴと接地電圧ＶＳＳとの間の配線距離が
それぞれ長く設計されて、接地電圧ＶＳＳ側の配線、電
源電圧ＶＣＣ側の配線それぞれによって寄生抵抗Ｒ１１
，Ｒ１２が形成されている。このような回路構成によれ
ば、図１や図２の（ａ）に示した入力バッファ回路に比
べると、設計の自由度が高くなる。

【００６９】抵抗Ｒ１２および同Ｒ２３、抵抗Ｒ１１お
よび同Ｒ２４をすべて寄生抵抗で実現することも考えら
れるが、その場合には配線の距離や、配線の下または上
に形成された膜の材質によっても抵抗値が影響されるこ
ととなり、回路設計上の制約が非常に大きくなり、実際
的でない。

【００７０】この回路におけるＶＳＮ，ＶＳＰは各々次
のように表わされる。 　　ＶＳＮ＝Ｉ０（Ｒ１１＋Ｒ２４）＋ＶＳＳ　　　　
　　　　　　　　　　　　　　　　　　　　……（２１
）　　ＶＳＰ＝ＶＣＣ−Ｉ０（Ｒ１２＋Ｒ２３）　　　
　　　　　　　　　　　　　　　　　　　　　……（２
２）ただし、Ｉ０は抵抗を流れる電流である。これから
スイッチング電圧ＶＴＨは、 　　ＶＴＨ＝Ｉ０／（α＋１）×｛α（Ｒ１１＋Ｒ２４
）−（Ｒ１２＋Ｒ２３）｝　　＋ＶＴＨ０　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　……（２３）
となる。これより、 　　Ｒ１２＋Ｒ２３＝α（Ｒ１１＋Ｒ２４）　　　　　
　　　　　　　　　　　　　　　　……（２４）なる関
係となる入力スイッチングレベル補正用抵抗Ｒ２３，同
Ｒ２４を挿入接続することで、 ＶＴＨ＝ＶＴＨ０ となる。

【００７１】以上のように、接地電圧ＶＳＳから入力バ
ッファ回路までの配線抵抗や、電源電圧ＶＣＣから入力
バッファ回路までの配線抵抗が無視できない回路構成で
ある場合には、電源電圧ＶＣＣ側に接続された入力スイ
ッチングレベル補正用の抵抗Ｒ２３と寄生抵抗Ｒ１２の
抵抗値の和を、入力スイッチングレベルの補正用抵抗Ｒ
２４と寄生抵抗Ｒ１１の和の抵抗値のα倍すなわち（γ
Ｎ／γＰ）１／２倍に設定することで、回路のスイッチ
ング電圧ＶＴＨが理想状態のスイッチング電圧ＶＴＨ０
を等しくすることができ、寄生抵抗Ｒ１１，同Ｒ１２に
よる入力スイッチングレベルの変動を少なくすることが
できる。もっとも望ましくは、Ｒ１２＋Ｒ２３＝α（Ｒ
１１＋Ｒ２４）となる抵抗Ｒ２３，同Ｒ２４を入力スイ
ッチングレベル補正用として挿入接続することであるが
、実用的には誤動作を生じない程度の値の抵抗を入力ス
イッチングレベル補正用としてそれぞれ挿入接続しても
よい。

【００７２】なお、従来のように寄生抵抗のみで上記抵
抗を形成した場合には、スイッチング電圧ＶＴＨが理想
的なスイッチング電圧ＶＴＨ０よりΔＶＴＨ＝αＩ０（
Ｒ１１＋Ｒ２４）−Ｉ０（Ｒ１２＋Ｒ２３）／（α＋１
）だけシフトすることになる。

【００７３】図３（ｃ）は図３（ａ）の回路を一部変形
した構成を示す。この回路が図３（ｂ）の回路といちじ
るしく異なるところは、１段目の否定回路と、２段目〜
４段目の否定回路の構成にある。すなわち、ＱＰ１のソ
ースが入力スイッチングレベル補正用の抵抗Ｒ２７と寄
生抵抗Ｒ１４とを介して電源電圧ＶＣＣに、また、ＱＮ
１のソースが入力スイッチングレベル補正用の抵抗Ｒ２
８と寄生抵抗Ｒ１３とを介して接地電圧ＶＳＳにそれぞ
れ接続され、さらにＱＰ２〜ＱＰ４のソースが寄生抵抗
Ｒ１２を介して電源電圧ＶＣＣに、また、ＱＮ２〜ＱＮ
４のソースが寄生抵抗Ｒ１１を介して接地電圧ＶＳＳに
それぞれ接続されていることである。

【００７４】この回路では、１段目の相補型ＭＯＳトラ
ンジスタＱＮ１およびＱＰ１が、２段目以降の相補型ト
ランジスタＱＮ２〜ＱＮ４およびＱＰ２〜ＱＰ４から独
立して電源電圧ＶＣＣおよび接地電圧ＶＳＳに接続され
ているので、１段目の入力スイッチングレベルが入力ス
イッチングレベル補正用の抵抗Ｒ２３，Ｒ２４によって
安定する。２段目以降については、従来の回路と同じ構
成であるため、それらの入力スイッチングレベルが変動
することも考えられるが、外部からの入力スイッチング
レベルを決定するのは１段目のＱＮ１およびＱＰ１であ
り、２〜４段目に関しては、出力信号Ｂの出力電圧が他
の回路に供給されたときに、それを誤動作させなければ
よい。

【００７５】このため、相補型トランジスタＱＮ１〜Ｑ
Ｎ４、ＱＰ１〜ＱＰ４の駆動能力がほぼ等しいとき、寄
生抵抗Ｒ１３と同Ｒ１１、寄生抵抗Ｒ１４と同Ｒ１２と
をそれぞれ１：３に分割し、図３（ｂ）の回路と同じ目
的で入力スイッチングレベル補正用の抵抗Ｒ２７，Ｒ２
８を形成すると、図３（ｂ）の回路と同程度の効果があ
るが、寄生抵抗Ｒ１３と同Ｒ１１、寄生抵抗Ｒ１４と同
Ｒ１２との分割比をたとえば１：２というようにして、
寄生抵抗Ｒ１３，Ｒ１４の値をできるだけ小さくするこ
とにより、入力スイッチングレベル補正用の抵抗Ｒ２７
，Ｒ２８の値がばらついても、理想値からのスイッチン
グ電圧のずれを少なくすることができる。

【００７６】以上のように１段目の相補型ＭＯＳトラン
ジスタＱＮ１，ＱＰ１を独立させて、１段目の回路の寄
生抵抗Ｒ１３，Ｒ１４を流れる電流の絶対量を減少させ
ることが、入力スイッチングレベルの変動を少なくし、
回路の誤動作をなくす上でもっとも効果的である。すな
わち、実験的に図３（ｂ）と図３（ｃ）の両方の入力バ
ッファ回路を比べた場合、図３（ｃ）の方がより理想的
なスイッチング電圧が得られ、入力スイッチングレベル
の変動が小さいことが確認された。

【００７７】回路設計上からも、図３（ｃ）の回路を実
現するためには１段目の寄生抵抗Ｒ１３，Ｒ１４を作る
必要があるが、寄生抵抗Ｒ１１〜Ｒ１４は配線によって
もたらされるものであるから、図３（ｂ）の回路におけ
る寄生抵抗部分と同じ配線部分を、所望の抵抗値となる
よう、寄生抵抗Ｒ１１と同Ｒ１２、寄生抵抗Ｒ１３と同
Ｒ１４とにそれぞれ分割すればよい。このとき、配線部
分の全面積を実質的に広げる必要性はない。

【００７８】図４（ａ）は本発明の入力バッファ回路の
第４の実施例の構成を示す。この回路は、図１〜図３に
おけるブロック図の入力バッファ回路部分である。すな
わち、入力バッファ回路に接続された寄生抵抗や入力ス
イッチングレベル補正用の抵抗については図示していず
、それらの接続方法には、図１〜図３の各（ａ），（ｂ
）の６タイプがある。

【００７９】図において、Ａは外部より入力される入力
信号、Ｂは入力バッファ回路から取り出された出力信号
である。ＱＰ１〜ＱＰ６はＰＭＯＳＴ、ＱＮ１〜ＱＮ６
はＮＭＯＳＴである。ＱＰ４〜ＱＰ６のドレインはノー
ドＮＶＣＣ１に共通接続されている。また、ＱＮ４〜Ｑ
Ｎ６のソースはノードＮＶＳＳ１に共通接続されている
。

【００８０】入力信号Ａは、４つのＭＯＳ型トランジス
タＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２のゲートに接続され
ている。ＱＰ１のドレインはＱＰ２のソースとＱＰ３の
ソースにそれぞれ接続され、ＱＮ２のソースはＱＮ１の
ドレインとＱＮ３のソースに接続されている。ＱＰ２お
よびＱＮ２、ＱＰ３およびＱＮ３、ＱＰ４およびＱＮ４
、ＱＰ５およびＱＮ５、ＱＰ６およびＱＮ６は、それぞ
れドレイン同士が接続された相補型ＭＯＳトランジスタ
を構成している。ＱＰ１のソースはＱＰ４〜ＱＰ６のソ
ースとともにノードＮＶＣＣ１に接続され、ＱＮ１のソ
ースはＱＮ４〜ＱＮ６のソースとともにノードＮＶＳＳ
１に接続されている。 また、ＱＰ２およびＱＮ２のドレインが、ＱＰ４および
ＱＮ４のドレインに接続され、さらにＱＰ４およびＱＮ
４のゲートとも接続されている。ＱＰ３およびＱＮ３の
ゲートは、ＱＰ４およびＱＮ４のドレインと、ＱＰ５お
よびＱＮ５のドレインとに接続されている。ＱＰ５およ
びＱＮ５のドレインはＱＰ６およびＱＮ６のゲートに接
続され、ＱＰ６およびＱＮ６のドレインは出力信号Ｂに
接続されている。

【００８１】これから明らかなように、入力信号ＡはＱ
Ｐ１〜ＱＰ３とＱＮ１〜ＱＮ３を通して処理され、その
出力がＱＰ４，ＱＮ４のゲートに供給される。さらにＱ
Ｐ４，ＱＮ４のドレイン電圧がＱＰ３，ＱＮ３のゲート
にフィードバックされる。

【００８２】この入力バッファ回路では、ＱＰ１〜ＱＰ
３およびＱＮ１〜ＱＮ３によって構成される部分がヒス
テリシス特性をもつ。すなわち、入力信号Ａが“Ｌ”か
ら“Ｈ”に遷移するとき、入力信号Ａが“Ｌ”のときに
ＱＰ１〜ＱＰ３が導通状態で、ＱＮ１〜ＱＮ３が不導通
状態になるため、入力スイッチングレベルが“Ｌ”側へ
シフトすることになる。また、入力信号Ａが“Ｈ”のと
きにはＱＰ１〜ＱＰ３が不導通状態で、ＱＮ１〜ＱＮ３
が導通状態になるため、入力スイッチングレベルが“Ｈ
”側へシフトする。このため、入力信号Ａの入力スイッ
チングレベルが中間電位であっても、出力される出力信
号Ｂが“Ｌ”または“Ｈ”のいずれか一方に確定しやす
くなる。この構成によって、図１〜図３の各（ｂ），（
ｃ）の回路に流れる電流も少なくなり、入力スイッチン
グレベルが安定する。

【００８３】図４（ｂ）は、本発明の入力バッファ回路
の第５の実施例を示す。この回路は、図１〜図３の（ｃ
）におけるブロック図の入力バッファ回路部分に関する
ものである。すなわち、入力バッファ回路に接続された
寄生抵抗や入力スイッチングレベル補正用の抵抗につい
ては図示していず、図４に示した入力バッファ回路に接
続される寄生抵抗および入力スイッチングレベル補正用
の抵抗の接続方法には図１〜図３の（ｃ）の３タイプが
ある。

【００８４】図において、Ａは外部より入力される入力
信号、Ｂは入力バッファ回路から取り出された出力信号
である。ＱＰ１〜ＱＰ６はＰＭＯＳＴ、ＱＮ１〜ＱＮ６
はＮＭＯＳＴである。ＱＰ１のソースはノードＮＶＣＣ
１に、また、ＱＮ１のソースはノードＮＶＳＳ１にそれ
ぞれ接続されている。ＱＰ４〜ＱＰ６のソースはともに
ノードＮＶＣＣ２に、また、ＱＮ４〜ＱＮ６のソースは
ともにノードＮＶＳＳ２にそれぞれ接続されている。

【００８５】入力信号Ａは４つのＭＯＳ型トランジスタ
ＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２のゲートに接続されて
いる。ＱＰ１のドレインがＱＰ２のソースとＱＰ３のソ
ースとに接続され、ＱＮ１のドレインがＱＮ２のソース
とＱＮ３のソースとに接続されている。さらにＱＰ２と
ＱＮ２、ＱＰ３とＱＮ３は、ドレイン同士が接続されて
、相補型ＭＯＳトランジスタをそれぞれ構成している。 ＱＰ４とＱＮ４、ＱＰ５とＱＮ５、ＱＰ６とＱＮ６は、
それぞれドレイン同士，ゲート同士が接続されて、相補
型ＭＯＳトランジスタを構成し、前段のドレイン出力が
次段のゲートに供給されるよう接続されている。

【００８６】このように入力信号Ａは、ＱＰ１〜ＱＰ３
とＱＮ１〜ＱＮ３を通して処理され、その出力がＱＰ４
，ＱＮ４のゲートに入力される。さらにＱＰ４，ＱＮ４
のドレインの電圧がＱＰ３，ＱＮ３のゲートにフィード
バックするように構成されている。ＱＰ４，ＱＮ４のド
レインより出力された信号は、ＱＰ５とＱＮ５とで構成
された相補型ＭＯＳトランジスタのゲート電極に入力さ
れ、ＱＰ５，ＱＮ５のドレインから出力された信号はＱ
Ｐ６，ＱＮ６の各ゲート電極に入力され、ＱＰ６，ＱＮ
６のドレインより出力信号Ｂが取り出される。

【００８７】この入力バッファ回路では、ＱＰ１〜ＱＰ
３およびＱＮ１〜ＱＮ３によって構成される部分がヒス
テリシス特性をもつ。すなわち、入力信号Ａが“Ｌ”か
ら“Ｈ”に遷移するとき、入力信号Ａが“Ｌ”のときに
は、ＱＰ１〜ＱＰ３が導通状態で、ＱＮ１〜ＱＮ３が不
導通状態であるため、入力スイッチングレベルは“Ｌ”
側へシフトすることになる。また、　入力信号Ａが“Ｈ
”のときには、ＱＰ１〜ＱＰ３が不導通状態で、ＱＮ１
〜ＱＮ３が導通状態であるため、入力スイッチングレベ
ルは“Ｈ”側へシフトすることになる。このため、入力
信号Ａの入力スイッチングレベルが中間電位であっても
出力されてくる出力信号Ｂを“Ｌ”または“Ｈ”のどち
らかに確定しやすくなる。この構成によって、図１（ｃ
）と図２（ｃ）の回路に流れる電流も少なくなり入力ス
イッチングレベルが安定する。

【００８８】

【発明の効果】以上説明したように、本発明の入力バッ
ファ回路を用いることでスイッチングレベル変動の少な
い入力信号を得ることができ、さらに電源電圧間に流れ
る電流が低減できる。また、この入力バッファ回路を用
いることで後段の回路を含めた全システムが安定した動
作をさせることができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の入力バッファ回路の第１の実
施例のブロック図 （ｂ）は本実施例における具体回路の一例を示す回路図
（ｃ）は本実施例における具体回路の他の例を示す回路
図

【図２】（ａ）は本発明の入力バッファ回路の第２の実
施例のブロック図 （ｂ）は本実施例における具体回路の一例を示す回路図
（ｃ）は本実施例における具体回路の他の例を示す回路
図

【図３】（ａ）は本発明の入力バッファ回路の第３の実
施例のブロック図 （ｂ）は本実施例における具体回路の一例を示す回路図
（ｃ）は本実施例における具体回路の他の例を示す回路
図

【図４】（ａ）は本発明の入力バッファ回路の第４の実
施例の回路図 （ｂ）は本発明の入力バッファ回路の第５の実施例の回
路図

【図５】（ａ）は入力バッファ回路の第１の従来例の回
路図 （ｂ）は同じく第２の従来例の回路図

【図６】（ａ）は入力バッファ回路の第３の従来例の回
路図 （ｂ）は同じく第４の従来例の回路図

【符号の説明】

１　　入力バッファ回路 Ａ　　入力信号 Ｂ　　出力信号 ＱＰ１　　ＰチャネルＭＯＳ型トランジスタＱＰ２　　
ＰチャネルＭＯＳ型トランジスタＱＰ３　　Ｐチャネル
ＭＯＳ型トランジスタＱＰ４　　ＰチャネルＭＯＳ型ト
ランジスタＱＰ５　　ＰチャネルＭＯＳ型トランジスタ
ＱＰ６　　ＰチャネルＭＯＳ型トランジスタＱＮ１　　
ＮチャネルＭＯＳ型トランジスタＱＮ２　　Ｎチャネル
ＭＯＳ型トランジスタＱＮ３　　ＮチャネルＭＯＳ型ト
ランジスタＱＮ４　　ＮチャネルＭＯＳ型トランジスタ
ＱＮ５　　ＮチャネルＭＯＳ型トランジスタＱＮ６　　
ＮチャネルＭＯＳ型トランジスタＲ１１　　寄生抵抗 Ｒ１２　　寄生抵抗 Ｒ１３　　寄生抵抗 Ｒ１４　　寄生抵抗 Ｒ２１　　入力スイッチングレベル補正用抵抗Ｒ２２　
　入力スイッチングレベル補正用抵抗Ｒ２３　　入力ス
イッチングレベル補正用抵抗Ｒ２４　　入力スイッチン
グレベル補正用抵抗Ｒ２５　　入力スイッチングレベル
補正用抵抗Ｒ２６　　入力スイッチングレベル補正用抵
抗Ｒ２７　　入力スイッチングレベル補正用抵抗Ｒ２８
　　入力スイッチングレベル補正用抵抗ＶＣＣ　　電源
電圧 ＶＳＳ　　接地電圧 ＮＶＣＣ１　　ノード ＮＶＣＣ２　　ノード ＮＶＳＳ１　　ノード ＮＶＳＳ２　　ノード

Claims (10)

【特許請求の範囲】
1. 【請求項１】ＭＯＳトランジスタで構成された第１の回
   路と、前記第１の回路の一導電型のトランジスタに接続
   された第１の抵抗と、前記第１の回路の逆導電型トラン
   ジスタに接続された第２の抵抗とを備え、前記第１の抵
   抗の抵抗値をＲ１とし、前記第２の抵抗の抵抗値をＲ２
   としたとき、両抵抗値の関係がＲ１＝αＲ２またはＲ１
   ＝Ｒ２／α（α：定数）である入力バッファ回路。
2. 【請求項２】ＭＯＳトランジスタで構成された第１の回
   路と、前記第１の回路の一導電型のトランジスタに接続
   された第１の抵抗と、前記第１の回路の１段目の一導電
   型のトランジスタに接続された第２の抵抗と、前記第１
   の回路の１段目の逆導電型のトランジスタに接続された
   第３の抵抗とを備え、前記１段目のトランジスタで構成
   される第２の回路を流れる電流が前記第１の抵抗が接続
   された第３の回路を流れる電流より少ない入力バッファ
   回路。
3. 【請求項３】ＭＯＳトランジスタで構成された第１の回
   路と、前記第１の回路の一導電型のトランジスタに接続
   された第１の抵抗と、前記第１の抵抗に直列に接続され
   た第２の抵抗と、前記第１の回路の１段目の逆導電型の
   トランジスタに接続された第３の抵抗と、前記第３の抵
   抗に接続された第４の抵抗とを備え、前記第１の抵抗の
   抵抗値と前記第２の抵抗の抵抗値の和が、前記第３の抵
   抗の抵抗値と前記第４の抵抗の抵抗値の和の定数倍であ
   る入力バッファ回路。
4. 【請求項４】ＭＯＳトランジスタで構成された第１の回
   路と、前記第１の回路の一導電型のトランジスタに接続
   された第１の抵抗と、前記第１の回路の逆導電型のトラ
   ンジスタに接続された第２の抵抗と、前記第１の回路の
   １段目の一導電型のトランジスタに接続された第３の抵
   抗と、前記第３の抵抗に直列に接続された第４の抵抗と
   、前記第１の回路の１段目の逆導電型のトランジスタに
   接続された第５の抵抗と、前記第５の抵抗に直列に接続
   された第６の抵抗とを備え、前記１段目のトランジスタ
   で構成される第２の回路を流れる電流が前記第１の抵抗
   と前記第２の抵抗が接続された第３の回路を流れる電流
   より少ない入力バッファ回路。
5. 【請求項５】第１の回路がヒステリシス特性を持つ回路
   である請求項１〜４のいずれかに記載の入力バッファ回
   路。
6. 【請求項６】第１の抵抗または第２の抵抗のいずれか一
   方が寄生抵抗である請求項１または請求項５に記載の入
   力バッファ回路。
7. 【請求項７】第１の抵抗と第２の抵抗がいずれも寄生抵
   抗である請求項２または請求項５に記載の入力バッファ
   回路。
8. 【請求項８】第１の抵抗または第２の抵抗のいずれか一
   方が寄生抵抗であり、かつ前記第３の抵抗または第４の
   抵抗のいずれか一方が寄生抵抗である請求項３または請
   求項５に記載の入力バッファ回路。
9. 【請求項９】第１の抵抗と第２の抵抗が寄生抵抗であり
   、前記第３の抵抗または第４の抵抗のいずれか一方が寄
   生抵抗であり、かつ前記第５の抵抗または第６の抵抗の
   いずれか一方が寄生抵抗である請求項４または請求項５
   に記載の入力バッファ回路。
10. 【請求項１０】寄生抵抗以外の抵抗が配線の面積を変え
    ることによって実現された請求項６〜請求項９のいずれ
    かに記載の入力バッファ回路。