KR920004342B1 - 인버터회로 및 그 회로를 이용한 쵸퍼형 비교기회로 - Google Patents

인버터회로 및 그 회로를 이용한 쵸퍼형 비교기회로 Download PDF

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Abstract

내용 없음.

Description

인버터회로 및 그 회로를 이용한 쵸퍼형 비교기회로
제 1 도는 본 발명의 1 실시예를 나타낸 회로도.
제 2 도는 본 발명의 다른 실시예를 나타낸 회로도.
제 3 도는 종래예를 설명하기 위한 회로도.
제 4 도는 인버터의 입,출력특성을 나타낸 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 쵸퍼형 비교기본체 2 : 샘플/홀드회로
3 : 인버터 Q1, Q2 : N, P채널형 전계효과트랜지스터
Q3, Q4: 부궤환스위치용 트랜지스터
VDD: 공급전원 VSS: 기준전원
C : 용량 SW1, SW2 : 스위치
RS, RD: 전원배선저항 R'S,R'D: 저항
[산업상의 이용분야]
본 발명은 인버터회로 및 그 회로를 이용한 쵸퍼형 비교기회로(chopper型, comparator 回路)에 관한 것으로, 특히 반도체집적회로에 있어서 아나로그회로의 전원설계 및 회로정수의 설정에 관한 것이다.
[종래의 기술 및 그 문제점]
제 3 도는 종래의 A/D컨버터이 많이 사용되던 쵸퍼형 비교기의 사용례를 나타낸 것으로, 도면에서 참조 부호 1은 쵸퍼형 비교기본체이고, 2는 쵸퍼형 비교기의 샘플/홀드회로(sample /hold 回路), Q1및 Q2는 인버터(3)를 형성하는 N,P채널형 전계효과트랜지스터(IG-FET) Q3및 Q4는 부궤환스위치용 트랜지스터, VDD와 VSS는 전원, C는 용량, SW1과SW2는 신호
Figure kpo00001
,
Figure kpo00002
에 의해 온 또는 오프제어 되는 스위치, Vref는 기준전압이며, Ain은 비교입력이다.
제 3 도에 있어서, 먼저 Ain측 스위치(SW1)와 인버터(3)의 부궤한스위치(Q3,Q4)를 온시켜 용량 C에 전하를 축적하게 되는데, 이때 인버터(3)는 입,출력이 단락상태이기 때문에 A점의 전위는 이 인버터(3)의 회로임계전압(Vc)과 같아지게 된다. 따라서 용량 C에 축적되는 전하 Q는
Q=(Vc-Ain)………………………………………………………………(1)
로 표현된다.
다음에, 스위치(SW1)와 부궤환스위치(Q3,Q4)를 오프시키고 기준전압(Vref)측의 스위치(SW2)를 온시킨다. 이때, 용량 C에 축적된 전하량은 변하지 않기 때문에 A점의 전위를 VA라 하면,
Q=(VA-Vref)C…………………………………………………………………(2)
가 얻어지고, (1),(2)식에 의해
VA=VC+(Vref-Ain)……………………………………………………………(3)
로 된다.
제 4 도 전형적인 인버터의 입,출력 특성을 나타낸 것으로, 도면에 나타낸 Vin= Vout 직선과 특성곡선의 교차점이 이 인버터의 회로임계치(Vc)가 된다. 이 특성곡선으로 부터, 입력전압이 Vc에서 조금이라도 벗어나게 되면 출력에는 그 차이가 증폭된 모양으로 나타나는 것을 알 수 있다.
즉,
V'1-Vc=
Figure kpo00003
1(Vc-V1)
Vc-V'2=
Figure kpo00004
2(V2-Vc)
여기서 1,
Figure kpo00006
2는 인버터(3)의 증폭률이다.
따라서, (3)식에 의하면, 비교입력(Ain)이 기준전압(Verf)보다 작은 경우 비교기의 출력 VA1(=Vout)은
VA1=Vc +
Figure kpo00007
1
Figure kpo00008
1〉1
또, 비교입력(Ain)이 기준전압(Vref)보다 큰 경우, 비교기의 출력(VA2(=Vout)은
VA2=Vc +
Figure kpo00009
2(Vref-Ain)
Figure kpo00010
2〉1
로 된다.
종래의 비교기에 있어서는, 전원저항에 따른 오프셋(off-set)이 문제로 된다. 더욱이 샘플링시(SW1,Q3,Q4가 동시에 온되어 용량 C에 전하가 축적된 상태)에는 인버터 (3)의 입력이 중간레벨로 되어 있기 때문에 인버터(3)의 P형,N형 트랜지스터(Q1,Q2)가 온되어 전원(VDD와 VSS)간에 관통전류가 흐르게 된다. 이때의 관통전류를 IP, 인버터의 전원저항중 기준전원측(VSS側)의 저항을 RS, 공급전원측(VDD側)의 저항을 RD라 하면, VSS측의 전위는 IPRD만큼 상승하게 되고, VDD측의 전위는 IPRD만큼 하강하게 된다. 이때의 회로 임계치(Vc)를 구하면
Figure kpo00011
(VTN및 VTP는 N형 및 P형 트랜지스터의 임계치전압, LN과 WN은 N형 트랜지스터의 길이와 폭, LP와 WP는 P형 트랜지스터의 길이와 폭, μS및 μP는 전자 및 정공의 이동도,
Figure kpo00012
ox와 tox는 게이트산화막의 유전율과 두께)로 된다.
다음에 비교기간(상기 샘플링시와는 반대로 SW2만이 온되어 있는 상태)이 되면, 인버터의 입력전위가 Vc로 부터 변화하기 때문에 관통전류는
Figure kpo00013
로 변화하게 된다. 이때의 회로임계치(Vc')를 구하면,
Figure kpo00014
로 되어, Vc와 Vc'사이에는 다음과 같은 관계가 있음을 알 수 있게 된다.
Vc'=Vc +△V
Figure kpo00015
따라서 샘플링시에 실제로 용량 C에 축적되는 전하 Q'는
Q'=(Vc +△V-Ain)C
로 되고, 그에 따라 비교시의 A점의 전위 VA는
VA=Vc +(Vref-Ain)+△V…………………………………………(7)
로 되어, 상기 (3)식과 비교해 보면 종래의 기술에서는 △V의 오프셋이 발생한다는 것을 알 수 있다.
따라서, 종래에는 전원저항에 따른 오프셋을 줄이기 위해 전원저항의 값을 될 수 있는 대로 작게 하고자 힘썼기 때문에 전원선이 길어져 칩사이즈증대의 요인이 되었다. 또, 될 수 있는 대로 저항을 줄이고자 하였기 때문에 비교기의 설치장소도 제한을 받게 되었다.
[발명의 목적]
본 발명은 상기와 같은 사정을 감안해서 발명된 것으로, 종래 피하고자 했던 전원저항에 따른 인버터의 회로임계치의 변동을 간단한 방법을 줄이거나 없앤 인버터회로 및 그 회로를 이용한 쵸퍼형 비교기회로를 제공하고자 함에 목적이 있다.
[발명의 구성 및 작용]
상기한 목적을 달성하기 위한 본 발명에 따른 인버터회로는, 제 1 도전형 제 1절연게이트 전계효과트랜지스터(제 1 IG-FET)와, 제 2 도전형 제 2절연게이트 전계효과트랜지스터(제 2IG-FET), 상기 제 1 IG-FET의 소오스전극에 접속되는 제 1 전원 및 상기 제2 IG-FET의 소오스전극에 접속되는 제 2 전원을 구비하여 구성되되, 상기 제 1IG-FET의 채널길이 (LN)와 채널폭(WN), 제 2IG-FET의 채널길이 (LP)와 채널폭(WP), 상기 제 1 전원의 배선저항값(RS), 제 2 전원의 배선저항값(RD), 제 1 IG-FET 의 캐리어의 이동도 (μN), 제 2 IG-FET의 캐리어의 이동도(μP)간에
Figure kpo00016
의 관계가 근사적으로 성립되도록 하고, 공통접속된 상기 제1, 제2 IG-FET의 게이트전극을 입력으로 하며, 공통접속된 제 1, 제 2 IG-FET의 드레인전극을 출력으로 한 것을 특징으로 한다.
또, 본 발명에 따른 쵸퍼형 비교기회로는, 상기 인버터회로와, 이 인버터회로의 입,출력단 사이를 개폐시키는 스위치수단을 구비하여 상기 인버터회로의 입력부에 기준전압과 비교압력의 차에 따른 전압을 입력시키도록 된 것을 특징으로 한다.
상기 종래기술에서 △V의 오프셋이 발생하였던 것은, (5)식에서의 회로임계치의 변동분 「IP(βNRS=βPRD)」의 항이 존재하기 때문이었다. 따라서 이항에서
βNRS=βPRD……………………………………………………………………(9)
이 되면, 회로임계치변동분이 0으로 되게 될 것이다.
상기 (9)식을 변형시키면,
Figure kpo00017
로 된다.
결국 이 (10)식은 (8)식과 같아지게 되어 회로임계치의 변동분이 0이고, 오프셋(△V)이 0으로 된다.
즉, 본 발명은 종래 주의해야만 했던 VDD측, VSS측, 전원 저항에 주목해서 이들과 인버터의 회로정수사이에 (8)식의 관계를 갖도록 한 것으로, 인버터의 회로임계치의 변동을 없앤 것이 큰 특징이다. 예컨대, 쵸퍼형 비교기의 경우, 회로임계치가 변하지 않기 때문에 (7)식의 △V는 OV로 되어, 그 △V가 원인이 되는 오프셋은 발생하지 않게 되는 것이다.
[실시예]
이하, 도면을 참조해서 본 발며의 각 실시예를 설명한다.
제 1 도는 본 발명의 1실시예의 회로도인 바, 이 제 1 도는 제 3 도의 회로와 대응시킨 경우ㅢ 예로 쵸퍼형 비교기본체만을 추출해서 나타낸 예이기 때문에 대응되는 부분에는 동일한 참조부호를 붙였다. 즉 RD와 RS가 각각 전원 VDD와, VSS의 배선저항값을 나타낸다는 것은 상술한 바와 같으며, 이들 저항값은 인버터(3)의 회로정수로 부터 (8)식을 만족시키도록 설정된다. 또, 전원배선의 저항값(RD, RS)이 미리 결정되어 있는 경우에는 (8)식을 만족시키도록 인버터(3)의 회로정수를 변경시킨다.
즉, (5)식에서의 회로임계치의 변동분「IP(βNRS=βPRD)」에서는, (9)식의 관계가 성립되면 상기 회로임계치의 변동분을 0으로 할 수 있는 바, 이를 위해서는 전원배선저항값(RS,RD)과 인버터(3)의 회로정수사이에 (8)식의 관계를 갖도록 하면 된다. 즉,
Figure kpo00018
의 관계가 성립되면 된다.
이와 같이 간단한 수단으로 인버터(3)의 회로임계치의 변동분을 제거할 수 있게 되어 전원저항에 따른 오프셋을 제거할 수 있게 된다. 또, 이것은 저항값의 대소에 관계없이 달성될 수 있기 때문에 비교기의 설치면에 있어서도 제한이 적어진다. 더욱이 전원의 크기를 특별히 크게 할 필요도 없기 때문에 그에 따라 칩사이즈도 증대되지 않게 된다.
제 2 도는 본 발명의 다른 실시예로, A1의 배선저항 [RAID,RAIS(RS,RD와 동일)]이외에 높은 저항(R'D,R'S)을 삽입시킨 경우이다. 이때 R'D와 R'S를 RAIS와 RAID가 무시될 수 있을 정도의 값으로 설정하게 되면, R'D와 R'S의 값으로 부터 회로정수를 결정할 수 있게 된다.
즉, RAID,RAIS〈R'D,R'S이므로
Figure kpo00019
로 된다. 이 경우,
Figure kpo00020
로 되도록 설정해도 좋은 것은 전실시예의 경우와 마찬가지이다.
한편, 본 발명은 상기 실시예에만 한정되지 않고 여러가지로 응용실시할 수 있다. 예컨대 여기서는 주로 쵸퍼형 비교기를 예로서 설명했지만, 인버터를 증폭기로서 사용할 수도 있다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 간단한 수단으로 인버터의 회로임계치의 변동분을 제거할 수 있게 되고, 이로 인해 전원저항에 따른 오프셋을 간단히 제거할 수 있게 된다. 또, 이 것은 전원저항값의 대소에 관계없이 달성될 수 있기 때문에 비교기의 배치에도 제한이 적어지고, 더욱이 전원의 크기를 특별히 크게 할 필요도 없기 때문에 칩사이즈도 증대되지 않게 된다.

Claims (2)

  1. 제 1 도전형 제 1 절연게이트 전계효과트랜지스터(Q1: 제 1 IG-FET)와, 제 2도전형 제 2 절연게이트 전계효과트랜지스터(Q2: WP 2 IG-FET), 상기 제 1 IG-FET(Q1)의 소오스전극에 접속되는 제 1 전원(VSS), 상기 제 2 IG-FET(Q2)의 소오스전극에 접속되는 제 2 전원(VDD)을 구비하여 구성되면서, 상기 제 1 IG-FET(Q1)의 채널길이(LN)와 채널폭(WN), 제 2 IG-FET(Q2)의 채널길이(LP)와 채널폭(WP), 상기 제 1 전원의 배선저항값(RS), 제 2 전원 배선저항값(RD), 제 1 IG-FET(Q1)의 캐리어의 이동도(㎲), 제 2 IG-FET(Q2)의 캐리어 이동도(μP)간에
    Figure kpo00021
    의 관계가 근사적으로 성립되도록 하고, 공통접속된 상기 제 2 IG-FET(Q1,Q2)의 게이트적극을 입력으로 하며, 공통 접속된 제 1, 제 2 IG-FET(Q1,Q2)의 드레인전극을 출력으로 하도록 된것을 특징으로 하는 인버터회로.
  2. 제 1 도전형 제 1 절전연게이트 전계효과트랜지스터 (Q1; 제1 IG-FET)와, 제 2 도형 제 2 절연게이트 전계효과트랜지스터(Q2; 제2 IG-FET), 상기 제1 IG-FET(Q1) 의 소오스전극에 접속되는 제 1 전원(VSS), 상기제2 IG-FET(Q2)의 소오스전극에 접속되는 제 2 전원(VDD)을 구비하여 구성되면서, 상기 제1 IG-FET(Q1)의 채널길이 (LN)와 채널폭(WN), 제2 IG-FET(Q2)의 채널길이(LP)와 채널폭(WP), 상기 제 1 전원의 배선저항값(RS), 제 2 전원의 배선저항값(RD), 제1 IG-FET(Q1)의 캐리어의 이동도 (㎲), 제2 IG-FET(Q2)의 캐리어의 이동도(μP)간에
    Figure kpo00022
    의 관계가 근사적으로 성립되도록 하고, 공통접속된 상기 제1, 제2 제2 IG-FET(Q1,Q2)의 게이트전극을 입력으로 하며, 공통 접속된 제1, 제 2 IG-FET(Q1,Q2)의 드레인전극을 출력으로 하도록 된 인버터회로(3)와 ; 이 인버터회로(3)의 입,출력단 사이에 설치되어 비교입력이 샘플링시와 비교입력 및 기준전압의 비교시에 각각 대응되게 상기 입,출력단 사이를 개폐시키는 스위치수단(Q3,Q4)을 구비하여 상기 인버터회로(3)의 입력부에 기준전압과 비교입력의 차에 따른 전압을 입력시키도록 된 것을 특징으로 하는 쵸퍼형 비교기회로.
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