KR900002562A - 인버터회로 및 그 회로를 이용한 쵸퍼형 비교기회로 - Google Patents

인버터회로 및 그 회로를 이용한 쵸퍼형 비교기회로 Download PDF

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KR900002562A
KR900002562A KR1019890009470A KR890009470A KR900002562A KR 900002562 A KR900002562 A KR 900002562A KR 1019890009470 A KR1019890009470 A KR 1019890009470A KR 890009470 A KR890009470 A KR 890009470A KR 900002562 A KR900002562 A KR 900002562A
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히데오 사카이
도모다카 사이토
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아오이 죠이치
가부시키가이샤 도시바
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    • H03—ELECTRONIC CIRCUITRY
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
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    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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Abstract

내용 없음.

Description

인버터회로 및 그 회로를 이용한 쵸퍼형 비교기회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 1 실시예를 나타낸 회로도.
제 2 도는 본 발명의 다른 실시예를 나타낸 회로도.

Claims (2)

  1. 제 1 도전형 제 1 절연게이트 전계효과트랜지스터(Q1: 제 1 IG-FET)와, 제 2도전형 제 2 절연게이트 전계효과트랜지스터(Q2: WP 2 IG-FET), 상기 제 1 IG-FET(Q1)의 소오스전극에 접속되는 제 1 전원(VSS), 상기 제 2 IG-FET(Q2)의 소오스전극에 접속되는 제 2 전원(VDD)을 구비하여 구성되면서, 상기 제 1 IG-FET(Q1)의 채널길이(LN)와 채널폭(WN), 제 2 IG-FET(Q2)의 채널길이(LP)와 채널폭(WP), 상기 제 1 전원의 배선저항값(RS), 제 2 전원 배선저항값(RD), 제 1 IG-FET(Q1)의 캐리어의 이동도(㎲), 제 2 IG-FET(Q2)의 캐리어 이동도(μP)간에
    의 관계가 근사적으로 성립되도록 하고, 공통접속된 상기 제 2 IG-FET(Q1,Q2)의 게이트적극을 입력으로 하며, 공통 접속된 제 1, 제 2 IG-FET(Q1,Q2)의 드레인전극을 출력으로 하도록 된것을 특징으로 하는 인버터회로.
  2. 제 1 도전형 제 1 절전연게이트 전계효과트랜지스터 (Q1; 제1 IG-FET)와, 제 2 도형 제 2 절연게이트 전계효과트랜지스터(Q2; 제2 IG-FET), 상기 제1 IG-FET(Q1) 의 소오스전극에 접속되는 제 1 전원(VSS), 상기제2 IG-FET(Q2)의 소오스전극에 접속되는 제 2 전원(VDD)을 구비하여 구성되면서, 상기 제1 IG-FET(Q1)의 채널길이 (LN)와 채널폭(WN), 제2 IG-FET(Q2)의 채널길이(LP)와 채널폭(WP), 상기 제 1 전원의 배선저항값(RS), 제 2 전원의 배선저항값(RD), 제1 IG-FET(Q1)의 캐리어의 이동도 (㎲), 제2 IG-FET(Q2)의 캐리어의 이동도(μP)간에
    의 관계가 근사적으로 성립되도록 하고, 공통접속된 상기 제1, 제2 제2 IG-FET(Q1,Q2)의 게이트전극을 입력으로 하며, 공통 접속된 제1, 제 2 IG-FET(Q1,Q2)의 드레인전극을 출력으로 하도록 된 인버터회로(3)와 ; 이 인버터회로(3)의 입,출력단 사이에 설치되어 비교입력이 샘플링시와 비교입력 및 기준전압의 비교시에 각각 대응되게 상기 입,출력단 사이를 개폐시키는 스위치수단(Q3,Q4)을 구비하여 상기 인버터회로(3)의 입력부에 기준전압과 비교입력의 차에 따른 전압을 입력시키도록 된 것을 특징으로 하는 쵸퍼형 비교기회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890009470A 1988-07-04 1989-07-04 인버터회로 및 그 회로를 이용한 쵸퍼형 비교기회로 KR920004342B1 (ko)

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