JP2009229737A - 表示装置の駆動回路及びそのテスト方法 - Google Patents

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Abstract

【課題】リーク電流の測定を精度良く、短時間で行う。
【解決手段】出力段がプッシュプル動作するように接続される互いに相補型であるNMOSトランジスタMN4、PMOSトランジスタMP4で構成される出力回路10と、出力端子OUTと、出力段の出力端P1と出力端子OUTとの間に設けたスイッチ素子SWと、を備える。スイッチ素子SWをオフとし、NMOSトランジスタMN4、PMOSトランジスタMP4の一方をオンとし、他方をオフとし、NMOSトランジスタMN4、PMOSトランジスタMP4の一方がオンとなることで出力段の出力端P1に電源電圧または接地電圧が発生する場合、電圧供給源22は出力端子OUTに接地電圧または電源電圧を供給し、電流計21は、出力端子OUTに流れる電流を検出する。
【選択図】図2

Description

本発明は、表示装置の駆動回路及びそのテスト方法に関し、特に出力部のテストを行う回路を備える駆動回路及びそのテスト方法に関する。
近年、LCDなど表示用ディスプレイパネルの高精細化、大型化に伴い、表示パネル駆動装置においても多階調化、多出力化、微細化、狭ピッチ化が進んでいる。このような状況においてコスト競争も激しく、表示パネル駆動装置の検査に伴う測定時間の短縮は重要な技術的課題となっている。表示装置の駆動回路では、特に、駆動回路の出力段におけるテストが重要であって、出力側電極間や出力側リード間のリーク電流を高精度に測定可能な液晶駆動用集積回路素子が特許文献1に開示されている。この素子は、出力回路となる演算増幅器と出力側電極間にアナログスイッチを設け、出力側電極間又は/及び出力側電極に接続した出力側リード間のリーク電流を測定するときにアナログスイッチをハイインピーダンスに制御可能としている。これより、演算増幅器から独立させて高精度にリーク電流の測定が可能となり、リーク電流不良の低減のためのデータ解析が容易となる。
なお、上記の演算増幅器としては、低電圧で動作し、高利得を得られるように、入力段をレイル・トゥ・レイル構造とした折り返しカスコード型の差動増幅回路等が用いられる。このような差動増幅回路は、例えば特許文献2、3などに記載されている。
特開2000−066641号公報 特開平06−326529号公報 特開2006−94533号公報
以下の分析は本発明において与えられる。
出力側電極間や出力側リード間のリーク電流の測定のみならず、出力スイッチ(アナログスイッチ)のリーク、増幅回路部における位相補償用の容量素子のリーク等の測定も重要となっている。この場合、リーク測定の技術的要求事項として、許容されうる最大電圧範囲でのより厳しい測定条件が求められている。これは、リーク電流の検出精度の向上につながるからである。
ここで、アナログスイッチ(出力スイッチ)のリーク測定では、アナログスイッチの電圧設定がDA変換器による演算増幅器の電圧設定のみで決まってしまい、アナログスイッチのリーク測定としてより厳しい電圧条件で測定を行うことができない。また、DA変換器の出力電圧を最大値又は最小値にして測定を実施する必要があり、DA変換器にデータを与えるために状態設定に時間がかかり、多出力化に伴うアナログスイッチの増大に対し測定時間が長くなってしまう。
さらに、位相補償用の容量素子のリークを測定するために、容量素子の片端の電位を固定する設定が必要である。この場合、出力端子ごとに測定する必要があり、測定に時間がかかる。
本発明の1つのアスペクト(側面)に係る表示装置の駆動回路は、出力段がプッシュプル動作するように接続される互いに相補型である第1及び第2のMOSトランジスタで構成される増幅回路と、出力端子と、出力段の出力端と出力端子との間に設けたスイッチ素子と、第1及び第2のMOSトランジスタを排他的にオンオフ可能とする設定手段と、を備える。
本発明の他のアスペクト(側面)に係る駆動回路のテスト方法は、出力段がプッシュプル動作するように接続される互いに相補型である第1及び第2のMOSトランジスタで構成される増幅回路と、出力端子と、出力段の出力端と出力端子との間に設けたスイッチ素子と、を備える表示装置の駆動回路におけるテスト方法であって、スイッチ素子をオフとするステップと、第1及び第2のMOSトランジスタの一方をオンとし、他方をオフとするステップと、第1及び第2のMOSトランジスタの一方がオンとなることで出力段の出力端に第1の電源電圧が発生する場合、出力端子に第2の電源電圧を供給するステップと、出力端子に流れる第1の電流を検出するステップと、を含む。
本発明によれば、駆動回路の出力部に係るリーク電流の測定を精度良く、短時間で行うことができる。
本発明の実施形態に係る表示装置の駆動回路は、増幅回路と出力端子とスイッチ素子と設定手段とを備える。増幅回路は、出力段がプッシュプル動作するように接続される互いに相補型である第1及び第2のMOSトランジスタで構成され、スイッチ素子は、出力段の出力端と出力端子との間に設けられる。設定手段は、駆動回路の出力段をテストするためにテスト時において第1及び第2のMOSトランジスタを排他的にオンオフ可能とする。
本発明の駆動回路において、設定手段は、駆動回路のテスト時においてそれぞれ活性化可能とされる第3〜第6のMOSトランジスタを備え、第3のMOSトランジスタは、第1のMOSトランジスタをオフとするように第1のMOSトランジスタを駆動可能であり、第4のMOSトランジスタは、第2のMOSトランジスタをオンとするように第2のMOSトランジスタを駆動可能であり、第5のMOSトランジスタは、第1のMOSトランジスタをオンとするように第1のMOSトランジスタを駆動可能であり、第6のMOSトランジスタは、第2のMOSトランジスタをオフとするように第2のMOSトランジスタを駆動可能である。
本発明の駆動回路において、出力段の出力端と内部回路との間にプッシュプル動作のそれぞれに対応した位相補償用の第1及び第2の容量素子と、第1の容量素子の内部回路接続側を第1の電源に対して接続可能とする第1の接続手段と、第2の容量素子の内部回路接続側を第2の電源に対して接続可能とする第2の接続手段と、をさらに備えることが好ましい。
本発明の駆動回路において、第1の接続手段は、第1の容量素子の内部回路接続側と第1の電源との間に接続される第7のMOSトランジスタであって、第2の接続手段は、第2の容量素子の内部回路接続側と第2の電源との間に接続される第8のMOSトランジスタであって、第7および第8のMOSトランジスタは、駆動回路のテスト時においてそれぞれ活性化可能とされることが好ましい。
以上のように構成される駆動回路におけるテスト方法は、スイッチ素子をオフとするステップと、第1及び第2のMOSトランジスタの一方をオンとし、他方をオフとするステップと、第1及び第2のMOSトランジスタの一方がオンとなることで出力段の出力端に第1の電源電圧が発生する場合、出力端子に第2の電源電圧を供給するステップと、出力端子に流れる第1の電流を検出するステップと、を含む。
また、第1及び第2のMOSトランジスタの他方をオンとし、一方をオフとするステップと、第1及び第2のMOSトランジスタの他方がオンとなることで出力段の出力端に第2の電源電圧が発生する場合、出力端子に第1の電源電圧を供給するステップと、出力端子に流れる第2の電流を検出するステップと、を含んでもよい。
さらに、第1の容量素子の内部回路接続側を第1の電源に対して接続するステップと、第1の電源から駆動回路に流れる電流を検出するステップと、を含んでもよい。
またさらに、第1の容量素子の内部回路接続側における第1の電源に対する接続を開放するステップと、第2の容量素子の内部回路接続側を第2の電源に対して接続するステップと、第1の電源から駆動回路に流れる電流を検出するステップと、を含んでもよい。
以上のような表示装置の駆動回路のテストによれば、出力スイッチの両端で、電源電圧やGND電圧を与えることが可能となり、電位差を大きく設定でき、リーク電流の測定精度が向上する。また、出力段の切り替えスイッチ手段を有し、外部入力信号を利用しテストの状態の切り替えが短時間で可能である。さらに、静消費電流の測定と出力段の容量素子のリーク測定を同時に実施することができ、測定時間の短縮が可能である。
以下、実施例に即し、図面を参照して詳しく説明する。
図1は、本発明の実施例に係る駆動回路の主要部の回路図である。図1において、駆動回路は、液晶パネルのTFTへデータを供給するためにデータ線を駆動する回路であって、主要部においてDA変換器15、出力回路10、出力端OUT、テスト回路16を備える。DA変換器15は、データ信号をDA変換し、出力回路10に出力する。出力回路10は、増幅回路11、12、13、14、NMOSトランジスタMN1〜MN4、PMOSトランジスタMP1〜MP4、容量素子C1、C2、トランスファゲート等で構成される出力スイッチSWを備える。増幅回路11は、レイル・トゥ・レイル構造とした折り返しカスコード型の差動増幅における入力段に相当し、DA変換器15の出力信号を増幅回路12、13に与える。増幅回路12は、DA変換器15の出力信号を増幅し、PMOSトランジスタMP4のゲートを駆動する。増幅回路13は、DA変換器15の出力信号を増幅し、NMOSトランジスタMN4のゲートを駆動する。増幅回路14は、内部のバイアス回路から入力される電圧によって増幅回路12、13のアイドリング電流を制御する。
ソースが接地されたNMOSトランジスタMN4のドレインと、ソースが電源Vddに接続されたPMOSトランジスタMP4のドレインとは、共通に、増幅回路11の反転入力端子、出力スイッチSWの一端、容量素子C1の一端、および容量素子C2の一端に接続される。容量素子C1は、他端を増幅回路12、14の接続点に接続し、発振防止のための位相補償として機能する。また、容量素子C2は、他端を増幅回路13、14の接続点に接続し、発振防止のための位相補償として機能する。NMOSトランジスタMN4とPMOSトランジスタMP4とは、相補型プシュプル構造を有する出力段を構成する。出力スイッチSWの他端は、出力端OUTに接続される。
PMOSトランジスタMP1は、ソースを電源Vddに接続し、ドレインをPMOSトランジスタMP4のゲートに接続し、ゲートにテスト回路16から信号S1が与えられる。PMOSトランジスタMP2は、ソースを電源Vddに接続し、ドレインをNMOSトランジスタMN4のゲートに接続し、ゲートにテスト回路16から信号S1が与えられる。PMOSトランジスタMP3は、ソースを電源Vddに接続し、ドレインを容量素子C1の他端に接続し、ゲートにテスト回路16から信号S3が与えられる。
NMOSトランジスタMN1は、ソースを接地し、ドレインをPMOSトランジスタMP4のゲートに接続し、ゲートにテスト回路16から信号S2が与えられる。NMOSトランジスタMN2は、ソースを接地し、ドレインをNMOSトランジスタMN4のゲートに接続し、ゲートにテスト回路16から信号S2が与えられる。NMOSトランジスタMN3は、ソースを接地し、ドレインを容量素子C2の他端に接続し、ゲートにテスト回路16から信号S4が与えられる。
次に、上記のように構成される駆動回路のテスト方法について説明する。図2は、駆動回路のテスト時における外部装置の接続状態を表す図である。図2において、図1と同一の符号は、同一物を表し、その説明を省略する。駆動回路の電源Vddには、電流計31を介して電源32から電源が供給される。また、出力端子OUTには、電流計21を介して電圧供給源22が接続される。また、図3は、駆動回路のテスト方法を表すフローチャートである。
まず、出力スイッチSWの第1のリーク測定を行う。テスト回路16は、信号S1、S2をハイレベルとする。PMOSトランジスタMP1、MP2はOFFとなり、NMOSトランジスタMN1、MN2は、ONとなる。したがって、出力段のPMOSトランジスタMP4がONとなり、NMOSトランジスタMN4がOFFとなる。この時、出力段の出力端P1の電圧は、電源Vddの電圧となる。また、出力スイッチSWをOFF状態(開放)とする(ステップS11)。
この状態で、電圧供給源22によって出力端OUTにGND(接地)側電圧を印加する(ステップS12)。この結果、OFF状態である出力スイッチSWの両端には、電源Vddの電圧が印加され、電流計21で電流を測定することで、出力スイッチSWにおけるリークの検出が可能である(ステップS13)。
次に、容量素子C2のリーク測定を行う。上記の各スイッチの設定状態で、テスト回路16は、信号S3、S4をハイレベルとする(ステップS14)。PMOSトランジスタMP3は、OFFとなり、NMOSトランジスタMN3は、ONとなる。この状態において、リーク発生時には電源Vdd−GND間にPMOSトランジスタMP4、容量素子C2、NMOSトランジスタMN3を経由した電流が流れる(図2のI1)。電流計31で電源電流(より正確にはNMOSトランジスタMN3がオフである時からの増分)を測定することで、容量素子C2のリークの検出が可能である(ステップS15)。
さらに、出力スイッチSWの第2のリーク測定を行う。テスト回路16は、信号S1、S2をローレベルとする(ステップS16)。PMOSトランジスタMP1、MP2はONとなり、NMOSトランジスタMN1、MN2は、OFFとなる。したがって、出力段のPMOSトランジスタMP4がOFFとなり、NMOSトランジスタMN4がONとなる。この時、出力段の出力端P1の電圧は、接地電圧となる。また、出力スイッチSWをOFF状態とする。
この状態で、電圧供給源22によって出力端OUTに電源側電圧を印加する(ステップS17)。この結果、OFF状態である出力スイッチSWの両端には、電源Vddの電圧が印加され、電流計21で電流を測定することで出力スイッチSWにおけるリークの検出が可能である(ステップS18)。
次に、容量素子C1のリーク測定を行う。上記の各スイッチの設定状態で、テスト回路16は、信号S3、S4をローレベルとする(ステップS19)。PMOSトランジスタMP3は、ONとなり、NMOSトランジスタMN3は、OFFとなる。この状態において、リーク発生時には電源Vdd−GND間にPMOSトランジスタMP3、容量素子C1、NMOSトランジスタMN4を経由した電流が流れる(図2のI2)。電流計31で電源電流(より正確にはPMOSトランジスタMP3がオフである時からの増分)を測定することで、容量素子C1のリークの検出が可能である(ステップS20)。
以上のように駆動回路は、出力回路10の出力段の切り替えスイッチ用として機能するPMOSトランジスタMP1、MP2、NMOSトランジスタMN1、MN2を設ける。そして、PMOSトランジスタMP4、NMOSトランジスタMN4をON、OFFすることで出力スイッチSWの一端(P1)に電源VddあるいはGND電圧を与え、出力スイッチSWの他端(出力端OUT側)の外部からは出力スイッチSWの一端と逆の電圧を印加する。このような電圧の供給によって出力スイッチSWの両端での電位差を大きくすることができ、出力スイッチSWのリーク測定の精度を向上させることができる。
また、出力回路10の出力段の切り替えをテスト回路16によって行うようにしているため、DA変換器15の出力電圧を最大値又は最小値にして測定する場合に比べて測定状態の設定時間が短縮される。
さらに、上記の状態時において、PMOSトランジスタMP4、NMOSトランジスタMN4、および容量素子C1、C2に係るPMOSトランジスタMP3、NMOSトランジスタMN3をテスト回路16によってON、OFFすることで、静消費電流の測定と同時に容量素子のリークも検出可能となり、テストに係る測定時間が短縮される。すなわち、容量素子C1、C2にリークがある場合は、静消費電流に容量リークが加算されて検出できるため、静消費電流の測定時に、容量素子のリーク測定をすばやく行うことができる。
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の実施例に係る駆動回路の主要部の回路図である。 駆動回路のテスト方法時における外部装置の接続状態を表す図である。 駆動回路のテスト方法を表すフローチャートである。
符号の説明
10 出力回路
11、12、13、14 増幅回路
15 DA変換器
16 テスト回路
21、31 電流計
22 電圧供給源
32、Vdd 電源
C1、C2 容量素子
I1、I2 電流
MN1〜MN4 NMOSトランジスタ
MP1〜MP4 PMOSトランジスタ
OUT 出力端
P1 出力端
S1〜S4 信号
SW 出力スイッチ

Claims (8)

  1. 出力段がプッシュプル動作するように接続される互いに相補型である第1及び第2のMOSトランジスタで構成される増幅回路と、
    出力端子と、
    前記出力段の出力端と前記出力端子との間に設けたスイッチ素子と、
    前記第1及び第2のMOSトランジスタを排他的にオンオフ可能とする設定手段と、
    を備えることを特徴とする表示装置の駆動回路。
  2. 前記設定手段は、駆動回路のテスト時においてそれぞれ活性化可能とされる第3〜第6のMOSトランジスタを備え、
    前記第3のMOSトランジスタは、前記第1のMOSトランジスタをオフとするように前記第1のMOSトランジスタを駆動可能であり、
    前記第4のMOSトランジスタは、前記第2のMOSトランジスタをオンとするように前記第2のMOSトランジスタを駆動可能であり、
    前記第5のMOSトランジスタは、前記第1のMOSトランジスタをオンとするように前記第1のMOSトランジスタを駆動可能であり、
    前記第6のMOSトランジスタは、前記第2のMOSトランジスタをオフとするように前記第2のMOSトランジスタを駆動可能であることを特徴とする請求項1記載の表示装置の駆動回路。
  3. 前記出力段の出力端と内部回路との間にプッシュプル動作のそれぞれに対応した位相補償用の第1及び第2の容量素子と、
    前記第1の容量素子の内部回路接続側を第1の電源に対して接続可能とする第1の接続手段と、
    前記第2の容量素子の内部回路接続側を第2の電源に対して接続可能とする第2の接続手段と、
    をさらに備えることを特徴とする請求項1記載の表示装置の駆動回路。
  4. 前記第1の接続手段は、前記第1の容量素子の内部回路接続側と前記第1の電源との間に接続される第7のMOSトランジスタであって、
    前記第2の接続手段は、前記第2の容量素子の内部回路接続側と前記第2の電源との間に接続される第8のMOSトランジスタであって、
    前記第7および第8のMOSトランジスタは、駆動回路のテスト時においてそれぞれ活性化可能とされることを特徴とする請求項3記載の表示装置の駆動回路。
  5. 出力段がプッシュプル動作するように接続される互いに相補型である第1及び第2のMOSトランジスタで構成される増幅回路と、出力端子と、前記出力段の出力端と前記出力端子との間に設けたスイッチ素子と、を備える表示装置の駆動回路におけるテスト方法であって、
    前記スイッチ素子をオフとするステップと、
    前記第1及び第2のMOSトランジスタの一方をオンとし、他方をオフとするステップと、
    前記第1及び第2のMOSトランジスタの一方がオンとなることで前記出力段の出力端に第1の電源電圧が発生する場合、前記出力端子に第2の電源電圧を供給するステップと、
    前記出力端子に流れる第1の電流を検出するステップと、
    を含むことを特徴とする駆動回路のテスト方法。
  6. 前記第1及び第2のMOSトランジスタの他方をオンとし、一方をオフとするステップと、
    前記第1及び第2のMOSトランジスタの他方がオンとなることで前記出力段の出力端に前記第2の電源電圧が発生する場合、前記出力端子に前記第1の電源電圧を供給するステップと、
    前記出力端子に流れる第2の電流を検出するステップと、
    をさらに含むことを特徴とする請求項5記載の駆動回路のテスト方法。
  7. 前記駆動回路は、前記出力段の出力端と内部回路との間にプッシュプル動作のそれぞれ対応した位相補償用の第1及び第2の容量素子を備え、
    前記第1の容量素子の内部回路接続側を前記第1の電源に対して接続するステップと、
    前記第1の電源から駆動回路に流れる電流を検出するステップと、
    をさらに含むことを特徴とする請求項5記載の駆動回路のテスト方法。
  8. 前記第1の容量素子の内部回路接続側における前記第1の電源に対する接続を開放するステップと、
    前記第2の容量素子の内部回路接続側を前記第2の電源に対して接続するステップと、
    前記第1の電源から駆動回路に流れる電流を検出するステップと、
    をさらに含むことを特徴とする請求項7記載の駆動回路のテスト方法。
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