TWI454061B - 比較器 - Google Patents

比較器 Download PDF

Info

Publication number
TWI454061B
TWI454061B TW100104143A TW100104143A TWI454061B TW I454061 B TWI454061 B TW I454061B TW 100104143 A TW100104143 A TW 100104143A TW 100104143 A TW100104143 A TW 100104143A TW I454061 B TWI454061 B TW I454061B
Authority
TW
Taiwan
Prior art keywords
voltage
current
differential input
turned
comparator
Prior art date
Application number
TW100104143A
Other languages
English (en)
Other versions
TW201234780A (en
Inventor
Yu Kuang
Shih Tzung Chou
Original Assignee
Raydium Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raydium Semiconductor Corp filed Critical Raydium Semiconductor Corp
Priority to TW100104143A priority Critical patent/TWI454061B/zh
Priority to CN201110097138.4A priority patent/CN102629865B/zh
Priority to US13/354,854 priority patent/US8466715B2/en
Publication of TW201234780A publication Critical patent/TW201234780A/zh
Application granted granted Critical
Publication of TWI454061B publication Critical patent/TWI454061B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)

Description

比較器
本揭露是有關於一種具有雙差動輸入對(differential input pair)的比較器，且特別是有關於一種具有軌對軌輸入電壓範圍的比較器。
比較器(亦可稱為電壓比較器)是積體電路中的一種。電壓比較器比較兩個輸入電壓的大小，並判斷出其中哪一個電壓高。根據輸出電壓的準位，以判斷哪個輸入電壓大。
然而，以目前比較器而言，於比較差動輸入電壓時，可辨識的輸入共模電壓(input common mode voltage)的範圍不是軌對軌(rail-to-rail)，亦即，其可辨識的輸入共模電壓的範圍無法從接地端GND至操作電壓VDD。如輸入共模電壓偏向於接地端GND，就要用具有PMOS差動輸入對的比較器；相反地，如輸入共模電壓偏向於操作電壓VDD，就要用具有NMOS差動輸入對的比較器。
本揭露有關於一種具有雙差動輸入對的比較器，在輸入共模電壓偏向接地端GND時，會關閉NMOS差動輸入對並補償流經PMOS差動輸入對的電流。在輸入共模電壓偏向操作電壓VDD時，會關閉PMOS差動輸入對並補償流經NMOS差動輸入對的電流。以達到輸入共模電壓操作範圍能達到從接地端GND到操作電壓VDD，即軌對軌輸入。
根據本揭露之一示範例，提出一種比較器，包括：一寬擺幅跨導運算放大器，至少包括一第一與一第二差動輸入對，分別接收一第一與一第二差動輸入信號，於比較該第一與該第二差動輸入信號時，該寬擺幅跨導運算放大器產生一第一與一第二中間輸出電壓；一電流開關組；一電流鏡組，當該第一與該第二差動輸入信號之一輸入共模電壓靠近一第一與一第二參考電壓之一時，該第一與該第二差動輸入對之一被關閉，且該電流開關組與該電流鏡組補償流經該第一與該第二差動輸入對之另一之一電流；以及一決定電路，拉開該第一與該第二中間輸出電壓間之一電壓差，並輸出一電壓比較輸出信號。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
第1A圖、第1B圖與第2圖顯示根據本揭露實施例的軌對軌比較器之電路示意圖。如第1A圖與第1B圖所示，軌對軌比較器包括：寬擺幅(wide-swing)跨導運算放大器(OTA,operation transconductance amplifier)、輸入開關組sw1~sw4、NMOS電容M7C與M8C、電流開關M21與M22、第一電流鏡M19與M20、第二電流鏡M23與M24、以及決定電路(decision circuit)200。軌對軌比較器接收第一控制時脈信號ph1和第二控制時脈信號ph2。
寬擺幅跨導運算放大器包括電晶體M1~M14與開關sw5~sw6。電晶體M1與M2組成NMOS差動輸入對，其源極皆耦接至定電流源I，其閘極分別耦接至節點IPA與INA，其汲極分別耦接至電晶體M3與M4。電晶體M3與M5組成電流鏡，其閘極互接且皆耦接至電晶體M1，其源極皆接至操作電壓VDD，且其汲極分別接至電晶體M1與M7。電晶體M4與M6組成電流鏡，其閘極互接且皆耦接至電晶體M2，其源極皆接至操作電壓VDD，且其汲極分別接至電晶體M2與M8。
電晶體M9與M10組成PMOS差動輸入對，其源極皆耦接至定電流源I，其閘極分別耦接至節點IPA與INA，其汲極分別耦接至電晶體M11與M12。電晶體M11與M13組成電流鏡，其閘極互接且皆耦接至電晶體M9，其源極皆接至接地GND，且其汲極分別接至電晶體M9與M4。電晶體M12與M14組成電流鏡，其閘極互接且皆耦接至電晶體M10，其源極皆接至接地GND，且其汲極分別接至電晶體M10與M3。
電晶體M19與M20形成電流鏡，其閘極互接且皆耦接至節點CMP，其源極皆接至操作電壓VDD，且其汲極分別接至電晶體M21與節點CMP。電晶體M21並聯於NMOS差動輸入對M1與M2，以與電流鏡M19與M20共同補償流經NMOS差動輸入對M1與M2的電流，其閘極接收偏壓電壓VBN，其源極耦接至節點CMN，其汲極接至電晶體M19。
電晶體M22並聯於PMOS差動輸入對M9與M10，以與電流鏡M23與M24共同補償流經PMOS差動輸入對M9與M10的電流，其閘極接收偏壓電壓VBP，其源極耦接至節點CMP，其汲極接至電晶體M24。電晶體M23與M24形成電流鏡，其閘極互接且皆耦接至電晶體M22，其源極皆接至接地端GND，且其汲極分別接至節點CMN與電晶體M22。
開關sw1與sw2分別用以決定電壓VIP與VIN是否耦合至節點IPA與INA。開關sw3與sw4分別用以決定電壓VDD/2是否耦合至節點IPA與INA。開關sw5用以決定電晶體M7之閘極與汲極是否耦接。開關sw6用以決定電晶體M8之閘極與汲極是否耦接。
請參照第2圖，決定電路200包括：電晶體M15~M18、開關sw7~sw12、施密特觸發器(Schmit trigger)210與220、邏輯閘電路230(其比如但不受限於XOR邏輯閘)、延遲電路240、邏輯電路250(其比如但不受限於AND邏輯閘)與D型正反器260。
電晶體M15~M18形成正回授迴路。電晶體M15與M18用以將電壓VIP1抬高至VDD或將VIN1拉低至GND，其閘極互接且接至節點IP1，其源極分別透過開關sw12與sw11而接至操作電壓VDD與接地GND，其汲極分別接至節點IP1與IN1。電晶體M16與M17用以將電壓VIN1抬高至VDD或將VIP1拉低至GND，其閘極互接且接至節點IN1，其源極分別透過開關sw12與sw11而接至操作電壓VDD與接地GND，其汲極分別接至節點IN1與IP1。
開關sw7與sw8分別用以決定電壓VOUTP與VOUTN是否耦合至節點IP1與IN1。開關sw9與sw10分別用以決定節點IP1與IN1是否接至接地GND。開關sw11與sw12分別用以決定操作電壓VDD與接地GND是否接至電晶體M15~M18。
施密特觸發器210與220分別接收IP1與IN1，並分別輸出OUTP1與OUTN1。XOR邏輯閘230接收OUTP1與OUTN1並輸出信號G。延遲電路240將信號G延遲Td成為信號H。AND邏輯閘250接收信號G與H並輸出信號CK。D型正反器260根據信號CK而決定是否栓鎖信號OUTP1。
第3圖顯示應用於本揭露實施例之比較器中的信號時序圖。控制時脈信號ph1和ph2為互為反向且此二信號的高邏輯位比如不會彼此重疊。為清楚標示，信號INA、OUTN、OUTN1之波形標示三角形(△)，以區隔於信號IPA、OUTP、OUTP1之波形(無標示特殊記號)。
第4圖顯示OTA的輸入共模電壓VCM的範圍。VCM定義為VCM=(VIPA+VINA)/2=(VIP+VIN)/2。
於第1區內，OTA的輸入共模電壓VCM<VBN，VBN為施加至NMOS電晶體M21的偏壓電壓。當OTA的輸入共模電壓VCM小於VBN時，NMOS差動輸入對M1與M2的閘極電壓VIPA和VINA的平均電壓低，使節點電壓VCMN也降低，使電流開關M21的閘極-源極電壓(即為VBN-VCMN)超過其本身的導通臨界電壓(threshold voltage)，所以，電流開關M21為導通，並使電流鏡M19與M20為導通。另外，PMOS差動輸入對M9和M10的閘極電壓VIPA和VINA平均電壓低，使節點電壓VCMP也降低，使電流開關M22的源極對閘極電壓(即為 VCMP-VBP)無法超過其本身的導通臨界電壓，電流開關M22為關閉，並使電流鏡M23與M24也為關閉。
於第2區內，OTA的輸入共模電壓VCM介於VBN與VBP之間，VBN<VCM<VBP，VBP為施加至PMOS電晶體M22的偏壓電壓。當OTA的輸入共模電壓VCM介於VBN與VBP之間時，NMOS差動輸入對M1和M2的閘極電壓VIPA和VINA的平均電壓適中，節點電壓VCMN無法低到使電流開關M21的閘極-源極電壓(即為VBN-VCMN)超過電流開關M21的導通臨界電壓，故而，電流開關M21為關閉。節點電壓VCMP也無法高到使電流開關M22的源極對閘極電壓(即為VCMP-VBP)超過電流開關M22的導通臨界電壓，故而，電流開關M22為關閉。在第2區內，電流鏡M19與M20，以及電流鏡M23與M24也為關閉。
於第3區內，OTA的輸入共模電壓VCM大於偏壓電壓VBP。於此情況下，PMOS差動輸入對M9和M10的閘極電壓VIPA和VINA的平均電壓高，使節點電壓VCMP也抬高，電流開關M22的源極對閘極電壓(即為VCMP-VBP)超過電流開關M22的導通臨界電壓，故而，電流開關M22為導通，且電流鏡M23與M24為導通。NMOS差動輸入對M1和M2的閘極電壓VIPA和VINA平均電壓高，使節點電壓VCMN也抬高，電流開關M21的閘極對源極電壓(即為VBN-VCMN)無法超過電流開關M21的導通臨界電壓，故而，電流開關M21為關閉且電流鏡M19與M20也為關閉。
底下將說明本揭露實施例之比較器之操作。本揭露實施例之比較器的操作分為兩步驟。於第一步驟，第一控制時脈信號ph1為高邏輯位準且第二控制時脈信號ph2為低邏輯位準，此第一步驟用以使比較器進行等化(equalize)。於第二步驟，第一控制時脈信號ph1為低邏輯位準且第二控制時脈信號ph2為高邏輯位準，以使比較器進行電壓比較並輸出比較結果。
第一步驟：
現請參考第5A圖、第5B圖與第6圖，其顯示根據本揭露實施例之比較器於第一步驟下之電路操作圖。如第5A與第5B圖所示，由於第一控制時脈信號ph1為高邏輯位準且第二控制時脈信號ph2為低邏輯位準，輸入開關組之開關sw3和sw4為導通且開關sw1和sw2為開路，另外，OTA的開關sw5和sw6為導通。故而，於此情況下，比較器輸入端電壓IPA和INA皆等於VDD/2，而OTA的輸入共模電壓VCM則介於VBN與VBP之間(VBN<VCM<VBP)，亦即輸入共模電壓VCM處於第4圖中的第2區。所以，電流開關M21和M22，及電流鏡M19與M20，以及電流鏡M23與M24為關閉。於第一步驟中，電晶體M7和M8的閘極偏壓VN7C與VN8C已被建立，且此二偏壓VN7C與VN8C分別存於NMOS電容M7C和M8C上。OTA的穩態電流如第5A圖與第5B圖所示。於第一步驟下，流經NMOS差動輸入對M1與M2、PMOS差動輸入對M9與M10、電流鏡M11與M13，以及電流鏡M12與M14的電流皆為I/2。流經電流鏡M3與M5、M4與M6，與M7與M8的電流皆為I。
現請參考第6圖。於決定電路200中，於第一步驟下，開關sw9和sw10為導通，開關sw7、sw8、sw11和sw12為開路，使節點IP1和IN1的節點電壓VIP1與VIN1皆為GND(0V)。故而，施密特觸發器210及220的輸出OUTP1和OUTN1皆為低邏輯位準，XOR邏輯閘230的輸出G為低邏輯位準，AND邏輯閘250的輸出CK亦為低邏輯位準。因為D觸發器260的輸入時脈信號CK為低邏輯位準，所以其輸出為前一次的輸出資料Q(n-1)。
第二步驟：
於第二步驟中，比較器電路的輸入開關組sw3和sw4為開路，sw1和sw2為導通，且OTA中的開關sw5和sw6為開路，此時比較器的輸入端IPA和INA分別和比較器的差動輸入端IP和IN相連接。依據OTA的輸入共模電壓VCM的電壓大小，第二步驟可更細分為5種情況：VBN<VCM<VBP、VDD≧VCM>VBP、VCM=VBP、VCM=VBN與GND≦VCM<VBN。底下將分別描述這5種情況下的比較器的操作。
第二步驟之情況1：VBN<VCM<VBP
若比較器的差動輸入端IP的電壓VIP為VCM+(ΔV/2)、其差動輸入端IN的電壓VIN為VCM-(ΔV/2)，且VBN<VCM<VBP，則OTA的輸入共模電壓落在第4圖中的第2區。如上述，於第2區中，電流開關M21和M22、電流鏡M19與M20，以及電流鏡M23與M24皆為關閉。
第7A圖、第7B圖與第8圖顯示根據本揭露實施例之比較器處於第二步驟且VBN<VCM<VBP的電路操作圖。請參考第7A圖與第7B圖，在此情況下，流出PMOS差動輸入對M9和M10的電流分別為I/2-(ΔI/2)與I/2+(ΔI/2)；而流入NMOS差動輸入對M1和M2的電流分別為I/2+(ΔI/2)與I/2-(ΔI/2)。流入電晶體M11的電流為I/2-(ΔI/2)，且流入電晶體M12的電流為1/2+(ΔI/2)。電晶體M11與M13組成電流鏡，所以流經這兩者的電流相等。相似地，電晶體M12與M14組成電流鏡，所以流經這兩者的電流相等。流出電晶體M3的總電流為流經電晶體M1與M14的兩電流之總和，流出電晶體M4的總電流為流經電晶體M2與M13的兩電流之總和。故而，流出電晶體M3和M4的總電流分別為I+ΔI和I-ΔI。由於電晶體M3與M5組成電流鏡，所以流經電晶體M5的電流為I+ΔI。由於電晶體M4與M6組成電流鏡，所以流經電晶體M6的電流為I-ΔI。
因為電晶體M7和M8的閘極電壓在第一步驟時已儲存於NMOS電容M7C和M8C，所以流經電晶體M7和M8電流皆為I。由電晶體M5流向節點OUTP的電流為I+ΔI，但由節點OUTP流向電晶體M7的電流則為I，此差額電流ΔI會經由節點OUTP而流向決定電路200。因為寄生電容的效應，差額電流ΔI會導致節點OUTP的電壓VOUTP會上升。同理可證，同時，由電晶體M6流向節點OUTP的電流為I-ΔI，但由節點OUTN流向電晶體M8的電流則為I，此差額電流ΔI需由決定電路200提供(決定電路200經節點OUTN而提供此差額電流ΔI給電晶體M8)，因為寄生電容的效應，差額電流ΔI會導致節點OUTN的電壓VOUTN會下降。
現請參考第8圖，決定電路200中的開關sw9和sw10為開路，開關sw7和sw8為導通，使節點IP1和IN1分別和節點OUTP和OUTN相連接，開關sw12為導通，使電晶體M15和M16的源極透過開關sw12而接至操作電壓VDD，開關sw11為導通，使電晶體M17和M18的源極透過開關sw11而接至接地GND。如上述，節點OUTP的電壓VOUTP上升，使節點IP1的電壓VIP1上升；節點OUTN的電壓VOUTN下降，使節點IN1的電壓VIN1下降。電壓VIP1的上升使電晶體M18的閘極對源極電壓增加，進而使流經電晶體M18的電流增大，使節點IN1的電壓VIN1下降。同理，節點IN1的電壓VIN1下降，使電晶體M17的閘極對源極電壓減少，進而使經電晶體M17的電流減少，並使節點IP1的電壓VIP1上升。故而，電晶體M15~18形成正迴授迴路(如第8圖之虛線所示)，使電壓VIP1和VIN1逐漸拉開，亦即，電壓VIP1逐漸接近操作電壓VDD，而VIN1逐漸接近接地端GND。施密特觸發器210及220的輸出OUTP1和OUTN1分別為高和低邏輯位準，故XOR邏輯閘230的輸出G由低邏輯位準轉變至高邏輯位準。由於延遲電路240的延遲時間為Td，所以，在XOR邏輯閘230的輸出G轉態後的時間Td後，AND邏輯閘250的輸出CK會由低邏輯位準轉變至高邏輯位準。於信號CK轉變至高邏輯位準後，D型正反器260會鎖住高邏輯位準的信號OUTP1，所以D型正反器260的輸出Q(n)為高邏輯位準1。Q(n)為1代表比較器偵測並比較出輸入電壓VIP大於輸入電壓VIN。
同理可證，若比較器的差動輸入端IP的電壓VIP為VCM-(ΔV/2)而差動輸入端IN的電壓VIN為VCM+(ΔV/2)，且VBN<VCM<VBP，則D型正反器260的輸出Q(n)為低邏輯位準0。Q(n)為0代表比較器偵測並比較出輸入電壓VIP小於輸入電壓VIN(由於決定電路200的操作，電壓VIP1逐漸接近接地端GND，而VIN1逐漸接近操作電壓VDD)。
第二步驟之情況2：VDD≧VCM>VBP
第9A圖與第9B圖顯示根據本揭露實施例之比較器處於第二步驟且VDD≧VCM>VBP的電路操作圖。若比較器的差動輸入端IP的電壓VIP為VCM+(ΔV/2)，差動輸入端IN的電壓VIN為VCM-(ΔV/2)，且VCM>VBP，則OTA的輸入共模電壓落在第3區。如上述，電流開關M21和電流鏡M19與M20會關閉，而電流開關M22及電流鏡M23與M24則導通，如第9A圖與第9B圖所示。
在此情況下，由於PMOS差動輸入對M9和M10的閘極電壓VIPA和VINA的平均電壓高，使節點電壓VCMP也抬高，故而，電晶體M9~14為關閉。由於電晶體M23的汲極會流入電流I，流經電晶體M23的電流由NMOS差動輸入對M1與M2所提供。節點CMN的流出電流由I變成2I，其中1I由節點CMN流向電流源I，而1I則由節點CMN流向電晶體M23。在VDD≧VCM>VBP下，節點CMN的流出電流變成2倍(相較於VBN<VCM<VBP的情況下)，所以，流入NMOS差動輸入對M1與M2的電流都會變成2倍，分別從I/2+(ΔI/2)與I/2-(ΔI/2)變為I+ΔI與I-ΔI，且流出電晶體M3和M4的總電流分別為I+ΔI和I-ΔI。因電流鏡射的關係，流出電晶體M5與M6的電流分別為I+ΔI和I-ΔI。因為電晶體M7和M8的閘極電壓已於第一步驟時儲存於NMOS電容M7C和M8C上，所以流經電晶體M7與M8的電流仍然皆為I。
由電晶體M5流向節點OUTP的電流為I+ΔI，但由節點OUTP流向電晶體M7的電流則為I，此差額電流ΔI會經由節點OUTP而流向決定電路200，因為寄生電容的效應，差額電流ΔI會導致節點OUTP的電壓VOUTP會上升。同理可證，同時，由電晶體M6流向節點OUTP的電流為I-ΔI，但由節點OUTN流向電晶體M8的電流則為I，此差額電流ΔI需由決定電路200提供，因為寄生電容的效應，差額電流ΔI會導致節點OUTN的電壓VOUTN會下降。在此情況下，決定電路200的操作相同或相似於第8圖，故其細節不再重述。D型正反器260的輸出Q(n)為高邏輯位準1，代表比較器偵測並比較出輸入電壓VIP大於輸入電壓VIN。D型正反器260的輸出Q(n)為低邏輯位準0，代表比較器偵測並比較出輸入電壓VIP小於輸入電壓VIN。
第二步驟之情況3：VCM=VBP
第10A圖與第10B圖顯示根據本揭露實施例之比較器處於第二步驟且VCM=VBP的電路操作圖。若比較器的差動輸入端IP的電壓VIP為VCM+(ΔV/2)，差動輸入端IN的電壓VIN為VCM-(ΔV/2)，且VCM=VBP，則OTA的輸入共模電壓落在第2區與第3區間的界線上。電流開關M21和電流鏡M19與M20關閉；電流開關M22及電流鏡M23與M24則導通。若電晶體M22之外觀比(aspect ratio，即其通道寬度對通道長度之比值)為電晶體M9和M10之外觀比的總和，則電晶體M22的流入電流為I/2，電晶體M23的汲極流入電流亦為I/2。
因為電晶體M23從節點CMN汲取電流I/2，故而，節點CMN的流出電流變為1.5倍(相較於VBN<VCM<VBP的情況下)。所以，流入NMOS電晶體差動對M1與M2的電流都變成1.5倍(相較於VBN<VCM<VBP的情況下)，分別從I/2+(ΔI/2)與I/2-(ΔI/2)變成I*3/4+(ΔI*3/4)與I*3/4-(ΔI*3/4)。
相似地，由於電晶體M22會從節點CMP汲取電流I/2，電流源I提供給節點CMP的電流會被電晶體M22取走一半(I/2)。導致流入至PMOS差動輸入對M9與M10的電流剩一半(相較於VBN<VCM<VBP的情況下)，所以，流出M10和M9的電流都會變成一半，分別從I/2+(ΔI/2)與I/2-(ΔI/2)變成I/4+(ΔI/4)與I/4-(ΔI/4)。
流入電晶體M11的電流等於流出電晶體M9的電流，為I/4-(ΔI/4)。流入電晶體M12的電流等於流出電晶體M10的電流為I/4+(ΔI/4)。因電流鏡射的關係，流入電晶體M13與M14的電流分別為I/4-(ΔI/4)和I/4+(ΔI/4)。故而，流出電晶體M3和M4的總電流分別為I+ΔI和I-ΔI。因電流鏡射的關係，流出電晶體M5和M6的總電流分別為I+ΔI和I-ΔI。因為電晶體M7和M8的閘極電壓已於第一步驟時儲存於NMOS電容M7C和M8C上，所以流經電晶體M7與M8的電流仍然皆為I。
由電晶體M5流向節點OUTP的電流為I+ΔI，但由節點OUTP流向電晶體M7的電流則為I，此差額電流ΔI會經由節點OUTP而流向決定電路200，因為寄生電容的效應，差額電流ΔI會導致節點OUTP的電壓VOUTP會上升。同理可證，同時，由電晶體M6流向節點OUTP的電流為I-ΔI，但由節點OUTN流向電晶體M8的電流則為I，此差額電流ΔI需由決定電路200提供，因為寄生電容的效應，差額電流ΔI會導致節點OUTN的電壓VOUTN會下降。在此情況下，決定電路200的操作相同或相似於第8圖，故其細節不再重述。D型正反器260的輸出Q(n)為高邏輯位準1，代表比較器偵測並比較出輸入電壓VIP大於輸入電壓VIN。D型正反器260的輸出Q(n)為低邏輯位準0，代表比較器偵測並比較出輸入電壓VIP小於輸入電壓VIN。
第二步驟之情況4：VCM=VBN
第11A圖與第11B圖顯示根據本揭露實施例之比較器處於第二步驟且VCM=VBN的電路操作圖。若比較器的差動輸入端IP的電壓VIP為VCM+(ΔV/2)，差動輸入端IN的電壓VIN為VCM-(ΔV/2)，且VCM=VBN，則OTA的輸入共模電壓落在第1區與第2區間的界線上。電流開關M22和電流鏡M23與M24關閉，而電流開關M21及電流鏡M19與M20電流導通。若電晶體M21之外觀比為電晶體M1和M2之外觀比的總和，則電晶體M21的流出電流為I/2，電晶體M20的汲極流出電流亦為I/2。
因為電晶體M21會提供電流I/2給節點CMN，故而，由NMOS差動輸入對M1與M2提供給節點CMN的電流為一半(I/2)，相較於VBN<VCM<VBP的情況下。所以，流入NMOS電晶體差動對M1與M2的電流都變成0.5倍(相較於VBN<VCM<VBP的情況下)，分別從I/2+(ΔI/2)與I/2-(ΔI/2)變成I/4+(ΔI/4)與I/4-(ΔI/4)。
相似地，由於電晶體M20會提供電流I/2給節點CMP且電流源仍提供電流I給節點CMP，導致流入至PMOS差動輸入對M9與M10的電流變為1.5倍(相較於VBN<VCM<VBP的情況下)。流出M10和M9的電流都會變成1.5倍，分別從I/2+(ΔI/2)與I/2-(ΔI/2)變成I*3/4+(ΔI*3/4)與I*3/4-(ΔI*3/4)。
流入電晶體M11的電流等於流出電晶體M9的電流，為I*3/4-(ΔI*3/4)。流入電晶體M12的電流等於流出電晶體M10的電流為I*3/4+(ΔI*3/4)。因電流鏡射的關係，流入電晶體M13與M14的電流分別為I*3/4-(ΔI*3/4)和I*3/4+(ΔI*3/4)。故而，流出電晶體M3和M4的總電流分別為I+ΔI和I-ΔI。因電流鏡射的關係，流出電晶體M5和M6的總電流分別為I+ΔI和I-ΔI。因為電晶體M7和M8的閘極電壓已於第一步驟時儲存於NMOS電容M7C和M8C上，所以流經電晶體M7與M8的電流仍然皆為I。
由電晶體M5流向節點OUTP的電流為I+ΔI，但由節點OUTP流向電晶體M7的電流則為I，此差額電流ΔI會經由節點OUTP而流向決定電路200，因為寄生電容的效應，差額電流ΔI會導致節點OUTP的電壓VOUTP會上升。同理可證，同時，由電晶體M6流向節點OUTP的電流為I-ΔI，但由節點OUTN流向電晶體M8的電流則為I，此差額電流ΔI需由決定電路200提供，因為寄生電容的效應，差額電流ΔI會導致節點OUTN的電壓VOUTN會下降。在此情況下，決定電路200的操作相同或相似於第8圖，故其細節不再重述。D型正反器260的輸出Q(n)為高邏輯位準1，代表比較器偵測並比較出輸入電壓VIP大於輸入電壓VIN。D型正反器260的輸出Q(n)為低邏輯位準0，代表比較器偵測並比較出輸入電壓VIP小於輸入電壓VIN。
第二步驟之情況5：GND≦VCM<VBN
第12A圖與第12B圖顯示根據本揭露實施例之比較器處於第二步驟且GND≦VCM<VBN的電路操作圖。若比較器的差動輸入端IP的電壓VIP為VCM+(ΔV/2)，差動輸入端IN電壓的VIN為VCM-(ΔV/2)，且GND≦VCM<VBN，則OTA的輸入共模電壓落在第1區。電流開關M21和電流鏡M19與M20為導通，而電流開關M22及電流鏡M23與M24為關閉。NMOS差動輸入對M1與M2為關閉。
由於電晶體M20與電流源皆提供電流I給節點CMP，故而，由節點CMP流出的電流變為2倍，相較於VBN<VCM<VBP的情況下。流出PMOS差動輸入對M10和M9的電流都會變成2倍，分別從I/2+(ΔI/2)與I/2-(ΔI/2)變成I+ΔI與I-ΔI。
流入電晶體M11的電流等於流出電晶體M9的電流，為I-ΔI。流入電晶體M12的電流等於流出電晶體M10的電流為I+ΔI。因電流鏡射的關係，流入電晶體M13與M14的電流分別為I-ΔI和I+ΔI。故而，流出電晶體M3和M4的總電流分別為I+ΔI和I-ΔI。因電流鏡射的關係，流出電晶體M5和M6的總電流分別為I+ΔI和I-ΔI。因為電晶體M7和M8的閘極電壓已於第一步驟時儲存於NMOS電容M7C和M8C上，所以流經電晶體M7與M8的電流仍然皆為I。
由電晶體M5流向節點OUTP的電流為I+ΔI，但由節點OUTP流向電晶體M7的電流則為I，此差額電流ΔI會經由節點OUTP而流向決定電路200，因為寄生電容的效應，差額電流ΔI會導致節點OUTP的電壓VOUTP會上升。同理可證，同時，由電晶體M6流向節點OUTN的電流為I-ΔI，但由節點OUTN流向電晶體M8的電流則為I，此差額電流ΔI由決定電路200提供，因為寄生電容的效應，差額電流ΔI會導致節點OUTN的電壓VOUTN會下降。在此情況下，決定電路200的操作相同或相似於第8圖，故其細節不再重述。D型正反器260的輸出Q(n)為高邏輯位準1，代表比較器偵測並比較出輸入電壓VIP大於輸入電壓VIN。D型正反器260的輸出Q(n)為低邏輯位準0，代表比較器偵測並比較出輸入電壓VIP小於輸入電壓VIN。
綜上，於本揭露實施例中，如果輸入共模電壓VCM偏向接地電壓GND(比如，落於第4圖之第1區)時，NMOS差動輸入對會被關閉，但流入至PMOS差動輸入對的電流會被補償，如第12A圖與第12B圖所示，補償電流由電流鏡M19與M20所提供。相似地，如果輸入共模電壓VCM偏向操作電壓VDD(比如，落於第4圖之第3區)時，PMOS差動輸入對會被關閉，但流入至NMOS差動輸入對的電流會被補償，如第9A圖與第9B圖所示，補償電流由電流鏡M23與M24所造成(實際上是，電晶體M23會汲取電流，使得NMOS差動輸入對要提供更多電流)。藉由對差動輸入對的補償，能快速使電壓VOUTP與VOUTN拉開(其中一個被抬至操作電壓VDD，另一個則被拉低至接地GND)並快速比較出結果，使得本揭露實施例之比較器電路所能辨識的輸入共模電壓的範圍可達到軌對軌。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
M1~M24‧‧‧電晶體
sw1~sw12‧‧‧開關
M7C、M8C‧‧‧NMOS電容
I‧‧‧電流源
200‧‧‧決定電路
210與220‧‧‧施密特觸發器
230、250‧‧‧邏輯閘電路
240‧‧‧延遲電路
260‧‧‧D型正反器
第1A圖、第1B圖與第2圖顯示根據本揭露實施例的軌對軌比較器之電路示意圖。
第3圖顯示應用於本揭露實施例之比較器中的信號時序圖。
第4圖顯示OTA的輸入共模電壓VCM的範圍。
第5A圖、第5B圖與第6圖顯示根據本揭露實施例之比較器於第一步驟下之電路操作圖。
第7A圖、第7B圖與第8圖顯示根據本揭露實施例之比較器處於第二步驟且VBN<VCM<VBP的電路操作圖。
第9A圖與第9B圖顯示根據本揭露實施例之比較器處於第二步驟且VDD≧VCM>VBP的電路操作圖。
第10A圖與第10B圖顯示根據本揭露實施例之比較器處於第二步驟且VCM=VBP的電路操作圖。
第11A圖與第11B圖顯示根據本揭露實施例之比較器處於第二步驟且VCM=VBN的電路操作圖。
第12A圖與第12B圖顯示根據本揭露實施例之比較器處於第二步驟且GND≦VCM<VBN的電路操作圖。
M1~M14、M19~M24．．．電晶體
sw1~sw6．．．開關
M7C、M8C．．．NMOS電容
I．．．電流源
200．．．決定電路

Claims (9)

  1. 一種比較器，包括：一寬擺幅跨導運算放大器，至少包括一第一與一第二差動輸入對，分別接收一第一與一第二差動輸入信號，於比較該第一與該第二差動輸入信號時，該寬擺幅跨導運算放大器產生一第一與一第二中間輸出電壓；一電流開關組；一電流鏡組，當該第一與該第二差動輸入信號之一輸入共模電壓靠近一第一與一第二參考電壓之一時，該第一與該第二差動輸入對之一被關閉，且該電流開關組與該電流鏡組補償流經該第一與該第二差動輸入對之另一之一電流；一決定電路，耦接至該寬擺幅跨導運算放大器，該決定電路拉開該第一與該第二中間輸出電壓間之一電壓差，並輸出一電壓比較輸出信號；以及一輸入開關組，耦接於該寬擺幅跨導運算放大器與該第一與該第二差動輸入信號之間，以選擇性導通該第一與該第二差動輸入信號至該寬擺幅跨導運算放大器。
  2. 如申請專利範圍第1項所述之比較器，更包括：複數電壓保持電路，耦接至該寬擺幅跨導運算放大器，用以保持該寬擺幅跨導運算放大器之複數內部閘極偏壓。
  3. 如申請專利範圍第1項所述之比較器，其中，當該比較器受控於複數控制時脈信號而操作於一等化階段時，該第一與該第二差動輸入對皆為導通，且流經該第一 與該第二差動輸入對之二電流相等，該第一與該第二中間輸出電壓之位準相同，該決定電路輸出一先前電壓比較輸出信號。
  4. 如申請專利範圍第1項所述之比較器，其中，該電流開關組包括一第一與一第二電流開關；以及該電流鏡組包括一第一與一第二電流鏡，分別耦接於該第一與該第二電流開關。
  5. 如申請專利範圍第4項所述之比較器，其中，該第一與該第二參考電壓包括一接地電壓與一操作電壓；當該共模電壓介於一第一偏壓與一第二偏壓之間時，該第一電流開關與該第一電流鏡皆關閉，該第二電流開關與該第二電流鏡皆關閉，該第一與該第二差動輸入對皆導通，一差額電流流經於該寬擺幅跨導運算放大器與該決定電路之間，使得該第一與該第二中間輸出電壓之一被拉高而另一被拉低，該決定電路形成一正回授迴路以更拉開該第一與該第二中間輸出電壓間之該電壓差，使該第一與該第二中間輸出電壓之一被拉高至該操作電壓而另一被拉低至該接地電壓。
  6. 如申請專利範圍第5項所述之比較器，其中，當該共模電壓高於該第二偏壓且偏向該操作電壓時，該第一電流開關與該第一電流鏡皆關閉，該第二電流開關與該第二電流鏡皆導通，該第一與該第二差動輸入對分別為導通與關閉，該第二電流開關與該第二電流鏡補償流經該第一差動輸入對之一第一差動電流，該差額電流流 經於該寬擺幅跨導運算放大器與該決定電路之間，使得該第一與該第二中間輸出電壓之一被拉高而另一被拉低，該決定電路形成該正回授迴路以更拉開該第一與該第二中間輸出電壓間之該電壓差，使該第一與該第二中間輸出電壓之一被拉高至該操作電壓而另一被拉低至該接地電壓。
  7. 如申請專利範圍第6項所述之比較器，其中，當該共模電壓等於該第二偏壓時，該第一電流開關與該第一電流鏡皆關閉，該第二電流開關與該第二電流鏡皆導通，該第一與該第二差動輸入對皆為導通，該第二電流開關與該第二電流鏡補償流經該第一差動輸入對之該第一差動電流，該差額電流流經於該寬擺幅跨導運算放大器與該決定電路之間，使得該第一與該第二中間輸出電壓之一被拉高而另一被拉低，該決定電路形成該正回授迴路以更拉開該第一與該第二中間輸出電壓間之該電壓差，使該第一與該第二中間輸出電壓之一被拉高至該操作電壓而另一被拉低至該接地電壓。
  8. 如申請專利範圍第7項所述之比較器，其中，當該共模電壓等於該第一偏壓時，該第一電流開關與該第一電流鏡皆導通，該第二電流開關與該第二電流鏡皆關閉，該第一與該第二差動輸入對皆為導通，該第一電流開關與該第一電流鏡補償流經該第二差動輸入對之一第二差動電流，該差額電流流經於該寬擺幅跨導運算放大器與該決定電路之間，使得該第一與該第二中間輸出電壓之一被拉高而另一被拉低，該決定電路形成該正回授迴路以更拉開該第一與該第二中間輸出電壓間之該電壓差，使該 第一與該第二中間輸出電壓之一被拉高至該操作電壓而另一被拉低至該接地電壓。
  9. 如申請專利範圍第8項所述之比較器，其中，當該共模電壓低於該第一偏壓且偏向該接地電壓時，該第一電流開關與該第一電流鏡皆導通，該第二電流開關與該第二電流鏡皆關閉，該第一與該第二差動輸入對分別為關閉與導通，該第一電流開關與該第一電流鏡補償流經該第二差動輸入對之該第二差動電流，該差額電流流經於該寬擺幅跨導運算放大器與該決定電路之間，使得該第一與該第二中間輸出電壓之一被拉高而另一被拉低，該決定電路形成該正回授迴路以更拉開該第一與該第二中間輸出電壓間之該電壓差，使該第一與該第二中間輸出電壓之一被拉高至該操作電壓而另一被拉低至該接地電壓。
TW100104143A 2011-02-08 2011-02-08 比較器 TWI454061B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW100104143A TWI454061B (zh) 2011-02-08 2011-02-08 比較器
CN201110097138.4A CN102629865B (zh) 2011-02-08 2011-04-18 比较器
US13/354,854 US8466715B2 (en) 2011-02-08 2012-01-20 Comparator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100104143A TWI454061B (zh) 2011-02-08 2011-02-08 比較器

Publications (2)

Publication Number Publication Date
TW201234780A TW201234780A (en) 2012-08-16
TWI454061B true TWI454061B (zh) 2014-09-21

Family

ID=46588038

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100104143A TWI454061B (zh) 2011-02-08 2011-02-08 比較器

Country Status (3)

Country Link
US (1) US8466715B2 (zh)
CN (1) CN102629865B (zh)
TW (1) TWI454061B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5933466B2 (ja) * 2013-02-15 2016-06-08 パナソニック株式会社 電流出力回路および無線通信装置
US9083232B1 (en) * 2014-01-23 2015-07-14 Texas Instruments Incorporated Input offset control
US9383391B2 (en) 2014-04-11 2016-07-05 Himax Technologies Limited Voltage sensing circuit
TWI507693B (zh) * 2014-04-22 2015-11-11 Himax Tech Ltd 電壓感測電路
US9590560B2 (en) * 2015-03-17 2017-03-07 Realtek Semiconductor Corporation Summing amplifier and method thereof
CN110568896B (zh) * 2018-06-05 2021-01-05 中芯国际集成电路制造(北京)有限公司 比较器、集成电路和方法
CN112398476B (zh) * 2019-08-13 2023-04-07 天津大学青岛海洋技术研究院 一种具有低延迟失真特性的低功耗比较器
US10686431B1 (en) * 2019-10-18 2020-06-16 Realtek Semiconductor Corp. High-sensitivity clocked comparator and method thereof
WO2022040478A1 (en) * 2020-08-19 2022-02-24 Kyocera International Inc. Peripheral for amplifier linearization with complementary compensation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311145A (en) * 1993-03-25 1994-05-10 North American Philips Corporation Combination driver-summing circuit for rail-to-rail differential amplifier
US6462619B1 (en) * 2001-01-08 2002-10-08 Texas Instruments Incorporated Input stag of an operational amplifier
US7605657B2 (en) * 2007-05-22 2009-10-20 Infineon Technologies Ag Multi-mode amplifier arrangement and method for controlling an amplifier arrangement
US7843231B2 (en) * 2009-04-20 2010-11-30 Freescale Semiconductor, Inc. Temperature-compensated voltage comparator

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5491448A (en) * 1994-07-29 1996-02-13 National Semiconductor Corporation Class AB output stage with improved frequency stability
US7339430B2 (en) * 2006-07-26 2008-03-04 Aimtron Technology Corp. Rail-to-rail operational amplifier with an enhanced slew rate
CN101562441B (zh) * 2008-10-08 2011-06-08 西安电子科技大学 一种低失调的超高速比较器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311145A (en) * 1993-03-25 1994-05-10 North American Philips Corporation Combination driver-summing circuit for rail-to-rail differential amplifier
US6462619B1 (en) * 2001-01-08 2002-10-08 Texas Instruments Incorporated Input stag of an operational amplifier
US7605657B2 (en) * 2007-05-22 2009-10-20 Infineon Technologies Ag Multi-mode amplifier arrangement and method for controlling an amplifier arrangement
US7843231B2 (en) * 2009-04-20 2010-11-30 Freescale Semiconductor, Inc. Temperature-compensated voltage comparator

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Hogervorst, R.; Tero, J.P.; Eschauzier, R.G.H.; Huijsing, J.H., "A compact power-efficient 3 V CMOS rail-to-rail input/output operational amplifier for VLSI cell libraries," Solid-State Circuits Conference, 1994. Digest of Technical Papers. 41st ISSCC., 1994 IEEE International , vol., no., pp.244,245, 16-18 Feb. 1994 *
Marano, D.; Palumbo, G.; Pennisi, S., "A New Compact Low-Power High-Speed Rail-to-Rail Class-B Buffer for LCD Applications," Display Technology, Journal of , vol.6, no.5, pp.184,190, May 2010 *
Redman-White, W., "A high bandwidth constant gm and slew-rate rail-to-rail CMOS input circuit and its application to analog cells for low voltage VLSI systems," Solid-State Circuits, IEEE Journal of , vol.32, no.5, pp.701,712, May 1997 *

Also Published As

Publication number Publication date
CN102629865B (zh) 2015-02-04
US8466715B2 (en) 2013-06-18
US20120200358A1 (en) 2012-08-09
CN102629865A (zh) 2012-08-08
TW201234780A (en) 2012-08-16

Similar Documents

Publication Publication Date Title
TWI454061B (zh) 比較器
US8624632B2 (en) Sense amplifier-type latch circuits with static bias current for enhanced operating frequency
JP4921106B2 (ja) バッファ回路
US20040108879A1 (en) Comparison apparatus operated at a low voltage
CN1918795B (zh) 锁存器电路
EP1500189B1 (en) Operational amplifier with increased common mode input range
JP5375753B2 (ja) 発振回路及びその動作電流制御方法
CN103346784B (zh) 一种用于锁相环的匹配型电荷泵电路
US9590560B2 (en) Summing amplifier and method thereof
CN112311708B (zh) 高速低电压串行链路接收器及其方法
US20130249633A1 (en) Low gm transconductor
EP1385075B1 (en) Semiconductor integrated circuit device
Ballo et al. Active load with cross‐coupled bulk for high‐gain high‐CMRR nanometer CMOS differential stages
CN113196660A (zh) 用于功率和高速应用的比较器
US9300278B2 (en) Method and apparatus for calibrating CMOS inverter
JP4957405B2 (ja) 信号波形等化回路及び受信回路
KR101948223B1 (ko) 차동 증폭기 회로
US20060001446A1 (en) Duty cycle controlled CML-CMOS converter
Yan et al. Continuous-time common-mode feedback circuit for applications with large output swing and high output impedance
TWI533611B (zh) 電流限制準位調整電路
JP2007081568A (ja) 差動型オペアンプ
US8427237B2 (en) Common-mode feedback circuit
CN110535454B (zh) 高速正交时钟产生装置及方法
KR101915979B1 (ko) 평형 출력 레일-투-레일 2세대 전류 컨베이어
TWI566528B (zh) 軌對軌比較電路與其方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees