JPH11251881A - Ｆｅｔおよびコンパレータ並びに差動増幅器 - Google Patents
Ｆｅｔおよびコンパレータ並びに差動増幅器Info
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- JPH11251881A JPH11251881A JP5306698A JP5306698A JPH11251881A JP H11251881 A JPH11251881 A JP H11251881A JP 5306698 A JP5306698 A JP 5306698A JP 5306698 A JP5306698 A JP 5306698A JP H11251881 A JPH11251881 A JP H11251881A
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- inverting input
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Abstract
(57)【要約】
【課題】 オフセット電圧等の動作点の調整が可能なＦ
ＥＴを、集積度等に悪影響を与えることなく実現し、簡
単な構成でのヒステリシスコンパレータの実現や、動作
点特性を容易に調整できる差動増幅器等の実現を可能に
する。 【解決手段】 ゲート電極Ｇに対して間に酸化膜Ｔｈを
介して対向し、オフセット電圧を調整するための調整電
圧が印加される調整電極Ｌａｌを装備する。
ＥＴを、集積度等に悪影響を与えることなく実現し、簡
単な構成でのヒステリシスコンパレータの実現や、動作
点特性を容易に調整できる差動増幅器等の実現を可能に
する。 【解決手段】 ゲート電極Ｇに対して間に酸化膜Ｔｈを
介して対向し、オフセット電圧を調整するための調整電
圧が印加される調整電極Ｌａｌを装備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴ、およびＦ
ＥＴにより差動対が形成されたコンパレータ並びに差動
増幅器に関する。
ＥＴにより差動対が形成されたコンパレータ並びに差動
増幅器に関する。
【０００２】
【従来の技術】電子機器には各種回路が用いられている
が、その回路の一つにコンパレータがある。コンパレー
タは、２入力を比較してその比較結果により、Ｈ（高電
圧）信号、Ｌ（低電圧）信号を出力するもので、各種セ
ンサの信号のレベル弁別によく用いられる。各種センサ
の信号のレベル弁別を行う場合、センサ信号が弁別レベ
ル（しきい値）付近のレベルの時に、ノイズ等によるセ
ンサ信号の微小な揺れにより、コンパレータの入力信号
がしきい値を頻繁に横切り、コンパレータの出力が不要
に反転することが起こる。このために、コンパレータの
出力が反転する毎にしきい値を反転しにくい方向に変化
させるヒステリシスコンパレータが用いられている。
が、その回路の一つにコンパレータがある。コンパレー
タは、２入力を比較してその比較結果により、Ｈ（高電
圧）信号、Ｌ（低電圧）信号を出力するもので、各種セ
ンサの信号のレベル弁別によく用いられる。各種センサ
の信号のレベル弁別を行う場合、センサ信号が弁別レベ
ル（しきい値）付近のレベルの時に、ノイズ等によるセ
ンサ信号の微小な揺れにより、コンパレータの入力信号
がしきい値を頻繁に横切り、コンパレータの出力が不要
に反転することが起こる。このために、コンパレータの
出力が反転する毎にしきい値を反転しにくい方向に変化
させるヒステリシスコンパレータが用いられている。
【０００３】図５は従来のヒステリシスコンパレータの
一例を示す回路図である。コンパレータＣＯＭＰの反転
入力端子には、電源Ｖｃｃに直列に接続された抵抗Ｒ
１，Ｒ２により分圧された電圧が印加され、またその非
反転入力端子にはセンサ信号等の比較すべき信号Ｖｉｎ
の入力端子が接続されている。そして、抵抗Ｒ１，Ｒ２
の接続点にスイッチＳＷ１と抵抗Ｒ３の直列回路が接続
されており、このスイッチＳＷ１はコンパレータＣＯＭ
Ｐの出力がＨ信号の時閉じ、またＬ信号の時開くように
なっている。そして、コンパレータＣＯＭＰの出力は、
反転回路ＩＮＶ１，ＩＮＶ２により、２回反転されてヒ
ステリシスコンパレータの出力信号が形成されている。
尚、反転回路ＩＮＶ１，ＩＮＶ２は、バッファとして作
用する。
一例を示す回路図である。コンパレータＣＯＭＰの反転
入力端子には、電源Ｖｃｃに直列に接続された抵抗Ｒ
１，Ｒ２により分圧された電圧が印加され、またその非
反転入力端子にはセンサ信号等の比較すべき信号Ｖｉｎ
の入力端子が接続されている。そして、抵抗Ｒ１，Ｒ２
の接続点にスイッチＳＷ１と抵抗Ｒ３の直列回路が接続
されており、このスイッチＳＷ１はコンパレータＣＯＭ
Ｐの出力がＨ信号の時閉じ、またＬ信号の時開くように
なっている。そして、コンパレータＣＯＭＰの出力は、
反転回路ＩＮＶ１，ＩＮＶ２により、２回反転されてヒ
ステリシスコンパレータの出力信号が形成されている。
尚、反転回路ＩＮＶ１，ＩＮＶ２は、バッファとして作
用する。
【０００４】コンパレータＣＯＭＰの出力が、Ｈ信号の
時スイッチＳＷ１が閉じ、またＬ信号の時スイッチＳＷ
１が開く。このため、コンパレータＣＯＭＰの出力がＨ
信号の時、コンパレータＣＯＭＰの反転入力端子の電圧
は、抵抗Ｒ２，Ｒ３との並列合成抵抗と、抵抗Ｒ１との
分圧電圧となる。また、コンパレータＣＯＭＰの出力が
Ｌ信号の時、コンパレータＣＯＭＰの反転入力端子の電
圧は、抵抗Ｒ２と、抵抗Ｒ１との分圧電圧となる。従っ
て、センサ信号等の入力電圧が上昇してしきい値を越え
ると、コンパレータＣＯＭＰの出力が反転すると共にし
きい値電圧が下降し、センサ信号等の入力信号電圧Ｖｉ
ｎの下降によるコンパレータＣＯＭＰの出力の再反転が
起こりにくくなる。また逆に入力電圧Ｖｉｎが下降して
しきい値を下回ると、コンパレータＣＯＭＰの出力が反
転すると共にしきい値電圧が上昇し、入力信号電圧Ｖｉ
ｎの上昇によるコンパレータＣＯＭＰの出力の再反転が
起こりにくくなる。
時スイッチＳＷ１が閉じ、またＬ信号の時スイッチＳＷ
１が開く。このため、コンパレータＣＯＭＰの出力がＨ
信号の時、コンパレータＣＯＭＰの反転入力端子の電圧
は、抵抗Ｒ２，Ｒ３との並列合成抵抗と、抵抗Ｒ１との
分圧電圧となる。また、コンパレータＣＯＭＰの出力が
Ｌ信号の時、コンパレータＣＯＭＰの反転入力端子の電
圧は、抵抗Ｒ２と、抵抗Ｒ１との分圧電圧となる。従っ
て、センサ信号等の入力電圧が上昇してしきい値を越え
ると、コンパレータＣＯＭＰの出力が反転すると共にし
きい値電圧が下降し、センサ信号等の入力信号電圧Ｖｉ
ｎの下降によるコンパレータＣＯＭＰの出力の再反転が
起こりにくくなる。また逆に入力電圧Ｖｉｎが下降して
しきい値を下回ると、コンパレータＣＯＭＰの出力が反
転すると共にしきい値電圧が上昇し、入力信号電圧Ｖｉ
ｎの上昇によるコンパレータＣＯＭＰの出力の再反転が
起こりにくくなる。
【０００５】
【発明が解決しようとする課題】しかし、ヒステリシス
コンパレータを構成するには、コンパレータに抵抗等の
回路を付加する必要があり、特に多くのヒステリシスコ
ンパレータを集積回路として構成する場合には、高密度
化の妨げとなる問題がある。
コンパレータを構成するには、コンパレータに抵抗等の
回路を付加する必要があり、特に多くのヒステリシスコ
ンパレータを集積回路として構成する場合には、高密度
化の妨げとなる問題がある。
【０００６】また、集積回路では高密度化に有利なＦＥ
Ｔが多く利用されている。ＦＥＴを使用する際の問題と
して、ＦＥＴの反転レベル等の動作点に関する特性等に
影響するオフセット電圧の設定や調整の問題がある。
Ｔが多く利用されている。ＦＥＴを使用する際の問題と
して、ＦＥＴの反転レベル等の動作点に関する特性等に
影響するオフセット電圧の設定や調整の問題がある。
【０００７】本発明は、このような問題に鑑みなされた
もので、回路構成を複雑とすることなく、ＦＥＴを用い
た回路の特性を適切化することを課題としている。
もので、回路構成を複雑とすることなく、ＦＥＴを用い
た回路の特性を適切化することを課題としている。
【０００８】
【課題を解決するための手段及びその効果】上記課題を
解決するため、本発明に係るＦＥＴ（１）は、ゲート電
極に対して間に非導電層を介して対向し、オフセット電
圧を調整するための調整電圧が印加される調整電極を備
えていることを特徴としている。
解決するため、本発明に係るＦＥＴ（１）は、ゲート電
極に対して間に非導電層を介して対向し、オフセット電
圧を調整するための調整電圧が印加される調整電極を備
えていることを特徴としている。
【０００９】上記ＦＥＴ（１）によれば、前記調整電極
に印加される電圧に応じてＦＥＴのソース・ドレイン間
の空乏層が変化し、結果としてＦＥＴ出力が反転するゲ
ート電圧等のＦＥＴの動作点が変化する。従って、調整
電極に印加する電圧を調整することでＦＥＴのオフセッ
ト電圧の調整等が可能となり、またＦＥＴが構成される
半導体基板ではなく、その上部を覆う非導電体層の上面
の配線パターンを変化させるだけでよいので、集積回路
の集積度を下げることなく実現できる。
に印加される電圧に応じてＦＥＴのソース・ドレイン間
の空乏層が変化し、結果としてＦＥＴ出力が反転するゲ
ート電圧等のＦＥＴの動作点が変化する。従って、調整
電極に印加する電圧を調整することでＦＥＴのオフセッ
ト電圧の調整等が可能となり、またＦＥＴが構成される
半導体基板ではなく、その上部を覆う非導電体層の上面
の配線パターンを変化させるだけでよいので、集積回路
の集積度を下げることなく実現できる。
【００１０】また、本発明に係るコンパレータ（２）
は、反転入力端子がゲートに接続された第１ＦＥＴと、
非反転入力端子がゲートに接続された第２ＦＥＴとによ
り差動対が形成され、前記非反転入力端子電圧が前記反
転入力端子電圧より高い時に高電位の出力信号を出力す
るコンパレータにおいて、前記第１ＦＥＴのゲート電極
上方に非導電層を介して設けられた第１調整電極と、出
力信号の非反転信号を前記第１調整電極に印加する非反
転出力印加手段とを備えていることを特徴としている。
は、反転入力端子がゲートに接続された第１ＦＥＴと、
非反転入力端子がゲートに接続された第２ＦＥＴとによ
り差動対が形成され、前記非反転入力端子電圧が前記反
転入力端子電圧より高い時に高電位の出力信号を出力す
るコンパレータにおいて、前記第１ＦＥＴのゲート電極
上方に非導電層を介して設けられた第１調整電極と、出
力信号の非反転信号を前記第１調整電極に印加する非反
転出力印加手段とを備えていることを特徴としている。
【００１１】上記コンパレータ（２）によれば、コンパ
レータの出力信号に応じて、差動対の反転入力端子側を
形成する前記第１ＦＥＴのソース・ドレイン間の空乏層
が変化し、結果として前記第１ＦＥＴ出力が反転するゲ
ート電圧が変化する。従って、コンパレータ出力により
前記第１ＦＥＴと前記第２ＦＥＴとの動作点のバランス
が変化し、その結果出力の反転するしきい値が変わり、
抵抗やスイッチ素子等の回路構成をあまり追加すること
なくヒステリシスコンパレータを実現できる。
レータの出力信号に応じて、差動対の反転入力端子側を
形成する前記第１ＦＥＴのソース・ドレイン間の空乏層
が変化し、結果として前記第１ＦＥＴ出力が反転するゲ
ート電圧が変化する。従って、コンパレータ出力により
前記第１ＦＥＴと前記第２ＦＥＴとの動作点のバランス
が変化し、その結果出力の反転するしきい値が変わり、
抵抗やスイッチ素子等の回路構成をあまり追加すること
なくヒステリシスコンパレータを実現できる。
【００１２】また、本発明に係るコンパレータ（３）
は、反転入力端子がゲートに接続された第１ＦＥＴと、
非反転入力端子がゲートに接続された第２ＦＥＴとによ
り差動対が形成され、前記非反転入力端子電圧が前記反
転入力端子電圧より高い時に高電位の出力信号を出力す
るコンパレータにおいて、前記第２ＦＥＴのゲート電極
上方に非導電層を介して設けられた第２調整電極と、出
力信号の反転信号を前記第２調整電極に印加する反転出
力印加手段とを備えていることを特徴としている。
は、反転入力端子がゲートに接続された第１ＦＥＴと、
非反転入力端子がゲートに接続された第２ＦＥＴとによ
り差動対が形成され、前記非反転入力端子電圧が前記反
転入力端子電圧より高い時に高電位の出力信号を出力す
るコンパレータにおいて、前記第２ＦＥＴのゲート電極
上方に非導電層を介して設けられた第２調整電極と、出
力信号の反転信号を前記第２調整電極に印加する反転出
力印加手段とを備えていることを特徴としている。
【００１３】上記コンパレータ（３）によれば、コンパ
レータの出力信号に応じて、差動対の非反転入力端子側
を形成する前記第２ＦＥＴのソース・ドレイン間の空乏
層が変化し、結果として前記第２ＦＥＴ出力が反転する
ゲート電圧が変化する。従って、コンパレータ出力によ
り前記第１ＦＥＴと前記第２ＦＥＴとの動作点のバラン
スが変化し、その結果出力の反転するしきい値が変わ
り、抵抗やスイッチ素子等の回路構成をあまり追加する
ことなくヒステリシスコンパレータを実現できる。
レータの出力信号に応じて、差動対の非反転入力端子側
を形成する前記第２ＦＥＴのソース・ドレイン間の空乏
層が変化し、結果として前記第２ＦＥＴ出力が反転する
ゲート電圧が変化する。従って、コンパレータ出力によ
り前記第１ＦＥＴと前記第２ＦＥＴとの動作点のバラン
スが変化し、その結果出力の反転するしきい値が変わ
り、抵抗やスイッチ素子等の回路構成をあまり追加する
ことなくヒステリシスコンパレータを実現できる。
【００１４】また、本発明に係るコンパレータ（４）
は、反転入力端子がゲートに接続された第１ＦＥＴと、
非反転入力端子がゲートに接続された第２ＦＥＴとによ
り差動対が形成され、前記非反転入力端子電圧が前記反
転入力端子電圧より高い時に高電位の出力信号を出力す
るコンパレータにおいて、前記第１ＦＥＴのゲート電極
上方に非導電層を介して設けられた第１調整電極と、該
第１調整電極にオフセット調整用の電圧を印加する第１
調整電圧印加手段とを備えていることを特徴としてい
る。
は、反転入力端子がゲートに接続された第１ＦＥＴと、
非反転入力端子がゲートに接続された第２ＦＥＴとによ
り差動対が形成され、前記非反転入力端子電圧が前記反
転入力端子電圧より高い時に高電位の出力信号を出力す
るコンパレータにおいて、前記第１ＦＥＴのゲート電極
上方に非導電層を介して設けられた第１調整電極と、該
第１調整電極にオフセット調整用の電圧を印加する第１
調整電圧印加手段とを備えていることを特徴としてい
る。
【００１５】上記コンパレータ（４）によれば、前記第
１調整電圧印加手段の調整電圧に応じて差動対の反転入
力端子側を形成する前記第１ＦＥＴのソース・ドレイン
間の空乏層が変化し、結果として前記第１ＦＥＴ出力が
反転するゲート電圧が変化する。従って、前記第１調整
電圧印加手段の調整電圧を調整することにより前記第１
ＦＥＴと前記第２ＦＥＴとの動作点のバランスを変化さ
せることができ、その結果出力の反転するしきい値等の
調整を行うことができる。そして、その回路構成は、Ｆ
ＥＴが形成された集積回路自体はあまり変えることな
く、若干の回路を追加することで実現できる。
１調整電圧印加手段の調整電圧に応じて差動対の反転入
力端子側を形成する前記第１ＦＥＴのソース・ドレイン
間の空乏層が変化し、結果として前記第１ＦＥＴ出力が
反転するゲート電圧が変化する。従って、前記第１調整
電圧印加手段の調整電圧を調整することにより前記第１
ＦＥＴと前記第２ＦＥＴとの動作点のバランスを変化さ
せることができ、その結果出力の反転するしきい値等の
調整を行うことができる。そして、その回路構成は、Ｆ
ＥＴが形成された集積回路自体はあまり変えることな
く、若干の回路を追加することで実現できる。
【００１６】また、本発明に係るコンパレータ（５）
は、反転入力端子がゲートに接続された第１ＦＥＴと、
非反転入力端子がゲートに接続された第２ＦＥＴとによ
り差動対が形成され、前記非反転入力端子電圧が前記反
転入力端子電圧より高い時に高電位の出力信号を出力す
るコンパレータにおいて、前記第２ＦＥＴのゲート電極
上方に非導電層を介して設けられた第２調整電極と、該
第２調整電極にオフセット調整用の電圧を印加する第２
調整電圧印加手段とを備えていることを特徴としてい
る。
は、反転入力端子がゲートに接続された第１ＦＥＴと、
非反転入力端子がゲートに接続された第２ＦＥＴとによ
り差動対が形成され、前記非反転入力端子電圧が前記反
転入力端子電圧より高い時に高電位の出力信号を出力す
るコンパレータにおいて、前記第２ＦＥＴのゲート電極
上方に非導電層を介して設けられた第２調整電極と、該
第２調整電極にオフセット調整用の電圧を印加する第２
調整電圧印加手段とを備えていることを特徴としてい
る。
【００１７】上記コンパレータ（５）によれば、前記第
２調整電圧印加手段の調整電圧に応じて差動対の反転入
力端子側を形成する前記第２ＦＥＴのソース・ドレイン
間の空乏層が変化し、結果として前記第２ＦＥＴ出力が
反転するゲート電圧が変化する。従って、前記第２調整
電圧印加手段の調整電圧を調整することにより前記第１
ＦＥＴと前記第２ＦＥＴとの動作点のバランスを変化さ
せることができ、その結果出力の反転するしきい値等の
調整を行うことができる。そして、その回路構成は、Ｆ
ＥＴが形成された集積回路自体はあまり変えることな
く、若干の回路を追加することで実現できる。
２調整電圧印加手段の調整電圧に応じて差動対の反転入
力端子側を形成する前記第２ＦＥＴのソース・ドレイン
間の空乏層が変化し、結果として前記第２ＦＥＴ出力が
反転するゲート電圧が変化する。従って、前記第２調整
電圧印加手段の調整電圧を調整することにより前記第１
ＦＥＴと前記第２ＦＥＴとの動作点のバランスを変化さ
せることができ、その結果出力の反転するしきい値等の
調整を行うことができる。そして、その回路構成は、Ｆ
ＥＴが形成された集積回路自体はあまり変えることな
く、若干の回路を追加することで実現できる。
【００１８】また、本発明に係る差動増幅器（６）は、
反転入力端子がゲートに接続された第１ＦＥＴと、非反
転入力端子がゲートに接続された第２ＦＥＴとにより差
動対が形成され、前記非反転入力端子電圧と前記反転入
力端子電圧との差に応じた出力信号を出力する差動増幅
器において、前記第１ＦＥＴのゲート電極上方に非導電
層を介して設けられた第１調整電極と、該第１調整電極
にオフセット調整用の電圧を印加する第１調整電圧印加
手段とを備えていることを特徴としている。
反転入力端子がゲートに接続された第１ＦＥＴと、非反
転入力端子がゲートに接続された第２ＦＥＴとにより差
動対が形成され、前記非反転入力端子電圧と前記反転入
力端子電圧との差に応じた出力信号を出力する差動増幅
器において、前記第１ＦＥＴのゲート電極上方に非導電
層を介して設けられた第１調整電極と、該第１調整電極
にオフセット調整用の電圧を印加する第１調整電圧印加
手段とを備えていることを特徴としている。
【００１９】上記差動増幅器（６）によれば、前記第１
調整電圧印加手段の調整電圧に応じて差動対の反転入力
端子側を形成する前記第１ＦＥＴのソース・ドレイン間
の空乏層が変化し、結果として前記第１ＦＥＴのオフセ
ット等の動作点特性が変化する。従って、前記第１調整
電圧印加手段の調整電圧を調整することにより前記第１
ＦＥＴと前記第２ＦＥＴとの動作点のバランスを変化さ
せることができ、その結果出力の差動増幅器の動作点の
調整を行うことができる。そして、その回路構成は、Ｆ
ＥＴが形成された集積回路自体はあまり変えることな
く、若干の回路を追加することで実現できる。
調整電圧印加手段の調整電圧に応じて差動対の反転入力
端子側を形成する前記第１ＦＥＴのソース・ドレイン間
の空乏層が変化し、結果として前記第１ＦＥＴのオフセ
ット等の動作点特性が変化する。従って、前記第１調整
電圧印加手段の調整電圧を調整することにより前記第１
ＦＥＴと前記第２ＦＥＴとの動作点のバランスを変化さ
せることができ、その結果出力の差動増幅器の動作点の
調整を行うことができる。そして、その回路構成は、Ｆ
ＥＴが形成された集積回路自体はあまり変えることな
く、若干の回路を追加することで実現できる。
【００２０】また、本発明に係る差動増幅器（７）は、
反転入力端子がゲートに接続された第１ＦＥＴと、非反
転入力端子がゲートに接続された第２ＦＥＴとにより差
動対が形成され、前記非反転入力端子電圧と前記反転入
力端子電圧との差に応じた出力信号を出力する差動増幅
器において、前記第２ＦＥＴのゲート電極上方に非導電
層を介して設けられた第２調整電極と、該第２調整電極
にオフセット調整用の電圧を印加する第２調整電圧印加
手段とを備えていることを特徴としている。
反転入力端子がゲートに接続された第１ＦＥＴと、非反
転入力端子がゲートに接続された第２ＦＥＴとにより差
動対が形成され、前記非反転入力端子電圧と前記反転入
力端子電圧との差に応じた出力信号を出力する差動増幅
器において、前記第２ＦＥＴのゲート電極上方に非導電
層を介して設けられた第２調整電極と、該第２調整電極
にオフセット調整用の電圧を印加する第２調整電圧印加
手段とを備えていることを特徴としている。
【００２１】上記差動増幅器（７）によれば、前記第２
調整電圧印加手段の調整電圧に応じて差動対の反転入力
端子側を形成する前記第２ＦＥＴのソース・ドレイン間
の空乏層が変化し、結果として第２ＦＥＴのオフセット
等の動作点特性が変化する。従って、前記第２調整電圧
印加手段の調整電圧を調整することにより前記第１ＦＥ
Ｔと前記第２ＦＥＴの動作点のバランスを変化させるこ
とができ、その結果出力の差動増幅器の動作点の調整を
行うことができる。そして、その回路構成は、ＦＥＴが
形成された集積回路自体はあまり変えることなく、若干
の回路を追加することで実現できる。
調整電圧印加手段の調整電圧に応じて差動対の反転入力
端子側を形成する前記第２ＦＥＴのソース・ドレイン間
の空乏層が変化し、結果として第２ＦＥＴのオフセット
等の動作点特性が変化する。従って、前記第２調整電圧
印加手段の調整電圧を調整することにより前記第１ＦＥ
Ｔと前記第２ＦＥＴの動作点のバランスを変化させるこ
とができ、その結果出力の差動増幅器の動作点の調整を
行うことができる。そして、その回路構成は、ＦＥＴが
形成された集積回路自体はあまり変えることなく、若干
の回路を追加することで実現できる。
【００２２】
【発明の実施の形態】次に本発明の実施の形態を図面に
基づいて説明する。図１（Ａ）〜（Ｃ）は本発明の実施
の形態に係るＰチャンネルＭＯＳＦＥＴ（以降ＰＭＯＳ
と称し、またＮチャンネルＭＯＳＦＥＴをＮＭＯＳと称
する）の構造を示す構造図であり、（Ａ）は断面図、
（Ｂ）は平面図、（Ｃ）は透過斜視図である。ＰＭＯＳ
は、Ｐ型基板ＰｓにＮ型領域Ｎｗを形成し、このＮ型領
域ＮｗにＰ型領域であるソースＳ，ドレインＤまたバッ
クゲートＢＧを形成することにより構成されている。
尚、Ｎ型領域ＮｗやＰ型領域の形成は、通常のＰＭＯＳ
の製造方法と同様に、ドナーやアクセプターを注入する
方法等により実現できる。そして、Ｐ型基板Ｐｓ，Ｎ型
領域Ｎｗ，ソースＳ，ドレインＤ，バックゲートＢＧの
上面には、酸化膜Ｔｈ（非導電層）が形成され、その酸
化膜Ｔｈを介してソースＳとドレインＤ間の上方に対応
する部分にはゲートＧを構成する電極が設けられてい
る。更に、ゲートＧを覆うように酸化膜Ｔｈが形成さ
れ、この酸化膜Ｔｈを介してゲートＧの上方部分には、
ＰＭＯＳが導通状態となるゲート電圧を調整するための
調整電極Ｌａｌがアルミニウム等の導電部材を用いて形
成されている。つまり、このＰＭＯＳは通常のＰＭＯＳ
の製造工程における配線パターン形成時に、ゲートＧ上
方に酸化膜を介した配線パターンを引き延ばしてくるこ
とにより製造できる。
基づいて説明する。図１（Ａ）〜（Ｃ）は本発明の実施
の形態に係るＰチャンネルＭＯＳＦＥＴ（以降ＰＭＯＳ
と称し、またＮチャンネルＭＯＳＦＥＴをＮＭＯＳと称
する）の構造を示す構造図であり、（Ａ）は断面図、
（Ｂ）は平面図、（Ｃ）は透過斜視図である。ＰＭＯＳ
は、Ｐ型基板ＰｓにＮ型領域Ｎｗを形成し、このＮ型領
域ＮｗにＰ型領域であるソースＳ，ドレインＤまたバッ
クゲートＢＧを形成することにより構成されている。
尚、Ｎ型領域ＮｗやＰ型領域の形成は、通常のＰＭＯＳ
の製造方法と同様に、ドナーやアクセプターを注入する
方法等により実現できる。そして、Ｐ型基板Ｐｓ，Ｎ型
領域Ｎｗ，ソースＳ，ドレインＤ，バックゲートＢＧの
上面には、酸化膜Ｔｈ（非導電層）が形成され、その酸
化膜Ｔｈを介してソースＳとドレインＤ間の上方に対応
する部分にはゲートＧを構成する電極が設けられてい
る。更に、ゲートＧを覆うように酸化膜Ｔｈが形成さ
れ、この酸化膜Ｔｈを介してゲートＧの上方部分には、
ＰＭＯＳが導通状態となるゲート電圧を調整するための
調整電極Ｌａｌがアルミニウム等の導電部材を用いて形
成されている。つまり、このＰＭＯＳは通常のＰＭＯＳ
の製造工程における配線パターン形成時に、ゲートＧ上
方に酸化膜を介した配線パターンを引き延ばしてくるこ
とにより製造できる。
【００２３】次にその動作について説明する。ＭＯＳが
導通、非導通の状態を変えるゲート電圧（しきい値）
は、ドレイン、ソース間における電子の誘起状態で変わ
ってくる。ＰＭＯＳの場合、高電位の配線が上方にある
と電子が誘起されて導通しやすくなってしきい値が下が
る方向に変化し、逆に高電位の配線が上方にないと電子
が誘起されにくく導通しにくくなってしきい値が上がる
方向に変化する。尚、ＮＭＯＳの場合はＰＭＯＳとは逆
に、高電位の配線が上方にあるとしきい値が上がる方向
に変化し、逆に高電位の配線が上方にないとしきい値が
下がる方向に変化する。
導通、非導通の状態を変えるゲート電圧（しきい値）
は、ドレイン、ソース間における電子の誘起状態で変わ
ってくる。ＰＭＯＳの場合、高電位の配線が上方にある
と電子が誘起されて導通しやすくなってしきい値が下が
る方向に変化し、逆に高電位の配線が上方にないと電子
が誘起されにくく導通しにくくなってしきい値が上がる
方向に変化する。尚、ＮＭＯＳの場合はＰＭＯＳとは逆
に、高電位の配線が上方にあるとしきい値が上がる方向
に変化し、逆に高電位の配線が上方にないとしきい値が
下がる方向に変化する。
【００２４】図２は、図１に示したＰＭＯＳを入力の差
動対に用いたヒステリシスコンパレータを示す回路構成
図である。
動対に用いたヒステリシスコンパレータを示す回路構成
図である。
【００２５】ＰＭＯＳＰ１，Ｐ２のドレインは、ＰＭＯ
ＳＰ４を介して電源Ｖｃｃに接続され、またＰＭＯＳＰ
１のゲート（反転入力端子ＩＮ−）には基準電圧Ｖｒｅ
ｆが印加され、ＰＭＯＳＰ２のゲートには非反転入力端
子ＩＮ＋を介してセンサからの信号等の入力電圧Ｖｉｎ
が印加されている。
ＳＰ４を介して電源Ｖｃｃに接続され、またＰＭＯＳＰ
１のゲート（反転入力端子ＩＮ−）には基準電圧Ｖｒｅ
ｆが印加され、ＰＭＯＳＰ２のゲートには非反転入力端
子ＩＮ＋を介してセンサからの信号等の入力電圧Ｖｉｎ
が印加されている。
【００２６】ＰＭＯＳＰ１，Ｐ２のソースは、それぞれ
ＮＭＯＳＮ１，Ｎ２のドレインに接続されており、また
ＮＭＯＳＮ１，Ｎ２のソースは接地されている。ＮＭＯ
ＳＮ１，Ｎ２のゲートは接続されており、またＮＭＯＳ
Ｎ１のゲートとドレインは接続され、ＮＭＯＳＮ１，Ｎ
２によりミラー回路が構成されている。ＮＭＯＳ３のド
レインはＰＭＯＳＰ３を介して電源Ｖｃｃに接続され、
またそのゲートはＰＭＯＳＰ２のソースに接続され、そ
してそのソースは接地されている。そしてこのＮＭＯＳ
Ｎ３のドレインに、差動対を形成するＰＭＯＳＰ１，Ｐ
２による反転入力端子ＩＮ−と非反転入力端子ＩＮ＋の
電圧比較結果が出力されるようになっている。
ＮＭＯＳＮ１，Ｎ２のドレインに接続されており、また
ＮＭＯＳＮ１，Ｎ２のソースは接地されている。ＮＭＯ
ＳＮ１，Ｎ２のゲートは接続されており、またＮＭＯＳ
Ｎ１のゲートとドレインは接続され、ＮＭＯＳＮ１，Ｎ
２によりミラー回路が構成されている。ＮＭＯＳ３のド
レインはＰＭＯＳＰ３を介して電源Ｖｃｃに接続され、
またそのゲートはＰＭＯＳＰ２のソースに接続され、そ
してそのソースは接地されている。そしてこのＮＭＯＳ
Ｎ３のドレインに、差動対を形成するＰＭＯＳＰ１，Ｐ
２による反転入力端子ＩＮ−と非反転入力端子ＩＮ＋の
電圧比較結果が出力されるようになっている。
【００２７】ＮＭＯＳＮ４のドレインはＰＭＯＳＰ４を
介して電源Ｖｃｃに接続され、またそのゲートはＰＭＯ
ＳＰ４のゲートおよびＮＭＯＳＮ３のソースに接続さ
れ、そしてそのソースは接地されている。つまり、ＮＭ
ＯＳＮ４とＰＭＯＳＰ４により、反転回路が構成され、
ＮＭＯＳＮ３のドレインの出力の反転信号が、ＮＭＯＳ
Ｎ４のドレインに出力される構成となっている。
介して電源Ｖｃｃに接続され、またそのゲートはＰＭＯ
ＳＰ４のゲートおよびＮＭＯＳＮ３のソースに接続さ
れ、そしてそのソースは接地されている。つまり、ＮＭ
ＯＳＮ４とＰＭＯＳＰ４により、反転回路が構成され、
ＮＭＯＳＮ３のドレインの出力の反転信号が、ＮＭＯＳ
Ｎ４のドレインに出力される構成となっている。
【００２８】また、ＮＭＯＳＮ５のドレインはＰＭＯＳ
Ｐ５を介して電源Ｖｃｃに接続され、またそのゲートは
ＰＭＯＳＰ５のゲートおよびＮＭＯＳＮ４のドレインに
接続され、そしてそのソースは接地されている。つま
り、ＮＭＯＳＮ５とＰＭＯＳＰ５により、反転回路が構
成され、ＮＭＯＳＮ４のドレインの出力の反転信号が、
ＮＭＯＳＮ５のドレインに出力される構成となってい
る。つまり、ＮＭＯＳＮ５のドレインの電圧が、コンパ
レータの出力Ｖｏｕｔとなっている。
Ｐ５を介して電源Ｖｃｃに接続され、またそのゲートは
ＰＭＯＳＰ５のゲートおよびＮＭＯＳＮ４のドレインに
接続され、そしてそのソースは接地されている。つま
り、ＮＭＯＳＮ５とＰＭＯＳＰ５により、反転回路が構
成され、ＮＭＯＳＮ４のドレインの出力の反転信号が、
ＮＭＯＳＮ５のドレインに出力される構成となってい
る。つまり、ＮＭＯＳＮ５のドレインの電圧が、コンパ
レータの出力Ｖｏｕｔとなっている。
【００２９】ＮＭＯＳＮ３のドレイン電圧、つまり非反
転入力端子ＩＮ＋側の電圧と反転入力端子ＩＮ−の電圧
の比較結果（信号ＣＰＯ１：非反転入力端子ＩＮ＋側の
電圧が高いときにＨ信号）が、ＰＭＯＳＰ１のゲートに
対向して設けられた調整端子Ｔ１に印加されるようにな
っている。また、ＮＭＯＳＮ４のドレイン電圧、つまり
非反転入力端子ＩＮ＋側の電圧と反転入力端子ＩＮ−の
電圧の比較結果の反転信号（信号ＣＰＯ２：非反転入力
端子ＩＮ−側の電圧が高いときにＨ信号）が、ＰＭＯＳ
Ｐ２のゲートに対向して設けられた調整端子Ｔ２に印加
されるようになっている。尚、調整端子Ｔ１，Ｔ２に
は、ＮＭＯＳＮ３，４のドレインから独立した配線を延
ばして接続してもよいが、信号ＣＰＯ１，ＣＰＯ２が通
っている信号ラインを対応するゲートＧ上方に配置して
調整端子Ｔ１，Ｔ２として機能させることも可能であ
る。
転入力端子ＩＮ＋側の電圧と反転入力端子ＩＮ−の電圧
の比較結果（信号ＣＰＯ１：非反転入力端子ＩＮ＋側の
電圧が高いときにＨ信号）が、ＰＭＯＳＰ１のゲートに
対向して設けられた調整端子Ｔ１に印加されるようにな
っている。また、ＮＭＯＳＮ４のドレイン電圧、つまり
非反転入力端子ＩＮ＋側の電圧と反転入力端子ＩＮ−の
電圧の比較結果の反転信号（信号ＣＰＯ２：非反転入力
端子ＩＮ−側の電圧が高いときにＨ信号）が、ＰＭＯＳ
Ｐ２のゲートに対向して設けられた調整端子Ｔ２に印加
されるようになっている。尚、調整端子Ｔ１，Ｔ２に
は、ＮＭＯＳＮ３，４のドレインから独立した配線を延
ばして接続してもよいが、信号ＣＰＯ１，ＣＰＯ２が通
っている信号ラインを対応するゲートＧ上方に配置して
調整端子Ｔ１，Ｔ２として機能させることも可能であ
る。
【００３０】次に、本コンパレータの特徴ある動作であ
るヒステリシス動作について説明する。非反転入力端子
ＩＮ＋の入力電圧が反転入力端子ＩＮ−の入力電圧より
高い場合には、信号ＣＰＯ１が高電位、ＣＰＯ２が低電
位となるため、ＰＭＯＳ１のしきい値は低下し、ＰＭＯ
Ｓ２のしきい値は上昇する。このため、コンパレータの
比較出力がＨ信号となる入力電圧Ｖｉｎ、つまりＰＭＯ
Ｓ１が非導通状態となり、ＰＭＯＳ２が導通状態となる
入力電圧Ｖｉｎは低下し、その結果コンパレータの比較
出力は反転しにくくなる（Ｌ信号となりにくくなる）。
るヒステリシス動作について説明する。非反転入力端子
ＩＮ＋の入力電圧が反転入力端子ＩＮ−の入力電圧より
高い場合には、信号ＣＰＯ１が高電位、ＣＰＯ２が低電
位となるため、ＰＭＯＳ１のしきい値は低下し、ＰＭＯ
Ｓ２のしきい値は上昇する。このため、コンパレータの
比較出力がＨ信号となる入力電圧Ｖｉｎ、つまりＰＭＯ
Ｓ１が非導通状態となり、ＰＭＯＳ２が導通状態となる
入力電圧Ｖｉｎは低下し、その結果コンパレータの比較
出力は反転しにくくなる（Ｌ信号となりにくくなる）。
【００３１】逆に、非反転入力端子ＩＮ＋の入力電圧が
反転入力端子ＩＮ−の入力電圧より低い場合には、信号
ＣＰＯ１が低電位、ＣＰＯ２が高電位となるため、ＰＭ
ＯＳ１のしきい値は上昇し、ＰＭＯＳ２のしきい値は低
下する。このため、コンパレータの比較出力がＬ信号と
なる入力電圧Ｖｉｎ、つまりＰＭＯＳ１が導通状態とな
り、ＰＭＯＳ２が非導通状態となる入力電圧Ｖｉｎは上
昇し、その結果コンパレータは反転しにくくなる（Ｈ信
号となりにくくなる）。従って、このコンパレータには
ヒステリシス特性が付与されたこととなる。
反転入力端子ＩＮ−の入力電圧より低い場合には、信号
ＣＰＯ１が低電位、ＣＰＯ２が高電位となるため、ＰＭ
ＯＳ１のしきい値は上昇し、ＰＭＯＳ２のしきい値は低
下する。このため、コンパレータの比較出力がＬ信号と
なる入力電圧Ｖｉｎ、つまりＰＭＯＳ１が導通状態とな
り、ＰＭＯＳ２が非導通状態となる入力電圧Ｖｉｎは上
昇し、その結果コンパレータは反転しにくくなる（Ｈ信
号となりにくくなる）。従って、このコンパレータには
ヒステリシス特性が付与されたこととなる。
【００３２】図３は別の本発明の実施の形態に係るヒス
テリシスコンパレータを示す回路構成図である。本実施
の形態は、入力をＮＭＯＳとしたコンパレータ（Ｎチャ
ンネル受けコンパレータ）の一例を示している。ＮＭＯ
Ｓ１１，１２の構造もＰＭＯＳ１，２と同様、一般的な
ＮＭＯＳのゲート上方に酸化層を介して調整用端子Ｔ
３，Ｔ４が形成された構造であり、ＰＭＯＳ１，２とは
逆に調整用端子Ｔ３，Ｔ４への印加電圧が高い程、キャ
リアは誘起されにくくなってしきい値は高くなる。
テリシスコンパレータを示す回路構成図である。本実施
の形態は、入力をＮＭＯＳとしたコンパレータ（Ｎチャ
ンネル受けコンパレータ）の一例を示している。ＮＭＯ
Ｓ１１，１２の構造もＰＭＯＳ１，２と同様、一般的な
ＮＭＯＳのゲート上方に酸化層を介して調整用端子Ｔ
３，Ｔ４が形成された構造であり、ＰＭＯＳ１，２とは
逆に調整用端子Ｔ３，Ｔ４への印加電圧が高い程、キャ
リアは誘起されにくくなってしきい値は高くなる。
【００３３】ＰＭＯＳＰ１１，Ｐ１２のドレインは電源
Ｖｃｃに接続され、またそれぞれのゲートは接続されて
いる。そして、ＰＭＯＳＰ１１のゲートとソースは接続
されており、ＰＭＯＳＰ１１，Ｐ１２によりミラー回路
が構成されている。ＰＭＯＳＰ１１，Ｐ１２のソース
は、それぞれＮＭＯＳＮ１１，Ｎ１２のドレインに接続
されており、またＮＭＯＳＮ１１，Ｎ１２のソースは接
続され、ＮＭＯＳＮ１４を介して接地されている。そし
て、ＮＭＯＳＮ１１，Ｎ１２のゲートは、それぞれ反転
入力端子ＩＮ−、非反転入力端子ＩＮ＋に接続されてい
る。そして、反転入力端子ＩＮ−には基準電圧Ｖｒｅｆ
が印加され、また非反転入力端子ＩＮ＋には比較すべき
入力電圧Ｖｉｎが印加されるようになっている。ＰＭＯ
ＳＰ１３のドレインは電源Ｖｃｃに接続され、またその
ゲートはＰＭＯＳＰ１２のソースに接続され、そしてそ
のソースはＮＭＯＳＮ１３を介して接地されている。そ
してこのＰＭＯＳＰ１３のソースが、差動対を形成する
ＮＭＯＳＮ１１，Ｎ１２による反転入力端子ＩＮ−と非
反転入力端子ＩＮ＋の電圧比較結果を出力するようにな
っている。
Ｖｃｃに接続され、またそれぞれのゲートは接続されて
いる。そして、ＰＭＯＳＰ１１のゲートとソースは接続
されており、ＰＭＯＳＰ１１，Ｐ１２によりミラー回路
が構成されている。ＰＭＯＳＰ１１，Ｐ１２のソース
は、それぞれＮＭＯＳＮ１１，Ｎ１２のドレインに接続
されており、またＮＭＯＳＮ１１，Ｎ１２のソースは接
続され、ＮＭＯＳＮ１４を介して接地されている。そし
て、ＮＭＯＳＮ１１，Ｎ１２のゲートは、それぞれ反転
入力端子ＩＮ−、非反転入力端子ＩＮ＋に接続されてい
る。そして、反転入力端子ＩＮ−には基準電圧Ｖｒｅｆ
が印加され、また非反転入力端子ＩＮ＋には比較すべき
入力電圧Ｖｉｎが印加されるようになっている。ＰＭＯ
ＳＰ１３のドレインは電源Ｖｃｃに接続され、またその
ゲートはＰＭＯＳＰ１２のソースに接続され、そしてそ
のソースはＮＭＯＳＮ１３を介して接地されている。そ
してこのＰＭＯＳＰ１３のソースが、差動対を形成する
ＮＭＯＳＮ１１，Ｎ１２による反転入力端子ＩＮ−と非
反転入力端子ＩＮ＋の電圧比較結果を出力するようにな
っている。
【００３４】ＮＭＯＳＮ４のドレインはＰＭＯＳＰ４を
介して電源Ｖｃｃに接続され、またそのゲートはＰＭＯ
ＳＰ４のゲートおよびＰＭＯＳＰ１３のソースに接続さ
れ、そしてそのソースは接地されている。つまり、ＮＭ
ＯＳＮ４とＰＭＯＳＰ４により、反転回路が構成され、
ＰＭＯＳＰ１３のソースの出力の反転信号が、ＮＭＯＳ
Ｎ４のドレインに出力される構成となっている。
介して電源Ｖｃｃに接続され、またそのゲートはＰＭＯ
ＳＰ４のゲートおよびＰＭＯＳＰ１３のソースに接続さ
れ、そしてそのソースは接地されている。つまり、ＮＭ
ＯＳＮ４とＰＭＯＳＰ４により、反転回路が構成され、
ＰＭＯＳＰ１３のソースの出力の反転信号が、ＮＭＯＳ
Ｎ４のドレインに出力される構成となっている。
【００３５】また、ＮＭＯＳＮ５のドレインはＰＭＯＳ
Ｐ５を介して電源Ｖｃｃに接続され、またそのゲートは
ＰＭＯＳＰ５のゲートおよびＮＭＯＳＮ４のドレインに
接続され、そしてそのソースは接地されている。つま
り、ＮＭＯＳＮ５とＰＭＯＳＰ５により、反転回路が構
成され、ＮＭＯＳＮ４のドレインの出力の反転信号が、
ＮＭＯＳＮ５のドレインに出力される構成となってい
る。つまり、ＮＭＯＳＮ５のドレインの電圧が、コンパ
レータの出力Ｖｏｕｔとなっている。
Ｐ５を介して電源Ｖｃｃに接続され、またそのゲートは
ＰＭＯＳＰ５のゲートおよびＮＭＯＳＮ４のドレインに
接続され、そしてそのソースは接地されている。つま
り、ＮＭＯＳＮ５とＰＭＯＳＰ５により、反転回路が構
成され、ＮＭＯＳＮ４のドレインの出力の反転信号が、
ＮＭＯＳＮ５のドレインに出力される構成となってい
る。つまり、ＮＭＯＳＮ５のドレインの電圧が、コンパ
レータの出力Ｖｏｕｔとなっている。
【００３６】そしてＰＭＯＳＰ１３のソース電圧、つま
り非反転入力端子ＩＮ＋側の電圧と反転入力端子ＩＮ−
の電圧の比較結果（信号ＣＰＯ３：非反転入力端子ＩＮ
＋側の電圧が高いときにＨ信号）が、ＮＭＯＳＮ１１の
ゲートに対向して設けられた調整端子Ｔ３に印加される
ようになっている。また、ＮＭＯＳＮ４のドレイン電
圧、つまり非反転入力端子ＩＮ＋側の電圧と反転入力端
子ＩＮ−の電圧の比較結果の反転信号（信号ＣＰＯ４：
反転入力端子ＩＮ−側の電圧が高いときにＨ信号）が、
ＮＭＯＳＮ１２のゲートに対向して設けられた調整端子
Ｔ４に印加されるようになっている。尚、調整端子Ｔ
３，Ｔ４には、ＰＭＯＳＰ１３のソース，ＮＭＯＳＮ４
のドレインから独立した配線を延ばして接続してもよい
が、信号ＣＰＯ３，ＣＰＯ４が通っている信号ラインを
対応するゲートＧ上方に配置して調整端子Ｔ３，Ｔ４と
して機能させることも可能である。
り非反転入力端子ＩＮ＋側の電圧と反転入力端子ＩＮ−
の電圧の比較結果（信号ＣＰＯ３：非反転入力端子ＩＮ
＋側の電圧が高いときにＨ信号）が、ＮＭＯＳＮ１１の
ゲートに対向して設けられた調整端子Ｔ３に印加される
ようになっている。また、ＮＭＯＳＮ４のドレイン電
圧、つまり非反転入力端子ＩＮ＋側の電圧と反転入力端
子ＩＮ−の電圧の比較結果の反転信号（信号ＣＰＯ４：
反転入力端子ＩＮ−側の電圧が高いときにＨ信号）が、
ＮＭＯＳＮ１２のゲートに対向して設けられた調整端子
Ｔ４に印加されるようになっている。尚、調整端子Ｔ
３，Ｔ４には、ＰＭＯＳＰ１３のソース，ＮＭＯＳＮ４
のドレインから独立した配線を延ばして接続してもよい
が、信号ＣＰＯ３，ＣＰＯ４が通っている信号ラインを
対応するゲートＧ上方に配置して調整端子Ｔ３，Ｔ４と
して機能させることも可能である。
【００３７】次に、本コンパレータの特徴ある動作であ
るヒステリシス動作について説明する。非反転入力端子
ＩＮ＋の入力電圧が反転入力端子ＩＮ−の入力電圧より
高い場合には、信号ＣＰＯ３が高電位、ＣＰＯ４が低電
位となるため、ＮＭＯＳＮ１１のしきい値は上昇し、Ｎ
ＭＯＳ１２のしきい値は下降する。このため、コンパレ
ータの比較出力がＬ信号となる入力電圧Ｖｉｎ、つまり
ＮＭＯＳＮ１１が導通状態となり、ＮＭＯＳＮ１２が非
導通状態となる入力電圧Ｖｉｎは低下し、その結果コン
パレータの比較出力は反転しにくくなる（Ｌ信号になり
にくくなる）。逆に、非反転入力端子ＩＮ＋の入力電圧
が反転入力端子ＩＮ−の入力電圧より低い場合には、信
号ＣＰＯ３が低電位、ＣＰＯ４が高電位となるため、Ｎ
ＭＯＳＮ１１のしきい値は下降し、ＮＭＯＳＮ１２のし
きい値は上昇する。このため、コンパレータの比較出力
がＨ信号となる入力電圧Ｖｉｎ、つまりＮＭＯＳＮ１１
が非導通状態となり、ＮＭＯＳＮ１２が導通状態となる
入力電圧Ｖｉｎは上昇し、その結果コンパレータは反転
しにくくなる（Ｈ信号になりにくくなる）。従って、こ
のコンパレータにはヒステリシス特性が付与されたこと
となる。
るヒステリシス動作について説明する。非反転入力端子
ＩＮ＋の入力電圧が反転入力端子ＩＮ−の入力電圧より
高い場合には、信号ＣＰＯ３が高電位、ＣＰＯ４が低電
位となるため、ＮＭＯＳＮ１１のしきい値は上昇し、Ｎ
ＭＯＳ１２のしきい値は下降する。このため、コンパレ
ータの比較出力がＬ信号となる入力電圧Ｖｉｎ、つまり
ＮＭＯＳＮ１１が導通状態となり、ＮＭＯＳＮ１２が非
導通状態となる入力電圧Ｖｉｎは低下し、その結果コン
パレータの比較出力は反転しにくくなる（Ｌ信号になり
にくくなる）。逆に、非反転入力端子ＩＮ＋の入力電圧
が反転入力端子ＩＮ−の入力電圧より低い場合には、信
号ＣＰＯ３が低電位、ＣＰＯ４が高電位となるため、Ｎ
ＭＯＳＮ１１のしきい値は下降し、ＮＭＯＳＮ１２のし
きい値は上昇する。このため、コンパレータの比較出力
がＨ信号となる入力電圧Ｖｉｎ、つまりＮＭＯＳＮ１１
が非導通状態となり、ＮＭＯＳＮ１２が導通状態となる
入力電圧Ｖｉｎは上昇し、その結果コンパレータは反転
しにくくなる（Ｈ信号になりにくくなる）。従って、こ
のコンパレータにはヒステリシス特性が付与されたこと
となる。
【００３８】図４は本発明の実施の形態に係る差動増幅
器を示す回路構成図である。本実施の形態では、差動増
幅器におけるオフセット調整を行うために図１に示した
ＰＭＯＳを用いた例を示すが、コンパレータのオフセッ
ト調整にも同様に実現できる。尚、図２と同様の回路構
成については、同じ符号を付し、その説明を省略する。
器を示す回路構成図である。本実施の形態では、差動増
幅器におけるオフセット調整を行うために図１に示した
ＰＭＯＳを用いた例を示すが、コンパレータのオフセッ
ト調整にも同様に実現できる。尚、図２と同様の回路構
成については、同じ符号を付し、その説明を省略する。
【００３９】図４に示した差動増幅器は、図２に示した
比較回路におけるＰＭＯＳＰ４，５およびＮＭＯＳＮ
４，５で構成された反転回路を除き、増幅回路に用いら
れるバイパスコンデンサＣ１をＮＭＯＳＮ３のドレイン
とゲート間に接続した回路構成となっている。尚、こ回
路構成をコンパレータとして用いる場合、このコンデン
サＣ１は不要となる。そして、調整端子Ｔ１，２には、
それぞれ印加電圧が調整可能な可変電源Ｖ１，２が接続
されている。尚、可変電源は、定電圧電源と分圧用の抵
抗と可変抵抗等により構成できる。
比較回路におけるＰＭＯＳＰ４，５およびＮＭＯＳＮ
４，５で構成された反転回路を除き、増幅回路に用いら
れるバイパスコンデンサＣ１をＮＭＯＳＮ３のドレイン
とゲート間に接続した回路構成となっている。尚、こ回
路構成をコンパレータとして用いる場合、このコンデン
サＣ１は不要となる。そして、調整端子Ｔ１，２には、
それぞれ印加電圧が調整可能な可変電源Ｖ１，２が接続
されている。尚、可変電源は、定電圧電源と分圧用の抵
抗と可変抵抗等により構成できる。
【００４０】この回路構成による差動増幅器によれば、
可変電源Ｖ１，２の出力電圧を調整することにより、Ｐ
ＭＯＳＰ１，２のしきい値を調整でき、結果として差動
増幅器のオフセットを調整できる。尚、この回路構成を
コンパレータとして用いた場合にも、同様にオフセット
を調整できる。
可変電源Ｖ１，２の出力電圧を調整することにより、Ｐ
ＭＯＳＰ１，２のしきい値を調整でき、結果として差動
増幅器のオフセットを調整できる。尚、この回路構成を
コンパレータとして用いた場合にも、同様にオフセット
を調整できる。
【図１】（Ａ）〜（Ｃ）は本発明の実施の形態に係るＦ
ＥＴの構成を示す構成図であり、（Ａ）は断面図、
（Ｂ）は平面図、（Ｃ）は断面斜視図である。
ＥＴの構成を示す構成図であり、（Ａ）は断面図、
（Ｂ）は平面図、（Ｃ）は断面斜視図である。
【図２】本発明の実施の形態に係るヒステリシスコンパ
レータの回路構成を示す回路構成図である。
レータの回路構成を示す回路構成図である。
【図３】本発明の別の実施の形態に係るヒステリシスコ
ンパレータの回路構成を示す回路構成図である。
ンパレータの回路構成を示す回路構成図である。
【図４】本発明の実施の形態に係る差動増幅器の回路構
成を示す回路構成図である。
成を示す回路構成図である。
【図５】従来のヒステリシスコンパレータを示す回路図
である。
である。
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ１１，Ｐ１２，Ｐ１
３・・・Ｐｃｈ（チャンネル）ＭＯＳＦＥＴ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ１１，Ｎ１２，Ｎ１
３，Ｎ１４・・・Ｎｃｈ（チャンネル）ＭＯＳＦＥＴ Ｔ１，Ｔ２，Ｔ３，Ｔ４・・・調整端子 Ｖｃｃ・・・電源電圧 Ｖ１，Ｖ２・・・可変電源 Ｖｒｅｆ・・・基準電圧 Ｌａｌ・・・調整電極
３・・・Ｐｃｈ（チャンネル）ＭＯＳＦＥＴ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ１１，Ｎ１２，Ｎ１
３，Ｎ１４・・・Ｎｃｈ（チャンネル）ＭＯＳＦＥＴ Ｔ１，Ｔ２，Ｔ３，Ｔ４・・・調整端子 Ｖｃｃ・・・電源電圧 Ｖ１，Ｖ２・・・可変電源 Ｖｒｅｆ・・・基準電圧 Ｌａｌ・・・調整電極
Claims (7)
- 【請求項１】 ゲート電極に対して間に非導電層を介し
て対向し、オフセット電圧を調整するための調整電圧が
印加される調整電極を備えていることを特徴とするＦＥ
Ｔ。 - 【請求項２】 反転入力端子がゲートに接続された第１
ＦＥＴと、非反転入力端子がゲートに接続された第２Ｆ
ＥＴとにより差動対が形成され、前記非反転入力端子電
圧が前記反転入力端子電圧より高い時に高電位の出力信
号を出力するコンパレータにおいて、 前記第１ＦＥＴのゲート電極上方に非導電層を介して設
けられた第１調整電極と、 出力信号の非反転信号を前記第１調整電極に印加する非
反転出力印加手段とを備えていることを特徴とするコン
パレータ。 - 【請求項３】 反転入力端子がゲートに接続された第１
ＦＥＴと、非反転入力端子がゲートに接続された第２Ｆ
ＥＴとにより差動対が形成され、前記非反転入力端子電
圧が前記反転入力端子電圧より高い時に高電位の出力信
号を出力するコンパレータにおいて、 前記第２ＦＥＴのゲート電極上方に非導電層を介して設
けられた第２調整電極と、 出力信号の反転信号を前記第２調整電極に印加する反転
出力印加手段とを備えていることを特徴とするコンパレ
ータ。 - 【請求項４】 反転入力端子がゲートに接続された第１
ＦＥＴと、非反転入力端子がゲートに接続された第２Ｆ
ＥＴとにより差動対が形成され、前記非反転入力端子電
圧が前記反転入力端子電圧より高い時に高電位の出力信
号を出力するコンパレータにおいて、 前記第１ＦＥＴのゲート電極上方に非導電層を介して設
けられた第１調整電極と、 該第１調整電極にオフセット調整用の電圧を印加する第
１調整電圧印加手段とを備えていることを特徴とするコ
ンパレータ。 - 【請求項５】 反転入力端子がゲートに接続された第１
ＦＥＴと、非反転入力端子がゲートに接続された第２Ｆ
ＥＴとにより差動対が形成され、前記非反転入力端子電
圧が前記反転入力端子電圧より高い時に高電位の出力信
号を出力するコンパレータにおいて、 前記第２ＦＥＴのゲート電極上方に非導電層を介して設
けられた第２調整電極と、 該第２調整電極にオフセット調整用の電圧を印加する第
２調整電圧印加手段とを備えていることを特徴とするコ
ンパレータ。 - 【請求項６】 反転入力端子がゲートに接続された第１
ＦＥＴと、非反転入力端子がゲートに接続された第２Ｆ
ＥＴとにより差動対が形成され、前記非反転入力端子電
圧と前記反転入力端子電圧との差に応じた出力信号を出
力する差動増幅器において、 前記第１ＦＥＴのゲート電極上方に非導電層を介して設
けられた第１調整電極と、 該第１調整電極にオフセット調整用の電圧を印加する第
１調整電圧印加手段とを備えていることを特徴とする差
動増幅器。 - 【請求項７】 反転入力端子がゲートに接続された第１
ＦＥＴと、非反転入力端子がゲートに接続された第２Ｆ
ＥＴとにより差動対が形成され、前記非反転入力端子電
圧と前記反転入力端子電圧との差に応じた出力信号を出
力する差動増幅器において、 前記第２ＦＥＴのゲート電極上方に非導電層を介して設
けられた第２調整電極と、 該第２調整電極にオフセット調整用の電圧を印加する第
２調整電圧印加手段とを備えていることを特徴とする差
動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306698A JPH11251881A (ja) | 1998-03-05 | 1998-03-05 | Ｆｅｔおよびコンパレータ並びに差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5306698A JPH11251881A (ja) | 1998-03-05 | 1998-03-05 | Ｆｅｔおよびコンパレータ並びに差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251881A true JPH11251881A (ja) | 1999-09-17 |
Family
ID=12932465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5306698A Withdrawn JPH11251881A (ja) | 1998-03-05 | 1998-03-05 | Ｆｅｔおよびコンパレータ並びに差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100711514B1 (ko) | 2006-02-14 | 2007-04-27 | 한양대학교 산학협력단 | 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법 |
| JP2018129571A (ja) * | 2017-02-06 | 2018-08-16 | 三菱電機株式会社 | コンパレータ、ａｄ変換器、半導体集積回路および回転検出装置 |
-
1998
- 1998-03-05 JP JP5306698A patent/JPH11251881A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100711514B1 (ko) | 2006-02-14 | 2007-04-27 | 한양대학교 산학협력단 | 저전압 차동신호 수신기의 오프셋 보상회로와 이를 구비한저전압 차동신호 수신기 및 저전압 차동신호 수신기의오프셋 보상 방법 |
| JP2018129571A (ja) * | 2017-02-06 | 2018-08-16 | 三菱電機株式会社 | コンパレータ、ａｄ変換器、半導体集積回路および回転検出装置 |
| US10110215B2 (en) | 2017-02-06 | 2018-10-23 | Mitsubishi Electric Corporation | Comparator, AD converter, semiconductor integrated circuit, and rotation detector |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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