TW202349572A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種能夠將複數個半導體晶圓彼此容易地貼合之半導體記憶裝置及其製造方法。 實施方式之半導體記憶裝置具備第1層，該第1層具有第1面及位於第1面之相反側之第2面。第1層具備第1記憶胞陣列及第1配線層，該第1記憶胞陣列設置於第1面與第2面之間，包含複數個第1記憶胞，該第1配線層面向第1面，電性連接於複數個第1記憶胞。第2層具有第3面及位於第3面之相反側之第4面。第2層包含第2記憶胞陣列，該第2記憶胞陣列設置於第3面與第4面之間，包含電性連接於第1配線層之複數個第2記憶胞。第1層與第2層於第1面及第3面接合。

Description

半導體記憶裝置及其製造方法
本實施方式係關於一種半導體記憶裝置及其製造方法。
近年，開發出了將複數個半導體晶圓彼此貼合而將焊墊或配線電性接合之技術。但是，伴隨著焊墊或配線之微細化，難以將焊墊彼此或配線彼此進行準確對位。
本發明所欲解決之問題在於，提供一種能夠將複數個半導體晶圓彼此容易地貼合之半導體記憶裝置及其製造方法。
本實施方式之半導體記憶裝置具備第1層，該第1層具有第1面及位於第1面之相反側之第2面。第1層具備第1記憶胞陣列及第1配線層，該第1記憶胞陣列設置於第1面與第2面之間，包含複數個第1記憶胞，上述第1配線層面向第1面，電性連接於複數個第1記憶胞。第2層具有第3面及位於第3面之相反側之第4面。第2層包含第2記憶胞陣列，該第2記憶胞陣列設置於第3面與第4面之間，包含電性連接於第1配線層之複數個第2記憶胞。第1層與第2層於第1面及第3面接合。
以下，參照附圖來說明本發明之實施方式。本實施方式並不限定本發明。於以下之實施方式中，半導體基板之上下方向有時與遵循重力加速度之上下方向不同。附圖係模式圖或概念圖，各部分之比率等未必與實際情況相同。於說明書與附圖中，對與上文中關於已出現之附圖敍述過之要素相同之要素標註相同符號，並適當省略詳細說明。
(第1實施方式) 圖1係表示第1實施方式之半導體記憶裝置之構成例之剖視圖。本實施方式之半導體記憶裝置1具備記憶胞陣列層10、20、控制電路層30、及多層配線層40。半導體記憶裝置1係將分別包含記憶胞陣列層10、20、控制電路層30、多層配線層40之複數個基板(晶圓)貼合(積層)並藉由切割進行單片化而成之半導體晶片。
記憶胞陣列層10具有第1面10a、及位於第1面10a之相反側之第2面10b。記憶胞陣列層10具備記憶胞陣列MCA1、源極層SL1、及焊墊12。記憶胞陣列MCA1包含三維配置之複數個記憶胞，設置於第1面10a與第2面10b之間。下文對記憶胞陣列MCA1之更詳細構成進行敍述。源極層SL1面向第1面10a，且經由多層配線層等而電性連接於記憶胞陣列MCA1內之複數個記憶胞。源極層SL1經由多層配線層等而連接於控制電路層30之CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路31。藉此，源極層SL1被設定為特定之源極電壓，能夠對記憶胞陣列MCA1之各記憶胞施加源極電壓。焊墊12面向第2面10b，且經由多層配線層等而電性連接於記憶胞陣列MCA1內之複數個記憶胞。 記憶胞陣列層10之第1面10a與記憶胞陣列層20之第3面20a相互貼合，成為貼合面。源極層SL1於第1面10a與第3面20a之貼合面接合於記憶胞陣列層20之源極層SL2。藉此，源極層SL1、SL2作為1個共通源極層SL1、SL2發揮功能。
記憶胞陣列層20具有第3面20a、及位於第3面20a之相反側之第4面20b。記憶胞陣列層20具備記憶胞陣列MCA2、源極層SL2、及焊墊22。記憶胞陣列MCA2包含三維配置之複數個記憶胞，設置於第3面20a與第4面20b之間。下文對記憶胞陣列MCA2之更詳細構成進行敍述。源極層SL2面向第3面20a，且經由多層配線層等而電性連接於記憶胞陣列MCA2內之複數個記憶胞。如上所述，源極層SL2於第3面20a接合於記憶胞陣列層10之源極層SL1。藉此，源極層SL2與源極層SL1一起被設定為特定之源極電壓，能夠對記憶胞陣列MCA2之各記憶胞施加源極電壓。焊墊22面向第4面20b，且經由多層配線層等而電性連接於記憶胞陣列MCA2內之複數個記憶胞。
控制電路層30具有第5面30a、及位於第5面30a之相反側之第6面30b。控制電路層30具備基板SUB、CMOS電路31、及焊墊32。基板SUB例如為矽基板。CMOS電路31係例如由電晶體、電阻元件、電容元件等半導體元件構成之電路，設置於基板SUB上。CMOS電路31設置於第5面30a與第6面30b之間。焊墊32面向第5面30a，且經由多層配線層(圖16之34)而電性連接於CMOS電路31。
記憶胞陣列層10之第2面10b與控制電路層30之第5面30a相互貼合，成為貼合面。記憶胞陣列層10之焊墊12與控制電路層30之焊墊32於第2面10b與第5面30a之貼合面相互接合。藉此，CMOS電路31電性連接於記憶胞陣列MCA1，能夠對記憶胞陣列MCA1供電，或向記憶胞陣列MCA1發送指令，或接收來自記憶胞陣列MCA1之信號。又，CMOS電路31經由記憶胞陣列層10及多層配線層40亦電性連接於記憶胞陣列層20，能夠對記憶胞陣列MCA2供電，或向記憶胞陣列MCA2發送指令，或接收來自記憶胞陣列MCA2之信號。
多層配線層40具有第7面40a、及位於第7面40a之相反側之第8面40b。多層配線層40具備層間絕緣膜41、及焊墊42。焊墊42電性連接於層間絕緣膜41，且任意連接於記憶胞陣列層10、20、控制電路層30。焊墊42面向第8面40b，且電性連接於層間絕緣膜41內之配線(圖16之44)。
記憶胞陣列層20之第4面20b與多層配線層40之第8面40b相互貼合，成為貼合面。多層配線層40之焊墊42與記憶胞陣列層20之焊墊22於第8面40b與第4面20b之貼合面相互接合。藉此，層間絕緣膜41內之配線能夠將CMOS電路31、記憶胞陣列MCA1、MCA2之間任意電性連接。
接觸插塞50貫通多層配線層40及記憶胞陣列層20而連接於源極層SL2。焊墊60設置於多層配線層40之第7面40a，且電性連接於接觸插塞50。焊墊60被用於對源極層SL1、SL2施加源極電壓。
根據本實施方式，記憶胞陣列層10、20之源極層SL1與源極層SL2係於第1面10a及第3面20a直接接合(貼合)，藉此，源極層SL1、SL2作為一體之共通源極層發揮功能。源極層SL1對於記憶胞陣列MCA1之各記憶胞為共通，源極層SL2對於記憶胞陣列MCA2之各記憶胞為共通。因此，源極層SL1、SL2對應於記憶胞陣列MCA1、MCA2之平面佈局而廣泛設置。藉此，源極層SL1與源極層SL2之接合容易，如圖1所示，即便第1面10a與第3面20a之貼合位置有些許偏差，亦能充分確保電性連接。
圖2A～圖10係表示第1實施方式之半導體記憶裝置1之製造方法之一例之剖視圖。
首先，如圖2A所示，於支持基板100上形成層間絕緣膜及多層配線層13。層間絕緣膜使用例如矽氧化膜等絕緣材料。多層配線層13使用例如銅、鎢等導電材料。其次，於層間絕緣膜上形成記憶胞陣列MCA1。其次，於記憶胞陣列MCA1上形成層間絕緣膜及多層配線層14。多層配線層14電性連接於記憶胞陣列MCA1。於多層配線層14上，形成有焊墊12。焊墊12電性連接於多層配線層14，且經由多層配線層14而電性連接於記憶胞陣列MCA1。焊墊12從第2面10b露出。其次，使用切割刀等將位於支持基板100之端部之層間絕緣膜等切削，而進行修整。藉此，獲得圖2A所示之構造。
又，與圖2A所示之步驟分開或者並行地，如圖2B所示於基板SUB上形成CMOS電路31。其次，於CMOS電路31上形成層間絕緣膜及多層配線層33。其次，於多層配線層33上形成焊墊32。焊墊32電性連接於多層配線層33，且經由多層配線層33而電性連接於CMOS電路31。焊墊32從第5面30a露出。藉此，獲得圖2B所示之構造。
其次，如圖3所示，使支持基板100與基板SUB對向，將第2面10b貼合於第5面30a。此時，進行對位以便焊墊12與焊墊32接合，從而將兩者貼合。藉此，焊墊12與焊墊32電性連接，CMOS電路31與記憶胞陣列MCA1電性連接。
其次，如圖4所示，將支持基板100剝離或研磨，使多層配線層13露出。其次，於多層配線層13上形成源極層SL1。藉此，源極層SL1電性連接於記憶胞陣列MCA1，能夠將源極電壓施加給記憶胞陣列MCA1。源極層SL1對於記憶胞陣列MCA1之複數個記憶胞為共通，於從Z方向觀察之俯視下，具有與記憶胞陣列MCA1之佈局面積相同程度或其以上之面積。如此，於基板SUB之上方形成包含複數個記憶胞之記憶胞陣列MCA1。進而，於記憶胞陣列MCA1之上方形成電性連接於複數個記憶胞之源極層SL1。
又，與圖2A～圖4所示之步驟分開或者並行地，如圖5A所示於支持基板200上形成層間絕緣膜及多層配線層23。層間絕緣膜使用例如矽氧化膜。多層配線層23使用例如銅、鎢等導電材料。其次，於多層配線層23上形成記憶胞陣列MCA2。其次，於記憶胞陣列MCA2上形成層間絕緣膜及多層配線層24。多層配線層24電性連接於記憶胞陣列MCA2。於多層配線層24上，形成有焊墊22。焊墊22電性連接於多層配線層24，且經由多層配線層24而電性連接於記憶胞陣列MCA2。焊墊22從第4面20b露出。其次，使用切割刀等將位於支持基板100之端部之層間絕緣膜等切削，而進行修整。藉此，獲得圖5A所示之構造。
又，與圖2A～圖5A所示之步驟分開或者並行地，如圖5B所示於支持基板400上形成層間絕緣膜及多層配線層40。其次，於多層配線層40上形成焊墊42。焊墊42與多層配線層40電性連接。焊墊42從第7面40a露出。藉此，獲得圖5B所示之構造。
其次，如圖6所示，使支持基板200與支持基板400對向，將第4面20b貼合於第7面40a。此時，進行對位以便焊墊22與焊墊42接合，從而將兩者貼合。藉此，焊墊22與焊墊42電性連接，記憶胞陣列MCA2與多層配線層40電性連接。
其次，如圖7所示，將支持基板200剝離或研磨，使多層配線層23露出。其次，於多層配線層23上形成源極層SL2。藉此，源極層SL2電性連接於記憶胞陣列MCA2，能夠將源極電壓施加給記憶胞陣列MCA2。源極層SL2對於記憶胞陣列MCA2之複數個記憶胞為共通，於從Z方向觀察之俯視下，具有與記憶胞陣列MCA2之佈局面積相同程度或其以上之面積。如此，於基板400之上方形成包含複數個記憶胞之記憶胞陣列MCA2。於記憶胞陣列MCA2之上方形成電性連接於複數個記憶胞之源極層SL2。
其次，使用切割刀等切削支持基板400之端部，而進行修整。其次，如圖8所示，使圖4之基板SUB與圖7之支持基板400對向而貼合。此時，將露出於第1面10a之源極層SL1與露出於第3面20a之源極層SL2接合。由於源極層SL1、SL2均具有與記憶胞陣列MCA1、MCA2相同程度或其以上之面積，故而即便產生些許位置偏差，亦能確保電性連接。藉此，源極層SL1與源極層SL2之接合對準相比於焊墊彼此之接合對準更容易。
源極層SL1、SL2藉由相互貼合進行接合，而一體地作為共通源極層SL1、SL2發揮功能。藉此，源極層SL1、SL2相互電性連接。
其次，如圖9所示，將支持基板400剝離或研磨，使多層配線層40露出。
其次，如圖10所示，於多層配線層40上進一步堆積層間絕緣膜41，於該層間絕緣膜41形成到達源極層SL2之接觸插塞50。進而，於接觸插塞50上形成焊墊60。
然後，於切割步驟中，切削基板SUB，將半導體記憶裝置1單片化為晶片狀。藉此，完成圖1所示之半導體記憶裝置1。
(第2實施方式)圖11係表示第2實施方式之半導體記憶裝置之構成例之剖視圖。第2實施方式之記憶胞陣列層20具備焊墊25以代替源極層SL2。焊墊25面向第3面20a，且經由未圖示之多層配線層而電性連接於記憶胞陣列MCA2內之複數個記憶胞。
記憶胞陣列層10之第1面10a與記憶胞陣列層20之第3面20a相互貼合，成為貼合面。記憶胞陣列層20之焊墊25於第1面10a與第4面20b之貼合面接合於記憶胞陣列層10之源極層SL1。藉此，焊墊25電性連接於源極層SL1，傳遞源極電壓。
第2實施方式之其他構成可與第1實施方式之對應構成相同。因此，第2實施方式亦能獲得第1實施方式之效果。
圖12係表示第2實施方式之半導體記憶裝置1之製造方法之一例之剖視圖。首先，如參照圖2A～圖4所說明般，將支持基板100與基板SUB貼合，於基板SUB上形成控制電路層30與記憶胞陣列層10。又，如參照圖5A～圖6所說明般，將支持基板200與支持基板400貼合，獲得圖6所示之構造。
其次，將支持基板200去除之後，如圖12所示，於記憶胞陣列MCA1之上方形成焊墊25。焊墊25形成於多層配線層23之表面，從層間絕緣膜露出。焊墊25使用例如銅、鎢等導電材料，且經由多層配線層23而電性連接於記憶胞陣列MCA1。
其次，如參照圖8～圖10所說明般，藉由將支持基板400貼合於基板SUB，而將支持基板400側之焊墊25貼合於基板SUB側之源極層SL1而進行接合。藉此，焊墊25電性連接於源極層SL1。此時，由於源極層SL1具有與記憶胞陣列MCA1相同程度或其以上之面積，故而即便焊墊25之位置有些許偏差，亦能確保電性連接。藉此，源極層SL1與焊墊25之接合對準相比於焊墊彼此之接合對準更容易。
其次，與第1實施方式同樣，將到達源極層SL2之接觸插塞50形成於多層配線層40周圍之層間絕緣膜內，且於接觸插塞50上形成焊墊60。
然後，於切割步驟中，切削基板SUB，將半導體記憶裝置1單片化為晶片狀。藉此，完成圖11所示之半導體記憶裝置1。
再者，即便保留支持基板400側之源極層SL2，代替基板SUB側之源極層SL1而使用焊墊，亦能獲得同樣之效果。
(第3實施方式)圖13係表示第3實施方式之半導體記憶裝置之構成例之剖視圖。根據第3實施方式，控制電路層30與記憶胞陣列層10成為一體，CMOS電路31與記憶胞陣列MCA1形成於基板SUB上。於基板SUB上形成CMOS電路，於CMOS電路之上方形成記憶胞陣列MCA1。因此，第3實施方式之半導體記憶裝置1係將記憶胞陣列層10、20及多層配線層40貼合(積層)而構成。亦可謂，CMOS電路31包含於記憶胞陣列層10內。CMOS電路31設置於記憶胞陣列層10之記憶胞陣列MCA1與基板SUB之第2面10b之間。CMOS電路31經由未圖示之多層配線層而電性連接於記憶胞陣列MCA1。
第3實施方式之其他構成可與第1實施方式之對應構成相同。因此，第3實施方式能夠獲得與第1實施方式同樣之效果。又，第3實施方式亦可與第2實施方式組合。藉此，第3實施方式能夠獲得與第2實施方式同樣之效果。
記憶胞陣列層10只要於基板SUB上形成CMOS電路31之後，於CMOS電路31上形成多層配線層，並於其上形成記憶胞陣列MCA1即可。
圖14係表示應用有上述實施方式中任一實施方式之半導體記憶裝置之構成例之方塊圖。半導體記憶裝置1例如為能夠將資料非揮發地記憶之NAND(Not AND，反及)型快閃記憶體100a(以下為記憶體100a)，由外部之記憶體控制器1002來控制。記憶體100a與記憶體控制器1002之間之通信支持例如NAND介面標準。
如圖14所示，記憶體100a具備例如記憶胞陣列MCA、指令暫存器1011、位址暫存器1012、序列發生器1013、驅動器模組1014、列解碼器模組1015、及感測放大器模組1016。
記憶胞陣列MCA包含複數個區塊BLK(0)～BLK(n)(n係1以上之整數)。區塊BLK係能夠將資料非揮發地記憶之複數個記憶胞之集合，例如作為資料之抹除單位來使用。又，於記憶胞陣列MCA設有複數個位元線及複數個字元線。各記憶胞例如與1條位元線及1條字元線相關聯。記憶胞陣列MCA包含記憶胞陣列MCA1、MCA2。
指令暫存器1011保存由記憶體100a從記憶體控制器1002接收到之指令CMD。指令CMD包含例如使序列發生器1013執行讀取動作、寫入動作、抹除動作等之命令。
位址暫存器1012保存由記憶體100a從記憶體控制器1002接收到之位址資訊ADD。位址資訊ADD包含例如區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別被用於選擇區塊BLK、字元線、及位元線。
序列發生器1013控制記憶體100a整體之動作。例如，序列發生器1013基於保存於指令暫存器1011之指令CMD，控制驅動器模組1014、列解碼器模組1015、及感測放大器模組1016等，來執行讀取動作、寫入動作、抹除動作等。
驅動器模組1014產生用於讀取動作、寫入動作、抹除動作等中之電壓。然後，驅動器模組1014基於例如保存於位址暫存器1012之頁位址PA，對所選擇字元線相對應之信號線施加所產生電壓。
列解碼器模組1015具備複數個列解碼器。列解碼器基於保存於位址暫存器1012之區塊位址BA，來選擇對應記憶胞陣列MCA內之1個區塊BLK。然後，列解碼器將例如對所選擇字元線相對應之信號線施加之電壓輸送至所選擇區塊BLK內之所選擇字元線。
感測放大器模組1016於寫入動作中，根據從記憶體控制器1002接收到之寫入資料DAT，對各位元線施加所需之電壓。又，感測放大器模組1016於讀取動作中，基於位元線之電壓來判定記憶胞中記憶之資料，並將判定結果作為讀取資料DAT輸送至記憶體控制器1002。
以上所說明之記憶體100a及記憶體控制器1002可藉由其等之組合來構成1個半導體記憶裝置。作為此種半導體記憶裝置，可例舉例如SDTM卡之類的記憶卡、SSD(solid state drive，固態硬碟)等。
圖15係表示記憶胞陣列MCA之電路構成之一例之電路圖。提取出了記憶胞陣列MCA所包含之複數個區塊BLK中之1個區塊BLK。如圖15所示，區塊BLK包含複數個串單元SU(0)～SU(k)(k係1以上之整數)。
各串單元SU包含與位元線BL(0)～BL(m)(m係1以上之整數)分別相關聯之複數個NAND串NS。各NAND串NS包含例如記憶胞電晶體MT(0)～MT(15)、及選擇電晶體ST(1)及ST(2)。記憶胞電晶體MT包含控制閘極及電荷蓄積層，將資料非揮發地保存。選擇電晶體ST(1)及ST(2)分別被用於在各種動作時選擇串單元SU。
於各NAND串NS中，記憶胞電晶體MT(0)～MT(15)串聯連接。選擇電晶體ST(1)之汲極連接於相關聯之位元線BL，選擇電晶體ST(1)之源極連接於經串聯連接之記憶胞電晶體MT(0)～MT(15)之一端。選擇電晶體ST(2)之汲極連接於經串聯連接之記憶胞電晶體MT(0)～MT(15)之另一端。選擇電晶體ST(2)之源極連接於源極線SL。
於同一個區塊BLK中，記憶胞電晶體MT(0)～MT(15)之控制閘極分別共通連接於字元線WL(0)～WL(7)。串單元SU(0)～SU(k)內之各個選擇電晶體ST(1)之閘極分別共通連接於選擇閘極線SGD(0)～SGD(k)。選擇電晶體ST(2)之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列MCA之電路構成中，位元線BL由各串單元SU中被分配有同一個行位址之NAND串NS所共有。源極線SL於例如複數個區塊BLK間所共有。
1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量被定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，本實施方式之記憶體100a所具備之記憶胞陣列MCA並不限定於以上所說明之電路構成。例如，各NAND串NS所包含之記憶胞電晶體MT及選擇電晶體ST(1)及ST(2)之個數可分別被設計成任意個數。各區塊BLK所包含之串單元SU之個數可被設計成任意個數。
圖16係表示記憶體100a之詳細構成例之剖視圖。記憶體100a具備記憶胞陣列層10、20、及控制電路層30。
記憶胞陣列層10與記憶胞陣列層20於第1面10a與第3面20a貼合。於記憶胞陣列層10與記憶胞陣列層20之貼合面，源極層SL1、SL2相互接合。藉此，源極層SL1、SL2作為一體之共通源極層SL1、SL2發揮功能。記憶胞陣列MCA1、MCA2電性連接於共通源極層SL1、SL2。
又，於記憶胞陣列層10與記憶胞陣列層20之貼合面，記憶胞陣列層10之焊墊115與記憶胞陣列層20之焊墊125接合。焊墊115經由記憶胞陣列層10之多層配線層14及焊墊12等而電性連接於控制電路層30之電晶體Tr等任一半導體元件。
記憶胞陣列層10與控制電路層30於第2面10b與第5面30a貼合。於記憶胞陣列層10與控制電路層30之貼合面，記憶胞陣列層10之焊墊12與控制電路層30之焊墊32接合。焊墊32經由多層配線層34而電性連接於控制電路層30之電晶體Tr等半導體元件。
記憶胞陣列層20與多層配線層40於第4面20b與第8面40b貼合。於記憶胞陣列層20與多層配線層40之貼合面，記憶胞陣列層20之焊墊22與多層配線層40之焊墊42接合。焊墊42經由配線44而相互任意地電性連接，且經由記憶胞陣列層20之焊墊22及多層配線層24而電性連接於記憶胞陣列MCA2。
如此，記憶胞陣列層10之記憶胞陣列MCA1經由多層配線層14、34及焊墊12、32而電性連接於控制電路層30之CMOS電路31。記憶胞陣列層20之記憶胞陣列MCA2經由多層配線層40、14、24、34及焊墊12、22、32、42而電性連接於控制電路層30之CMOS電路31。
藉此，控制電路層30被記憶胞陣列層10、20所共有，能夠控制記憶胞陣列MCA1、MCA2該兩者。又，源極層SL1、SL2亦可經由多層配線層14等而電性連接於CMOS電路31，進而可經由多層配線層14、24、34、40而連接於未圖示之外部電源。藉此，能夠將來自外部之源極電壓傳遞給源極層SL1、SL2。
記憶胞陣列MCA1、MCA2可為基本相同之構成。因此，以下，僅對記憶胞陣列MCA1之構成進行說明。記憶胞陣列MCA1具備積層體110、柱狀體CL、及狹縫ST。
積層體110係沿著Z方向將複數個電極膜111及複數個絕緣膜112交替積層而構成。積層體110構成記憶胞陣列。電極膜111使用例如鎢等導電性金屬。絕緣膜112使用例如矽氧化膜等絕緣膜。絕緣膜112將電極膜111彼此絕緣。即，複數個電極膜111相互間以絕緣狀態積層。電極膜111及絕緣膜112各自之積層數任意。絕緣膜112可為例如多孔絕緣膜或氣隙。
積層體110之Z方向上端及下端之1個或複數個電極膜111分別作為源極側選擇閘極SGS及汲極側選擇閘極SGD發揮功能。源極側選擇閘極SGS與汲極側選擇閘極SGD之間之電極膜111作為字元線WL發揮功能。字元線WL係記憶胞MC之閘極電極。汲極側選擇閘極SGD係汲極側選擇電晶體之閘極電極。源極側選擇閘極SGS設置於積層體110之上部區域。汲極側選擇閘極SGD設置於積層體110之下部區域。上部區域係指積層體110之靠近控制電路層30側之區域，下部區域係指積層體110之靠近源極層SL1、SL2側之區域。
記憶胞陣列MCA1具有串聯連接於源極側選擇電晶體與汲極側選擇電晶體之間之複數個記憶胞MC。源極側選擇電晶體、記憶胞MC、及汲極側選擇電晶體經串聯連接而成之構造被稱為「記憶體串」或「NAND串」。記憶體串例如經由多層配線層14而連接於位元線BL。位元線BL係設置於積層體110之下方，且於X方向(圖1之紙面方向)上延伸之配線。
於積層體110內設有複數個柱狀體CL。柱狀體CL於積層體110內以沿著積層體之積層方向(Z方向)貫通該積層體110之方式延伸，且從連接於位元線BL之多層配線層14設置至源極層SL1。柱狀體CL之內部構造於下文進行敍述。再者，於本實施方式中，柱狀體CL由於為高縱橫比，故而於Z方向上分兩段形成。但是，柱狀體CL亦可為1段。
又，於積層體110內，設有複數個狹縫ST。狹縫ST於X方向上延伸，且於積層體110之積層方向(Z方向)上貫通該積層體110。於狹縫ST內，填充有矽氧化膜等絕緣膜，且絕緣膜構成為板狀。狹縫ST將積層體110之電極膜111電性分離。
於積層體110之上，設有源極層SL1、SL2。源極層SL1、SL2使用例如摻雜多晶矽、銅、鋁、或、鎢等低電阻金屬材料。
圖17及圖18係表示記憶胞MC之構成例之剖視圖。複數個柱狀體CL分別設置於積層體110內所設之記憶體孔MH內。各柱狀體CL沿著Z方向從積層體110之上端貫通積層體110而設置於積層體110內且及於源極層SL1。複數個柱狀體CL分別包含半導體主體210、記憶體膜220、及核心層230。柱狀體CL包含設置於其中心部之核心層230、設置於該核心層230周圍之半導體主體(半導體構件)210、及設置於該半導體主體210周圍之記憶體膜(電荷蓄積構件)220。半導體主體210於積層體110內沿著積層方向(Z方向)延伸。半導體主體210與源極層SL1電性連接。記憶體膜220設置於半導體主體210與電極膜111之間，具有電荷捕獲部。從各指形件中分別各選擇1個之複數個柱狀體CL經由圖16之多層配線層14而共通連接於1條位元線BL。
如圖18所示，X-Y平面上之記憶體孔MH之形狀例如為圓或橢圓。於電極膜111與絕緣膜112之間，亦可設有構成記憶體膜220一部分之阻擋絕緣膜111a。阻擋絕緣膜111a例如為矽氧化物膜或金屬氧化物膜。金屬氧化物之一例係鋁氧化物。於電極膜111與絕緣膜112之間、及電極膜111與記憶體膜220之間，亦可設有障壁膜111b。例如當電極膜111為鎢時，障壁膜111b例如選用氮化鈦與鈦之積層構造膜。阻擋絕緣膜111a抑制電荷從電極膜111向記憶體膜220側之反向穿隧。障壁膜111b使電極膜111與阻擋絕緣膜111a之密接性得到提昇。
作為半導體構件之半導體主體210之形狀例如為有底筒狀。半導體主體210使用例如多晶矽。半導體主體210例如為未摻雜矽。又，半導體主體210可為p型矽。半導體主體210成為汲極側選擇電晶體STD、記憶胞MC、及源極側選擇電晶體STS各自之通道。同一記憶胞陣列MCA1內之複數個半導體主體210之一端電性地共通連接於源極層SL1、SL2。即，源極層SL1、SL2共通連接於記憶胞陣列MCA1之複數個柱狀體CL之半導體主體210。關於記憶胞陣列MCA2亦同樣，源極層SL1、SL2共通連接於記憶胞陣列MCA2之複數個柱狀體CL之半導體主體210。
記憶體膜220之除阻擋絕緣膜111a以外之部分設置於記憶體孔MH之內壁與半導體主體210之間。記憶體膜220之形狀例如為筒狀。複數個記憶胞MC於半導體主體210與成為字元線WL之電極膜111之間具有記憶區域，於Z方向上積層。記憶體膜220包含例如覆蓋絕緣膜221、電荷捕獲膜222、及隧道絕緣膜223。半導體主體210、電荷捕獲膜222、及隧道絕緣膜223分別於Z方向上延伸。
覆蓋絕緣膜221設置於絕緣膜112與電荷捕獲膜222之間。覆蓋絕緣膜221包含例如矽氧化物。覆蓋絕緣膜221於將犧牲膜(未圖示)替換成電極膜111時(替換步驟)，保護電荷捕獲膜222免受蝕刻。覆蓋絕緣膜221亦可於替換步驟中從電極膜111與記憶體膜220之間被去除。此時，如圖17及圖18所示，電極膜111與電荷捕獲膜222之間將不再設置例如阻擋絕緣膜111a。又，於形成電極膜111時不採用替換步驟之情形時，亦可不存在覆蓋絕緣膜221。
電荷捕獲膜222設置於阻擋絕緣膜111a及覆蓋絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222包含例如矽氮化物，具有將電荷捕獲至膜中之捕獲部位。電荷捕獲膜222之中，成為字元線WL之電極膜111與半導體主體210之間所夾著之部分作為電荷捕獲部而構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓根據電荷捕獲部中有無電荷、或者被捕獲至電荷捕獲部中之電荷量而發生變化。藉此，記憶胞MC保存資訊。
隧道絕緣膜223設置於半導體主體210與電荷捕獲膜222之間。隧道絕緣膜223包含例如矽氧化物、或矽氧化物與矽氮化物。隧道絕緣膜223係半導體主體210與電荷捕獲膜222之間之電位障壁。例如，從半導體主體210向電荷捕獲部注入電子時(寫入動作)，及從半導體主體210向電荷捕獲部注入電洞時(抹除動作)，電子及電洞分別通過(穿隧)隧道絕緣膜223之電位障壁。
核心層230嵌入筒狀半導體主體210之內部空間。核心層230之形狀例如為柱狀。核心層230包含例如矽氧化物，呈絕緣性。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例提出，並不意在限定發明之範圍。該等實施方式能夠以其他多種方式實施，且能夠於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，同樣亦包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請之參照] 本申請享有以日本專利申請2022-089759號(申請日：2022年6月1日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置 10, 20:記憶胞陣列層 10a:第1面 10b:第2面 12, 22, 32, 42:焊墊 13:多層配線層 14:多層配線層 20a:第3面 20b:第4面 23:多層配線層 24:多層配線層 25:焊墊 30:控制電路層 30a:第5面 30b:第6面 31:CMOS電路 33:多層配線層 34:多層配線層 40:多層配線層 40a:第7面 40b:第8面 41:層間絕緣膜 50:接觸插塞 60:焊墊 100:支持基板 100a:記憶體 110:積層體 111:電極膜 111a:阻擋絕緣膜 111b:障壁膜 112:絕緣膜 115:焊墊 125:焊墊 200:支持基板 210:半導體主體 220:記憶體膜 221:覆蓋絕緣膜 222:電荷捕獲膜 223:隧道絕緣膜 230:核心層 400:支持基板 1002:記憶體控制器 1011:指令暫存器 1012:位址暫存器 1013:序列發生器 1014:驅動器模組 1015:列解碼器模組 ADD:位址資訊 BA:區塊位址 BL(BL(0)~BL(m)):位元線 BLK(BLK(0)~BLK(n)):區塊 CA:行位址 CL:柱狀體 CMD:指令 CU:胞單元 DAT:寫入資料/讀取資料 MC:記憶胞 MCA:記憶胞陣列 MCA1, MCA2:記憶胞陣列 MH:記憶體孔 MT(MT(0)~MT(15)):記憶胞電晶體 NS:NAND串 PA:頁位址 SGD(SGD(0)~SGD(k)):選擇閘極線 SGS:源極側選擇閘極 SL1, SL2:源極層 ST:狹縫 ST(1):選擇電晶體 ST(2):選擇電晶體 SU(SU(0)~SU(k)):串單元 SUB:基板 Tr:電晶體 WL:字元線
圖1係表示第1實施方式之半導體記憶裝置之構成例之剖視圖。 圖2A係表示第1實施方式之半導體記憶裝置之製造方法之一例之剖視圖。 圖2B係表示第1實施方式之半導體記憶裝置之製造方法之一例之剖視圖。 圖3係表示繼圖2A及圖2B之後之半導體記憶裝置之製造方法之剖視圖。 圖4係表示繼圖3之後之半導體記憶裝置之製造方法之剖視圖。 圖5A係表示第1實施方式之半導體記憶裝置之製造方法之一例之剖視圖。 圖5B係表示第1實施方式之半導體記憶裝置之製造方法之一例之剖視圖。 圖6係表示繼圖5A及圖5B之後之半導體記憶裝置之製造方法之剖視圖。 圖7係表示繼圖6之後之半導體記憶裝置之製造方法之剖視圖。 圖8係表示繼圖7之後之半導體記憶裝置之製造方法之剖視圖。 圖9係表示繼圖8之後之半導體記憶裝置之製造方法之剖視圖。 圖10係表示繼圖9之後之半導體記憶裝置之製造方法之剖視圖。 圖11係表示第2實施方式之半導體記憶裝置之構成例之剖視圖。 圖12係表示第2實施方式之半導體記憶裝置之製造方法之一例之剖視圖。 圖13係表示第3實施方式之半導體記憶裝置之構成例之剖視圖。 圖14係表示應用有上述實施方式中任一個實施方式之半導體記憶裝置之構成例之方塊圖。 圖15係表示記憶胞陣列之電路構成之一例之電路圖。 圖16係表示記憶體之詳細構成例之剖視圖。 圖17係表示記憶胞之構成例之剖視圖。 圖18係表示記憶胞之構成例之剖視圖。
1:半導體記憶裝置
10,20:記憶胞陣列層
10a:第1面
10b:第2面
12:焊墊
20a:第3面
20b:第4面
22:焊墊
30:控制電路層
30a:第5面
30b:第6面
31:CMOS電路
32:焊墊
40:多層配線層
40a:第7面
40b:第8面
41:層間絕緣膜
42:焊墊
50:接觸插塞
60:焊墊
MCA1:記憶胞陣列
MCA2:記憶胞陣列
SL1:源極層
SL2:源極層
SUB:基板

Claims (16)

  1. 一種半導體記憶裝置，其具備： 第1層，其具有第1面及位於該第1面之相反側之第2面，且具備第1記憶胞陣列及第1配線層，該第1記憶胞陣列設置於上述第1面與上述第2面之間，包含複數個第1記憶胞，該第1配線層面向上述第1面，電性連接於上述複數個第1記憶胞；及 第2層，其具有第3面及位於該第3面之相反側之第4面，且包含第2記憶胞陣列，該第2記憶胞陣列設置於上述第3面與上述第4面之間，包含電性連接於上述第1配線層之複數個第2記憶胞； 上述第1層與上述第2層於上述第1面及上述第3面接合。
  2. 如請求項1之半導體記憶裝置，其中上述第2層進而包含第2配線層，該第2配線層面向上述第3面，且電性連接於上述複數個第2記憶胞； 上述第1配線層與上述第2配線層於上述第1面及上述第3面接合。
  3. 如請求項1之半導體記憶裝置，其中上述第2層進而包含焊墊，該焊墊面向上述第3面，且電性連接於上述複數個第2記憶胞； 上述第1配線層與上述焊墊於上述第1面及上述第3面接合。
  4. 如請求項1之半導體記憶裝置，其中上述第1層進而包含CMOS電路，該CMOS電路設置於上述第1記憶胞陣列與上述第2面之間； 上述複數個第1記憶胞及上述複數個第2記憶胞電性連接於上述CMOS電路。
  5. 如請求項2之半導體記憶裝置，其中上述第1層進而包含CMOS電路，該CMOS電路設置於上述第1記憶胞陣列與上述第2面之間； 上述複數個第1記憶胞及上述複數個第2記憶胞電性連接於上述CMOS電路。
  6. 如請求項3之半導體記憶裝置，其中上述第1層進而包含CMOS電路，該CMOS電路設置於上述第1記憶胞陣列與上述第2面之間； 上述複數個第1記憶胞及上述複數個第2記憶胞電性連接於上述CMOS電路。
  7. 如請求項1之半導體記憶裝置，其進而具備第3層，該第3層具有第5面及位於該第5面之相反側之第6面，且包含CMOS電路，該CMOS電路設置於上述第5面與上述第6面之間，電性連接於上述第1及第2記憶胞以及上述第1配線層； 上述第1層與上述第3層於上述第2面及上述第5面接合。
  8. 如請求項2之半導體記憶裝置，其進而具備第3層，該第3層具有第5面及位於該第5面之相反側之第6面，且包含CMOS電路，該CMOS電路設置於上述第5面與上述第6面之間，電性連接於上述第1及第2記憶胞以及上述第1配線層； 上述第1層與上述第3層於上述第2面及上述第5面接合。
  9. 如請求項3之半導體記憶裝置，其進而具備第3層，該第3層具有第5面及位於該第5面之相反側之第6面，且包含CMOS電路，該CMOS電路設置於上述第5面與上述第6面之間，電性連接於上述第1及第2記憶胞以及上述第1配線層； 上述第1層與上述第3層於上述第2面及上述第5面接合。
  10. 如請求項1之半導體記憶裝置，其中上述第1記憶胞陣列包含： 第1積層體，其將第1絕緣膜與第1導電膜交替地於第1方向上積層而成；及 複數個第1柱狀體，其等包含第1半導體部及電荷捕獲膜，該第1半導體部於上述第1積層體內沿上述第1方向延伸，電性連接於上述第1配線層，該電荷捕獲膜設置於上述第1半導體部之外周面上； 上述第2記憶胞陣列包含： 第2積層體，其將第2絕緣膜與第2導電膜交替地於上述第1方向上積層而成；及 複數個第2柱狀體，其等包含第2半導體部及電荷捕獲膜，該第2半導體部於上述第2積層體內沿上述第1方向延伸，電性連接於上述第1配線層，該電荷捕獲膜設置於上述第2半導體部之外周面上。
  11. 如請求項10之半導體記憶裝置，其中上述第1配線層共通連接於上述複數個第1柱狀體之上述第1半導體部，且共通連接於上述複數個第2柱狀體之上述第2半導體部。
  12. 一種半導體記憶裝置之製造方法，其具備以下步驟： 於第1基板之上方形成包含複數個第1記憶胞之第1記憶胞陣列； 於上述第1記憶胞陣列之上方形成電性連接於上述複數個第1記憶胞之第1配線層； 於第2基板之上方形成包含複數個第2記憶胞之第2記憶胞陣列； 於上述第2記憶胞陣列之上方形成電性連接於上述複數個第2記憶胞之焊墊或第2配線層； 將上述第1配線層與上述焊墊或上述第2配線層貼合而相互電性連接。
  13. 如請求項12之半導體記憶裝置之製造方法，其進而具備於上述第1基板上形成CMOS電路之步驟， 於上述CMOS電路之上方形成上述第1記憶胞陣列。
  14. 如請求項12之半導體記憶裝置之製造方法，其進而具備以下步驟： 將上述第1配線層與上述焊墊或上述第2配線層貼合之後， 將上述第2基板去除， 形成貫通上述第2記憶胞陣列而連接於上述第1配線層之接點。
  15. 如請求項13之半導體記憶裝置之製造方法，其進而具備以下步驟： 將上述第1配線層與上述焊墊或上述第2配線層貼合之後， 將上述第2基板去除， 形成貫通上述第2記憶胞陣列而連接於上述第1配線層之接點。
  16. 一種半導體記憶裝置之製造方法，其具備以下步驟： 於第1基板之上方形成包含複數個第1記憶胞之第1記憶胞陣列； 於第2基板之上方形成包含複數個第2記憶胞之第2記憶胞陣列； 於第3基板上形成CMOS電路； 將上述第3基板與上述第1基板接合，將上述CMOS電路與上述第1記憶胞陣列電性連接； 將上述第1基板去除； 於上述第1記憶胞陣列之上方形成電性連接於上述第1記憶胞陣列之第1配線層； 將上述第3基板與上述第2基板接合，將上述第1配線層與上述第2記憶胞陣列電性連接。
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