JP4869868B2 - 増幅装置 - Google Patents
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Description
カウンター回路と、電子ボリューム制御端子から入力される電子ボリュームの減衰値または増幅値の設定信号に応じたEVR制御信号を出力するEVR制御回路と、前記カウンター回路からのAGC制御信号および前記EVR制御回路からの前記EVR制御信号の切り替え、および前記AGC制御信号または前記EVR制御信号に応じて前記可変抵抗の抵抗値の制御を行う利得制御回路とを備える。
図1は、実施の形態1における増幅装置を示すブロック図である。入力端子1と出力端子2の間に、複数個の可変利得増幅器5[1]、5[2]、・・・5[n]が縦続に接続された構成を有する。可変利得増幅器5[1]、5[2]、・・・5[n]は各々、演算増幅器6、抵抗7、および可変抵抗8により構成される。
図2は、実施の形態2における増幅回路の構成を示す回路図である。本実施の形態の増幅回路は、図1に示したものと基本的には同様の構成であり、入力端子1と出力端子2の間に、1個の可変利得増幅器5が接続された構成を有する。可変利得増幅器5は、演算増幅器6、抵抗7、および可変抵抗8により構成される。その他、図1に示した要素と同一の要素については同一の参照符号を付して、説明の重複を省略する。
図3は、実施の形態3における増幅回路の構成を示す回路図である。本実施の形態の増幅回路は、入力端子1と出力端子2の間に、2個の可変利得増幅器5[1]、5[2]が縦続に接続された構成を有する。可変利得増幅器5[1]、5[2]は、いずれも図2に示した可変利得増幅器5と同様の構成であり、それぞれ、演算増幅器6、抵抗7、および可変抵抗8により構成される。その他、図2に示した要素と同一の要素については同一の参照符号を付して、説明の重複を省略する。
2 出力端子
3 基準電圧端子
4 EVR制御端子
5、5[1]、5[2]、5[n] 可変利得増幅器
6 演算増幅器
7 抵抗
8 可変抵抗
9 検波回路
10 EVR制御回路
11a 切り替え制御端子
11 利得制御回路
12 カウンター回路
13〜15 抵抗
16〜18 NMOSトランジスタ
19 ダイオード
20 制御信号入力端子
21 可変利得回路
22 利得制御回路
23 検波回路
24、25 スイッチ
26 整流回路
27 平滑容量
Claims (3)
- 抵抗を介して入力信号が供給される増幅器の入力端子に、一端が基準電圧端子に接続された可変抵抗の他端が接続され、前記抵抗と前記可変抵抗の抵抗値の比によって利得が制御されるように構成された複数段の可変利得増幅器と、
最終段の前記可変利得増幅器の出力信号のピークレベルを検出しデジタル信号に変換する検波回路と、
前記検波回路からの検出信号に応じて前記可変利得増幅器の利得制御を行うAGC(Automatic Gain Controller)制御信号を出力するカウンター回路と、
電子ボリューム制御端子から入力される電子ボリュームの減衰値または増幅値の設定信号に応じたEVR制御信号を出力するEVR制御回路と、
前記カウンター回路からのAGC制御信号および前記EVR制御回路からの前記EVR制御信号の切り替え、および前記AGC制御信号または前記EVR制御信号に応じて前記可変抵抗の抵抗値の制御を行う利得制御回路とを備えた増幅装置。 - 前記可変抵抗は、一端が前記増幅器の入力端子に接続された複数個の抵抗の直列回路と、前記抵抗の直列回路の他端および各抵抗間に各々一端が接続され、他端は前記基準電圧端子に接続されたスイッチングトランジスタとを備え、
前記各スイッチングトランジスタのON、OFFが前記利得制御回路により制御される請求項1記載の増幅装置。 - 複数個の前記可変利得増幅器が縦続に接続され、各々の前記可変利得増幅器は独立に利得制御可能である請求項1または2に記載の増幅装置。
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