JP2000236070A

JP2000236070A - 外部端子保護回路および半導体集積回路

Info

Publication number: JP2000236070A
Application number: JP11038179A
Authority: JP
Inventors: Masashi Watanabe; 正志渡辺; Osamu Otani; 修大谷; Katsuhiko Hashizume; 勝彦橋詰; Hideaki Nagashima; 英明永島; Koji Tada; 幸司多田; Eisaku Tanba; 栄策丹波; Tomoko Obata; 知子小畑
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1999-02-17
Filing date: 1999-02-17
Publication date: 2000-08-29

Abstract

(57)【要約】【課題】外部端子にサージ電流が印加されても内部回
路や隣接する外部端子の保護ダイオードが誤動作しにく
い外部端子保護回路を提供する。【解決手段】内部回路を構成する縦型トランジスタと
同一構造のトランジスタのベースとエミッタを結合して
アノードとしかつコレクタをカソードとするように接続
して、当該トランジスタを保護ダイオードとして作用さ
せるようにした外部端子保護回路において、コレクタ引
き出し領域（１６）と素子分離用拡散領域（１２）との
間にベース領域（１３）と同一導電型の拡散領域（１
７）を設け、ベース領域と同一の電位点（接地）に接続
するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路技
術さらには外部端子保護回路に適用して有効な技術に関
し、例えば自動車用半導体集積回路に利用して有効な技
術に関する。

【０００２】

【従来の技術】自動車に使用される半導体集積回路（以
下、車載用ＩＣと称する）は、使用環境が劣悪であるた
め、各外部端子に＋１００〜２００ｍＡまたは−１００
〜２００ｍＡの電流パルスを印加した時に当該外部端子
以外の外部端子が誤動作しないか否か検査する電流サー
ジ試験が行なわれている。

【０００３】従来、車載用ＩＣにおいては、各外部端子
に、電源電圧端子（ＶｃｃおよびＧＮＤ）との間に逆方
向接続されたダイオードからなる外部端子保護回路が設
けられていた（特開平３―２１４６５６号公報）。な
お、ダイオードは、図１０に示すように内部回路を構成
するトランジスタと同一構造のトランジスタＱ１，Ｑ２
のベースとエミッタを結合してアノードとしコレクタを
カソードして、保護ダイオードとして作用させるように
したものが用いられることもある（特開平２−２５２２
６１号公報）。

【０００４】

【発明が解決しようとする課題】トランジスタを保護ダ
イオードとした従来の外部端子保護回路は、負のサージ
電流が流れると、その外部端子の電位はＩＣの最も低い
電源電圧（通常は接地電位）よりもさらに低い約−２Ｖ
のような負電位にされてしまう。これによって、隣接す
るトランジスタのＮ型島領域からも電流が流れてしま
う。すなわち、図１０の保護ダイオードとしてのトラン
ジスタＱ２の断面構造を示す図１１において、トランジ
スタＱ２のコレクタ引き出し領域１６の電位がベース領
域１３からの電流Ｉ１により−２Ｖに下がると、拡散層
からなるＰ型分離領域１２からも電流Ｉ２が流れる。

【０００５】これによって、トランジスタＱ２のＮ型島
領域１１ａと拡散層からなるＰ型分離領域１２と隣接す
るトランジスタのＮ型島領域１１ｂによって構成されＰ
型分離領域１２をベース領域とする寄生バイポーラ・ト
ランジスタＱ３がオン状態になって隣接する外部端子の
保護ダイオードや内部回路を誤動作させたり、基板に電
流が流れて内部回路を構成する素子構造に寄生するサイ
リスタをオンさせてラッチアップに至らしめてしまうこ
とがあった。

【０００６】そこで、その対策として保護ダイオードと
内部素子とをレイアウト的に離すことも行なわれている
が、感度の高い回路ではそのような対策を行なっても誤
動作が発生してしまうことがあり、決定的な対策とはな
り得ないのが実状であった。

【０００７】この発明の目的は、外部端子にサージ電流
が印加されても内部回路や隣接する外部端子の保護ダイ
オードが誤動作しないようにするための外部端子保護回
路を提供することにある。

【０００８】この発明の他の目的は、外部端子に印加さ
れるサージ電流に対するラッチアップ強度の高い半導体
集積回路を提供することにある。

【０００９】この発明の他の目的は、外部端子に印加さ
れる静電パルスに対する耐圧の高い半導体集積回路を提
供することにある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、内部回路を構成する縦型トラン
ジスタと同一構造のトランジスタのベースとエミッタを
結合してアノードとしかつコレクタをカソードとするよ
うに接続して、当該トランジスタを保護ダイオードとし
て作用させるようにした外部端子保護回路において、コ
レクタ引き出し領域と素子分離用拡散領域との間にベー
ス領域と同一導電型の拡散領域を設け、ベース領域と同
一の電位点に接続するようにしたものである。

【００１３】上記した手段によれば、コレクタ領域と素
子分離用拡散領域との間に設けられたベース領域と同一
導電型の拡散領域をアノードとしコレクタ領域をカソー
ドするダイオードが、上記トランジスタからなる保護ダ
イオードと並列に挿入された回路が構成されるため、負
のサージ電流が流れるときに新たに追加したダイオード
からも電流が流れるようになり、これによって隣接する
素子の島領域との間に寄生するトランジスタに流れよう
とする電流を抑えることができ、隣接する外部端子の保
護トランジスタを誤動作させたり内部回路素子に寄生す
るサイリスタがラッチアップを起こすのを防止すること
ができる。

【００１４】また、望ましくは、上記ベース領域と同一
導電型の拡散領域は、当該保護トランジスタの素子領域
の周縁に少なくともコレクタ引き出し領域を囲むように
設ける。これによって、サージ電流が流されたときの電
流密度を下げることができ、保護トランジスタおよび保
護ダイオードの特性の劣化を防止することができる。

【００１５】上記のようにベース領域と同一導電型の拡
散領域をコレクタ引き出し領域を囲むように設ける場合
には、ベース領域とエミッタ領域を省略するようにして
も良い。ただし、ベース領域とエミッタ領域を設けてお
けば、保護トランジスタと並列に保護ダイオードが挿入
された構成となるため、外部端子に数千ボルトの負の静
電パルスが印加されたときには保護トランジスタにコレ
クタ電流が流れてこれを吸収することができるため静電
耐圧も良好となる。

【００１６】さらに、内部回路を構成する縦型トランジ
スタと同一構造のトランジスタのベースとエミッタを結
合してアノードとしかつコレクタをカソードとするよう
に接続して、当該トランジスタを保護ダイオードとして
作用させるようにした外部端子保護回路において、ベー
ス領域と同一導電型の拡散領域をコレクタ引き出し領域
を囲むように設ける代わりに、コレクタ引き出し領域の
周りを囲むように当該トランジスタのベースおよびエミ
ッタ領域を形成するようにしても良い。これによって、
素子分離用拡散領域と外部端子に接続されるコレクタ引
き出し領域とを離間させることができ、隣接する素子の
島領域との間に寄生するトランジスタに流れる電流を防
止することができる。

【００１７】また、上記の場合、コレクタ引き出し領域
を中心としてベースおよびエミッタ領域をドーナツ状も
しくは多角形状に形成するのが望ましい。これによっ
て、これらの領域が矩形状である場合に比べて電流集中
を生じにくくして保護素子自身の静電耐圧を向上させる
ことができる。

【００１８】さらに、上記ベース領域およびエミッタ領
域の外側に、上記ベース領域と同一導電型の拡散領域を
設け、ベース領域と同一の電位点に接続するように構成
しても良い。これによって、この拡散領域と基板側との
接合が保護ダイオードとして作用してサージ電流による
誤動作をさらに防止することができる。

【００１９】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２０】図１〜図３は本発明に係る外部端子保護回
路の第１の実施例を示すもので、そのうち図１は等価回
路図、図２は保護トランジスタと保護ダイオードの構造
を示す断面図、図３は保護トランジスタと保護ダイオー
ドのレイアウト構成を示す平面図である。なお、図２は
図３におけるＡ−Ａ’線に沿った断面を示す。

【００２１】本実施例は、バイポーラ・トランジスタの
ベースとエミッタを結合してアノードとしコレクタをカ
ソードした保護ダイオードを、外部端子ＰＩＮと電源電
圧端子Ｖｃｃとの間および外部端子ＰＩＮと接地端子Ｇ
ＮＤとの間にそれぞれ逆バイアスとなるように接続した
外部端子保護回路を構成する接地電位側のトランジスタ
Ｑ２を、図２に示すような構造にしたものである。これ
によって、図１に示すように、保護トランジスタＱ２と
並列に保護ダイオードＤ１が接続されたのと同等の外部
端子保護回路が得られる。

【００２２】図２に示されているように、本実施例の外
部端子保護回路を構成するトランジスタＱ２は、内部回
路を構成する縦型トランジスタとほぼ同一の構造を有す
る。すなわち、Ｐ型半導体基板１０の表面にエピタキシ
ャル成長された低濃度Ｎ型エピタキシャル層１１を貫通
して基板１０の表面に達するように形成されたＰ型拡散
層からなる素子分離領域１２により囲まれたＮ型島領域
１１ａの表面に、比較的高濃度のＰ型拡散層からなるベ
ース領域１３と高濃度のＮ型拡散層からなるエミッタ領
域１４とが形成されている。

【００２３】また、上記Ｎ型島領域１１ａと基板１０と
の境界部にはコレクタ領域となる高濃度Ｎ型埋込み層１
５が形成されているとともに、Ｎ型島領域１１ａにはこ
のＮ型埋込み層１５の達するようにＮ型拡散層からなる
コレクタ引き出し領域１６が形成されており、このコレ
クタ引き出し領域１６は外部端子ＰＩＮに接続されるよ
うに構成されている。

【００２４】さらに、この実施例においては、上記コレ
クタ引き出し領域１６と素子分離領域１２との間にベー
ス領域１３と同一導電型であるＰ型の拡散領域１７が設
けられている。そして、このＰ型拡散領域１７には、上
記ベース領域１３とエミッタ領域１４と同一の接地電位
が印加されるように構成されている。

【００２５】この実施例においては、コレクタ引き出し
領域１６と素子分離領域１２との間に設けられたベース
領域と同一導電型のＰ型拡散領域１７をアノードとしＮ
型の島領域１１ａをカソードするダイオードＤ１が、上
記ベース領域１３とエミッタ領域１４とコレクタ領域１
５とからなるトランジスタＱ２と並列に挿入された図１
のような回路が構成される。

【００２６】そのため、外部端子ＰＩＮに負のサージ電
流が流されたときに新たに追加されたダイオードＤ１か
らも電流が流れるようになり、これによって隣接する素
子の島領域との間に寄生するトランジスタに流れようと
する電流を抑えることができ、隣接する外部端子の保護
トランジスタを誤動作させたり内部回路素子に寄生する
サイリスタがラッチアップを起こすのを防止することが
できる。

【００２７】上記Ｐ型拡散領域１７は、隣接する素子の
島領域との間に寄生するトランジスタに流れようとする
電流を抑える上では深い方が良いので、特性の面からは
Ｐ型拡散領域１７とＰ型ベース領域１３とは別個の工程
で形成するのが望ましい。ただし、そのようにするとプ
ロセスが複雑になるので、特性向上は多少犠牲にしても
プロセスを簡略化したい場合には、Ｐ型拡散領域１７と
Ｐ型ベース領域１３と同一工程で形成するようにすれば
良い。

【００２８】さらに、本実施例においては、上記Ｐ型拡
散領域１７が、図３に示すように、上記コレクタ引き出
し領域１６とベース領域１３とエミッタ領域１４を囲む
ように設けられている。これによって、Ｐ型拡散領域１
７とＮ型の島領域１１ａとからなる保護ダイオードの接
合面積が大きくなり、サージ電流が流れるときの電流密
度を下げることができる。なお、図３に示すように、コ
レクタ引き出し領域１６を囲むようにＰ型拡散領域１７
を形成した場合、このＰ型拡散領域１７に対して接地電
位を印加するための電極の接続穴すなわちコンタクトホ
ールは複数個設けられる。

【００２９】図３の実施例においては、上記Ｐ型拡散領
域１７はコの字状に形成されているが、図４に示すよう
に、コレクタ引き出し領域１６とベース領域１３とエミ
ッタ領域１４をすべて囲むようにＰ型拡散領域１７を形
成しても良い。

【００３０】ただし、このようにすると素子の占有面積
が大きくなるので、図３のようにＰ型拡散領域１７は、
ベース領域１３とエミッタ領域１４のある側を省略して
コの字型にする方がよい。この部分ではベース領域１４
からコレクタ引き出し領域１６へサージ電流が流れるの
で、省略したとしても全体して流れる電流の分布はそれ
ほど違いはなく、省略することによる面積低減の利点が
期待できるからである。

【００３１】さらに、その変形として、図５に示すよう
に、コレクタ引き出し領域１６を挟むようにして一対の
ベース領域１３ａ，１３ｂとエミッタ領域１４ａ，１４
ｂをそれぞれ配置するとともに、それらの両側にＰ型拡
散領域１７ａ，１７ｂを形成するようにしても良い。外
部端子に数千ボルトの正の静電パルスが印加されたとき
には外部端子に接続された保護トランジスタのベースと
コレクタとのＰＮ接合がブレークダウンして電流が流
れ、これを吸収することができる。そのため、図１に示
すように保護トランジスタＱ２と保護ダイオードＤ１と
が並列に接続された回路の方が、保護ダイオードＤ１の
みの回路に比べて内部回路を構成する入力素子の静電破
壊を防止する効果が良好である。

【００３２】従って、図５のように、コレクタ引き出し
領域１６を挟むようにして一対のベース領域１３ａ，１
３ｂとエミッタ領域１４ａ，１４ｂをそれぞれ配置し、
それらの両側にＰ型拡散領域１７ａ，１７ｂを設けた構
成とすることでさらに静電耐圧を向上させることができ
るという利点がある。ただし、サージ電流に対して有効
であれば静電耐圧はそれほど高くなくてもよい場合に
は、図６に示すように、保護トランジスタのベース領域
１３とエミッタ領域１４を省略してコレクタ引き出し領
域１６のみ形成してその周囲を囲むようにＰ型拡散領域
１７を形成するようにしても良い。

【００３３】図７〜図９は、本発明に係る外部端子保護
回路の他の実施形態を示す。

【００３４】このうち図７および図８は、コレクタ引き
出し領域１６を中心としてその周囲にドーナツ状と多角
形状に、ベース領域１３とエミッタ領域１４をそれぞれ
配置、形成したものである。このようにコレクタ引き出
し領域１６の周囲にベース領域１３とエミッタ領域１４
をそれぞれ配置することによって、素子分離用拡散領域
１２と外部端子に接続されるコレクタ引き出し領域１６
とを離間させ、素子分離用Ｐ型拡散領域１２からサージ
電流が流れにくくすることができる。その結果、保護ダ
イオードを構成するＰ型拡散領域１７を設けなくても隣
接する素子の島領域との間に寄生するトランジスタに流
れる電流を防止することができる。

【００３５】また、コレクタ引き出し領域１６およびベ
ース領域１３がドーナツ状または多角形状とすることに
より、これらの領域が矩形状である場合に比べて電流集
中を生じにくくして保護素子自身の静電耐圧を向上させ
ることができる。すなわち、コレクタ引き出し領域１６
およびベース領域１３が矩形状であると、その角部に電
流が多く流れる電流集中が生じてその部分のＰＮ接合が
破壊され易くなるが、図７または図８のように円形もし
くは多角形にすると、コレクタ引き出し領域１６と対向
するベース領域１３とエミッタ領域１４の角部が鈍角に
なるため、電流集中が生じにくくなる。

【００３６】図９は、コレクタ引き出し領域１６を中心
としてその周囲にドーナツ状にベース領域１３とエミッ
タ領域１４をそれぞれ配置、形成し、さらにその外側に
保護ダイオードを構成するＰ型拡散領域１７をドーナツ
状に形成したものである。この実施例では、コレクタ引
き出し領域１６と素子分離用拡散領域１２との距離がさ
らに遠くなり、素子分離用Ｐ型拡散領域１２からサージ
電流が流れにくくなる。この場合においても、Ｐ型拡散
領域１７をベース領域１３よりも深く形成することによ
り、Ｐ型拡散領域１７とベース領域１３の両方からサー
ジ電流を流すことができるため、その外側の素子分離用
Ｐ型拡散領域１２からサージ電流がさらに流れにくくす
ることができる。

【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、外
部端子保護回路を構成するトランジスタＱ１についても
同様な構成を設けるようにしても良い。

【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である車載用
ＩＣに適用した場合について説明したが、本発明はそれ
に限定されるものでなく、半導体集積回路一般に利用す
ることができる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４０】すなわち、本発明に従うと、外部端子にサ
ージ電流が印加されても内部回路や隣接する外部端子の
保護ダイオードが誤動作しにくい外部端子保護回路を実
現することができる。

【００４１】また、本発明に従うと、外部端子に印加さ
れるサージ電流に対するラッチアップ強度が高く、しか
も静電耐圧の高い半導体集積回路が得られる。

【図面の簡単な説明】

【図１】本発明に係る外部端子保護回路の第１の実施例
を示す回路図。

【図２】保護トランジスタと保護ダイオードの構造を示
すもので、図３におけるＡ−Ａ線に沿った断面構造を示
す断面図。

【図３】保護トランジスタと保護ダイオードのレイアウ
ト構成を示す平面図。

【図４】本発明に係る外部端子保護回路の他の実施例の
レイアウト構成を示す平面図。

【図５】本発明に係る外部端子保護回路の他の実施例の
レイアウト構成を示す平面図。

【図６】本発明に係る外部端子保護回路の他の実施例の
レイアウト構成を示す平面図。

【図７】本発明に係る外部端子保護回路の他の実施例の
レイアウト構成を示す平面図。

【図８】本発明に係る外部端子保護回路の他の実施例の
レイアウト構成を示す平面図。

【図９】本発明に係る外部端子保護回路の他の実施例の
レイアウト構成を示す平面図。

【図１０】従来の外部端子保護回路の構成例を示す回路
図。

【図１１】従来の外部端子保護回路の保護トランジスタ
の構造を示す断面図。

【符号の説明】

１０半導体基板１１Ｎ型エピタキシャル層１１ａ，１１ｂＮ型島領域１２素子分離領域１３ベース領域１４エミッタ領域１５Ｎ型埋込み層（コレクタ領域）１６コレクタ引き出し領域１７Ｐ型拡散領域（保護ダイオード）

───────────────────────────────────────────────────── フロントページの続き (72)発明者大谷修東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者橋詰勝彦東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者永島英明東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者多田幸司東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者丹波栄策東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者小畑知子東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5F038 BH04 BH05 BH06 BH13 BH18 CA02 EZ20 5F082 AA27 AA33 BA02 BC03 BC11 DA02 FA16 GA02 GA04 HA14 HA16 HA17 HA22 HA24 HA32 HA35 HA36 HA52 HA54 HA55 HA56 HA57 HB03 HB15 HB17 HB22 HB24 HB26

Claims

【特許請求の範囲】

【請求項１】内部回路を構成する縦型バイポーラ・ト
ランジスタと同一構造のトランジスタのベースとエミッ
タを結合してアノードとしかつコレクタをカソードとす
るように接続して、当該トランジスタを保護ダイオード
として作用させるようにした外部端子保護回路におい
て、上記保護用のトランジスタのコレクタ引き出し領域
と素子分離用拡散領域との間にベース領域と同一導電型
の拡散領域を設け、ベース領域と同一の電位点に接続す
るようにしたことを特徴とする外部端子保護回路。
【請求項２】保護ダイオードを構成する上記ベース
領域と同一導電型の拡散領域は、当該保護トランジスタ
の素子領域の周縁に少なくともコレクタ引き出し領域を
囲むように設けたことを特徴とする請求項１に記載の外
部端子保護回路。
【請求項３】上記ベース領域と同一導電型の拡散領域
は、ベース領域よりも深く形成されていることを特徴と
する請求項１または２に記載の外部端子保護回路。
【請求項４】上記ベース領域と同一導電型の拡散領域
は、ベース領域と同一不純物濃度で同一の深さを有する
ことを特徴とする請求項１または２に記載の外部端子保
護回路。
【請求項５】内部回路を構成する縦型バイポーラ・ト
ランジスタと同一構造のトランジスタのベースとエミッ
タを結合してアノードとしかつコレクタをカソードとす
るように接続して、当該トランジスタを保護ダイオード
として作用させるようにした外部端子保護回路におい
て、上記保護用のトランジスタのコレクタ引き出し領域
の周りを囲むようにベースおよびエミッタ領域を形成し
たことを特徴とする外部端子保護回路。
【請求項６】上記ベース領域およびエミッタ領域は、
ドーナツ状もしくは多角形状であることを特徴とする請
求項５に記載の外部端子保護回路。
【請求項７】上記ベース領域およびエミッタ領域の外
側に、上記ベース領域と同一導電型の拡散領域を設け、
ベース領域と同一の電位点に接続するようにしたことを
特徴とする請求項５または６に記載の外部端子保護回
路。
【請求項８】上記ベース領域と同一導電型の拡散領域
は、ベース領域よりも深く形成されていることを特徴と
する請求項５、６または７に記載の外部端子保護回路。
【請求項９】内部回路と、該内部回路の入出力端子が
接続された外部端子とを備えた半導体集積回路であっ
て、上記外部端子には請求項１〜８のいずれかに記載の
外部端子保護回路が接続されてなることを特徴とする半
導体集積回路。