KR100331595B1 - 바이폴라 반도체소자의 구동방법과 바이폴라 반도체소자를 이용한 반도체장치 - Google Patents

바이폴라 반도체소자의 구동방법과 바이폴라 반도체소자를 이용한 반도체장치 Download PDF

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Abstract

본 발명은 턴 오프 시, 주전류가 하강시간으로 이행하기 전에 제어전극의 전압을 반도체소자의 임계값(Vth)이하로 저하시킴으로써, 주전극간의 전압 상승전에 전자 주입을 정지시켜, 전류 밀도의 안정성을 향상할 수 있고, 전류 집중이나 발진 등을 저지하여 신뢰성을 향상시키는 바이폴라 반도체소자의 구동방법과 바이폴라 반도체소자를 이용한 반도체장치에 관한 것으로서, 전류 밀도의 안정성을 향상할 수 있고, 전류 집중이나 발진 등을 저지하여 신뢰성의 향상을 도모하는 것을 특징으로 한다.

Description

바이폴라 반도체소자의 구동방법과 바이폴라 반도체소자를 이용한 반도체장치{METHOD FOR DRIVING BIPOLAR SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR APPARATUS USING THE DEVICE}
본 발명은 대전력의 제어에 이용되는 바이폴라 반도체소자의 구동방법과 바이폴라 반도체소자를 이용한 반도체장치에 관한 것이다.
최근, 전력제어용의 반도체소자로서 IGBT(Insulated Gate Bipolar Transistor) 및 IEGT(Injection Enhanced Gate Transistor)가 주목되고 있다. 이러한 IGBT 및 IEGT는 MOS구조를 가진 바이폴라 소자이고, 파워 MOSFET의 고속 스위칭 특성과 바이폴라 트랜지스터의 고내압·고도통 특성을 갖고 있다. 이 때문에, 인버터 등의 전력변환장치에 적용 가능하게 되어 있다. 이하, IGBT를 예를 들어 설명한다.
도 100은 일반적인 인버터의 구성을 나타낸 회로도이고, 하이 사이드의 IGBT 1 및 로우 사이드의 IGBT 2가 각각 환류 다이오드(D1, D2) 및 게이트 저항(RG1,RG2)을 갖고 전원전압(Vcc)에 직렬로 접속되어 있다.
지금, 로우 사이드의 IGBT 2에 주목하면 이 IGBT 2에는 양음 15V의 게이트 신호가 도시되지 않은 게이트 구동회로에서 게이트 저항(RG2)을 통해 보내지고, 그 게이트 신호에 대응하여 IGBT 2에 흐르는 컬렉터 전류(Ic)가 도통(온) 또는 차단(오프)된다. 예를 들면 IGBT 2의 게이트(G)에 양의 게이트 신호가 인가되면 컬렉터 전류(Ic)가 흘러 온 상태가 되고, 음의 게이트 신호가 인가되면 컬렉터 전류(Ic)가 차단되어 오프 상태가 된다.
여기에서 게이트 신호가 음에서 양으로 바뀔 때, IGBT 2가 턴 온하면 좋고, IGBT 2가 오프 상태에서 온 상태로 이행하여 컬렉터 전류(Ic)가 흐른다. 한편, 게이트 신호가 양에서 음으로 바뀔 때, 턴 오프하면 좋고, IGBT 2가 온 상태에서 오프 상태로 이행하여 컬렉터 전류(Ic)가 차단된다.
도 101은 IGBT의 턴 오프 파형의 예를 나타낸 파형도이고, 도 102는 턴 오프 동작을 설명하기 위한 IGBT의 구성을 나타낸 단면도이다. 도 102에 나타낸 바와 같이 이 IGBT는 저농도의 n형 베이스층(1)의 한쪽 표면에 고농도의 p형 에미터층(2)이 형성되고, p형 에미터층(2)상에 컬렉터 전극(3)이 형성되어 있다.
한편, n형 베이스층(1)의 다른 쪽 표면에는 p형 베이스층(4)이 선택적으로 형성되고, p형 베이스층 표면(4)에는 고농도의 n형 소스층(5)이 형성되어 있다. 또, n형 소스층(5)과 n형 베이스층(1) 사이의 p형 베이스층(4) 위에는 게이트 산화막(6)을 사이에 두고 게이트 전극(7)이 형성되어 있다. 또, n형 소스층(5)과 p형 베이스층(4) 위에는 에미터 전극(8)이 형성되어 있다.
또, 이와 같은 IGBT에 있어서, 게이트 구동회로에서 주어지는 게이트 신호가 +15V에서 -15V로 변화하면, 도 101에 나타낸 바와 같이 RG를 통해 게이트 구동회로에 접속된 IGBT 2의 게이트 전압(VG)은 우선 어느 값까지 내려가고(시각(t1)), 잠시동안 그 값으로 일정하게 유지된다(시각(t2)). 또, 본 명세서 중, 이 VG 일정 기간(시각(t1∼t2))을 MOSFET 모드의 미러시간이라고 부른다. MOSFET모드의 미러시간 동안, 컬렉터 전압(VCE)은 약 15V까지 상승한다.
그 후, IGBT 내에서는 고전계를 갖는 공핍층이 게이트 산화막(6) 아래 및 p형 베이스층(4) 아래에서 n형 베이스층(1) 중으로 발달하기 시작하고, 컬렉터 전압(VCE)이 급상승한다(시각(t2∼)). 동시에 게이트 전압(VG)은 서서히 저하하기 시작하지만, 아직 IGBT의 임계값 전압(Vth)보다 높은 값에서 추이하고 있다.
컬렉터 전압이 다이오드에 의해 클램프되면, 컬렉터 전류(Ic)가 다이오드(도 100, D1)에 전류(轉流)되는 것에 의해 차단되고, 동시에 게이트 전류도 급강하를 시작하고(시각(t3)), 게이트 전압(VG)이 임계값 전압(Vth) 이하로 내려간다(시각(t3∼)). 또, 본 명세서 중, MOSFET모드의 미러 시간 후, 게이트 전압(VG)이 저하하기 시작하고나서 IGBT의 임계값 전압(Vth)에 도달하기 까지의 기간(시각(t2∼t3))을 IGBT모드의 미러시간이라고 부른다.
이와 같은 스위칭 방법은 현재 사용되는 모든 IGBT에 이용되고 있다. 이 스위칭 방법은 게이트 구동회로의 구동력이 적은데다가, 게이트 저항(RG)에 의해 스위칭이 제어 가능하다는 등의 이점이 있다. 특히, 저내압 소용량 IGBT에서는 가장간단하게 널리 이용되고 있다. 특히 종래, IGBT 등의 소자를 안전하게 동작시키기 위해 Rg를 크게 설정하는 방법이 일반적으로 신용되어 현재 모든 소자 응용에서 이 방법이 채택되고 있다.
그러나, 발명자들의 연구에 의해 이와 같은 스위칭 방법은 스위칭 시의 안정성에 중대한 문제가 있는 것이 판명되었다. 도 102는 IGBT의 구성에 더하여 IGBT모드의 미러시간에 있어서 소자 내부에서의 캐리어의 상태를 나타내고 있다. 여기에서, 게이트 전압(VG)은 임계값 전압(Vth)보다도 높기 때문에, 아직 전자의 주입이 일어나는 한편(도 102 중, e-), 컬렉터측에서는 홀이 흘러들어가고 있다(도 102 중 h+). 그 때문에, 고전계층(공핍층) 내에 홀과 전자가 공존하고 있다. 이 홀과 전자의 공존이 불안정성을 일으킨다. 또, 도 102 중 파선은 파선보다 위의 n형 베이스층(1) 중이 고전계이고, 파선보다 아래의 n형 베이스층(1) 중에는 축적 캐리어가 남아 있는 것을 나타내고 있다.
예를 들면 고전계 중의 공간전하밀도(ρ)는 n형 베이스층(1)의 도너 농도(ND), 고전계 중의 홀밀도(p) 및 고전계 중의 전자밀도(n)를 이용하여 다음 수학식 1과 같이 나타낸다.
여기에서, IGBT에 인가되는 전압은 이 공간전하밀도(ρ)의 고전계층 중에서의 적분값을 실리콘의 유전율(εSi)로 나눈 것이 된다.
한편, 전류밀도(J)는 고전계 중의 전자전류 밀도(Jn), 고전계중의 홀 전류밀도(Jp) 및 캐리어의 포화속도(vs)(약 107㎝/s)를 이용하여 다음 수학식 2와 같이 표시된다.
여기에서 주목해야 할 것은 홀과 전자가 반대의 전하극성을 갖기 때문에, 공간전하밀도(ρ)에 관해서는 수학식 1과 같이 서로 상쇄(p-n)하는데 대해, 홀도 전자도 같은 소(素)전하를 갖기 때문에, 고전계 중의 전류밀도(J)에 관해서는 수학식 2와 같이 홀밀도와 전자밀도의 합(p+n)으로 나타내는 것이다.
이것은 소자 내부의 전계 분포가 컬렉터 전압(VCE) 등의 조건에서 일정한 값을 취한다고 해도, 전류밀도가 1대1로 결정되지 않고 많은 자유도를 갖는 것을 나타내고 있다. 즉, 전류밀도가 일정화되지 않는 문제가 있다.
또, 컬렉터 전압(VCE) 및 컬렉터 전류(Ic)에 의해 게이트에 양의 피드백이 걸리면, 전자밀도가 변동하여 전류밀도(J)의 불안정성이 증대하고, 전류집중이 발생하여 소자가 파괴되는 문제가 있다.(참고문헌 1: I.Omura 등의 'Negative gate capacitance and related instability effect' IEEE Electron Device Letters Vol.18 No.12, pp.622-624, 1997. 참고문헌 2: I. Omura 등의 'IGBT instability due to negative gate capacitance' Proc of 7thEuropean Conference of Power Electronics and Applications Vol.2 pp2.066-069, Sept. 1997.)
다음에 IGBT의 대용량화가 진행되고, 하나의 IGBT의 전류용량 및 내압이 증가한 경우의 여러가지 문제에 대해 설명한다.
근래, IGBT의 전류용량이 증가했기 때문에, 하나의 IGBT의 패키지(소자 단체(單體)) 내에는 복수의 IGBT 칩이 병렬로 접속되어 있다. 예를 들면 1700V, 400A의 IGBT에서는 4∼6개의 칩이 패키지 내에 병렬로 나열되고, 2000V, 400A의 IGBT에서는 6개 정도의 칩이 나열되어 있다. 3.3㎸, 1200A의 IGBT는 20∼24개의 칩이 병렬로 나열되어 있다. 각 칩의 크기는 7∼15 밀리 각(角) 정도가 보통이고, 이만큼 다수의 칩이 나열되면, 패키지의 길이가 커진다.
여기에서 도 103은 2개의 칩 또는 소자의 IGBT 1, 2가 병렬 접속된 구성을 나타낸 회로도이다. 각 IGBT 1, 2의 각각의 게이트(G1, G2)는 대응하는 게이트 저항(RG1, RG2)을 사이에 두고 하나로 결합되고, 도시하지 않은 저항을 통해 게이트 구동회로에 접속되어 있다.
이와 같은 회로의 턴 오프 시의 파형을 도 104에 나타낸다. 2개의 IGBT 1, 2의 게이트 전압(VG1, VG2)의 차가 IGBT 모드의 미러 시간에서 커진 결과, 컬렉터 전류(Ic1, Ic2)가 2개의 IGBT 1, 2 사이에서 크게 다르고, 불균일하게 되어 버린다.
이런 종류의 IGBT 1, 2 사이의 전류불균일은 하나의 IGBT가 배의 전류를 차단할 수 있다면 문제없지만, 더 많은 칩이 병렬로 접속되어 있으면, 하나의 IGBT에 스위칭시, 도통시의 10배 되는 전류가 흐를 가능성이 있기 때문에 소자파괴의 원인이 되고 있다.
또, 이 IGBT 모드의 미러시간에 있어서 소자 내부의 캐리어 및 전계의 상태를 모식적으로 도 105에 나타낸다. 병렬접속에서는 컬렉터 전압(VCE)이 공통이기 때문에, n형 베이스층(1)중의 전계 분포는 2개의 IGBT 1, 2에서 거의 같다. 따라서, 공간전하밀도(ρ)는 거의 일치하는데도 불구하고, 내부의 전류밀도(J)가 크게 차이가 날 가능성이 있다.
즉, 컬렉터로부터의 피드백에 의해 한쪽 IGBT 1에서는 전자와 홀의 쌍방이 대량으로 흐르고, 다른 쪽의 IGBT 2에서는 적게 흐르지만, 양 IGBT 1, 2 사이에서 홀과 전자의 양의 차가 같다고 하는 상황이 일어날 가능성이 있다.
또, 전류 불균일의 다른 예로서 발진을 들 수 있다. 도 106은 발진의 예를 나타낸 파형도이다. 이와 같은 현상은 패키지 내부의 칩 상호간 또는 병렬 소자 상호간에서 전류불균일이 발생해도 패키지 외부에서 측정하는 한, 전류불균일이 관찰되지 않는다고 하는 특징이 있다.
이 때문에, 상기한 전류불균일 현상은 지금까지 그다지 알려지지 않았다. 그러나, 본 발명자는 시뮬레이션에 의해 상기한 바와 같이 원인을 규명하고, 또 그 현상을 재현하고 있다.
예를 들면 시뮬레이션에 의해 도 107에 나타낸 바와 같이 2개의 IGBT 1, 2를병렬로 접속한 구성에 있어서, 턴 오프 시의 거동을 관찰했다. 여기에서, 턴 오프시로부터 250ns 후, 한쪽 IGBT 2의 게이트 전압에 4ns폭으로 0.5V의 매우 작은 스파이크 노이즈를 혼입시키면 도 108에 나타낸 바와 같이 250ns를 넘은 시점부터 양 IGBT간의 언밸런스가 시간이 경과함에 따라 증배되어 전류불균일과 진동 현상이 출현했다.
스파이크 노이즈를 부여하는 시점을 150ns로 이동해도, 마찬가지로 250ns 이후(IGBT모드의 미러시간)에 전류불균일과 진동현상이 출현했다.
또, 병렬 접속에 있어서 전류불균일만이 아니라, 도 109 내지 도 111에 나타낸 바와 같이 복수의 IGBT 1∼n을 직렬 접속한 경우, 스위칭 시의 분배전압(VCE1∼VCEn)이 불균일하게 되는 형태로 동일한 문제가 나타난다.
이상, 설명한 바와 같이 반도체소자의 구동방법에서는 IGBT 단체(單體)인 경우, 전류밀도가 불안정하고, 전류집중 등의 문제가 있다.
또, 복수의 IGBT를 병렬 접속한 경우, 마찬가지로 전류집중, 발진현상 등의 문제가 있고, 소자의 특성, 특히 차단 전류를 현저하게 저하시킨다고 하는 문제가 있다.
또, 복수의 IGBT를 직렬 접속한 경우, 마찬가지로 분배 전압이 불균일하게 되는 문제가 있다.
본 발명은 상기 실정을 고려하여 이루어진 것으로서, 전류 밀도의 안정성을 향상할 수 있고, 전류집중과 발진 등을 저지하여 신뢰성을 향상할 수 있는 바이폴라 반도체소자의 구동방법과 바이폴라 반도체소자를 이용한 반도체장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제 1 실시형태에 따른 반도체소자의 구동방법을 설명하기 위한 파형도,
도 2는 동일 실시형태에서 IGBT 내부의 모습을 나타내는 단면도,
도 3은 동일 실시형태에서 전류 불균일의 소멸을 설명하기 위한 파형도,
도 4는 동일 실시형태에서 병렬 접속시의 IGBT 내부의 모습을 나타내는 단면도,
도 5는 동일 실시형태에서 직렬 접속시의 IGBT 내부의 모습을 나타내는 단면도,
도 6은 동일 실시형태에서 컬렉터전류의 격차에 관하여 비율 IG(peak)/Ic의 의존성을 취한 도면,
도 7은 동일 실시형태에서 도 6을 설명하기 위한 회로도,
도 8은 동일 실시형태에서 전압 분배의 격차에 관하여 비율 IG(peak)/Ic의 의존성을 취한 도면,
도 9는 동일 실시형태에서 도 8을 설명하기 위한 회로도,
도 10은 동일 실시형태에서 도 6의 내용을 고내압 소자와 저내압 소자로 비교하여 나타내는 도면,
도 11은 동일 실시형태에서 도 10을 설명하기 위한 회로도,
도 12는 동일 실시형태에서 게이트전류의 피크값 및 컬렉터전류의 비율과 소자의 정격 내압과의 관계를 나타내는 도면,
도 13은 본 발명의 제 2 실시형태에 따른 반도체소자의 구동방법을 설명하기 위한 파형도,
도 14는 본 발명의 제 3 실시형태에 따른 반도체 장치의 시뮬레이션 구성을 나타내는 회로도,
도 15는 동일 실시형태에서 본 발명에 따른 구동방법의 턴 오프시의 파형도,
도 16은 동일 실시형태에서 종래의 구동방법의 턴 오프시의 파형도,
도 17은 동일 실시형태에서 본 발명의 저항 부하의 경우의 턴 오프시의 파형도,
도 18은 동일 실시형태에서 종래의 저항 부하의 경우의 턴 오프시의 파형도,
도 19는 동일 실시형태에서 본 발명의 유도성 부하의 경우의 턴 오프시의 파형도,
도 20은 동일 실시형태에서 종래의 유도성 부하의 경우의 턴 오프시의 파형도,
도 21은 동일 실시형태에서 게이트 전하의 격차를 종래와 비교하여 나타내는 도면,
도 22는 동일 실시형태에서 구동방법의 온도 의존성을 나타내는 파형도,
도 23은 동일 실시형태에서 턴 오프 손실을 설명하기 위한 파형도,
도 24는 본 발명의 제 4 실시형태를 설명하기 위한 종래의 회로도,
도 25는 동일 실시형태에서 종래의 회로도,
도 26은 동일 실시형태에서 종래의 실장예를 나타내는 단면도,
도 27은 동일 실시형태에서 종래의 에미터배선을 나타내는 도면,
도 28은 동일 실시형태에서 종래의 게이트배선을 나타내는 도면,
도 29는 동일 실시형태에서 기생 인덕턴스의 허용값을 소자 내압과 함께 나타내는 도면,
도 30은 동일 실시형태에서 기생 인덕턴스의 허용값을 소자 내압과 함께 나타내는 도면,
도 31은 동일 실시형태에서 기생 인덕턴스의 허용값을 소자 내압과 함께 나타내는 도면,
도 32는 본 발명의 제 4 실시형태에 따른 게이트 구동회로가 적용된 반도체 장치의 구성을 나타내는 단면도,
도 33은 동일 실시형태에서 도 32의 입체도,
도 34는 동일 실시형태에서 반도체장치의 회로도,
도 35는 본 발명의 제 5 실시형태에 따른 분할게이트 드라이브의 회로도,
도 36은 동일 실시형태에서 게이트회로의 회로도,
도 37은 본 발명의 제 6 실시형태에 따른 게이트 구동장치의 구성을 나타내는 모식도,
도 38은 동일 실시형태에서 변형구성을 나타내는 모식도,
도 39는 본 발명의 제 7 실시형태에 따른 게이트 구동장치의 구성을 나타내는 회로도,
도 40은 동일 실시형태에서 효과를 설명하기 위한 종래 구성을 나타내는 회로도,
도 41은 본 발명의 제 8 실시형태에 따른 게이트 구동장치의 구성을 나타내는 회로도,
도 42는 본 발명의 제 9 실시형태에 따른 게이트 구동장치의 구성을 나타내는 회로도,
도 43은 동일 실시형태에서 효과를 설명하기 위한 동작 파형도,
도 44는 본 발명의 제 10 실시형태에 따른 게이트 구동장치의 구성을 나타내는 회로도,
도 45는 동일 실시형태에서 적용예를 설명하기 위한 회로도,
도 46은 동일 실시형태에서 적용예를 설명하기 위한 회로도,
도 47은 동일 실시형태에서 적용예를 설명하기 위한 회로도,
도 48은 본 발명의 제 11 실시형태에 따른 반도체장치에 적용되는 플로팅 게이트회로를 나타내는 회로도,
도 49는 본 발명의 제 12 실시형태에 따른 게이트 펄스신호를 나타내는 파형도,
도 50은 본 발명의 제 13 실시형태에 따른 반도체장치의 부분구성을 나타내는 회로도,
도 51은 본 발명의 제 14 실시형태에 따른 반도체장치의 부분구성을 나타내는 회로도,
도 52는 본 발명의 제 15 실시형태에 따른 모듈형 반도체소자의 칩배열을 모식적으로 나타내는 평면도,
도 53은 동일 실시형태에서 IGBT 칩을 설명하기 위한 모식도,
도 54는 동일 실시형태에서 배선구조의 단면구성을 설명하기 위한 모식도,
도 55는 동일 실시형태에서 칩배열의 변형예를 나타내는 평면도,
도 56은 동일 실시형태에서 모듈구조의 변형예를 나타내는 평면도,
도 57은 본 발명의 제 16 실시형태에 따른 모듈형 반도체소자의 칩배치를 나타내는 평면도,
도 58은 동일 실시형태에서 해결과제를 설명하기 위한 종래 배치를 나타내는 평면도,
도 59는 동일 실시형태에서 적용예를 나타내는 평면도,
도 60은 동일 실시형태에서 적용예를 나타내는 평면도,
도 61은 동일 실시형태에서 적용예를 나타내는 평면도,
도 62는 동일 실시형태에서 적용예를 나타내는 평면도,
도 63은 동일 실시형태에서 적용예를 나타내는 평면도,
도 64는 동일 실시형태에서 적용예를 나타내는 평면도,
도 65는 동일 실시형태에서 적용예를 나타내는 평면도,
도 66은 본 발명의 제 17 실시형태에 따른 모듈형 반도체소자의 구성을 나타내는 모식도,
도 67은 동일 실시형태에서 모듈형 반도체소자의 구성을 나타내는 모식도,
도 68은 동일 실시형태에서 적용예를 나타내는 모식도,
도 69는 동일 실시형태에서 적용예를 나타내는 모식도,
도 70은 동일 실시형태에서 적용예를 나타내는 모식도,
도 71은 동일 실시형태에서 적용예를 나타내는 모식도,
도 72는 본 발명의 제 18 실시형태에 따른 모듈형 반도체소자의 구성을 나타내는 사시도,
도 73은 동일 실시형태에서 모듈형 반도체소자의 구성을 나타내는 단면도,
도 74는 동일 실시형태에서 해결과제를 설명하기 위한 종래 구성을 나타내는 모식도,
도 75는 동일 실시형태에서 압접(壓接)구조를 설명하기 위한 모식도,
도 76은 동일 실시형태에서 가압 나사의 구성을 나타내는 모식도,
도 77은 동일 실시형태에서 변형구성을 나타내는 모식도,
도 78은 본 발명의 제 19 실시형태에 따른 모듈형 반도체소자 및 그 게이트 구동회로의 구성을 나타내는 평면도,
도 79는 도 78의 79-79선의 화살표 방향 단면도,
도 80은 동일 실시형태에서 각 칩의 접속구성을 나타내는 모식도,
도 81은 본 발명의 제 20 실시형태에 따른 모듈형 반도체소자 및 그 게이트 구동회로의 구성을 나타내는 평면도,
도 82는 도 81의 82-82선의 화살표 방향 단면도,
도 83은 동일 실시형태에서 각 칩의 접속구성을 나타내는 모식도,
도 84는 본 발명의 제 21 실시형태에 따른 모듈형 반도체소자 및 그 게이트 구동회로의 구성을 나타내는 평면도,
도 85는 도 84의 85-85선의 화살표 방향 단면도,
도 86은 동일 실시형태에서 변형구성을 나타내는 평면도,
도 87은 동일 실시형태에서 변형구성을 나타내는 평면도,
도 88은 동일 실시형태에서 변형구성을 나타내는 평면도,
도 89는 본 발명의 제 22 실시형태에 따른 모듈형 반도체소자의 부분구성을 나타내는 모식도,
도 90은 동일 실시형태에서 변형구성을 나타내는 모식도,
도 91은 동일 실시형태에서 변형구성을 나타내는 모식도,
도 92는 본 발명의 제 22 실시형태에서 종래의 구동방법을 나타내는 파형도,
도 93은 본 발명의 제 22 실시형태에 따른 구동방법을 나타내는 파형도,
도 94는 동일 실시형태에서 종래의 애벌란시현상을 설명하기 위한 모식도,
도 95는 동일 실시형태에서 구동용 애벌란시현상을 설명하기 위한 모식도,
도 96은 동일 실시형태에서 게이트저항의 값을 소자내압마다 나타내는 특성도,
도 97은 동일 실시형태에서 게이트저항의 값을 게이트전하마다 나타내는 특성도,
도 98은 동일 실시형태에서 적용 조건을 나타내는 특성도,
도 99는 동일 실시형태에서 적용 조건을 나타내는 특성도,
도 100은 일반적인 인버터의 구성을 나타내는 회로도,
도 101은 종래의 IGBT의 턴 오프 파형의 예를 나타내는 파형도,
도 102는 종래의 턴 오프동작을 설명하기 위한 IGBT의 구성을 나타내는 단면도,
도 103은 종래의 2개의 IGBT가 병렬 접속된 구성을 나타내는 회로도,
도 104는 종래의 도 103의 회로에 있어서 턴 오프시의 파형도,
도 105는 종래의 소자 내부의 모습을 나타내는 단면도,
도 106은 종래의 발진의 예를 나타내는 파형도,
도 107은 종래의 병렬 접속의 시뮬레이션 구성을 나타내는 도면,
도 108은 종래의 도 107의 시뮬레이션 결과를 나타내는 파형도,
도 109는 종래의 전압 분배의 불균일을 설명하기 위한 도면,
도 110는 종래의 전압 분배의 불균일을 설명하기 위한 도면 및
도 111은 종래의 전압 분배의 불균일을 설명하기 위한 도면이다.
*도면의 주요부분에 대한 부호의 설명
VCE: 컬렉터 전압 Vth: 임계값 전압
Ic, Ic1, Ic2: 컬렉터 전류 Vpie, Vpies: 게이트 전원
RG, RG1, RG2: 게이트 저항 L1, LE, LE1∼LEn, LG: 기생 인덕턴스
Lbig: 유도성 부하 Tr1∼Tr6, Q1∼Q6: 트랜지스터
D, Df: 다이오드 AL: 양극 리액터
11: 방열판 12: 주회로
13: 케이블
14, 25, 461∼464, 601∼60n, 91, 126: 게이트 구동회로
21: 동(銅) 기판 22, 83: DBC기판
23, 831, 832: 몰리브덴판 24: 빔리드
26: 게이트리드 31: 메인 게이트회로
321∼32n: 분할 게이트회로 33: 신호선
34: 실드 41: 신호원
42: 광송신부 42a: 광송신 모듈 구동회로
42b, 42b1∼42b4: 광송신 모듈 43: 광섬유 케이블
44: 포토커플러 구동회로 44a, 47∼49: 직류전원
44b: 광수신 모듈 44c: 인버터
45: 포토커플러 50, 50a∼50c: 전압증폭부
51: 전류증폭부 52: 출력부
53, 53a, 53b: 차동회로 611∼61n: 연산증폭기
621∼62n: 전압증폭기 631∼63n: 전류증폭기
70: 펄스 발생회로 71: 검출회로
72: 스위치소자 80, 80x, 122: IGBT 칩
81: 게이트배선 82: 센스 에미터배선
83C: 주컬렉터 83E: 주에미터
83e: 센스 에미터
83g, 124, 124a∼124d: 게이트배선 패턴부
84: 에미터 동(銅)포스트 85: 게이트 핀
86: 에미터 접점 90, 92, 93: 모듈
100: 도전성 베이스부재 101: 홈
102: 절연성 가이드 103, 111: 가압전극
104: 에미터전극 105: 절연체
106: 금속조각 107: 가압나사 설치판
108: 가압나사 108a: 볼
108b: 스프링 109: 컬렉터 전극
110: 알루미늄 볼 121: 컬렉터 전극기판
123: 절연기판 125: 접속단자
127: 금속블럭 128: 에미터 전극기판
129: 외관용기 몸체 130: 제어용 에미터배선 패턴부
131: 절연층 132: 게이트 핀
133: 에미터 핀 140: 임팩트 이온화 영역 금속블럭(MB)
BW, BWe: 본딩와이어 Col: 주컬렉터단자
E: 주에미터단자 Gp: 게이트패드
Ep: 에미터패드
청구항 1에 대응하는 발명은 고압측 주전극, 저압측 주전극 및 제어전극을 갖는 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서, 상기 바이폴라 반도체소자를 턴 오프할 때, 상기 주전극간을 흐르는 주전류가 하강 시간으로 이행하기 전에 상기 제어전극의 전압을 상기 바이폴라 반도체소자의 임계값 전압(Vth) 이하로 저하시키는 공정을 포함하고 있는 바이폴라 반도체소자의 구동방법이다.
또, 청구항 2에 대응하는 발명은 청구항 1에 대응하는 바이폴라 반도체소자의 구동방법에 있어서, 상기 저하시키는 공정에서는 상기 주전류가 하강 시간으로 이행하기 전에 상기 제어전극의 전압파형에 나타나는 미러 시간이 종료되어 있는 바이폴라 반도체소자의 구동방법이다.
또, 청구항 3에 대응하는 발명은 고압측 주전극, 저압측 주전극 및 제어전극을 갖는 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서, 상기 바이폴라 반도체소자를 턴 오프할 때, 상기 주전극간의 전압이 오버 슈트영역에 들어가기 전에 상기 제어전극의 전압을 상기 바이폴라 반도체소자의 임계값 전압(Vth) 이하로 저하시키는 공정을 포함하고 있는 바이폴라 반도체소자의 구동방법이다.
또, 청구항 4에 대응하는 발명은 고압측 주전극, 저압측 주전극 및 제어전극을 갖는 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서, 상기 바이폴라 반도체소자를 턴 오프할 때, 상기 주전극간의 전압이 오프 상태에서의 인가전압(Vcc)의 1/10 이상으로 상승하기 전에 상기 제어전극의 전압을 상기 바이폴라 반도체소자의 임계값 전압(Vth) 이하로 저하시키는 공정을 포함하고 있는 바이폴라 반도체소자의 구동방법이다.
또, 청구항 5에 대응하는 발명은 고압측 주전극, 저압측 주전극 및 제어전극을 갖는 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서, 상기 바이폴라 반도체소자를 턴 오프할 때, 상기 주전극간의 전압이 오프상태에서의 인가전압(Vcc)의 1/10 이상으로 상승하기 전에 상기 제어전극의 전압파형에 나타나는 미러시간을 종료시키는 공정을 포함하고 있는 바이폴라 반도체소자의 구동방법이다.
또, 청구항 6에 대응하는 발명은 고압측 주전극, 저압측 주전극 및 절연 게이트형의 제어전극을 갖는 바이폴라 반도체소자를 서로 병렬 접속하여 구성된 복수의 바이폴라 반도체소자군과 상기 각 바이폴라 반도체소자군마다 설치된 복수의 게이트 구동회로를 구비하고, 상기 게이트 구동회로는 상기 바이폴라 반도체소자군마다 설치되며, 또한 상기 바이폴라 반도체소자군의 전체 바이폴라 반도체소자의 절연게이트형의 제어전극에 설치되며, 상기 바이폴라 반도체소자를 턴오프할 때, 상기 주전극 사이를 흐르고 있는 주전류가 하강시간으로 이행하기 전에 상기 제어전극의 전압을 임계값 이하로 저하시키도록 구동하는 구동신호를 부여하도록 구성하는 바이폴라 반도체소자를 이용한 반도체장치이다.
또, 청구항 11에 대응하는 발명은 고압측 주전극, 저압측 주전극 및 제어전극을 갖고, 상호 콘덕턴스가 gm이고, 임계값 전압이 Vth인 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서, 상기 주전극간에 주전류(Ic)를 흐르도록 상기 바이폴라 반도체소자를 턴 온할 때, 상기 주전극간의 전압이 1/2로 저감하기 이전에 상기 제어전극의 전압을 (Vth+Ic/gm) 이상으로 상승시키는 공정을 포함하고 있는 바이폴라 반도체소자의 구동방법이다.
또, 본 발명에 있어서 턴 오프는 통상의 동작(정격 동작)의 경우에 있어서 턴 오프를 가리킨다.
(작용)
따라서, 청구항 1에 대응하는 발명은 이상과 같은 수단을 구비한 것에 의해 바이폴라 반도체소자를 턴 오프할 때, 주전류가 하강 시간으로 이행하기 전에 상기 제어전극의 전압을 바이폴라 반도체소자의 임계값 전압(Vth) 이하로 저하시키는 것에 의해, 주전극간의 전압의 상승전에 전자주입을 정지시키고, 전류밀도의 안정성을 향상할 수 있고, 전류집중과 발진 등을 저지하여 신뢰성을 향상시킬 수 있다.
또, 청구항 2에 대응하는 발명은 주전류가 하강 시간으로 이행하기 전에 제어전극의 전압파형에 나타나는 미러 시간이 종료되어 있기 때문에 청구항 1에 대응하는 작용과 같은 작용을 나타낼 수 있다.
또, 청구항 3에 대응하는 발명은 바이폴라 반도체소자를 턴 오프할 때, 주전극간의 전압이 오버 슈트영역에 들어가기 전에 제어전극의 전압을 바이폴라 반도체소자의 임계값 전압(Vth) 이하로 저하시키기 때문에 청구항 1에 대응하는 작용과 같은 작용을 나타낼 수 있다.
또, 청구항 4에 대응하는 발명은 바이폴라 반도체소자를 턴 오프할 때, 주전극간의 전압이 오프 상태에서의 인가전압(Vcc)의 1/10 이상으로 상승하기 전에 제어전극의 전압을 바이폴라 반도체소자의 임계값 전압(Vth) 이하로 저하시키기 때문에 청구항 1에 대응하는 작용과 같은 작용을 실현할 수 있다.
또, 청구항 5에 대응하는 발명은 바이폴라 반도체소자를 턴 오프할 때, 주전극간의 전압이 오프상태에서의 인가전압(Vcc)의 1/10 이상으로 상승하기 전에 제어전극의 전압파형에 나타나는 미러시간을 종료시키기 때문에 청구항 1에 대응하는 작용과 같은 작용을 나타낼 수 있다.
또, 청구항 6에 대응하는 발명은 1개 이상의 바이폴라 반도체소자를 개별로 포함하는 복수의 소자군에 대해 소자군마다 설치된 각 게이트 구동회로가 소자군 내의 모든 바이폴라 반도체소자의 제어전극에 구동신호를 주는 것에 의해 배선의 기생 인덕턴스를 저감할 수 있고, 따라서 청구항 1에 대응하는 작용과 같은 작용을 용이하고 확실하게 나타낼 수 있다.
또, 청구항 11에 대응하는 발명은 주전극간에 주전류(Ic)를 흐르도록 바이폴라 반도체소자를 턴 온할 때, 상기 주전극간의 전압이 1/2로 저하하기 이전에 제어전극의 전압을 전류포화 게이트 전압(Vth+Ic/gm) 이상으로 상승시키기 때문에 패키지 내의 칩 간의 전류 불일치, 진동을 억제할 수 있는데다가, 직렬로 된 경우 전압분배를 맞출 수 있다.
(발명의 실시형태)
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태에 따른 반도체소자의 구동방법을 설명하기 위한 파형도이고, 도 101 및 도 104와 동일 부분에는 동일 부호를 붙여서 그 상세한 설명은 생략하고, 여기에서는 다른 부분에 대해 주로 서술한다. 또, 이하의 각 실시형태도 마찬가지로 하여 중복된 설명을 생략한다.
즉, 본 실시형태는 전류밀도의 불안정성에 기인한 전류집중과 진동현상의 저지를 꾀하는 관점에서 도 1에 나타낸 바와 같이 턴 오프할 때에 서로 병렬 접속되어 있는 복수의 IGBT의 게이트 전압을 컬렉터 전압(VCE)의 상승이 시작되기 전에 임계값 전압(Vth) 이하로 저하시키는 것이다. 또, 임계값 전압(Vth)은 IGBT에 컬렉터 전류를 흐르게 하는데 필요한 게이트 전압이고, 구체적으로는 컬렉터·에미터 전극간에 컬렉터 전압(VCE)을 부가한 상태에서 게이트 전압을 서서히 상승시켜 컬렉터 전류가 흐르기 시작할 때의 게이트 전압이다.
또, 본 실시형태는 다음의 (ⅰ)에 나타낸 바와 같이 말을 바꿀 수 있고, 다음의 (ⅱ)(ⅲ)에 나타낸 바와 같이 변형가능하다.
(ⅰ) 턴 오프할 때에 종래 보여진 IGBT 모드의 미러 시간을 0으로 하거나 또는 그 기간을 단축하여, 컬렉터 전압(VCE)의 상승전에 전자주입을 정지시킨 구동방법이다.
(ⅱ) 턴 오프할 때에 컬렉터 전류(Ic)가 하강 시간으로 이행하기 전에 게이트 전압을 임계값 전압(Vth) 이하로 저하시켜 전자주입을 정지시킨 구동방법이다. 또, 하강 시간은 도 1에 나타낸 바와 같이 주전류가 90%까지 감소한 시점에서 10%까지 감소한 시점까지의 기간이다.
(ⅲ) 턴 오프할 때에, 컬렉터 전압(VCE)이 오버 슈트영역에 들어가기 전(턴 오프 개시 후, VCE가 처음으로 변환회로의 DC전압을 넘기 전)에 게이트 전압을 임계값 전압(Vth) 이하로 저하시켜 전자 주입을 정지시킨 구동방법이다. 오버 슈트 영역은 통상의 인버터 회로(도 100 참조)의 인가전압(Vcc)보다도 소자전압(VCE)이 높아지는 기간이고, 이 오버 슈트 영역의 기간에서 파괴가 많다고 하는 문제가 있다.
여기에서, 컬렉터 전압(VCE)이 상승하는 동안의 IGBT 내부의 상태를 도 2에 나타낸다. 컬렉터 전압(VCE)의 상승 전에 게이트 전압을 임계값 전압(Vth) 이하로 했기 때문에, 컬렉터 전압(VCE)이 상승하는 동안, 고전계 영역에는 홀만 흐르고, 전자가 흐르지 않는다. 따라서, 고전계 중의 공간전하밀도(ρ)는 홀 밀도(p)로만 결정된다. 전류(Ic)는 홀이 고전계 중을 포화속도(vs)로 이동하는 것에 의해 생기기 때문에, 홀 밀도(p), 소(素)전하량(q) 및 홀의 포화속도(vs)의 곱이 전류가 된다. 즉, 홀 밀도(p)라고 하는 매개변수를 통해 고전계의 분포와 전류값이 1대1로 대응한다. 이것을 식으로 하면 다음 수학식 3과 같이 된다.
이 때, 컬렉터 전압(VCE)은 공간전하밀도(ρ)의 전계에 따른 적분을 유전율(εSi)로 나눈 것이 되고, 컬렉터 전압(VCE)에 의해 IGBT에 흐르는 전류(Ic)를 일정한 값으로 하도록 전류 균일화 기구가 작동된다.
따라서, 컬렉터 전압(VCE)이 상승하는 동안은 병렬 접속된 IGBT 1, 2를 흐르는 전류(Ic1, Ic2)가 균일하게 흐르고, 그 후도 균일성이 유지된다.
또, 병렬 접속된 IGBT 1, 2간에 온도의 차이 등에 의해 특성이나 축적전하의 차이가 생겨도 그 차이에 의한 전류 불균일은 도 3에 나타낸 바와 같이 컬렉터 전압(VCE)의 상승전에만 보이고, 게이트 전압(VG)을 임계값 전압(Vth) 이하로 저하시킨 시점에서 소멸한다. 이유는 도 3 및 도 4에 나타낸 바와 같이 게이트 전압(VG)을 임계값 전압(Vth) 이하로 저하시킨 시점에서 전자주입이 없어지고, 홀의 이동만으로 전류가 결정되는 안정화 기구가 작동하기 때문이다.
따라서, 파괴가 일어나는 컬렉터 전압(VCE)이 상승한 상태에서는 전류가 균일화되기 때문에, 파괴의 발생을 최소한으로 억제할 수 있다.
또, 직렬 접속인 경우에도 이 안정화 기구가 작동된다. 직렬 접속인 경우, 도 5에 나타낸 바와 같이, 각 IGBT 1, 2에 흐르는 전류(Ic)가 같기 때문에, 병렬 접속인 경우와는 반대 이유로 내부의 공간전하밀도(ρ)가 일정하게 된다. 이 때문에, 각 IGBT에 분배되는 전압을 일정하게 할 수 있다.
다음에 본 발명자들은 게이트 구동시에 흐르는 게이트 전류의 최대값(피크값 IG(peak))의 컬렉터 전류(Ic)에 대한 비율(IG(peak)/Ic)이 병렬 접속된 각 IGBT간의 전류의 균일성을 높이는 주요 조건인 것을 규명하였다.
도 6은 각 IGBT간의 컬렉터 전류의 격차에 관해 비율(IG(peak)/Ic)의 의존성을 취한 도면이다. 도 6에 의하면 스위칭시의 컬렉터 전류의 격차는 이 비율이 0.008(3.3㎸ 소자인 경우)에서 개선되기 시작하여(B점) 0.04 이상에서 완전하게 해소된다(A점). 이 그래프는 실험과 시뮬레이션에서 얻어진 것이다. 단, 이 그래프를 얻은 때에는 도 7에 나타낸 바와 같이 병렬 접속된 각 IGBT 1, 2에 컬렉터 전류(Ic1, Ic2)의 불균일을 일부러 일으키기 위해 턴 오프 시의 게이트 신호의 입력 타이밍을 20㎱∼50㎱ 정도 떨어뜨려 부여하고 있다. 그럼에도 불구하고, 게이트 전류(피크값)의 컬렉터 전류에 대한 비율이 0.04를 넘으면 컬렉터 전류의 불균일이 전혀 일어나지 않는다.
또, 직렬 접속에 있어서 각 IGBT 1, 2의 전압 분배에 관해서도 같은 결과를 얻고 있다. 즉, 도 8 및 도 9에 나타낸 바와 같이 B점에서 전압분배의 불균일이 개선되기 시작하여, A점 0.04에서 최소가 된다. 각 IGBT 1, 2간의 전압분배의 격차는 각 IGBT 1, 2의 캐리어량 등의 특성의 차이에 기인하여 완전히 0이 되지는 않지만, 종래에 비해 대폭 해소되어 있다.
다음에, 고내압의 IGBT와 저내압의 IGBT의 비교에 대해 서술한다. 도 10 및 도 11에 나타낸 바와 같이 내압에 의한 차가 있다. 저내압의 IGBT에서는 비교적 급격하게 효과가 나타나고, A점과 B점의 차가 작은데 비해, 고내압의 IGBT에서는 B점이 A점보다 꽤 작아진다. 즉, 고내압의 IGBT에서는 비교적 작은 전류비율로 균일화 효과가 나오기 시작한다.
이 결과를 정리한 것이 도 12이다. 도 12 중, 횡축은 소자의 정격내압을 나타내고, 종축은 게이트 전류의 피크값과 컬렉터 전류와의 비율을 나타내고 있다.
도 10에 나타낸 A점은 도 12 중에서는 수평인 0.04가 부여된 라인에 상당하고, 점 B는 도 12 중에서는 오른쪽으로 내려가는 사선(VBK/316)-2에 상당한다. 본 발명의 효과가 나오는 영역은 우선 비율 0.04 이상인 부분이고, 또 부분적으로 효과가 나오는 영역은 오른쪽으로 내려가는 사선보다 위의 부분이다. 또, IGBT의 직병렬 접속에서 균일화의 효과가 나오는 범위는 이상의 두가지 영역의 합을 취한 영역이다.
상기한 바와 같이 본 실시형태에 의하면 IGBT를 턴 오프할 때, 컬렉터 전압(VCE)의 상승 전에 게이트 전압(VG)을 임계값 전압(Vth) 이하로 저하시키는 것에 의해 컬렉터 전압(VCE) 상승 전에 전자 주입을 정지시키고, 전류밀도의 안정성을 향상할 수 있고, 전류집중과 발진 등을 저지하여 신뢰성을 향상시킬 수 있다.
또, IGBT를 턴 오프할 때, 컬렉터 전류(Ic)의 0.04배를 항상 넘도록 게이트 전류의 최대값을 제어하기 때문에, 상기한 효과를 용이하고 확실하게 나타낼 수 있다.
또, 이것은 온 상태의 게이트 전압과 오프 상태의 게이트 전압의 차전압을 Vgpp로 할 때, 게이트 저항(RG)이 Vgpp/0.04/Ic 이하의 저항값을 갖도록 변형해도 좋고, 이 경우, 턴 오프시의 게이트 전하를 급속하게 방전시킬 수 있다.
또, IGBT를 턴 오프할 때, 컬렉터 전류(Ic)의 (Vbk/316)-2배를 항상 넘도록 게이트 전류의 최대값을 제어하기 때문에, 상기한 전류집중의 저지 등의 효과를 용이하고 확실하게 나타낼 수 있다. 마찬가지로, 게이트 저항(RG)이 Vgpp/(Vbk/316)-2/Ic 이하의 저항값을 갖도록 변형해도 좋고, 이 경우도 턴 오프시의 게이트 전하를 급속하게 방전시킬 수 있다. 이상의 토론은 소자를 정격의 범위에서 사용하는 것을 전제로 했지만, 보호 모드 동작에서는 이 제한은 없다.
이러한 발명은 2개 이상의 멀티 칩인 경우와 칩 면적이 큰 경우에 특히 유효하고, 칩 갯수가 4개 이상, 칩 면적(유효면적의 전체값) 2.5㎠ 이상에서 특히 효과가 크다. 또, 후술하는 VCE(sat)가 낮은 소자에서 특히 효과적이다.
(제 2 실시형태)
도 13은 본 발명의 제 2 실시형태에 따른 반도체소자의 구동방법을 설명하기 위한 파형도이다.
즉, 본 실시형태는 제 1 실시형태의 변형예이고, 제 1 실시형태보다도 전류의 안정성은 떨어지지만, 효과가 있는 구동방법을 나타내고 있다.
구체적으로는 도 13에 나타낸 바와 같이 턴 오프할 때에 서로 병렬 접속되어 있는 복수의 IGBT의 게이트 전압을 컬렉터 전압(VCE)의 상승 도중에 임계값 전압(Vth) 이하로 저하시킨 것이다. 또, 컬렉터 전압(VCE)의 상승 도중이라는 것은 컬렉터 전압(VCE)이 한창 상승되지 않은 범위이고, 예를 들면 파괴 방지의 관점에서 소자내압의 1/2로 상승하기 이전이 바람직하고, 또는 발열을 저하시키는 관점에서 소자 내압의 1/5로 상승하기 이전이 바람직하다. 상세하게는 컬렉터 전압(VCE)이 피크에 도달하지 않는 사이에 컬렉터 전류를 균일화할 수 있는 타이밍으로 IGBT모드의 미러시간을 종료시키는 것이다.
또, 환언하면 종래 보여질 수 있는 IGBT 모드의 미러시간을 단축하고, 컬렉터 전압(VCE)의 상승 도중에 전자주입을 정지시킨 구동방법이다.
이와 같은 구동방법으로서 컬렉터 전압(VCE)이 피크에 도달하는 시점에서는 컬렉터 전류(Ic)가 균일화되기 때문에, 제 1 실시형태와 같은 효과를 얻을 수 있다.
(제 3 실시형태)
도 14는 본 발명의 제 3 실시형태에 따른 반도체 장치의 시뮬레이션 구성을 나타낸 회로도이다.
즉, 본 실시형태는 제 1 실시형태의 구체예이고, 시뮬레이션 결과를 나타내고 있다.
이 시뮬레이션 구성으로서는 도 14에 나타낸 바와 같이 IEGT 1, 2가 서로 병렬로 접속되고, IEGT 1은 게이트 저항(RG1)을 통해 게이트 전원(Vpie)에 접속되어 있다. 마찬가지로 IEGT 2는 게이트 저항(RG2)을 통해 게이트 전원(Vpies)에 접속되어 있다.
여기에서 게이트 전원(Vpie)은 게이트 전원(Vpies)보다도 20㎱ 선행하여 턴 오프된 게이트 신호를 RG1을 통해 IEGT 1에 부여하는 것이다.
또, 각 IEGT 1, 2의 병렬 회로에는 직렬로 기생 인덕턴스(L1), 유도성 부하(Lbig) 및 주전원이 접속되고, 유도성 부하(Lbig)에는 병렬로 전류(轉流)용 다이오드가 접속되어 있다. 시뮬레이션에 이용된 IEGT는 트렌치형 MOS게이트를 갖고 있다(참고문헌 3: M.Kitagawa 등의 'A 4500V Injection Enhanced Insulated Gate bipolar Transistor (IEGT) in a Mode Similar To a Thyristor.' IEEE IEDM. Tech. Digest, pp679-682, 1993. 참고문헌 4: I. Omura 등의 Carrier injection enhancement effect of high voltage MOS devices -Device Physics and Design Concept-Proc. Of ISPSD '97., pp 217-220, 1997.).
다음에 이와 같은 구성에 의해 실행된 본 발명에 따른 구동방법의 시뮬레이션 결과에 대해 턴 오프 파형, 저항부하, 유도성 부하, 전하의 차이, 온도의존성 및 턴 오프 손실의 순서로 종래와 비교하면서 서술한다.
먼저 턴 오프 파형에 대해 설명한다. 도 15는 본 발명에 따른 구동방법의 턴 오프시의 파형도(단, RG=3Ω)이고, 도 16은 종래의 구동방법의 턴 오프시의 파형도(RG=10Ω)이다.
본 발명의 구동방법에서는 도 15에 나타낸 바와 같이 턴 오프를 할 때에 p형 베이스층(4) 내의 MOS채널 중의 전자전류가 컬렉터 전압(VCE)의 상승 전에 0이 되기 때문에, 컬렉터 전류가 안정되어 있다.
한편, 종래의 구동방법에서는 도 16에 나타낸 바와 같이 턴 오프할 때에 전자전류가 컬렉터 전압(VCE)의 상승 중에 흐르고, 컬렉터 전류가 발진하고 있다.
다음에, 1700V의 IGBT칩을 이용한 실험결과에 대해 나타낸다. 우선, 저항 부하의 경우에 대해 설명한다. 부하저항은 10Ω으로 했다.
본 발명에 따른 구동방법은(게이트 저항 1Ω), 도 17에 나타낸 바와 같이 컬렉터 전압(VCE)의 상승개시시에 단시간만 에미터 전류(IE1, IE2)가 분산되었지만, 곧 균일화되어 흘렀다. 그 결과, 전류가 균등하게 칩 간에 분배된 상태에서 전류차단이 실행되었다. 게이트 전압(VG1, VG2)의 미러시간은 볼 수 없었다.
한편, 종래의 구동방법에서는 (게이트 저항 50Ω) 도 18에 나타낸 바와 같이 턴 오프 과정에서 에미터 전류(IE1, IE2)가 크게 분산되어 흘렀다. 그 결과, 전류불균일인 채로, 전류차단이 실행되었고, 파괴에 이르기 쉬웠다. 게이트 전압(VG1, VG2)은 평탄한 미러시간을 나타내고, 각각의 게이트 전압은 차례로 분산되었다.
다음에 유도성 부하의 경우에 대해 설명한다. 부하 유도값은 1mH로 했다.
본 발명에 따른 구동방법은(게이트 저항 1Ω) 도 19에 나타낸 바와 같이 컬렉터 전압(VCE)의 상승 개시시에 단시간만 에미터 전류(IE1, IE2)가 분산되었지만, 곧 균일화되어 흘렀다. 게이트 전압(VG1, VG2)의 미러시간은 나타나지 않았다.
한편, 종래의 구동방법에서는 (게이트 저항 50Ω) 도 20에 나타낸 바와 같이 턴 오프의 과정에서 에미터 전류(IE1, IE2)가 크게 분산되어 흘렀다. 그 결과, 전류불균일인 채로, 전류차단이 실행되었고, 파괴에 이르기 쉬웠다. 게이트 전압(VG1, VG2)은 평탄한 미러시간을 나타냈다.
다음에, 전하의 격차(Charge differnce)에 대해 서술한다.
2개의 IGBT간의 턴 오프시에 흐르는 게이트 전하의 격차는 도 21에 나타낸 바와 같이 게이트 저항(RG)이 작아짐에 따라 감소하고, 게이트 저항(RG)이 커지면 증대한다.
본 발명의 구동방법에 이용하는 작은 게이트 저항 1Ω의 경우와, 종래의 구동방법에 이용하는 보통의 게이트 저항 20Ω의 경우에서는 2개의 IGBT간의 게이트 전하의 격차는 약 3배, 종래의 방식이 크다. 즉, 본 발명의 효과는 이 점에서도 설명되고, 발열에 의한 칩 온도차 등의 개선도 기대할 수 있다.
이어서, 온도 의존성에 대해 서술한다.
턴 오프 파형의 온도의존성을 도 22에 나타낸다. 일반적으로 높은 온도는 턴 오프 과정을 지연시킨다. 늦은 스위칭 속도는 전류 피크를 저감시킬 뿐만 아니라, 전압의 오버 슈트량도 저감시키지만, 온도에 의한 근본적인 차이는 나타나지 않고, 본 발명의 효과는 어떤 온도에서도 유효한 것이 확인되었다.
다음에, 턴 오프 손실에 대해 서술한다.
본 발명에 따른 구동방법은 도 23에 나타낸 바와 같이 종래 방법에서 나타난 VCE의 완만하게 천천히 상승하는 모드(∼1.9㎲)가 없기 때문에, 이 기간 발생하는 턴 오프 손실이 대폭 감소한다. 이것에 의해 종래와 비교하여 턴 오프 손실을 저감시킬 수 있다.
(제 4 실시형태)
이상 서술한 제 1∼제 3 실시형태는 주로 반도체소자의 구동방법에 관한 실시형태이다. 다음에, 이하의 제 4∼제 14 실시형태에서는 본 발명에 따른 구동방법에 적합한 게이트 구동회로에 대해 주로 설명한다.
일반적으로 대전류의 IGBT 패키지 내는 상기한 바와 같이 대전류화를 위해 복수의 칩이 병렬로 배치되고, 외부 게이트 단자가 패키지 내의 복수의 게이트에 접속된 구조로 되어 있다. 에미터도 외부단자를 거쳐 내부의 복수의 칩에 접속되어 있다.
대전류의 IGBT 패키지내는 도 24에 나타낸 바와 같이 복수의 칩이 병렬 접속되고, 각 칩의 게이트가 게이트 저항(RG)을 통해 도시하지 않은 게이트 구동회로에 접속되어 구동되고 있다. 게이트 저항(RG)은 통상 20Ω/100A 정도의 값을 이용하고 있다.
또, 일반적으로 도 25에 나타낸 바와 같이 외부 에미터 단자(E)와 패키지 내의 칩 에미터 전극 사이에 기생 인덕턴스(LE1∼LEn)가 존재하기 때문에, 스위칭 동작을 시킬 때, 각 칩간에서의 실효적인 에미터·게이트 전위(Vg1∼Vgn)가 변화하고, 전위의 불일치가 생긴다.
LE1∼LEn의 영향은 대략 다음과 같이 주어진다. Vg1∼Vgn의 불일치는 결과적으로 게이트 전압 변화의 시간적인 어긋남으로서 나타난다. 이 시간적인 어긋남은 다음 식으로 구할 수 있다. 외부에서 주어지는 게이트 전압을 VGG로 하면 (i=1∼n)
VGG=Vgi+LEi·dIEi/dt
한편, IGBTi의 트랜스콘덕턴스를 gmi로 하면
IEi=gmi·(Vgi-Vthi)
단, IEi는 IGBTi의 에미터 전류값, Vthi는 IGBTi의 게이트 임계값을 나타낸다.
이러한 식에서
Vgi=VGG-LEi·gmi·dVgi/dt
가 된다.
이 1차 미분 방정식의 시정수는 LEi·gmi이고, 에미터 인덕턴스(LEi)와 트랜스콘덕턴스(gmi)의 곱으로 게이트 전압의 각각의 칩에서의 지연이 나타난다. 이 이론은 단지 칩 사이에서만이 아니라, 병렬 접속된 소자 사이나, 더욱 일반적으로는 MOSFET, MESFET, AC동작에서의 바이폴라 트랜지스터에 적용할 수 있다.
여기에서, IGBT의 실장의 예를 도 26에 단면으로 나타낸다. IGBT를 방열판(Heat sink)(11)의 위에 배치하고, 에미터 단자(E), 컬렉터 단자(C)는 동으로 이루어진 판 또는 봉에 의해 부품끼리 접속하고, 구성된 주회로(12)에 접속되어 있다. 또, 게이트 전극(G)과 에미터 전극(E)은 가는 케이블(13)로 게이트 구동회로(14)에 접속되어 있다.
도 27은 IGBT 패키지 내의 에미터 배선의 상태를 나타낸 도면이다. 에미터 단자(E)에서 칩의 에미터 전극(8)까지, 400A 소자에서 5㎝∼7㎝, 1200A소자에서 10㎝ 이상의 배선이 있고, 에미터의 기생 인덕턴스(LE)가 30∼50nH 정도이다. 컬렉터에 대해서도 마찬가지이다.
도 28은 IGBT 패키지 내의 게이트 배선을 나타낸 도면이다. 한쪽에 있는 칩으로의 게이트 배선은 가는(0.5㎜) 와이어로 약 3.5㎝의 길이이고, 다른 쪽에 있는 칩으로는 약 10㎝의 길이이다. 게이트 배선에 관한 칩-칩 사이의 최대 인덕턴스(LG)로서는 150nH 이상이다.
이와 같은 일반적인 실장에서는 본 발명에 따른 도 12에 나타낸 바와 같이 IGBT의 게이트 전류의 피크값(Ig(peak))을 컬렉터 전류(Ic)의 0.04배로 해도, 기생 인덕턴스 때문에 게이트 전압·전류의 상승이 늦어지기 때문에 0.04배를 달성할 수 없다.
또, 이 0.04배는 도 29에 나타낸 바와 같이 소자의 차단전류가 높아짐에 따라, 기생 인덕턴스(LG, LE)를 낮게 하지 않으면 달성 곤란하다. 또, 0.04배보다도 확실하게 본 발명을 실시가능한 값으로서 0.1배가 있고, 또 부분적으로 효과가 나오는 0.01배가 있고, 이러한 값에 있어서 기생 인덕턴스(LG, LE)의 소자 차단전류 의존성을 도 30 및 도 31에 나타낸다. 여하튼, 종래의 실장에서는 높은 차단전류를 구할 수 있는 소자에 관해 기생 인덕턴스(LG, LE)가 너무 높기 때문에, 본 발명의 구동방법은 실현곤란하게 되었다.
이상과 같은 문제를 짚고, 이하에 본 발명의 제 4 실시형태에 따른 게이트 구동회로를 설명한다.
도 32는 본 발명의 제 4 실시형태에 따른 게이트 구동회로가 적용된 반도체 장치의 구성을 나타낸 단면도이고, 도 33은 도 32의 입체도이고, 도 34는 관련된 반도체 장치의 회로도이다. 이 반도체 장치는 동(銅) 기판(21) 위에 DBC(direct bond copper) 기판(22) 등의 양면 동(銅) 패터닝된 절연기판이 있고, 그 동 패턴의 표면에 IGBT 1∼4 및 IGBT 5∼8의 칩이 납땜되어 있다. 칩의 뒷면이 컬렉터 전극이고, 앞이 에미터 전극이며, 게이트 전극은 표면에 작은 게이트 접촉용의 패드가 형성되어 있다. 칩의 에미터 전극 상에는 몰리브덴판(23)이 에미터 전극 상에 납땜되어 있다. 에미터 상의 몰리브덴판(23)은 동판, 동의 엮은 선 등으로 이루어진 빔 리드(24)를 통해 서로 접속되어 있다.
게이트 구동회로(25)는 1000A 차단의 IGBT의 경우, 바로 위, 또는 150nH(15㎝) 정도까지의 거리에 배치되고, 게이트 리드(26)를 통해 IGBT 1∼4의 게이트에 접속된다.
따라서, 도 32 및 도 33에 나타낸 빔 리드 구성에 의해 배선거리를 단축하여 기생 인덕턴스(LE, LG)를 저감할 수 있기 때문에, 본 발명에 따른 구동방법을 용이하고 확실하게 실현시킬 수 있다. 이 경우, 특히 IGBT 1∼4, IGBT 5∼8의 각각 4개의 칩으로 이루어진 각 그룹 내에서 LE를 저하시키는 것이 효과적이다. 또, 도면에서는 게이트 회로로의 에미터 배선은 생략하고 있다.
또, 본 실시형태에서는 게이트 회로를 2개로 분할하고 있는데, 다음 실시형태에서 나타낸 바와 같이, 분할수(m)에 대해 L의 실효적인 값은 분할에 의해 사이즈가 작아져서 1/m가 되고, 그곳에 흐르는 전류도 1/m가 된다. 그 결과, 턴 오프,턴 온시의 기생 인덕턴스(L)의 효과는 1/㎡까지 작아지는 것이 가능하다.
이상의 설명 가운데, 게이트 전류값에 관한 것은 IGBT 칩의 게이트 용량(CG)이 칩 유효면적 1㎠당 약 20∼30㎋인 현상을 전제로 하고 있다. 장래 이 값이 현저하게 작아지는 경우에는 당연히 게이트 전류값도 비례하여 작아져도 동등한 효과를 얻을 수 있고, 또 게이트 전류값을 같은 것으로 하고, 게이트 용량(CG)이 작아지는 것이라면 먼저 설명한 발명의 효과는 커진다.
(제 5 실시형태)
본 실시형태는 제 4 실시형태에 있어서 빔 리드 구성만으로 기생 인덕턴스를 저감할 수 없는 경우 또는 기술적, 비용적으로 빔 리드를 이용할 수 없는 경우를 고려하고, 게이트 구동회로의 내부를 각 IGBT 마다 또는 그룹으로 나눈 IGBT군마다 분할하는 것에 의해 배선거리의 단축을 꾀하고, 기생 인덕턴스(LG, LE)를 저감시키는 것이다(도 34).
이것에 의해 예를 들면 2분할인 경우에는 300nH(30㎝) 정도까지의 거리에 게이트 구동회로의 유닛을 배치가능하게 되고, 4분할인 경우에는 600nH(60㎝) 정도까지의 거리에 배치가능하게 된다. 또, 하나의 IGBT군에 포함되는 IGBT의 갯수는 제조 및 구동의 용이성의 관점에서 10개 이하로 하는 것이 바람직하다.
도 35는 관련된 분할 게이트 드라이브의 회로도이다. 이 분할 게이트 드라이브는 모든 IGBT의 게이트에 이어지는 메인 게이트 회로(31)와, 각각의 IGBT 또는 그룹으로 나뉜 IGBT군에 독립하여 접속되어 있는 분할 게이트 회로(321∼32n)로 구성되어 있다.
여기에서, 메인 게이트 회로(31)는 입력측에 신호단자(S) 및 접지단자(GND)를 갖고, 출력측에 게이트 단자(G) 및 에미터 단자(E)를 갖고, 게이트 단자(G)가 모든 IGBT의 게이트에 접속되고, 에미터 단자(E)가 모든 IGBT의 에미터에 접속되어 있다. 단, 메인 게이트 회로(31)를 생략하고, 모든 제어를 분할 게이트 회로(321∼32n)에서 실행해도 좋다.
분할 게이트 회로(321∼32n)는 입력측에 신호단자(S) 및 접지단자(GND)를 갖고, 각 신호단자(S)가 신호선(33)을 사이에 두고 서로 접속되어 있고, 마찬가지로 각 접지단자(GND)가 신호선(33)의 실드(34)를 사이에 두고 서로 접속되어 있다.
또, 분할 게이트 회로(321∼32n)는 출력측에 게이트 단자(G) 및 에미터 단자(E)를 갖고, 각 게이트 단자(G)가 개별로 IGBT의 게이트에 접속되고, 각 에미터 단자가 개별로 IGBT의 에미터에 접속되어 있다.
각 게이트 회로(31, 321∼32n)의 출력측(도 36)은 각각 절연되어 있거나, AC적으로 절연되어 있기 때문에, IGBT 또는 IGBT군마다 에미터 전위가 변동해도 서로를 통과하는 전류가 흐르는 것이 아니며, 실효적인 게이트 전압(칩에 실제로 인가되는 게이트 전압)에는 영향을 미치지 않는다.
도 36은 각 게이트 회로(31, 321∼32n)의 회로도이다. 입력측과 출력측이 L을 사이에 두고 AC적으로 절연되어 있다. 또, 레벨 시프터 회로에 의해 출력측의에미터 전류가 크게 변동해도 입력측에서의 신호가 확실하게 전달되게 되어 있다.
또, 메인 게이트 회로(31)와 분할 게이트 회로(321∼32n)의 경합을 피하기 위해 MOSFET 1과 MOSFET 2가 모두 오프 상태로 되는 불감모드가 가능하게 되어 있다. 또, 통상의 게이트 회로에서는 이와 같은 불감모드는 존재하지 않았다. 이 불감모드는 특히 다이오드에 부담을 주지 않도록 턴 온 속도를 늦추고자 하는 경우에 유효하다.
따라서, 이와 같은 분할 게이트 드라이브를 설치한 것에 의해 보다 한층 기생 인덕턴스(LE, LG)를 저감할 수 있고, 본 발명의 구동방법을 용이하고 확실하게 실시할 수 있다.
도 35에 있어서 메인 게이트 회로(31)와 분할 게이트 회로(321∼32n)로 주어지는 신호의 타이밍에 관해서는 도 35에 나타낸 것 이외에 다음과 같은 것이 효과적이다. 도 35에서는 턴 오프의 타이밍이 메인 게이트 회로(31)보다 분할 게이트 회로(321∼32n) 쪽이 약간 빠르게 되어 있다. 이것은 본 발명의 주된 요소인 게이트 전압을 빠르게 Vth 이하로 내리는 동작에서 생각되는 것이다. 그러나, 게이트 회로의 능력을 그렇게 높일 수 없는 경우에는 오히려 메인 게이트 회로(31) 쪽에서 이전에 천천히 게이트 전압을 내리고, 컬렉터 전압(VCE)의 상승 타이밍을 가늠하여, 분할 게이트 회로(321∼32n)에서 급격하게 게이트 전압을 내리는 쪽이 효과적이다.
또 본 발명을 턴 온시에도 적용하는 경우는 당연히 불감모드는 불필요하고,도 36의 회로도 그에 따라 간단하게 할 수 있다. 분할 게이트 회로(321∼32n)의 불감모드로 이행하는 타이밍은 도 35에서는 메인 게이트 회로(31)보다 약간 빨라졌지만, 이 경우는 턴 온 타이밍을 메인 게이트 회로(31) 쪽에서 결정하게 된다. 만약, 분할 게이트 회로(321∼32n)에 주어지는 신호(SHARD)로 결정하는 경우는 불감모드로 이행하는 타이밍은 메인 게이트 회로(31)가 온하는 타이밍보다 뒤로 하는 것이 바람직하다.
도 35에서는 분할 게이트 회로(321∼32n)를 별개의 유닛으로 구성하고, 신호를 동축 케이블에 의해 주고 있지만, 모든 동일 인쇄 기판 상에 구축해도 같은 효과를 얻을 수 있다. 이 때, 동축 케이블은 반드시 필요한 것은 아니다.
이 인쇄 기판을 이용한 경우, 도 35에 비교하여 레이아웃의 자유도가 없어지지만, 비용면과 실장 간단화라는 면에서 이점이 있다.
또, 회로도 도 36에 나타낸 입력측의 1단째(Tr1, 2) 내지 2단째(Tr1∼4)까지 공통화하고, 그 이후를 분할해도 완전히 동등한 효과를 기대할 수 있는데다가, 구성이 간단해진다.
도 36의 회로에서는 입력측과 출력측을 L에 의해 AC적으로 절연했지만, 이 대신 근래 저렴하게 된 1차, 2차간을 절연하는 소형의 DC-DC 컨버터, AC-DC컨버터나, 레귤레이터를 사용하면 보다 절연이 완전하게 되고, 오동작의 확률이 내려가서 효과적이다.
도 35에 있어서 각 게이트 회로(31, 321∼32n)의 절연을 완전하게 하려면 다른 방법으로서 신호를 광학적으로 전달하는 것을 생각할 수 있다. 즉, 도 36에 있어서 입력측에 수광부를 설치하고, 동축 대신에 광 케이블을 이용한다. 또, 광 케이블 대신에 포토커플러를 이용해도 좋다. 이 때, 각 게이트 회로의 전원은 적어도 AC적으로 절연해 둘 필요가 있지만, 도 36에서의 입, 출력측에서의 L에 의한 AC적인 절연은 필요없다.
장래, 칩 면적이 커질 경우, 분할 게이트 드라이브는 칩 상의 영역마다에 대해 실행하는 것도 생각할 수 있다. 즉, 예를 들면 칩 위를 4개의 영역으로 분할하고, 각각의 영역에 대해 독립한 게이트 드라이브를 배치하거나 또는 간단하게 게이트 저항을 각 영역마다 배치하는 것만으로도 효과가 있다.
또, 본 실시형태는 각 IGBT 칩의 컬렉터·에미터 간에 역방향으로 환류 다이오드 칩을 부가접속한 구성에도 적용할 수 있다. 이 경우, 컬렉터·에미터 사이에서 환류 다이오드 칩을 통하는 전류경로의 최단 길이가 주전극간에서 바이폴라 소자를 흐르는 전류경로의 최단 길이보다도 짧은 것이 배선의 기생 인덕턴스를 저감하는 관점에서 바람직하다.
보충하면 컬렉터 단자와 에미터 단자 사이에서 각 환류 다이오드 칩을 통하는 전류경로의 최단 길이의 최대값이 임의의 IGBT를 통하는 전류경로의 최단 길이보다도 짧은 것이 배선의 기생 인덕턴스를 저감하는 관점에서 바람직하다.
또, 본 실시형태의 IGBT는 게이트 전극이 복수이고, 또 컬렉터 단자(또는 에미터 단자)의 수보다도 다수의 게이트 전극의 단자를 구비했기 때문에, 본 발명의 분할 게이트 드라이브에 적합한 구성으로 되어 있고, 구체적으로 실장 등을 실행하는 것에 의해 적합한 구성의 IGBT 모듈을 실현할 수 있다.
(제 6 실시형태)
도 37은 본 발명의 제 6 실시형태에 따른 게이트 구동장치의 구성을 나타낸 모식도이다. 본 실시형태는 제 5 실시형태에서 서술한 각 게이트 회로의 절연을 완전하게 하는 관점에서 포토커플러를 이용한 게이트 구동장치의 구체예이다.
이 게이트 구동장치는 구동용의 구동신호를 발생하는 신호원(41), 신호원(41)에서 받은 구동신호를 광신호로 변환하여 송신하는 광송신부(42), 광송신부(42)에서 광섬유 케이블(43)을 통해 수신한 광신호를 전류신호로 변환하는 포토커플러 구동회로(44), 포토커플러 구동회로(44)에서의 전류신호를 포토커플러(45)에서 전기적으로 절연하면서 수신하고, 이 수신신호에 기초하여 각 IGBT 1∼IGBT 4의 게이트를 구동하는 4개의 게이트 구동회로(461∼464) 및 각 게이트 구동회로(461∼464)에 접속된 공통의 양측 및 음측 직류전원(47, 48)을 구비하고 있다.
여기에서 광송신부(42)는 광송신 모듈 구동회로(42a) 및 광송신 모듈(42b)을 갖고, 광송신 모듈 구동회로(42a)에 의해 신호원(41)에서의 구동신호를 광송신 모듈(42b)의 구동신호가 되도록 레벨 등을 변환하고, 광송신 모듈(42b)에 의해 변환 후의 구동신호를 광신호로 변환하여 광섬유 케이블(43)로 송출하는 것이다.
포토커플러 구동회로(44)는 정전압을 주로 각 게이트 구동회로(461∼464)에 있어서 각 포토커플러(45)의 일차측의 양극에 공급하기 위한 직류 전원(44a), 광섬유 케이블(43) 상의 광신호를 전기신호로 변환하는 광수신 모듈(44b) 및 이 전기신호를 각 포토커플러(45)의 일차측의 음극에 공급하기 위한 각 인버터(44c) 등을 갖고 있다.
각 게이트 구동회로(461∼464)는 서로 동일 구성이기 때문에 여기에서는 게이트 구동회로(461)를 예로 들어 설명한다.
게이트 구동회로(461)는 양측 및 음측 직류전원(47, 48)을 후단의 각 증폭부 등으로부터 교류적으로 절연하는 인덕턴스(L), 포토커플러(45)의 음측 직류전원(49), 포토커플러 구동회로(44)에서 받은 전류신호를 전기적으로 절연하면서 구동신호로서 후단의 전압증폭부(50)에 전송하는 포토커플러(45), 이 구동신호를 전압증폭하여 전류증폭(에미터 폴로어)부(51)에 주는 전압증폭부(50), 전압증폭된 구동신호를 전류증폭하여 출력부(52)에 주는 전류증폭부(51) 및 전류증폭된 구동신호에 기초하여 MOSFET 1, 2를 구동하여 게이트 신호를 IGBT 1의 게이트에 출력하고, 또 공통측의 Co점이 IGBT 1의 에미터에 직접 접속된 출력부(52)를 구비하고 있다.
이와 같은 구성에 의해 이하에 서술한 효과를 얻을 수 있다.
즉, 인덕턴스(L)에 의해 출력부(52)의 Co점의 전위를 양측 직류전원(47) 및 음측 직류전원(48)으로부터 교류적으로 절연시키기 때문에, 각 게이트 구동회로(461∼464)의 각 전원(47, 48)을 공용화할 수 있다. 단, 각 전원(47, 48)은 각 게이트 구동회로(461∼464)에 개별로 설치해도 좋다(이 경우, 전원으로서 DC-DC컨버터 및 레귤레이터 등을 사용해도 좋다). 또, 인덕턴스(L)를 대신하여 저항을 접속해도 같은 효과를 얻을 수 있다.
또, 각 게이트 구동회로(461∼464)와 포토커플러 구동회로(44)는 포토커플러(45)를 사이에 두고 전기적으로 절연되어 있고, 광송신 모듈(42b)과 광수신 모듈(44b) 사이도 광신호에 의해 접속되어 있기 때문에, 각 게이트 구동회로(461∼464)의 접지와 IGBT 1∼4측의 에미터에 기생 인덕턴스가 있어도, 출력부의 MOSFET 1, 2을 확실하게 동작시켜 각 IGBT 1∼4의 에미터·게이트 간에 게이트 전압(Vg)을 인가할 수 있다.
또, 신호계에 노이즈가 중첩하여도 포토커플러(45)의 동상 제거능력(CMMR:common mode rejection ratio)에 의해 노이즈에 의한 게이트 구동회로(461∼464)의 오동작을 크게 저감시킬 수 있다.
또한 전원계를 별도로 하여 광전송하고 있기 때문에, 스위칭시에 전원의 돌아 들어가는 주전류 전원이나 접지의 배선을 통해서 전류가 흐르지 않기 때문에, 낙뢰나 대전류 스위칭에 의한 오동작을 방지할 수 있다.
또한 본 실시형태는 도 38에 도시한 바와 같이 각 게이트 구동회로(461∼464)와 동일한 수(여기에서는 4개)의 광송신 모듈(42b1∼42b4)을 병렬로 설치하고, 각 광송신 모듈(42b1∼42b4)이 광신호를 각 광섬유 케이블(431∼434)을 통해서 개별로 각 게이트 구동회로(461∼464)내의 광수신 모듈(44b)에 부여하는 구성으로 변형할 수 있다. 이 변형구성에 의하면, 4개의 광신호가 개별로 광섬유 케이블(431∼434)을 통하여 독립하여 전송되기 때문에 더욱 안정된 게이트 구동을 실현할 수 있다.
또, 도 38 중 “∇”는 게이트 구동회로(461∼464)마다의 분산 접지이고, 각 게이트 구동회로(461∼464)는 별개의 전위로 될 수 있다.
(제 7 실시형태)
도 39는 본 발명의 제 7 실시형태에 따른 게이트 구동장치의 구성을 나타내는 회로도이다. 본 실시형태는 제 6 실시형태의 변형구성이고, 포토커플러(45)에 대신하여 차동회로(53)를 구비하고 있다.
또, 전압증폭부(50a)는 회로가 1단 구성으로 되어 스피드 업 콘덴서 및 저항이 생략되어 있다.
이상과 같은 구성에 의하면 종래의 도 40과는 달리 입력단에 차동회로(53)를 설치하였기 때문에 게이트 구동회로(461∼464)측의 에미터에 기생 인덕턴스가 있어도 출력부(52)의 MOSFET(1, 2)를 확실하게 동작할 수 있어 IGBT 1∼IGBT 4의 에미터·게이트 사이에 게이트 전압을 인가할 수 있다.
또, 입력단에 차동회로(53)를 이용하였기 때문에 신호계에 노이즈가 중첩하여도 차동회로(53)의 동상제거작용에 의해 노이즈를 제거하여, 노이즈에 의한 게이트 구동회로(461∼464)의 오동작을 크게 저감할 수 있다.
또, 차동회로(53)의 에미터측에서 전류를 제어할 수 있기 때문에 전류소비를 줄일 수 있어, 전원을 소형화할 수 있다. 이 때문에 설계 마진을 향상할 수 있고, 적용 범위를 크게 확대시킬 수 있다. 또 전원이나 접지의 배선을 통해서 전류가 흐르지 않기 때문에, 낙뢰나 대전류 스위칭에서의 오동작을 방지할 수 있다.
(제 8 실시형태)
도 41은 본 발명의 제 8 실시형태에 따른 게이트 구동장치의 구성을 나타내는 회로도이다. 본 실시형태는 제 7 실시형태의 변형 구성이고, 차동회로(53a)는 내부를 2단 구성으로 한 것이다. 또 이에 따라 전압증폭부(50b)는 도시한 바와 같이 저항이나 다이오드가 부가되어 있다.
이러한 구성에 의해 제 7 실시형태의 효과에 더하여 이하에 설명한 효과를 얻을 수 있다.
출력부(52)의 MOSFET(1, 2)를 제외하고, 스위칭 동작을 포화하지 않고 비포화 동작시키고 있기 때문에, 게이트 구동회로(461∼464)의 축적시간에 의한 지연이 없어져 고속으로 안정된 구동파형을 얻을 수 있다.
특히 이 게이트 구동회로(461∼464)는 스피드 업 콘덴서를 사용하지 않기 때문에, 1개의 신호원(41)에서 복수의 게이트 구동회로(461∼464)를 구동시켜도 각 게이트 구동회로(461∼464) 사이의 스위칭소자의 축적시간에 의한 타이밍의 어긋남이 생기지 않는다.
또한 이 게이트 구동회로(461∼464)는 전원(47, 48)측과 출력부(52)의 MOSFET(1, 2)의 입력측 콘덴서를 제외하고 다른 콘덴서를 이용하지 않기 때문에, IGBT 1∼IGBT 4의 스위칭 노이즈의 영향이 나타나기 어렵고, 고속으로 안정된 스위칭을 실현할 수 있다.
또한 회로구성이 양측·음측 사이에서 대칭적이기 때문에, 노이즈에 대하여 오동작하기 어렵다. 또 인덕턴스(L)에 의해 양측 직류전원(47) 및 음측 직류전원(48)과 후단의 각 회로(53, 50∼52)가 교류적으로 절연되기 때문에, 신호원(41)과 전원(47, 48)을 게이트 구동회로(461∼464)의 개수 이하로 실현할 수 있고, 또한 신호원(41)과 전원(47, 48)을 각각 하나씩 공유화할 수 있는 이점을 갖는다.
(제 9 실시형태)
도 42는 본 발명의 제 9 실시형태에 따른 게이트 구동장치의 구성을 나타내는 회로도이다. 본 실시형태는 제 7 실시형태의 변형구성이고, 차동회로(53b)를 연산증폭기에 의해 실현하고, 후단의 전압증폭부(50c) 및 전류증폭부(51a) 내의 회로를 양측 음측에서 대칭적으로 병렬 배치한 구성으로 되어 있다. 또 각 직류전원(47, 48)과 전압증폭부(50c) 사이 및 전압증폭부(50c)와 전류증폭부(51a) 사이에는 인덕턴스(L)가 삽입되어 있다.
이러한 구성에 의해 제 7 실시형태의 효과에 더하여 이하에 설명하는 효과를 얻을 수 있다.
전원계에는 2단의 인덕턴스(L)를 삽입하고, 각 직류전원(47, 48)측과 출력부(52a)측을 교류적으로 절연하기 때문에 상술한 효과와 동일한 효과를 얻을 수 있다.
도 43은 IGBT 1∼IGBT 4의 에미터측에 기생 인덕턴스를 삽입하여 스위칭동작시킨 때의 동작 파형도이다. 도시한 바와 같이 게이트 구동회로(461∼464)의 접지와 IGBT 1∼IGBT 4 사이에 기생 인덕턴스가 있기 때문에, 그라운드·게이트사이 전압에는 60V에 달하는 진동파형이 발생하지만, IGBT 1∼IGBT 4의 에미터·게이트 사이에는 확실하게 게이트 펄스가 인가되고 있다.
즉, 본 실시형태에 의하면 파형도인 도 43에 의해 확인한 바와 같이 IGBT 1∼IGBT 4의 에미터의 기생 인덕턴스에 의한 게이트 전위의 변화의 영향을 작게 할 수 있고, 전류집중이 없는 안정된 주전류를 흐르게 할 수 있어 IGBT소자의 파괴를 저지할 수 있다.
(제 10 실시형태)
도 44는 본 발명의 제 10 실시형태에 따른 게이트 구동장치의 구성을 나타내는 회로도이다. 본 실시형태는 제 7 실시형태의 변형구성이고, 차동회로(50d)를 초단의 2개의 바이어스용 트랜지스터(Q1, Q2)를 포함하는 합계 6개의 트랜지스터(Q1∼Q6)을 이용한 전류형 차동회로에 의해 실현한 것이다.
또, IGBT 1∼IGBT 4와 게이트 구동회로(461∼464) 사이의 게이트 저항(도시하지 않음)은 IGBT소자의 소자유효면적 1㎠당 15Ω이하의 저항값으로 규정되어 있다.
이러한 구성에 의하면, 제 7 실시형태의 효과에 더하여 초단의 2개의 바이어스용 트랜지스터(Q1, Q2)에 의해 초단의 불감영역을 없앨 수 있고, 임계값 전압(Vthl)에 대한 정밀도를 상승시킬 수 있다.
또, 게이트저항을 소자유효면적 1㎠당 15Ω 이하로 규정하였기 때문에 용이하고 확실하게 모든 IGBT 1∼IGBT 4를 균일하게 스위칭할 수 있음과 동시에 차단전류를 크게 증대시킬 수 있다.
이어서 도 44에 도시한 게이트 구동장치를 적용한 예로서 IGBT 1∼IGBT 4의 주변 구성에 대해서 논한다. 또한 이하의 적용예는 게이트저항을 소자유효면적 1㎠당 15Ω 이하로 한 경우에 관한 것이다.
도 45는 역병렬 다이오드(Df)를 갖는 IGBT 1, IGBT 2와 그 RC스너버회로를 나타내는 회로도이다. IGBT 1, IGBT 2에 근접하여 소자모듈내에 RC 스너버회로의 콘덴서(C)를 배치한다. 콘덴서(C)의 값은 100A∼200A의 차단전류에 대하여 10nF∼66nF의 작은 값으로 되어 있다(종래는 100A∼200A에 대해서 100nF∼300nF).
또한 콘덴서(C)의 값은 작은 게이트 저항에 따른 높은 dv/dt에 의한 파괴를 회피하는 관점에서는 종래의 게이트 저항의 경우와 동일한 정도의 dv/dt를 얻도록 설정한다. 이러한 콘덴서(C) 값의 설정에 의해 소자의 손실을 저감할 수 있고, 또 인버터의 효율을 향상할 수 있다. 또 저항(R)은 5Ω정도이지만 생략하여도 좋다. 또 충방전형 CRD 스너버라도 좋다.
또, 도시한 바와 같이 전류차단능력을 향상 가능한 관점에서 클램프 스너버회로(CS)를 병용하여도 좋다.
또한 도 45의 RC스너버회로는 도 46에 도시한 바와 같이 저항(R)에 다이오드(D)를 병렬 접속하여 LCD 스너버회로로 변형하여도 좋다. 이 LCD 스너버회로에서는 IGBT소자를 직렬 접속하여도 좋다. 또한 양극 리액터(AL)는 1000A에 대하여 1μH이하, 특히 0.5μH이하가 바람직하다.
또, 도 47은 NPC(3레벨 인버터, 뉴트랄·포인트·클램프회로)로의 적용예를 나타내는 회로도이다. 파선(d)으로 둘러싸인 다이오드(D)부분을 1개의 패키지로 함으로써 인덕턴스를 저감하고, 스너버회로의 효과를 증대할 수 있다. IGBT소자에는 적절하게 상술한 바와 같이 작은 값의 콘덴서(C)(또는 CR스너버회로 또는 CRD스너버회로)를 병렬 접속하고, 작은 값의 게이트저항(Rg)을 이용함으로써 효율을 증대할 수 있고, 전류차단능력을 향상할 수 있다.
(제 11 실시형태)
도 48은 본 발명의 제 11 실시형태에 따른 반도체장치에 적용되는 플로팅게이트회로를 나타내는 회로도이다.
이 플로팅게이트회로는 서로 병렬로 부하(LD)에 접속된 n개의 IGBT 1∼n의 칩 또는 소자에 대하여 동일한 수인 n개의 게이트 구동회로(601∼60n)를 구비하고 있다. 각 게이트 구동회로(601∼60n)에는 게이트펄스신호를 발생하는 공통의 펄스발생회로(70)가 접속되어 있다.
여기에서 게이트 구동회로(601∼60n)는 펄스발생회로로부터 입력되는 게이트펄스신호를 증폭하는 연산증폭기(611∼61n)를 이용한 차동증폭회로로서의 전압증폭폭기(621∼62n)와, 전압증폭기(621∼62n)에 의해 증폭된 게이트펄스신호를 전류증폭하여 게이트저항(RG1∼RGn)으로 출력하는 전류증폭기(631∼63n)를 구비하고 있다.
전류증폭기(631∼63n)는 출력 임피던스가 칩 유효면적 1㎠당 수Ω에서 1Ω이하로 충분히 낮고, 게이트저항(RG1∼RGn)을 통해서 IGBT 1∼n의 게이트를 고속으로 턴 온 및 턴 오프가 구동 가능하게 되어 있다. 또한 게이트 저항(RG1∼RGn)은 본 발명의 구동방법에 대응하여 통상의 값의 1/10정도의 저항값으로 되어 있다.
패키지 내의 칩 에미터와 외부의 에미터단자는 배선리드로 접속되어 있기 때문에 각 칩마다 수 nH∼수 10nH의 기생 인덕턴스(LE1∼LEn)가 존재한다.
여기에서 본 실시형태의 플로팅 게이트회로를 이용하지 않고, IGBT 1∼n을 구동하는 경우, 게이트 구동회로의 공통측이 패키지외부의 에미터단자에 접속된다. 이에 의해 턴 오프시에 상술의 기생 인덕턴스(LE1∼LEn)의 영향으로 각 칩의 에미터와 게이트 사이의 실효적인 게이트전위가 변화하게 된다.
그러나, 본 실시형태에서는 기생 인덕턴스(LE1∼LEn)의 영향을 작게 하기 위해서, 펄스발생회로(70)로부터의 게이트펄스신호를 연산증폭기(611∼61n)로 받고, 각 게이트 구동회로(601∼60n)의 공통측을 각 IGBT 1∼n 칩의 에미터로 직접 접속한 구성에 의해 에미터·게이트 사이의 실효적인 게이트전위를 변화시키지 않고, 에미터·게이트 사이에 소정의 게이트 전압을 인가할 수 있다.
또, 게이트저항(RG1∼RGn)은 통상의 1/10정도의 낮은 저항값이기 때문에 게이트 입력용량의 전하를 급속하게 방전시킬 수 있다.
그 결과, 각 칩에 흐르고 있는 주전류의 진동에 의한 언밸런스를 빠르게 해소할 수 있고, 주전류를 안정시켜 균일화를 도모할 수 있다. 또, 통상값의 게이트저항으로 구동한 경우에 비해, 안전동작영역의 저하나 제어가능한 전류의 저하 등이 없어져 소자의 파괴를 일으키기 어렵게 할 수 있다. 또 이에 의해 설계 마진이 향상되고, 사용의 편리함을 크게 향상시킬 수 있다.
상술한 바와 같이 본 실시형태에 의하면, 절연게이트 반도체소자의 게이트 구동회로를 601∼60n칩마다 플로팅하고, 또한 저임피던스로 구동시킴으로써 패키지내의 에미터·게이트 사이의 배선에 의한 기생 인덕턴스(LE1∼LEn)의 영향을 없애고, 주전류의 진동을 빠르게 억제할 수 있고, 소자의 파괴를 방지할 수 있다.
또한, 게이트 구동회로(601∼60n)는 각 칩마다의 구동이 아니라, 각 칩을 모아서 그룹을 구성하고, 각 그룹의 칩군을 구동하는 구성으로 하여도 본 발명을 동일하게 실시하여 종래의 구동방법보다도 전류의 언밸런스를 개선할 수 있다.
(제 12 실시형태)
도 49는 본 발명의 제 12 실시형태에 따른 반도체 장치에 적용되는 게이트 구동회로가 출력하는 게이트펄스신호를 나타내는 파형도이다.
즉, 본 실시형태는 제 11 실시형태의 변형예이고, 펄스발생회로(70)가 게이트펄스신호의 상승시간과 하강시간을 개별적으로 설정 가능한 기능을 갖는 구성으로 되어 있다.
또한, 펄스발생회로(50)에 의해 발생한 게이트펄스신호가 게이트 구동회로(601∼60n)에 의해 증폭되어 각 IGBT의 게이트에 인가되는 것은 상술한 것과 같다.
여기에서 게이트 저항(RG)이 작을수록 스위칭시간이 짧아지고, 스위칭 손실이 저하한다. 또 게이트저항(RG)이 작아지면, 상승시간이나 하강시간이 빨라지기 때문에, 스위칭시의 전류변화율이 높아진다. 이에 의해 턴 온시에는 소자와 병렬로 접속된 플라이 휠 다이오드(환류 다이오드)가 파괴되는 경우가 있다.
본 실시형태에 있어서, 게이트신호의 턴 오프시의 하강시간은 빠른 상태로 두고, 턴 온시의 상승시간을 도 49에 도시한 바와 같이 완만하게 하는 것으로, 상기의 문제가 해결된다. 이렇게 게이트 구동의 저임피던스화를 실시하고 있기 때문에, 턴 오프시에는 용이하고 동시에 확실하게 제 11 실시형태와 동일한 효과를 얻을 수 있다.
또, 본 실시형태는 디지털회로인 제 5 실시형태에 비해 세밀한 게이트펄스신호를 설정할 수 있기 때문에, 보다 한층 게이트 구동의 최적화를 도모할 수 있다. 또, 게이트신호를 저임피던스의 아날로그적으로 부여할 수 있기 때문에, 보호기능 및 손실의 최적화 등, 이후 인텔리전트화로의 기본구성이 된다.
(제 13 실시형태)
도 50은 본 발명의 제 13 실시형태에 따른 반도체 장치의 부분 구성을 나타내는 회로도이고, 도 48의 구성에 있어서 게이트저항(RG)에 역방향으로 다이오드(D)를 병렬 접속시킨 회로를 나타내고 있다.
이에 의해 턴 온시에는 게이트저항(RG)이 직렬로 들어가 턴 온시의 전류변화율 di/dt를 제어한다. 한편, 턴 오프시에는 다이오드(D)를 통하여 저임피던스로 전류를 많이 흘려 넣음으로써 제 12 실시형태와 동일하게 게이트 입력 용량의 전하를 급속하게 방전시킬 수 있다.
(제 14 실시형태)
도 51은 본 발명의 제 14 실시형태에 따른 반도체 장치의 부분구성을 나타내는 회로도이고, 도 48의 구성에 있어서, IGBT의 컬렉터 전압을 계측하는 검출회로(71)와, 게이트 구동회로(60)로부터 게이트저항(RG)과는 병렬로 게이트에 접속되고, 또한 검출회로(71)로 제어되는 스위치소자(72)가 부가되어 있다.
이에 의해 검출회로(71)는 에미터·컬렉터전압을 계측하고, 계측결과가 소정의 전압을 초과한 때, 스위치소자(72)에 온 신호를 출력한다.
스위치소자(72)는 부전원에 접속되어 있고, 검출회로(71)로부터 온신호를 받으면, 도통상태가 되어 임피던스를 내리고, 부전원과 게이트를 접속하여 턴 오프시의 전류를 다시 흘려 넣는다. 또한 스위치소자(72)로서는 MOSFET나 트랜지스터 등이 사용 가능하게 되어 있다.
본 실시형태에 의하면, 컬렉터전압(VCE)의 상승전에 보다 확실한 게이트 구동의 저임피던스화가 실시되고, 주전류의 진동을 빠르게 억제할 수 있어, 소자의 전류집중을 없애고, 소자를 파괴하기 어렵게 할 수 있다.
또한 동시에 게이트전압도 검출하여 에미터·컬렉터 사이 전압이 소정 전압 이하인 경우에는 스위치소자(72)를 온시키는 것은 불필요하고, 통상의 게이트 구동으로서도 동일한 효과를 기대할 수 있다.
(제 15 실시형태)
이상 설명한 제 4∼제 14 실시형태는 주로 게이트 구동회로에 관한 실시형태이었지만, 다음에 이하의 제 15∼제 22 실시형태에서는 본 발명에 따른 모듈형의 반도체소자에 대해서 주로 설명한다.
도 52는 본 발명의 제 15 실시형태에 따른 모듈형 반도체소자의 칩배열을 모식적으로 나타내는 평면도이다.
도시한 바와 같이 IGBT 칩(80)은 4칩으로 1그룹이 되고, 각 그룹마다 게이트배선(81) 및 센스 에미터배선(82)이 실시되어 주위의 게이트 구동회로(46)에 접속되어 있다. 또한 그룹화되지 않은 칩은 역병렬 다이오드(Df) 칩이다.
여기에서 IGBT 칩(80)은 도 53에 도시한 바와 같이 게이트패드(Gp)의 위치가 다른 2종류 이상의 칩이 사용된다. IGBT 칩(80)의 1그룹(4칩)은 각 칩의 대칭성의 관점과 게이트배선(81)의 인덕턴스를 최소로 하는 관점에서 게이트패드(Gp)가 중앙에 배치되고, 에미터 패드(Ep)가 길이방향을 일치시키면서 주위에 배치되어 있다. 또한 게이트배선(81)의 제한 등으로 게이트패드(Gp)를 바깥쪽에 배치하여도 좋다.
구체적인 배선구조는 도 54에 단면 구성을 나타낸 바와 같이 2장의 몰리브덴판(831, 832)에 끼워진 IGBT 칩(80)에 대하여 에미터 동(銅) 포스트(84)에 설치된 게이트 핀(용수철에 의해 눌려지는 도전 핀)(85)이 게이트패드(Gp)에 접하고 있다. 게이트 핀(85)은 게이트 배선(81)에 접속되어 있다.
한편, 센스 에미터배선(82)은 에미터 동포스트(84)에 있어서 4칩(80)의 중앙위치로부터 에미터 접점(86)을 통해서 인출되어 있다. 이 센스에미터 배선(82)의 인출 위치는 게이트패드(Gp)의 위치와는 무관계로 4칩(80)의 중앙 또는 중앙부근이 바람직하다.
이상과 같은 구성에 의하면, 각 IGBT 칩(80)으로서는 게이트패드(Gp)의 위치가 다른 2종류 이상의 칩을 이용하여 예를 들면 게이트패드(Gp)를 중앙에 집중하도록 점대칭으로 칩을 배치함으로써 게이트배선(81)의 길이를 최소로 하여 게이트의 인덕턴스를 최소화할 수 있다.
또한, 본 실시형태는 도 55에 도시한 바와 같이 차단전류값에 따라서 다양하게 변형할 수 있다. 또 모듈구조는 원형으로 한정하지 않고, 도 56에 도시한 바와 같이 정방형·장방형으로 해도 좋다. 이 정방형·장방형의 모듈구조의 경우, 원형 모듈구조에 비해 칩배열의 조밀도를 향상시킬 수 있다.
그룹화하는 칩수는 압접형태의 패키지에서는 4∼12칩이고, 모듈형 패키지에서는 2∼8칩으로 하는 것이 바람직하다. 단 칩면적 1㎠인 경우, 그룹화 칩수는 칩면적에 정비례하도록 하는 것이 바람직하다.
(제 16 실시형태)
도 57은 본 발명의 제 16 실시형태에 따른 모듈형 반도체소자의 칩배치를 나타내는 평면도이다.
본 실시형태는 종래의 도 58의 (a)에 도시한 각 게이트패드(Gp)를 가깝게 하면 에미터패드(Ep)의 길이방향 쪽이 각 칩사이에서 90도 차이가 나서 각 에미터 사이의 인덕턴스를 저감할 수 없는 문제나 종래의 도 58의 (b)에 도시한 각 에미터 패드(Ep)의 길이방향을 맞추면, 각 칩의 게이트패드(Gp)가 서로 멀어져 각 게이트 사이의 인덕턴스를 최소화할 수 없다는 문제의 해결을 도모한 것이다.
즉, 본 실시형태는 에미터의 인덕턴스 및 게이트의 인덕턴스 양쪽의 최소화를 도모하는 관점에서 도 57에 도시한 바와 같이 게이트패드(Gp)와 에미터패드(Ep)의 경면 대칭인 2종류의 IGBT 칩(80)을 이용하고, 적정 배치한 구성으로 되어 있다. 또한 도 57에 도시한 구성에서는 각 칩(80)의 게이트패드(Gp)를 가까워지도록 배치하고 있다.
이러한 구성에 의해 에미터의 인덕턴스 및 게이트의 인덕턴스 양쪽의 최소화를 도모할 수 있다.
또한 본 실시형태는 도 59 내지 도 65에 도시한 바와 같이 변형하여 적용하여도 좋다.
도 59에 도시한 적용예는 2종류의 IGBT 칩(80)을 DBC기판(83) 등의 위에 배치한 것이다. 2종류의 칩을 배치하였기 때문에, 게이트배선 패턴부(83g)의 거리가 짧다. 또한 센스에미터(83e)를 주에미터(83E)와 본딩을 통하여 반대측에 배치하였기 때문에, 에미터 인덕턴스에 의한 게이트 실효저항으로의 영향을 배제할 수 있다. 이 적용예는 도 60에 도시한 바와 같이 주에미터(83E)와 주컬렉터(83C) 사이에 역병렬 다이오드(Df)를 탑재하여도 좋다.
도 61에 도시한 적용예는 각 게이트패드(Gp)를 서로 가깝게 한 배치에 의해 게이트배선 패턴부(83g)의 거리를 최소화하고, 또한 링형상으로 형성된 에미터배선(83e, 83E)에 의해 센스 에미터전위의 에미터 인덕턴스에 의한 영향을 배제한 것이다.
도 62에 도시한 적용예는 도 60에 도시한 예의 변형으로 다이오드(D)를 탑재한 것이다.
도 63에 도시한 적용예는 각 게이트패드(Gp)를 서로 가깝게 하고, 또 게이트의 본딩의 길이방향과 에미터패드(Ep)의 길이방향을 일치시킨 칩배치와, T자형으로 배치한 센스에미터(83e)에 의해 에미터 인덕턴스의 게이트 실효전압으로의 영향을 배제한 것이다.
도 64에 도시한 적용예는 도 59에 도시한 예를 4칩 구성으로 하고, 각 칩(80) 사이의 주컬렉터(83C)상에 다이오드(D)가 탑재된 것이다. 이 적용예는 4개의 칩을 둘러싸도록 게이트배선 패턴부(83g)를 링형상으로 형성하여도 좋고, 또 다이오드(D)를 생략하여 각 칩(80)의 간격을 단축하여도 좋다.
도 65에 도시한 적용예는 4개의 칩(80)을 각 게이트패드(Gp)가 중심이 되도록 배치하고 또한 각 게이트패드(Gp)를 중앙의 게이트배선 패턴부(83g)에 접속하고, 또한 4개의 칩(80)을 둘러싸도록 에미터배선(83e, 83E)이 링형상으로 형성된 것으로, 도 61에서 설명한 효과와 동일한 효과를 얻을 수 있다.
(제 17 실시형태)
도 66 및 도 67은 본 발명의 제 17 실시형태에 따른 모듈형 반도체소자의 구성을 나타내는 모식도이다.
본 실시형태는 도 66 및 도 67에 도시한 바와 같이 IGBT 칩(80) 및 다이오드칩(D)이 수용된 모듈 본체(90) 상에 게이트 구동회로(91), 주컬렉터단자(Col) 및 주에미터 단자(E)를 구비한 것이다.
4조인 게이트, 센스에미터단자(G1∼G4, E1∼E4)에서 내린 배선은 양면 인쇄기판(PCB)에 접속되고, 각각 독립하여 낮은 임피던스로 각 DBC기판에 접속되어 있다. 게이트 구동회로(91)는 내부에서는 4개의 독립한(플로팅, 예를 들면 도 37) 구동회로로 되어 있다. 게이트배선을 저임피던스로 하기 때문에 오히려 게이트 구동회로(91)를 주회로배선 보드(94) 상에 배치시켜도 좋다. 또, 게이트단자가 칩의 컬렉터측(도면에서는 아래쪽)으로 나와 있어도 좋다(방열을 약간 희생하여 게이트 임피던스를 내린다). 또 게이트 구동회로(91) 자체(플로팅)를 패키지 내부에 만들어 넣으면 더욱 효과적이다.
DBC기판의 배치방향은 이번회 나타낸 통상의 배치방향에 비해 다이오드 칩(D)을 주단자(Col, E)측에 가깝게 하는 방식이 주회로의 인덕턴스 면에서 효과가 있다.
도 67에서는 게이트, 센스에미터의 단자(G1∼G4, E1∼E4)를 DBC기판의 바로 위 내지 근방으로 내놓고 있다. 이 도 67에 도시한 구조는 게이트 구동회로(91)가분리되지만, 도 66에 도시한 구조에 비해 임피던스의 면에서는 효과적이다. 분리된 게이트 구동회로(91)는 신호와 전원 케이블로 접속되어 있다.
어째든 이러한 구성에 의해 게이트 구동회로(91)의 아래에 IGBT 칩(80)을 배치하여 게이트 인덕턴스를 저감할 수 있기 때문에, 본 발명을 용이하고 또한 확실하게 실시할 수 있다.
또한 본 실시형태는 도 68∼도 71에 도시한 바와 같이 변형하여 적용하여도 좋다.
도 68에 도시한 적용예는 1개의 모듈(90) 내에 있어서 각 IGBT 칩(80)을 게이트 구동회로(91)의 바로 아래에 모아 배치하는 한편, 각 역병렬 다이오드 칩(Df)을 주컬렉터단자(Col) 및 주에미터단자(E)의 바로 아래에 모아 배치한 구성으로 되어 있다.
이에 의해 상술한 게이트 인덕턴스의 저감효과에 더하여 주단자와 다이오드와의 거리를 단축하여 턴 오프시에 역병렬 다이오드에 흐르는 전류에 의한 인덕턴스를 저감할 수 있기 때문에, 다이오드의 파괴를 방지할 수 있다.
도 69에 도시한 적용예는 도 68에 도시한 구성의 변형이고, 1개의 모듈(90) 내의 각 역병렬 다이오드(Df)의 가까이에 RCD 스너버회로의 스너버 다이오드 칩(D)을 배치한 구성으로 되어 있다. 또한 RCD 스너버회로의 다른 소자(저항, 콘덴서)는 별도의 스너버 모듈(92)내에 탑재되어 있다. 또, 이 스너버 모듈(92)은 RCD 스너버회로 이외에 IGBT소자에 접속된 RC 스너버회로도 수용하고 있다. 또 스너버 모듈과 IGBT소자의 모듈은 서로 같은 높이의 단자를 통해서 전기적으로 접속되어 있고, 도 70에 도시한 바와 같이 히트 싱크(93) 상에 탑재하여도 좋다.
스너버 모듈(92)이 CR스너버만인 경우, 스너버와 IGBT 사이의 배선 대신에 스너버 콘덴서(C) 1개 또는 2개를 이용하고, 스너버 모듈(92) 속을 저항(R)만으로 하여 인덕턴스를 저감하여도 좋다.
이러한 구성에 의하면, RCD 스너버회로의 스너버 다이오드 칩(D)도 모았기 때문에, 기생 인덕턴스를 저감할 수 있고, 스너버회로의 효과를 향상시킬 수 있다. 또, IGBT 및 다이오드로 이루어지는 반도체소자의 모듈(90)과, 저항(R) 및 콘덴서(C)로 이루어지는 스너버모듈(92)이 별도의 제품이 되기 때문에, 각 모듈(90, 92)을 용이하게 제조할 수 있다.
도 71에 도시한 적용예는 도 69 또는 도 70에 도시한 구성의 변형이고 스위칭소자의 모듈(90)과는 별도로 2개의 스위칭소자의 직렬 모듈(90)에 병렬로 다이오드 칩(D)의 모듈(93)이 배치된 구성에 의해 상술한 효과에 더하여 3레벨 인버터를 실현시킬 수 있다.
(제 18 실시형태)
도 72는 본 발명의 제 18 실시형태에 따른 모듈형 반도체소자의 구성을 나타내는 사시도이고, 도 73은 모듈형 반도체소자의 구성을 나타내는 단면도이다.
본 실시형태는 종래의 도 74에 도시한 바와 같이 주컬렉터(83C)의 동박 패턴을 갖는 DBC기판(83)상에 납땜한 1종류의 IGBT 칩(80x)의 에미터패드(Ep)를 본딩와이어(BW)에 의해 주에미터(83E)의 동박 패턴에 접속하여 이루어지는 모듈형 반도체소자에 있어서 (1) 와이어 본딩에 의한 내부 인덕턴스의 저감 곤란이라는 문제와, (2) 파괴시에 컬렉터·에미터 사이가 개방되어 다중직렬 접속할 수 없다는 문제의 해결을 도모하는 것이다.
즉, 본 실시형태는 도 72 및 도 73에 도시한 바와 같이 주에미터(83E)의 동박 패턴 및 그것으로의 본딩와이어(BW)를 생략하고, 도전성 베이스부재(100)상에 탑재된 DBC기판(83) 상에 납땜한 IGBT 칩(80x)에 있어서 에미터패드(Ep)끼리 본딩와이어(BWe)에 의해 접속된 것을 이용한다.
구체적으로는 상하방향에 따른 홈(101)을 갖는 2개의 절연성 가이드(102)가 서로 홈(101)을 대향시키면서 도전성 베이스부재(100) 상에 DBC기판(83)을 끼우도록 배치되어 있다.
각 절연성 가이드(102)는 각 홈(101)에 의해 하부 선단을 90°이하로 날카롭게 한 동제의 봉으로 이루어지는 가압전극(103)을 유지하고 있고, 도 75에 도시한 바와 같이 가압전극(103)이 에미터패드(Ep)상의 본딩와이어(BWe)와 강제적으로 압접된다.
가압전극(103)상에는 대략 L자형상의 단면형상을 갖는 판형상의 에미터전극(104)의 하부를 통해서 절연체(105) 및 금속조각(106)이 적층된다.
한편, 각 절연성 가이드(102)의 상부에는 탭이 형성된 금속제의 가압나사 설치판(107)이 금속조각(106)을 덮도록 고정되어 있다.
가압나사 설치판(107)은 탭에 나사가 넣어진 가압나사(108)를 고정적으로 유지하고 있다. 가압나사(108)는 도 76에 도시한 바와 같이 볼(108a)을 스프링(108b)으로 아래쪽으로 밀어내는 기구를 갖고, 외부둘레에 형성된 나사에 의해 가압나사 설치판(107)에 유지된다.
여기에서 가압나사(108)는 오른쪽 나사방향으로 조임으로써 가압나사 설치판(107)의 아래쪽으로 나사가 넣어지고, 하단의 볼(108a)이 금속조각(106), 절연체(105) 및 에미터전극(104)를 통해서 가압전극(103)을 아래쪽으로 가압한다.
이에 의해 가압전극(103)의 선단이 본딩와이어(BWe)를 가압하여 에미터전극(104)과 에미터패드(Ep)가 전기적으로 접속된다. 또한 직경(ø) 500㎛의 8개의 알루미늄와이어(WBe)를 병렬로 압접하고, 10kg/칩의 압접력에 의해 모듈을 작성하여 250A를 안정하게 흐르게 할 수 있었다.
또 한편, DBC기판(83)은 에미터전극(104)과 평행 모선이 되도록 평판형상의 컬렉터전극(109)이 납땜에 의해 설치되어 있다.
이상과 같은 구성에 의하면 에미터전극(104)과 에미터패드(Ep)와의 접속에서 본딩와이어(BW)의 인덕턴스를 제외할 수 있고 또한 에미터전극(104)과 컬렉터전극(109)을 평행 모선으로 하였기 때문에, 내부 인덕턴스를 감소할 수 있고, 스위칭의 턴 오프시의 서지(surge)전압을 더욱 저감할 수 있다.
또, 종래와는 달리 칩(80x)이 파괴되어도 날카로운 가압전극(103)이 본딩와이어(BWe)를 직접 압접하기 때문에, 에미터·컬렉터 사이가 개방되지 않고서 단락된다. 이에 의해 이러한 압접기구를 갖는 모듈은 IGBT소자를 다중직렬 접속할 수 있기 때문에 적용범위를 크게 확대시킬 수 있다.
또한, 이러한 압접기구는 상술한 게이트 구동회로(46) 등과 함께 1개의 모듈내에 조립 가능하다. 압접기구(용수철기구)는 접시용수철, 판용수철 또는 탄력성이 있는 수지 등에 의해 보다 단순하고 저비용으로 구성할 수 있다. 또 도시하지 않지만, 게이트전극과 반도체 칩의 게이트배선의 접속은 인쇄기판을 이용하여도 좋다.
또한 본 실시형태는 도 77에 도시한 바와 같이 본딩와이어(BWe)를 대신하여 알루미늄 볼(110)을 이용하고, 또 가압전극(103)을 대신하여 동으로 이루어진 블럭제의 가압전극(111)이 알루미늄 볼(110)을 압접하는 구성으로 변형하여도 본 발명을 동일하게 실시하여 동일한 효과를 얻을 수 있다. 또한 필요하다면 몰리브덴판을 통해서 가압전극(111)이 알루미늄 볼(110)을 압접하는 구성으로 변형하여도 좋다.
(제 19 실시형태)
도 78은 본 발명의 제 19 실시형태에 따른 모듈형 반도체소자 및 그 게이트 구동회로의 구성을 나타내는 평면도이고, 도 79는 도 78의 79-79선의 화살표 방향 단면도이고, 도 80은 각 칩의 접속구성을 나타내는 모식도이다.
이 모듈형 반도체소자는 컬렉터 전극기판(121) 상에 16개의 IGBT 칩(122)이 자신의 컬렉터 패드를 컬렉터 전극기판(121)에 접하도록 배치되어 있다. 또한 IGBT 칩(122)과 컬렉터 전극기판(121) 사이에 열완충재로서 몰리브덴판 등을 개재시켜도 좋다.
각 IGBT 칩(122) 사이의 컬렉터 전극기판(121) 상에는 격자형상의 플라스틱이나 세라믹으로 이루어지는 절연기판(123)이 고정되어 있고, 이 절연기판(123) 상에는 게이트배선 패턴부(124)가 인쇄형성되어 있다. 각 IGBT 칩(122)의 게이트패드(Gp)는 이 게이트배선 패턴부(124)에 본딩와이어(BWg)를 통해서 접속되어 있고, 게이트배선 패턴부(124)는 접속단자(125)를 통해서 게이트 구동회로(126)에 접속되어 있다.
각 IGBT 칩(122)의 에미터패드(Ep)는 접속용 금속 블럭(127)을 사이에 두고 에미터 전극기판(128)에 접속되어 있다. 에미터 전극기판(128) 및 컬렉터 전극기판(121)은 외관용기 몸체(129)에 의해 유지되고, 모듈형 반도체소자가 형성된다.
이상과 같은 구성에 의하면, 칩 배열의 간격부에 절연기판(123)을 통해서 게이트배선 패턴부(124)를 배치하고, 게이트배선 패턴부(124)와 게이트패드(Gp)를 본딩 접속한 구조 등에서, 모든 칩(122)의 게이트에 대한 저항과 인덕턴스를 저감할 수 있고, 다수의 칩(122)을 균일하게 동작시킬 수 있다.
또한 본 실시형태에서는 상하의 쌍을 이루는 면에 주전극을 갖는 평형(平型) 패키지를 이용하고 있지만, 이에 한정되지 않고, 동일 세라믹기판에 컬렉터, 에미터의 배선패턴부가 형성된 것이라도 좋다.
(제 20 실시형태)
도 81은 본 발명의 제 20 실시형태에 따른 모듈형 반도체소자 및 그 게이트 구동회로의 구성을 나타내는 평면도이고, 도 82는 도 81의 82-82선의 화살표 방향 단면도이고, 도 83은 각 칩의 접속구성을 나타내는 모식도이다.
본 실시형태는 제 19 실시형태의 변형형태이고, 게이트배선 패턴부(124)를 인쇄 형성한 절연기판(123)을 IGBT 칩(122) 위쪽의 에미터 전극기판(128)상에 고정하고, 게이트배선 패턴부(124)와 IGBT 칩(122)의 게이트패드(Gp)를 금속 블럭(MB) 또는 금속 핀을 통해서 접속한 구성으로 되어 있다. 금속 블럭(MB) 및 금속 핀은 땜납 등에 의해 인쇄 형성된 절연기판(123)에 고정되어 있다면, 실장이 간단해진다.
이상과 같은 구성으로 하여도 제 19 실시형태와 동일한 효과를 얻을 수 있다.
(제 21 실시형태)
도 84는 본 발명의 제 21 실시형태에 따른 모듈형 반도체소자 및 그 게이트 구동회로의 구성을 나타내는 평면도이고, 도 85는 도 84의 85-85선의 화살표 방향단면도이다.
본 실시형태는 4개의 IGBT 칩(122)을 1개의 그룹으로 하고, 각 그룹마다 대략 ＋자형상의 게이트배선 패턴부(124a)가 절연기판(123) 상에 인쇄 형성되고, 각 게이트배선 패턴부(124a)가 각각 다른 게이트 구동회로(126)에 접속된 구성으로 되어 있다.
이상과 같은 구성에 의하면, 제 19 실시형태의 효과에 더하여 다수의 칩(122)을 몇 개의(4에서 9 정도) 칩으로 이루어진 조(組)로 분할하여 제어하기 때문에, 보다 균일하게 각 칩(122)을 구동시킬 수 있다. 또한 본 실시형태는 도 86에 도시한 바와 같이 게이트배선 패턴부(124b)를 대략 직선형상으로 변형하여도 동일한 효과를 얻을 수 있다. 또한, 마찬가지로 도 87 및 도 88에 도시한 바와 같이 36개의 IGBT 칩(122)을 9칩씩 4그룹으로 분할하여 제어하는 구성으로 하여도 본 실시형태와 동일한 효과를 얻을 수 있다.
(제 22 실시형태)
도 89는 본 발명의 제 22 실시형태에 따른 모듈형 반도체소자의 부분구성을 나타내는 모식도이다.
본 실시형태는 제 19∼제 21 실시형태의 변형구성이고, 구체적으로는 도 89에 도시한 바와 같이 절연기판(123) 상에 게이트배선 패턴부(124)와 함께 제어용 에미터배선 패턴부(130)(센스에미터 배선)가 형성되어 있다.
이러한 구성에 의해, 적용한 실시형태의 효과에 더하여 모든 칩의 에미터전위를 정확하게 추출하거나, 각 칩(122)의 에미터전위를 균일화할 수 있다.
또, 게이트배선 패턴부(124)와 제어용 에미터 배선부(130)를 평행하게 배치함으로써 각각 방향을 달리 하여 흐르는 전류에 대한 (상호) 인덕턴스를 저감시킬 수 있다. 동일하게 게이트패드(Gp)나 에미터패드(Ep)로의 각 본딩와이어(BWg, BWe)를 서로 평행하게 배치함으로써 상호 인덕턴스를 저감시킬 수 있다.
또한, 본 실시형태는 도 90에 도시한 바와 같이 게이트배선 패턴부(124)와 제어용 배선패턴부(130) 사이에 절연층(131)을 설치한 적층배선구조로 하여도 동일 효과를 얻을 수 있고, 또한 콤팩트화를 도모할 수 있다. 또한 게이트배선 패턴부(124)와 제어용배선 패턴부(130)는 어느 것을 하층(또는 상층)으로 하여도 좋다.
또, 이 적층배선구조는 와이어본딩으로 한정되지 않고, 도 91에 도시한 바와 같이 용수철에 의해 눌려지는 도전성 게이트 핀(132)을 게이트배선 패턴부(124)와 게이트패드(Gp) 사이에 개재시키고, 또한 동일하게 누르는 에미터 핀(133)을 제어용 배선 패턴부(130)와 에미터패드(Ep) 사이에 개재시킨 구성으로 하여도 좋다.
또, 게이트 핀(132) 및 에미터 핀(133)을 대신하여 누르지 않는 도전부재를 설치하고, 절연기판(123)과 에미터 전극기판(128) 사이에 도전성 탄성 시트(134)를 개재시켜도 좋다.
또한 본 실시형태는 도 84, 도 86, 도 88에 도시한 구성에 적용한 경우, 상술한 효과에 더하여 게이트배선 패턴부(124a, 124b, 124d)와 제어용 에미터배선 패턴부(130) 양쪽에 폐루프를 존재시키지 않기 때문에, 게이트배선과 제어용 에미터배선 양자에 크기가 동일하고 역방향인 전류를 흐르게 할 수 있다. 이에 의해 게이트전류가 커도 각 칩의 게이트 에미터간 전압을 균일화할 수 있다.
(제 23 실시형태)
상술한 각 실시형태는 본 발명에 따른 기술 중, 턴 오프시에 전압상승률 dv/dt를 대략 일정한 구동방식에 관계시키고 있었다. 이어서 본 발명에 따른 기술 중 턴 오프 시에 전압상승의 도중에서 전압상승률 dv/dt를 저하시킨 구동방식에 대하여 제 23 실시형태로서 설명한다. 또한 본 실시형태는 주로 구동방법에 관계한 것이기 때문에 게이트저항(Rg)이나 게이트전하(Qg)가 소정 수치 조건을 만족하는 범위에서 상술한 제 4∼제 22 실시형태의 모듈형 반도체소자 및 게이트 구동회로가 사용 가능하게 되어 있다.
즉, 본 실시형태는 종래 래치업의 원인으로서 피하고 있던 애벌란시현상과 본 발명에 있어서 작은 값의 게이트저항(Rg) 및 턴 오프시의 전자 주입의 정지를조합한 것이다.
구체적으로는 도 92에 도시한 종래의 턴 오프(게이트저항(Rg): 큼)와는 달리 작은 값의 게이트저항(Rg)에 의해 도 93에 도시한 바와 같이 턴 오프시의 컬렉터전압(Vc)의 상승을 급격하게 하고, 턴 오프시의 전자주입의 정지에 의해 애벌란시현상의 발생영역(이하, 임팩트 이온화 영역(140)이라 함)을 종래의 도 94에 도시한 게이트 절연막(6) 근방의 n형 베이스층(1)에서 도 95에 도시한 바와 같이 양쪽의 n형 소스층(5) 사이에 위치한 p형 베이스층(4) 바로 아래의 n형 베이스층(1)으로 이동시켜, 임팩트 이온화 영역(140)의 생성후의 전압상승률 dv/dt를 저하시키는 구동방식으로 되어 있다.
바꿔 말하면, 작은 값의 게이트저항(Rg)에 의해 턴 오프개시시의 컬렉터전압(Vc)의 dv/dt를 급격하게 하고, 전자주입의 정지에 의해 p형 베이스층(4) 바로 아래의 n형 베이스층(1)에 임팩트 이온화 영역(140)을 생성하고, 임팩트 이온화 영역(140)에서 생성된 전자(e)의 순방향 전류에 따라 턴 오프 도중에서 dv/dt를 저하시켜, 컬렉터전압(Vc)의 오버슈트를 저하시키는 구동방식이다.
여기에서 게이트저항(Rg)은 온상태의 게이트전압과 오프상태의 게이트전압의 차전압(Vgpp)을 30V(=+15V∼-15V)로 하고 IGBT소자의 소자유효면적 1㎠당 게이트 전하(Qg)를 0.6[μC/㎠]로 한 조건에서, 도 96에 구체적으로 나타낸 바와 같이 내압 2kV이하의 소자에서는 일률적으로 20Ω이하이고, 내압 2kV를 초과하여 내압 4.5kV까지의 소자에서는 대략(내압의 값/107)Ω이하(예를 들면 내압 4.5kV의 소자에서 42Ω이하)로 한 것과 같이 내압(VB)마다의 상한값을 넘지 않는 범위의 작은 값의 저항값을 갖고 있다.
또한 게이트저항(Rg)의 값은 도 97에 도시한 바와 같이 게이트전하(Qg)가 증가함에 따라서 감소시킬 필요가 있다.
또, 게이트저항(Rg)의 값은 차전압(Vgpp) 1V당 게이트전하(Qg/Vgpp)=0.02[㎌/㎠]에 대하여 20Ω이하의 값으로 되어 있다.
또, 소자유효면적은 소자 칩에 있어서 스위칭용의 소자영역의 면적과 그 외부둘레에 위치한 고내압용 가이드링영역의 면적 중, 스위칭용의 소자영역의 면적을의미하고 있다.
이러한 구동방식에 적용 가능한 IGBT 소자는 도 98 및 도 99에 도시한 바와 같이 예를 들면 내압(VB)=4.5kV의 소자에서는 50A/㎠에서의 온전압이 3.9V 이하이고, 내압(VB)=2kV의 소자에서는 70A/㎠에서의 온전압이 2.5V이하이고, 내압(VB)=600V의 소자에서는 150A/㎠에서의 온전압이 1.4V이하로 하는 조건이 필요하게 되어 있다. 이 조건을 만족하지 않는 경우, 애벌란시현상에 의한 래치업이 발생하고, IGBT소자가 파괴에 이를 가능성이 있다.
또, 래치업을 발생시키지 않는 조건으로서는 도 98에 도시한 바와 같이 턴 오프시에 컬렉터전극(3)과 에미터전극(8) 사이의 전압이 내압(VB)의 34%이상으로 상승하기 전에 게이트전압(Vg)을 임계값 전압(Vth)이하로 저하시키는 것이 필요하다.
또한 게이트 구동에 관한 배선경로의 총길이는 인덕턴스 저감의 관점에서 20㎝이하인 것이 바람직하고, 특히 10㎝이하인 것이 바람직하다. 또한 게이트 구동에 관한 배선경로는 IGBT 칩의 게이트패드(Gp)에서 게이트저항(Rg), 게이트 구동회로(46)의 출력소자, 출력커패시터 및 게이트 센스에미터에 이르는 배선경로를 의미하고 있다.
또, MOSFET 모드의 미러시간은 소자내압(VB)에 대응하여 다음과 같이 하는 것이 동작의 확실성 관점에서 바람직하다.
즉, MOSFET 모드의 미러시간은 내압(VB)=4.5kV의 소자에서는 1㎲이하이고, 내압(VB)=2.5kV의 소자에서는 0.5㎲이하이고, 내압(VB)=2.0kV의 소자에서는 0.4㎲이하이고, 내압(VB)=600V의 소자에서는 0.15㎲이하인 것이 바람직하다. 또한 0.15㎲이하의 미러시간은 특히 내압(VB)=600V의 소자에서 효과적이다.
다음에 이러한 반도체소자의 구동방법에 대하여 설명한다.
이제 게이트 저항(Rg) 및 IGBT 소자는 상술한 조건을 만족하는 것이 사용되고 있고, IGBT 소자가 온상태에 있다고 한다.
여기에서 온상태에서 오프상태로 이행하는 턴 오프를 실시한다.
작은 값의 게이트저항(Rg)에 의해 도 93에 도시한 바와 같이 턴 오프시의 컬렉터전압(Vc)의 상승을 급격하게 한다.
이어서, IGBT 소자를 턴 오프할 때, 컬렉터전극(2)-에미터전극(8) 사이의 전압이 내압(VB)의 34%이상으로 상승하기 전에 제어전극의 전압을 바이폴라 반도체소자의 임계값 전압(Vth)이하로 저하시켜 전자주입을 정지시킨다.
이 전자주입의 정지에 의해 도 95에 도시한 바와 같이 임팩트 이온화 영역(140)을 종래와는 달리 양쪽 n형 소스층(5)사이에 위치한 p형 베이스층(4) 바로 아래의 n형 베이스층(1)에 생성시킨다. 이 때, 임팩트 이온화 영역(140)에서는 전자가 생성되지만, 이 전자의 순방향 전류에 의해 dv/dt가 저하한다.
즉, 턴 오프 도중에서 전자주입을 정지한 후에 애벌란시현상을 발생시키는 구동방식에 의해 턴 오프개시시에는 컬렉터전압(Vc)의 dv/dt가 급격하지만, 턴 오프 도중에서 임팩트 이온화 영역(140)을 형성하여 dv/dt를 저하시켜, 컬렉터전압(Vc)의 오버슈트를 저하시킬 수 있다. 또 dv/dt의 저하에 의해 실질적으로 SOA(안전동작영역)을 넓힐 수 있다.
상술한 바와 같이 본 실시형태에 의하면, 게이트와 게이트에 구동신호를 부여하는 게이트 구동회로(146) 사이에 바이폴라 반도체소자의 유효면적 1㎠에 대하여 20Ω이하 또는 (내압 VB/107)Ω이하의 저항값을 갖는 게이트저항(Rg)을 설치함으로써 턴 오프개시시에는 고압측 주전압(컬렉터전압)의 dv/dt가 급격하지만, 바이폴라 반도체소자를 턴 오프할 때, 주전극간의 전압이 내압(VB)의 34%이상으로 상승하기 전에 게이트전압을 바이폴라 반도체소자의 임계값 전압(Vth)이하로 저하시켜, 래치업을 방지하면서 턴 오프 도중에서 애벌란시현상에 의한 임팩트 이온화 영역(140)을 형성하여 dv/dt를 저하시키기 때문에, 컬렉터전압(Vc)의 오버 슈트를 저하시킬 수 있다.
또한 차전압(Vgpp) 1V당 게이트전하(Qg/Vgpp)=0.02[㎌/㎠]에 대하여 20Ω이하의 저항값을 갖는 게이트저항을 구비한 경우, 게이트 구동회로의 전원계를 +15V∼-15V와는 다른 값으로 바로 변경하여도 상술한 효과를 용이하고 동시에 확실하게 나타낼 수 있다.
또한 본 실시형태는 종래기술에서는 균일한 구동이 곤란한 (1) 소자내부에서 칩이 병렬 배치된 모듈, (2) 병렬 칩의 수가 4개 이상인 모듈, (3) DBC기판 등의 절연기판이 2장 이상인 모듈 및 (4) 압접형 모듈이 병렬 배치된 반도체 장치의 4종류의 반도체장치에 특히 효과적이다.
(다른 실시형태)
또한 상기 각 실시형태는 턴 오프의 경우에 대해서 설명하였지만, 이에 한정되지 않고, 주전극 사이에 주전류(Ic)를 흐르도록 바이폴라 반도체소자를 턴 온할 때, 주전극 사이의 전압이 1/2로 저하하기 이전에 제어전극의 전압을 전류포화 게이트전압(Vth+Ic/gm)이상으로 상승시키는 구동방법을 실행하여도 본 발명의 턴 오프시의 효과에 더하여 패키지 내의 칩사이의 전류 불일치, 진동을 억제할 수 있음과 더불어 직렬로 된 경우의 전압 분배를 맞출 수 있다.
이상 플레이너형의 소자에서의 설명을 실시하였지만, 트렌치 게이트형의 소자라도 동일한 효과를 기대할 수 있다. 또한 적용소자로서는 IGBT, IEGT 외에 대용량 MOSFET, BSIT(Bipolar Mode SIT), BJT(bipolar junction transistor) 등에 이용할 수 있다. 또 실리콘만이 아니라, SiC 등 그 밖의 재료라도 적용 가능하다.
그 외, 본 발명은 그 요지를 벗어나지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 전류 밀도의 안정성을 향상할 수 있고, 전류 집중이나 발진 등을 저지하여 신뢰성을 향상할 수 있는 바이폴라 반도체소자의 구동방법과 바이폴라 반도체소자를 이용한 반도체장치를 제공할 수 있다.

Claims (20)

  1. 고압측 주전극, 저압측 주전극 및 제어전극을 갖는 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서,
    상기 바이폴라 반도체소자를 턴 오프할 때, 상기 주전극간을 흐르는 주전류가 하강 시간으로 이행하기 전에 상기 제어전극의 전압을 상기 바이폴라 반도체소자의 임계값 전압(Vth) 이하로 저하시키는 공정을 포함하고 있는 것을 특징으로 하는 바이폴라 반도체소자의 구동방법.
  2. 제 1 항에 있어서,
    상기 저하시키는 공정에서는 상기 주전류가 하강 시간으로 이행하기 전에 상기 제어전극의 전압파형에 나타나는 미러 시간이 종료되어 있는 것을 특징으로 하는 바이폴라 반도체소자의 구동방법.
  3. 고압측 주전극, 저압측 주전극 및 제어전극을 갖는 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서,
    상기 바이폴라 반도체소자를 턴 오프할 때, 상기 주전극간의 전압이 오버 슈트영역에 들어가기 전에 상기 제어전극의 전압을 상기 바이폴라 반도체소자의 임계값 전압(Vth) 이하로 저하시키는 공정을 포함하고 있는 것을 특징으로 하는 바이폴라 반도체소자의 구동방법.
  4. 고압측 주전극, 저압측 주전극 및 제어전극을 갖는 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서,
    상기 바이폴라 반도체소자를 턴 오프할 때, 상기 주전극간의 전압이 오프 상태에서의 인가전압(Vcc)의 1/10 이상으로 상승하기 전에 상기 제어전극의 전압을 상기 바이폴라 반도체소자의 임계값 전압(Vth) 이하로 저하시키는 공정을 포함하고 있는 것을 특징으로 하는 바이폴라 반도체소자의 구동방법.
  5. 고압측 주전극, 저압측 주전극 및 제어전극을 갖는 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서,
    상기 바이폴라 반도체소자를 턴 오프할 때, 상기 주전극간의 전압이 오프상태에서의 인가전압(Vcc)의 1/10 이상으로 상승하기 전에 상기 제어전극의 전압파형에 나타나는 미러시간을 종료시키는 공정을 포함하고 있는 것을 특징으로 하는 바이폴라 반도체소자의 구동방법.
  6. 고압측 주전극, 저압측 주전극 및 절연 게이트형의 제어전극을 갖는 바이폴라 반도체소자를 서로 병렬 접속하여 구성된 복수의 바이폴라 반도체소자군과 상기 각 바이폴라 반도체소자군마다 설치된 복수의 게이트 구동회로를 구비하고,
    상기 게이트 구동회로는 상기 바이폴라 반도체소자군마다 설치되며, 또한 상기 바이폴라 반도체소자군의 전체 바이폴라 반도체소자의 절연게이트형의 제어전극에 설치되며, 상기 바이폴라 반도체소자를 턴오프할 때, 상기 주전극 사이를 흐르고 있는 주전류가 하강시간으로 이행하기 전에 상기 제어전극의 전압을 임계값 이하로 저하시키도록 구동하는 구동신호를 부여하도록 구성한 것을 특징으로 하는 바이폴라 반도체소자를 이용한 반도체장치.
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  11. 고압측 주전극, 저압측 주전극 및 제어전극을 갖고, 상호 콘덕턴스가 gm이고, 임계값 전압이 Vth인 절연 게이트형의 바이폴라 반도체소자의 구동방법에 있어서,
    상기 주전극간에 주전류(Ic)를 흐르도록 상기 바이폴라 반도체소자를 턴 온할 때, 상기 주전극간의 전압이 1/2로 저감하기 이전에 상기 제어전극의 전압을 (Vth+Ic/gm) 이상으로 상승시키는 공정을 포함하고 있는 것을 특징으로 하는 바이폴라 반도체소자의 구동방법.
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