JP2006340390A - 半導体素子の駆動装置 - Google Patents
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Abstract
【課題】電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性の向上を図る。
【解決手段】互いに並列接続された絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での印加電圧Vccの1/5以上に上昇する前に、各制御電極の電圧を各バイポーラ半導体素子のしきい値電圧Vth以下に低下させることにより、主電極間の電圧の上昇前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させる半導体素子の駆動装置。
【選択図】 図1
【解決手段】互いに並列接続された絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での印加電圧Vccの1/5以上に上昇する前に、各制御電極の電圧を各バイポーラ半導体素子のしきい値電圧Vth以下に低下させることにより、主電極間の電圧の上昇前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させる半導体素子の駆動装置。
【選択図】 図1
Description
本発明は、大電力の制御に用いられる半導体素子の駆動装置に関する。
最近、電力制御用の半導体素子としてIGBT(Insulated Gate Bipolar Transistor)及びIEGT(Injection Enhanced Gate Transistor)が注目されている。これらIGBT及びIEGTは、MOS構造をもったバイポーラ素子であり、パワーMOSFETの高速スイッチング特性とバイポーラトランジスタの高耐圧・高導通特性とを有している。このため、インバータ等の電力変換装置に適用可能となっている。以下、IGBTを例に挙げて説明する。
図100は一般的なインバータの構成を示す回路図であり、ハイサイドのIGBT1及びロウサイドのIGBT2が夫々還流ダイオードD1,D2及びゲート抵抗RG1,RG2を有して電源電圧Vccに直列に接続されている。
いま、ロウサイドのIGBT2に注目すると、このIGBT2には、正負15Vのゲート信号が図示しないゲート駆動回路からゲート抵抗RG2を介して送られ、そのゲート信号に対応してIGBT2に流れるコレクタ電流Icが導通(オン)又は遮断(オフ)される。例えば、IGBT2のゲートGに、正のゲート信号が印加されると、コレクタ電流Icが流れてオン状態になり、負のゲート信号が印加されるとコレクタ電流Icが遮断されてオフ状態になる。
ここで、ゲート信号が負から正に変わるとき、IGBT2がターンオンするといい、IGBT2がオフ状態からオン状態に移行してコレクタ電流Icが流れる。一方、ゲート信号が正から負に変わるとき、ターンオフするといい、IGBT2がオン状態からオフ状態に移行してコレクタ電流Icが遮断される。
図101はIGBTのターンオフ波形の例を示す波形図であり、図102はターンオフ動作を説明するためのIGBTの構成を示す断面図である。図102に示すように、このIGBTは、低濃度のn型ベース層1の一方の表面に高濃度のp型エミッタ層2が形成され、p型エミッタ層2上にコレクタ電極3が形成されている。
一方、n型ベース層1の他方の表面にはp型ベース層4が選択的に形成され、p型ベース層表面4には高濃度のn型ソース層5が形成されている。また、n型ソース層5とn型ベース層1との間のp型ベース層4上にはゲート酸化膜6を介してゲート電極7が形成されている。さらに、n型ソース層5とp型ベース層4との上にはエミッタ電極8が形成されている。
さて、このようなIGBTにおいて、ゲート駆動回路より与えられるゲート信号が+15Vから−15Vに変化すると、図101に示すように、RGを介してゲート駆動回路に接続されたIGBT2のゲート電圧VGは、まずある値まで下がり(時刻t1)、しばらくの間、その値で一定となる(時刻t2)。なお、本明細書中、このVG一定の期間(時刻t1〜t2)をMOSFETモードのミラー時間と呼ぶ。MOSFETモードのミラー時間の間、コレクタ電圧VCEは約15Vまで上昇する。
しかる後、IGBT内では、高電界を有する空乏層がゲート酸化膜6の下及びp型ベース層4の下からn型ベース層1中に発達し始め、コレクタ電圧VCEが急上昇する(時刻t2〜)。同時にゲート電圧VGは、徐々に低下し始めるが、まだIGBTのしきい値電圧Vthより高い値で推移している。
コレクタ電圧がダイオードによってクランプされると、コレクタ電流Icがダイオード(図100,D1)に転流されることにより遮断され、同時にゲート電流も急降下を始め(時刻t3)、ゲート電圧VGがしきい値電圧Vth以下に下がる(時刻t3〜)。なお、本明細書中、MOSFETモードのミラー時間後、ゲート電圧VGが低下し始めてからIGBTのしきい値電圧Vthに達するまでの期間(時刻t2〜t3)をIGBTモードのミラー時間と呼ぶ。
このようなスイッチング方法は、現在使用される全てのIGBTに用いられている。このスイッチング方法は、ゲート駆動回路の駆動力が少ない上、ゲート抵抗RGによりスイッチングがコントロール可能である等の利点がある。特に、低耐圧小容量IGBTでは最も簡単に広く用いられている。特に従来、IGBTなどの素子を安全に動作させるためにRgを大きめに設定する方法が一般的に信じられており、現在全ての素子応用でこの方法が採られている。
しかしながら、発明者らの研究により、このようなスイッチング方法は、スイッチング時の安定性に重大な問題があることが判明した。図102は、IGBTの構成に加え、IGBTモードのミラー時間における素子内部でのキャリアの様子を示している。ここで、ゲート電圧VGはしきい値電圧Vthよりも高いため、まだ電子の注入が起こっている一方(図中e−)、コレクタ側からはホールが流れ込んでいる(図中h+)。そのため、高電界層(空乏層)内にホールと電子が共存している。このホールと電子の共存が不安定性を引き起こす。なお、図102中の破線は、破線より上のn型ベース層1中が高電界であり、破線より下のn型ベース層1中には蓄積キャリアが残っていることを示している。
例えば高電界中の空間電荷密度ρは、n型ベース層1のドナー濃度ND 、高電界中のホール密度p及び高電界中の電子密度nを用いて次の(1)式のように示される。
ρ=q(ND +p−n) …(1)
ここで、IGBTに印加される電圧は、この空間電荷密度ρの高電界層中での積分値をシリコンの誘電率εSiで割ったものとなる。
ここで、IGBTに印加される電圧は、この空間電荷密度ρの高電界層中での積分値をシリコンの誘電率εSiで割ったものとなる。
一方、電流密度Jは、高電界中の電子電流密度Jn、高電界中のホール電流密度Jp及びキャリアの飽和速度vs(約107 cm/s)を用いて次の(2)式のように示される。
J=Jn+Jp=q・vs(p+n) …(2)
ここで注目すべきことは、ホールと電子が反対の電荷極性をもつため、空間電荷密度ρに関しては(1)式のように互いにキャンセル(p−n)するのに対し、ホールも電子も同じ素電荷を持つため、高電界中の電流密度Jに関しては(2)式のようにホール密度と電子密度との和(p+n)で表せることである。
ここで注目すべきことは、ホールと電子が反対の電荷極性をもつため、空間電荷密度ρに関しては(1)式のように互いにキャンセル(p−n)するのに対し、ホールも電子も同じ素電荷を持つため、高電界中の電流密度Jに関しては(2)式のようにホール密度と電子密度との和(p+n)で表せることである。
これは、素子内部の電界分布がコレクタ電圧VCEなどの条件で一定の値を取ったとしても、電流密度が1対1に決まらずに多くの自由度をもつことを示している。すなわち、電流密度が一定化しない問題がある。
さらに、コレクタ電圧VCE及びコレクタ電流Icにより、ゲートに正のフィードバックがかかると、電子密度が変動して電流密度Jの不安定性が増大し、電流集中が発生して素子が破壊される問題がある。(例えば、非特許文献1,2参照)
次に、IGBTの大容量化が進み、1つのIGBTの電流容量及び耐圧が増加してきた場合の様々な問題について説明する。
次に、IGBTの大容量化が進み、1つのIGBTの電流容量及び耐圧が増加してきた場合の様々な問題について説明する。
近年、IGBTの電流容量が増加したため、1つのIGBTのパッケージ(素子単体)の中には複数のIGBTチップが並列に接続されている。例えば、1700V,400AのIGBTでは4〜6個のチップがパッケージ内に並列に並べられ、2000V,400AのIGBTでは、6個程度のチップが並べられている。3.3kV,1200AのIGBTでは、20〜24個のチップが並列に並べられている。各チップの大きさは7〜15ミリ角程度が普通であり、これだけ多数のチップが並べられると、パッケージの寸法が大きくなってくる。
ここで、図103は2つのチップ又は素子のIGBT1,2が並列接続された構成を示す回路図である。各IGBT1,2の夫々のゲートG1,G2は、対応するゲート抵抗RG1,RG2を介して1つにまとめられ、適宜、図示しない抵抗を介してゲート駆動回路に接続されている。
このような回路のターンオフ時の波形を図104に示す。2つのIGBT1,2のゲート電圧VG1,VG2の差がIGBTモードのミラー時間において広がる結果、コレクタ電流Ic1,Ic2が2つのIGBT1,2間で大きく異なり、不均一となってしまう。
この種のIGBT1,2間の電流不均一は、1つのIGBTが倍の電流を遮断できれば問題ないが、さらに多くのチップが並列に接続されていると、1つのIGBTにスイッチング時に導通時の10倍された電流が流れる可能性があるので、素子破壊の原因となっている。
なお、このIGBTモードのミラー時間における素子内部のキャリア及び電界の様子を模擬的に図105に示す。並列接続ではコレクタ電圧VCEが共通なので、n型ベース層1中の電界分布は2つのIGBT1,2ではほぼ等しい。従って、空間電荷密度ρは、ほぼ一致するにも関わらず、内部の電流密度Jが大きく異なる可能性がある。
すなわち、コレクタからのフィードバックにより、一方のIGBT1では、電子とホールの双方が大量に流れ、他方のIGBT2では少なく流れるものの、両IGBT1,2間でホールと電子の量の差が等しいという状況が起こる可能性がある。
また、電流不均一の他の例として発振が挙げられる。図106は発振の例を示した波形図である。このような現象は、パッケージ内部のチップ相互間あるいは並列素子相互間で電流不均一が発生しても、パッケージ外部で測定する限り、電流不均一が観察されないという特徴がある。
このため、前述した電流不均一現象は、今まであまり知られていない。しかしながら本発明者は、シミュレーションにより、前述したように原因を突き止め、かつその現象を再現している。
例えばシミュレーションにより、図107に示すように、2つのIGBT1,2を並列に接続した構成において、ターンオフ時の挙動を観察した。ここで、ターンオフ時から250ns後、一方のIGBT2のゲート電圧に4ns幅で0.5Vの非常に小さいスパイクノイズを混入させると、図108に示すように、250nsを過ぎた時点から両IGBT間のアンバランスが時間と共に増倍され、電流不均一と振動現象とが出現した。
スパイクノイズを与える点を150nsの時点に移動しても、同様に250ns以降(IGBTモードのミラー時間)に電流不均一と振動現象が出現した。
また、同様の問題は、並列接続における電流不均一だけではなく、図109乃至図111に示すように、複数のIGBT1〜nを直列接続した場合、スイッチング時の分担電圧VCE1〜VCEnが不均一となる形で現れている。
I. Omura et al. "Negative gate capacitance and related instability effect" IEEE Electron Device Letters Vol.18 No.12, pp.622-624, 1997. I. Omura et al. IGBT instability due to negative gate capacitance "Proc of 7th European Conference of Power Electronics and Applications Vol.2 pp2.066-069, Sept. 1997. M. Kitagawa et al. "A 4500V Injection Enhanced Insulated Gate bipolar Transistor (IEGT) in a Mode Similar To a Thyristor. " IEEE IEDM. Tech. Digest, pp679-682, 1993. I. Omura et al. Carrier injection enhancement effect of high voltage MOS devices -Device Physics and Design Concept- Proc. Of ISPSD ’97., pp217-220, 1997.
I. Omura et al. "Negative gate capacitance and related instability effect" IEEE Electron Device Letters Vol.18 No.12, pp.622-624, 1997. I. Omura et al. IGBT instability due to negative gate capacitance "Proc of 7th European Conference of Power Electronics and Applications Vol.2 pp2.066-069, Sept. 1997. M. Kitagawa et al. "A 4500V Injection Enhanced Insulated Gate bipolar Transistor (IEGT) in a Mode Similar To a Thyristor. " IEEE IEDM. Tech. Digest, pp679-682, 1993. I. Omura et al. Carrier injection enhancement effect of high voltage MOS devices -Device Physics and Design Concept- Proc. Of ISPSD ’97., pp217-220, 1997.
以上説明したように半導体素子の駆動方法では、IGBT単体の場合、電流密度が不安定であり、電流集中などの問題がある。
また、複数のIGBTを並列接続した場合、同様に、電流集中、発振現象などの問題があり、素子の特性、特に、遮断電流を著しく低下させるという問題がある。
さらに、複数のIGBTを直列接続した場合、同様に、分担電圧が不均一となる問題がある。
本発明は上記実情を考慮してなされたもので、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上し得る半導体素子の駆動装置を提供することを目的とする。
請求項1に対応する発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、ゲートパルス信号を発生するパルス発生回路と、前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、前記ゲート駆動回路としては、前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧がオフ状態での素子耐圧の1/5以上に上昇する前に前記電圧の上昇の途中で、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させるバイポーラ半導体素子の駆動装置である。
請求項2に対応する発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、ゲートパルス信号を発生するパルス発生回路と、前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、前記ゲート駆動回路としては、前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧がオフ状態での素子耐圧の1/2以上に上昇する前に前記電圧の上昇の途中で、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させるバイポーラ半導体素子の駆動装置である。
請求項3に対応する発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、ゲートパルス信号を発生するパルス発生回路と、前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、前記ゲート駆動回路としては、前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧の上昇が始まる前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させるものであり、前記しきい値電圧Vthとしては、前記主電極間に電圧を加えた状態で前記制御電極の電圧を徐々に上昇させていき、当該主電極間に主電流が流れ始めるときの、当該制御電極の電圧であるバイポーラ半導体素子の駆動装置である。
請求項4に対応する発明は、請求項1又は請求項2に対応するバイポーラ半導体素子の駆動装置において、前記ゲート駆動回路としては、前記制御電極の電圧をしきい値電圧Vth以下に低下させることにより、前記主電極間の電圧がピークに達しないうちに当該主電極間の主電流を均一化可能なタイミングで、前記制御電極の電圧波形に現れるミラー時間を終了させるバイポーラ半導体素子の駆動装置である。
なお、本発明においていうターンオフは、通常の動作(定格動作)の場合におけるターンオフを指す。
また、本分割出願の基礎出願(特願平10−371641号)には以下の20個の発明が記載されている。
第1の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間を流れている主電流がフォール時間に移行する前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
また、第2の発明は、第1の発明に対応するバイポーラ半導体素子の駆動方法において、前記低下させる工程では、前記主電流がフォール時間に移行する前に、前記制御電極の電圧波形に現れるミラー時間が終了しているバイポーラ半導体素子の駆動方法である。
さらに、第3の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間の電圧がオーバーシュート領域に入る前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
また、第4の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間の電圧がオフ状態での印加電圧Vccの1/10以上に上昇する前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
さらに、第5の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間の電圧がオフ状態での印加電圧Vccの1/10以上に上昇する前に、前記制御電極の電圧波形に現れるミラー時間を終了させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
また、第6の発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有し、互いに並列接続された複数のバイポーラ半導体素子を駆動するための半導体素子の駆動装置であって、1個以上の前記バイポーラ半導体素子を個別に含んだ複数の素子群に対し、前記素子群毎に設けられ、前記素子群の全てのバイポーラ半導体素子の制御電極に駆動信号を与える前記素子群と同数のゲート駆動回路を備えたバイポーラ半導体素子の駆動装置である。
さらに、第7の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間に流れる主電流の0.04倍を常に超えるように、前記制御電極に流れる電流の最大値を制御する工程を含んでいるバイポーラ半導体素子の駆動方法である。
また、第8の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動装置であって、前記制御電極に駆動信号を与えるゲート駆動回路と、前記制御電極と前記ゲート駆動回路との間に設けられ、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をVgppとし、オン状態で前記主電極間に流れる主電流をIcとしたとき、Vgpp/0.04/Ic以下の抵抗値を有するゲート抵抗とを備えたバイポーラ半導体素子の駆動装置である。
さらに、第9の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、前記主電極間の耐圧がVbkである絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記バイポーラ半導体素子をターンオフするとき、前記主電極間に流れる主電流の(Vbk/316)-2倍を常に超えるように、前記制御電極に流れる電流の最大値を制御する工程を含んでいるバイポーラ半導体素子の駆動方法である。
また、第10の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、前記主電極間の耐圧がVbkである絶縁ゲート型のバイポーラ半導体素子の駆動装置であって、前記制御電極に駆動信号を与えるゲート駆動回路と、前記制御電極と前記ゲート駆動回路との間に設けられ、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をVgppとし、オン状態で前記主電極間に流れる主電流をIcとしたとき、Vgpp/(Vbk/316)-2/Ic以下の抵抗値を有するゲート抵抗とを備えたバイポーラ半導体素子の駆動装置である。
さらに、第11の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、相互コンダクタンスがgmであり、しきい値電圧がVthである絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記主電極間に主電流Icを流すように前記バイポーラ半導体素子をターンオンするとき、前記主電極間の電圧が1/2に低減する以前に、前記制御電極の電圧を(Vth+Ic/gm)以上に上昇させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
また、第12の発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有し、互いに並列接続された複数のバイポーラ半導体素子からなるモジュール型の半導体素子であって、1個以上の前記バイポーラ半導体素子を個別に含んだ複数の素子群に対し、前記素子群毎に設けられ、前記素子群の全てのバイポーラ半導体素子の制御電極に接続された前記素子群と同数のゲート電極部と、前記素子群毎に設けられ、前記素子群の全てのバイポーラ半導体素子の低圧側主電極に接続された前記素子群と同数のエミッタ電極部と、全ての前記高圧側主電極に接続された高圧側端子と、前記各エミッタ電極部に夫々接続された低圧側端子とを備えた半導体素子である。
また、第12の発明に対応する半導体素子は、1つの前記素子群に含まれる前記バイポーラ半導体素子の個数が、10個以下である半導体素子としてもよい。
さらに、第12の発明に対応する半導体素子は、前記素子群毎に設けられ、前記素子群のゲート電極部並びにエミッタ電極部に夫々接続された前記素子群と同数のゲート駆動回路を備えた半導体素子としてもよい。
また、第13の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ素子と、前記バイポーラ素子の主電極間に逆方向に接続された還流ダイオードチップとを備えたモジュール型の半導体素子において、前記主電極間で前記還流ダイオードチップを通る電流経路の最短の長さは、前記主電極間で前記バイポーラ素子を流れる電流経路の最短の長さよりも短い半導体素子である。
さらに、同様の構成例としては、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型の複数のバイポーラ素子と、前記各バイポーラ素子の主電極間に個別に逆方向に接続された複数の還流ダイオードチップとを備えたモジュール型の半導体素子において、前記各バイポーラ素子の夫々の高圧側主電極は1つの高圧側端子に接続され、前記各バイポーラ素子の夫々の低圧側主電極は1つの低圧側端子に接続され、前記高圧側端子と前記低圧側端子との間で前記各還流ダイオードチップを通る電流経路の最短の長さの最大値が、いずれのバイポーラ素子を流れる電流経路の最短の長さよりも短い半導体素子としてもよい。
また、第14の発明は、高圧側主電極、低圧側主電極及び制御電極を有する複数のチップが互いに並列接続されてなる絶縁ゲート型のバイポーラ半導体素子を駆動するための駆動装置であって、前記駆動のための入力信号を発生する入力信号発生手段と、前記各チップ毎に前記制御電極及び前記低圧側主電極に接続されて設けられ、前記入力信号発生手段から受けた入力信号を増幅し、得られた増幅信号を対応する制御電極に向けて出力する複数のゲート駆動回路と、前記各ゲート駆動回路と前記各チップとの間に設けられ、10Ω未満の抵抗値を有する複数のゲート抵抗とを備えた駆動装置である。
さらに、第14の発明に対応する駆動装置は、前記入力信号発生手段としては、ターンオン時の入力信号の立上り時間とターンオフ時の立下り時間とが個別に設定される駆動装置としてもよい。
また、第14の発明に対応する駆動装置は、前記各ゲート抵抗に並列に逆方向接続された複数のダイオードを備えた駆動装置としてもよい。
さらに、第14の発明に対応する駆動装置は、前記主電極間の電圧を検出し、検出結果が所定値を超えたとき、前記制御電極にさらにオフゲート電流を加えるオフゲート電流印加手段を備えた駆動装置としてもよい。
また、第15の発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有し、互いに並列接続された複数のバイポーラ素子チップを備えたモジュール型の半導体素子であって、前記各バイポーラ素子チップとしては、前記制御電極のパッドの位置が異なる2種類以上のチップを用いたモジュール型の半導体素子である。
さらに、第16の発明は、高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有し、互いに並列接続された複数のバイポーラ素子チップを備えたモジュール型の半導体素子であって、前記制御電極のパッドに近接して前記各バイポーラ素子チップ間に配置された絶縁基板と、前記絶縁基板上にプリント形成されたゲート配線パターン部と、前記ゲート配線パターン部と前記制御電極とを電気的に接続するためのゲート配線とを備えたモジュール型の半導体素子である。
また、第17の発明は、第16の発明に対応するモジュール型の半導体素子において、前記ゲート配線パターン部と平行に前記絶縁基板上にプリント形成された制御用エミッタ配線パターン部と、前記ゲート配線とは略平行に設けられ、前記制御用エミッタ配線パターン部と前記低圧側主電極のパッドとを電気的に接続するための制御用エミッタ配線とを備えたモジュール型の半導体素子である。
さらに、第18の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、耐圧VBをもつ絶縁ゲート型のバイポーラ半導体素子の駆動方法であって、前記制御電極と前記制御電極に駆動信号を与えるゲート駆動回路との間に、前記バイポーラ半導体素子の有効面積1cm2に対し20Ω以下又は(前記耐圧VB/107)Ω以下の抵抗値を有するゲート抵抗を設け、前記バイポーラ半導体素子をターンオフするとき、前記主電極間の電圧が前記耐圧VBの34%以上に上昇する前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させる工程を含んでいるバイポーラ半導体素子の駆動方法である。
また、第19の発明は、高圧側主電極、低圧側主電極及び制御電極を有し、耐圧VBをもつ絶縁ゲート型のバイポーラ半導体素子の駆動装置であって、前記制御電極に駆動信号を与えるゲート駆動回路と、前記制御電極と前記ゲート駆動回路との間に設けられ、前記バイポーラ半導体素子の有効面積1cm2に対し20Ω以下又は(前記耐圧VB/107)Ω以下の抵抗値を有するゲート抵抗とを備えたバイポーラ半導体素子の駆動装置である。
さらに、第20の発明は、高圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲート型のバイポーラ半導体素子の駆動装置であって、前記制御電極に駆動信号を与えるゲート駆動回路と、前記制御電極と前記ゲート駆動回路との間に設けられ、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をVgppとし、前記バイポーラ半導体素子の素子有効面積1cm2当りのゲート電荷をQgとしたとき、差電圧Vgpp1V当たりのゲート電荷(Qg/Vgpp)=0.02[μF/cm2]に対し20Ω以下の抵抗値を有するゲート抵抗とを備えたバイポーラ半導体素子の駆動装置である。
(作用)
従って、請求項1,4に対応する発明は以上のような手段を講じたことにより、互いに並列接続された複数の絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での素子耐圧の1/5以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させることにより、主電極間の電圧の上昇しきる前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
従って、請求項1,4に対応する発明は以上のような手段を講じたことにより、互いに並列接続された複数の絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での素子耐圧の1/5以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させることにより、主電極間の電圧の上昇しきる前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
請求項2に対応する発明は、互いに並列接続された複数の絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧の上昇が始まる前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させることにより、主電極間の電圧の上昇前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
請求項3,4に対応する発明は、互いに並列接続された複数の絶縁ゲート型のバイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での素子耐圧の1/2以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させることにより、主電極間の電圧の上昇しきる前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
なお、本分割出願の基礎出願(特願平10−371641号)には以下のように20個の発明の作用が記載されている。
従って、第1の発明は以上のような手段を講じたことにより、バイポーラ半導体素子をターンオフするとき、主電流がフォール時間に移行する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させることにより、主電極間の電圧の上昇前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
また、第2の発明は、主電流がフォール時間に移行する前に、制御電極の電圧波形に現れるミラー時間が終了しているので、第1の発明に対応する作用と同様の作用を奏することができる。
さらに、第3の発明は、バイポーラ半導体素子をターンオフするとき、主電極間の電圧がオーバーシュート領域に入る前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させるので、第1の発明に対応する作用と同様の作用を奏することができる。
また、第4の発明は、バイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での印加電圧Vccの1/10以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させるので、第1の発明に対応する作用と同様の作用を奏することができる。
さらに、第5の発明は、バイポーラ半導体素子をターンオフするとき、主電極間の電圧がオフ状態での印加電圧Vccの1/10以上に上昇する前に、制御電極の電圧波形に現れるミラー時間を終了させるので、第1の発明に対応する作用と同様の作用を奏することができる。
また、第6の発明は、1個以上のバイポーラ半導体素子を個別に含んだ複数の素子群に対し、素子群毎に設けられた各ゲート駆動回路が、素子群内の全てのバイポーラ半導体素子の制御電極に駆動信号を与えることにより、配線の寄生インダクタンスを低減でき、もって、第1の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
さらに、第7の発明は、バイポーラ半導体素子をターンオフするとき、主電極間に流れる主電流の0.04倍を常に超えるように、制御電極に流れる電流の最大値を制御するので、第1の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
また、第8の発明は、ゲート抵抗の抵抗値を、Vgpp/0.04/Ic以下という低い値に規定したので、ターンオフ時のゲート電荷を急速に放電させることができ、第1の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
さらに、第9の発明は、バイポーラ半導体素子をターンオフするとき、主電極間に流れる主電流の(Vbk/316)-2倍を常に超えるように、制御電極に流れる電流の最大値を制御するので、第1の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
また、第10の発明は、ゲート抵抗の抵抗値を、Vgpp/(Vbk/316)-2/Ic以下という低い値に規定したので、ターンオフ時のゲート電荷を急速に放電させることができ、第1の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
さらに、第11の発明は、主電極間に主電流Icを流すようにバイポーラ半導体素子をターンオンするとき、主電極間の電圧が1/2に低下する以前に、制御電極の電圧を電流飽和ゲート電圧(Vth+Ic/gm)以上に上昇させるので、パッケージ内のチップ間の電流バラつき、振動を抑えることができる上、直列された場合の電圧分担を揃えることができる。
また、第12の発明は、各素子群にゲート電極部及びエミッタ電極部を設け、各ゲート電極部を個別にゲート駆動回路に接続できると共に、各エミッタ電極部を個別にゲート駆動回路に接続できるので、第1の発明に対応する作用と同様の作用を容易且つ確実に奏することが可能なバイポーラ半導体素子を実現することができる。
また、第12の発明は、1つの素子群に含まれるバイポーラ半導体素子の個数が10個以下とした場合、製造が容易であり、駆動も容易であるので、前述した作用を容易且つ確実に奏することができる。
さらに、第12の発明は、素子群毎に設けられた各ゲート駆動回路が、ゲート電極部並びにエミッタ電極部に夫々接続された場合、配線の寄生インダクタンスを低減できるので、もって、前述した作用を容易且つ確実に奏することができる。
また、第13の発明は、主電極間で還流ダイオードチップを通る電流経路の最短の長さが、主電極間でバイポーラ素子を流れる電流経路の最短の長さよりも短いので、配線の寄生インダクタンスを低減でき、もって、第1の発明に対応する作用と同様の作用を容易且つ確実に奏することができる。
さらに、同様の構成例としては、高圧側端子と低圧側端子との間で各還流ダイオードチップを通る電流経路の最短の長さの最大値が、いずれのバイポーラ素子を流れる電流経路の最短の長さよりも短い場合、第13の発明に対応する作用と同様の作用を奏することができる。
さらに、第14の発明は、入力信号発生手段が、駆動のための入力信号を発生し、各ゲート駆動回路が、入力信号発生手段から受けた入力信号を増幅し、得られた増幅信号を対応する制御電極に向けて出力するので、チップの低圧側主電極の配線に存在する寄生インダクタンスによる制御電極電位の変化の影響を低減でき、安定して主電流を制御することができる。また、ゲート抵抗が低い値をもつことにより、ターンオフ時における主電極間の電圧上昇前に、制御電極の電圧をしきい値電圧以下に低下させる前述した駆動方法が可能となるので、第1の発明に対応する作用と同様の作用を奏することができる。
また、第14の発明は、入力信号発生手段において、ターンオン時の入力信号の立上り時間とターンオフ時の立下り時間とを個別に設定できる場合、前述した作用に加え、ターンオン時とターンオフ時の駆動を最適化することができる。
さらに、第14の発明は、各ダイオードが各ゲート抵抗に並列に逆方向接続されている場合、前述した作用に加え、ターンオン時にはゲート抵抗によって電流変化率di/dtを抑制し、ターンオフ時にはダイオードによってゲート電荷を急速に放電することができる。
また、第14の発明は、オフゲート電流印加手段が、主電極間の電圧を検出し、検出結果が所定値を越えたとき、制御電極にさらにオフゲート電流を加える場合、前述した作用に加え、主電極間の電圧上昇前に、より確実なゲート駆動の低インピーダンス化が行われ、主電流の振動を速く抑制でき、素子の電流集中を無くし、素子を破壊しにくくすることができる。
また、第15の発明は、各バイポーラ素子チップとしては、制御電極のパッドの位置が異なる2種類以上のチップを用いたので、例えば制御電極のパッドを中央に集めるように点対称にチップを配置することにより、ゲート配線の長さを最小にしてゲートのインダクタンスを最小化することができる。
さらに、第16の発明は、チップ配列の隙間部に絶縁基板を介してゲート配線パターン部を配置し、ゲート配線パターン部と制御電極とをゲート配線により接続した構造なので、全てのチップのゲートに対する抵抗とインダクタンスを低減でき、多数個のチップを均一に動作させることができる。
また、第17の発明は、絶縁基板上に制御用エミッタ配線パターンを配置し、ゲート配線と平行になるように制御用エミッタ配線パターン部と低圧側主電極のパッドとを制御用エミッタ配線により接続する構造なので、第16の発明に対応する作用に加え、全てのチップの低圧側主電位(エミッタ電位)を正確に取出して各チップのエミッタ電位を均一化できると共に、ゲート配線と制御用エミッタ配線とが互いに逆向きに電流を流して相互インダクタンスを低減させることができる。
さらに、第18,19の発明は、制御電極と制御電極に駆動信号を与えるゲート駆動回路との間に、バイポーラ半導体素子の有効面積1cm2に対し20Ω以下又は(耐圧VB/107)Ω以下の抵抗値を有するゲート抵抗を設けたことにより、ターンオフ開始時には高圧側主電圧(コレクタ電圧)のdv/dtが急峻であるが、バイポーラ半導体素子をターンオフするとき、主電極間の電圧が耐圧VBの34%以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させ、ラッチアップを阻止しつつ、ターンオフ途中でアバランシェ現象によるインパクトイオン化領域を形成してdv/dtを低下させるので、コレクタ電圧のオーバーシュートを低下させることができる。
さらに、第20の発明は、制御電極に駆動信号を与えるゲート駆動回路と、制御電極とゲート駆動回路との間に設けられ、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をVgppとし、バイポーラ半導体素子の素子有効面積1cm2当りのゲート電荷をQgとしたとき、差電圧Vgpp1V当たりのゲート電荷(Qg/Vgpp)=0.02[μF/cm2]に対し20Ω以下の抵抗値を有するゲート抵抗とを備えたので、第18,19の発明に対応する作用と同様の作用を奏することができる。
以上説明したように本発明によれば、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上し得る半導体素子の駆動装置を提供することができる。
(第1の実施形態)
図1は本発明の第1の実施形態に係る半導体素子の駆動方法を説明するための波形図であり、図101及び図104と同一部分には同一符号を付してその詳しい説明は省略し、ここでは異なる部分について主に述べる。なお、以下の各実施形態も同様にして重複した説明を省略する。
図1は本発明の第1の実施形態に係る半導体素子の駆動方法を説明するための波形図であり、図101及び図104と同一部分には同一符号を付してその詳しい説明は省略し、ここでは異なる部分について主に述べる。なお、以下の各実施形態も同様にして重複した説明を省略する。
すなわち、本実施形態は、電流密度の不安定性に起因した電流集中や振動現象の阻止を図る観点から、図1に示すように、ターンオフの際に、互いに並列接続されている複数のIGBTのゲート電圧を、コレクタ電圧VCEの上昇が始まる前にしきい値電圧Vth以下に低下させるものである。なお、しきい値電圧Vthは、IGBTにコレクタ電流を流すために必要なゲート電圧であり、具体的には、コレクタ・エミッタ電極間にコレクタ電圧VCEを加えた状態でゲート電圧を徐々に上昇させていき、コレクタ電流が流れ始めるときのゲート電圧である。
また、本実施形態は、次の(i)に示すように換言可能であり、次の(ii)(iii)に示すように変形可能である。
(i)ターンオフの際に、従来見られたIGBTモードのミラー時間を0とし、あるいはその期間を短縮し、コレクタ電圧VCEの上昇前に電子注入を停止させた駆動方法である。
(ii)ターンオフの際に、コレクタ電流Icがフォール時間に移行する前に、ゲート電圧をしきい値電圧Vth以下に低下させて電子注入を停止させた駆動方法である。なお、フォール時間は、図1に示すように、主電流が90%まで減少した時点から10%まで減少した時点までの期間である。
(iii)ターンオフの際に、コレクタ電圧VCEがオーバーシュート領域に入る前(ターンオフ開始後、VCEが初めて変換回路のDC電圧を越える前)に、ゲート電圧をしきい値電圧Vth以下に低下させて電子注入を停止させた駆動方法である。オーバーシュート領域は、通常のインバータ回路(図100参照)の印加電圧Vccよりも素子電圧VCEが高くなる期間であり、このオーバーシュート領域の期間で破壊が多いという問題がある。
ここで、コレクタ電圧VCEが上昇している間のIGBT内部の様子を図2に示す。コレクタ電圧VCEの上昇前にゲート電圧をしきい値電圧Vth以下にしたので、コレクタ電圧VCEが上昇している間、高電界領域にホールのみが流れ、電子が流れない。従って、高電界中の空間電荷密度ρは、ホール密度pのみで決まる。電流Icはホールが高電界中を飽和速度vsで移動することにより生じるので、ホール密度pと素電荷量qとホールの飽和速度vsとの積が電流となる。すなわち、ホール密度pというパラメータを介して、高電界の分布と電流値が1対1に対応する。これを式で示すと、次の(3)式の通りとなる。
ρ=q(ND +p)
=q・ND +Jvs …(3)
このとき、コレクタ電圧VCEは空間電荷密度ρの電界に沿った積分を誘電率εSiで割ったものとなり、コレクタ電圧VCEにより、IGBTに流れる電流Icを一定の値にするように電流均一化の機構が働く。
=q・ND +Jvs …(3)
このとき、コレクタ電圧VCEは空間電荷密度ρの電界に沿った積分を誘電率εSiで割ったものとなり、コレクタ電圧VCEにより、IGBTに流れる電流Icを一定の値にするように電流均一化の機構が働く。
よって、コレクタ電圧VCEが上昇する間は、並列接続されたIGBT1,2を流れる電流Ic1,Ic2が均一に流れ、その後も均一性が保たれる。
また、並列接続されたIGBT1,2間で温度の違いなどにより特性や蓄積電荷の違いが生じても、その違いによる電流不均一は、図3に示すように、コレクタ電圧VCEの上昇前のみに見られ、ゲート電圧VGをしきい値電圧Vth以下に低下させた時点で消滅する。理由は、図3及び図4に示すように、ゲート電圧VGをしきい値電圧Vth以下に低下させた時点で電子注入が無くなり、ホールの移動のみで電流が決まる安定化の機構が働くからである。
よって、破壊が起こるコレクタ電圧VCEが上昇した状態では電流が均一化されるので、破壊の発生を最小限に抑えることができる。
なお、直列接続の場合にもこの安定化の機構が働く。直列接続の場合、図5に示すように、各IGBT1,2に流れる電流Icが同じなので、並列接続の場合とは逆の理由で、内部の空間電荷密度ρが一定になる。このため、各IGBTに分担される電圧を一定にすることができる。
次に、本発明者らは、ゲート駆動時に流れるゲート電流の最大値(ピーク値IG(peak) )のコレクタ電流Icに対する比率IG(peak)/Icが、並列接続された各IGBT間の電流の均一性を高める主要な条件であることを突き止めた。
図6は各IGBT間のコレクタ電流の格差に関し、比率IG(peak)/Icの依存性を取った図である。図6によると、スイッチング時のコレクタ電流の格差は、この比率が0.008(3.3kV素子の場合)から改善され始め(B点)0.04以上で完全に解消される(A点)。このグラフは、実験とシミュレーションとから得られたものである。但し、このグラフを得る際には、図7に示すように、並列接続された各IGBT1,2にコレクタ電流Ic1,Ic2の不均一をわざと起こすために、ターンオフ時のゲート信号の入力タイミングを20ns〜50ns程度離して与えている。それにも関わらず、ゲート電流(ピーク値)のコレクタ電流に対する比率が0.04を超えると、コレクタ電流の不均一が全く起こらない。
また、直列接続における各IGBT1,2の電圧分担に関しても同様の結果を得ている。すなわち、図8及び図9に示すように、B点から電圧分担の不均一が改善され始め、A点0.04で最小になる。各IGBT1,2間の電圧分担の格差は、各IGBT1,2のキャリア量などの特性の違いに起因して完全には0にならないものの、従来に比べて大幅に解消されている。
次に、高耐圧のIGBTと低耐圧のIGBTとの比較について述べる。図10及び図11に示すように、耐圧によって差がある。低耐圧のIGBTでは、比較的急峻に効果が現れ、A点とB点の差が小さいのに比べ、高耐圧のIGBTではB点がA点よりかなり小さくなる。すなわち、高耐圧のIGBTでは、比較的小さい電流比率で均一化の効果が出始める。
この結果をまとめたのが、図12である。図12中、横軸は素子の定格耐圧を示し、縦軸はゲート電流のピーク値とコレクタ電流との比率を示している。
図10に示したA点は、図12中では水平な0.04の与えるラインに相当し、点Bは、図12中では右下がりの斜線(VBK/316)-2に相当する。本発明の効果の出る領域は、まず比率0.04以上の部分であり、さらに部分的に効果の出る領域は、右下がりの斜線より上の部分である。また、IGBTの直並列接続で均一化の効果が出る範囲は、以上の2つの領域の和を取った領域である。
上述したように本実施形態によれば、IGBTをターンオフするとき、コレクタ電圧VCEの上昇前に、ゲート電圧VGをしきい値電圧Vth以下に低下させることにより、コレクタ電圧VCEの上昇前に電子注入を停止させ、電流密度の安定性を向上でき、電流集中や発振などを阻止して信頼性を向上させることができる。
また、IGBTをターンオフするとき、コレクタ電流Icの0.04倍を常に超えるように、ゲート電流の最大値を制御するので、前述した効果を容易且つ確実に奏することができる。
またこれは、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧をVgppとしたとき、ゲート抵抗RGがVgpp/0.04/Ic以下の抵抗値を有する、と変形してもよく、この場合、ターンオフ時のゲート電荷を急速に放電させることができる。
また、 IGBTをターンオフするとき、コレクタ電流Icの(Vbk/316)-2倍を常に超えるように、ゲート電流の最大値を制御するので、前述した電流集中の阻止等の効果を容易且つ確実に奏することができる。同様に、ゲート抵抗RGがVgpp/(Vbk/316)-2/Ic以下の抵抗値を有する、と変形してもよく、この場合もターンオフ時のゲート電荷を急速に放電させることができる。以上の議論は素子を定格の範囲で使うことを前提としているが、保護モードの動作では、この限りではない。
これらの発明は2つ以上のマルチチップの場合やチップ面積の大きい場合に特に有効であり、チップ個数が4つ以上、チップ面積(有効面積のトータル値)2.5cm2以上で特に効果が大きい。また、後で述べるVCE(sat)の低い素子で特に効果的である。
(第2の実施形態)
図13は本発明の第2の実施形態に係る半導体素子の駆動方法を説明するための波形図である。
図13は本発明の第2の実施形態に係る半導体素子の駆動方法を説明するための波形図である。
すなわち、本実施形態は、第1の実施形態の変形例であり、第1の実施形態よりも電流の安定性は劣るものの、効果のある駆動方法を示している。
具体的には、図13に示すように、ターンオフの際に、互いに並列接続されている複数のIGBTのゲート電圧を、コレクタ電圧VCEの上昇の途中でしきい値電圧Vth以下に低下させるものである。なお、コレクタ電圧VCEの上昇の途中とは、コレクタ電圧VCEが上昇しきらない範囲であり、例えば、破壊防止の観点から素子耐圧の1/2に上昇する以前が好ましく、あるいは発熱を低下させる観点から素子耐圧の1/5に上昇する以前が好ましい。詳しくは、コレクタ電圧VCEがピークに達しないうちにコレクタ電流を均一化できるタイミングでIGBTモードのミラー時間を終了させるものである。
また換言すると、従来見られたIGBTモードのミラー時間を短縮し、コレクタ電圧VCEの上昇途中に電子注入を停止させた駆動方法である。
このような駆動方法としても、コレクタ電圧VCEがピークに達する時点では、コレクタ電流Icが均一化されるので、第1の実施形態と同様の効果を得ることができる。
(第3の実施形態)
図14は本発明の第3の実施形態に係る半導体装置のシミュレーション構成を示す回路図である。
図14は本発明の第3の実施形態に係る半導体装置のシミュレーション構成を示す回路図である。
すなわち、本実施形態は、第1の実施形態の具体例であり、シミュレーション結果を示している。
このシミュレーション構成としては、図14に示すように、IEGT1,2が互いに並列に接続され、IEGT1はゲート抵抗RG1を介してゲート電源Vpieに接続されている。同様にIEGT2はゲート抵抗RG2を介してゲート電源Vpiesに接続されている。
ここで、ゲート電源Vpieは、ゲート電源Vpiesよりも20ns先行してターンオフのゲート信号をRG1を介してIEGT1に与えるものである。
また、各IEGT1,2の並列回路には、直列に寄生インダクタンスL1、誘導性負荷Lbig 及び主電源が接続され、誘導性負荷Lbigには並列に転流用ダイオードが接続されている。シミュレーションに用いたIEGTは、トレンチ型MOSゲートを有している(非特許文献3,4参照)。
次に、このような構成により行った本発明に係る駆動方法のシミュレーション結果について、ターンオフ波形、抵抗負荷、誘導性負荷、電荷の差異、温度依存性及びターンオフ損失の順番で従来と比較しながら述べる。
始めに、ターンオフ波形について説明する。図15は本発明に係る駆動方法のターンオフ時の波形図(但し、RG=3Ω)であり、図16は従来の駆動方法のターンオフ時の波形図(RG=10Ω)である。
本発明の駆動方法では、図15に示すように、ターンオフの際に、p型ベース層4内のMOSチャネル中の電子電流がコレクタ電圧VCEの上昇前に0となったため、コレクタ電流が安定している。
一方、従来の駆動方法では、図16に示すように、ターンオフの際に、電子電流がコレクタ電圧VCEの上昇中に流れ、コレクタ電流が発振している。
次に、1700VのIGBTチップを用いた実験結果について示す。まず、抵抗負荷の場合について説明する。負荷抵抗は10Ωとした。
本発明に係る駆動方法は(ゲート抵抗1Ω)、図17に示すように、コレクタ電圧VCEの上昇開始時に短時間だけエミッタ電流IE1,IE2が分かれたが、直ぐに均一化して流れた。その結果、電流が均等にチップ間に分担された状態で、電流遮断が行なわれた。ゲート電圧VG1,VG2のミラー時間は見られなかった。
本発明に係る駆動方法は(ゲート抵抗1Ω)、図17に示すように、コレクタ電圧VCEの上昇開始時に短時間だけエミッタ電流IE1,IE2が分かれたが、直ぐに均一化して流れた。その結果、電流が均等にチップ間に分担された状態で、電流遮断が行なわれた。ゲート電圧VG1,VG2のミラー時間は見られなかった。
一方、従来の駆動方法では(ゲート抵抗50Ω)、図18に示すように、ターンオフの過程でエミッタ電流IE1,IE2が大きく分かれて流れた。その結果、電流不均一のまま、電流遮断が行なわれており、破壊に至り易い。ゲート電圧VG1,VG2は、平坦なミラー時間が見られ、各々のゲート電圧は次第に分かれてきている。
次に、誘導性負荷の場合について説明する。負荷誘導値は1mHとした。
本発明に係る駆動方法は(ゲート抵抗1Ω)、図19に示すように、コレクタ電圧VCEの上昇開始時に短時間だけエミッタ電流IE1,IE2が分かれたが、直ぐに均一化して流れた。ゲート電圧VG1,VG2のミラー時間は見られなかった。
一方、従来の駆動方法では(ゲート抵抗50Ω)、図20に示すように、ターンオフの過程でエミッタ電流IE1,IE2が大きく分かれて流れた。その結果、電流不均一のまま、電流遮断が行なわれており、破壊に至り易い。ゲート電圧VG1,VG2は、平坦なミラー時間が見られた。
次に、電荷の格差(charge difference)について述べる。
2つのIGBT間のターンオフ時に流れるゲート電荷の格差は、図21に示すように、ゲート抵抗RGが小さくなるにつれて減少し、ゲート抵抗RGが大きくなると増大する。
2つのIGBT間のターンオフ時に流れるゲート電荷の格差は、図21に示すように、ゲート抵抗RGが小さくなるにつれて減少し、ゲート抵抗RGが大きくなると増大する。
本発明の駆動方法に用いる小さいゲート抵抗1Ωの場合と、従来の駆動方法に用いる普通のゲート抵抗20Ωの場合とでは、2つのIGBT間のゲート電荷の格差は、約3倍、従来の方が大きい。すなわち、本発明の効果は、この点からも説明され、発熱によるチップ温度差等の改善も期待できる。
続いて、温度依存性について述べる。
ターンオフ波形の温度依存性を図22に示す。一般的に、高い温度は、ターンオフ過程を遅くする。遅いスイッチング速度は、電流ピークを低減させるだけでなく、電圧のオーバーシュート量も低減させるが、温度による根本的な差異は見られず、本発明の効果は、いかなる温度でも有効であることが確認できた。
ターンオフ波形の温度依存性を図22に示す。一般的に、高い温度は、ターンオフ過程を遅くする。遅いスイッチング速度は、電流ピークを低減させるだけでなく、電圧のオーバーシュート量も低減させるが、温度による根本的な差異は見られず、本発明の効果は、いかなる温度でも有効であることが確認できた。
次に、ターンオフ損失について述べる。
本発明に係る駆動方法は、図23に示すように、従来方法で見られた、VCEのだらだらとゆっくり上昇するモード(〜1.9μs)がないので、この期間発生するターンオフ損失が大幅に減少する。これにより、従来と比べ、ターンオフ損失を低減させることができる。
(第4の実施形態)
以上述べた第1〜第3の実施形態は主に半導体素子の駆動方法に関する実施形態である。次に、以下の第4〜第14の実施形態では、本発明に係る駆動方法に適したゲート駆動回路について主に説明する。
以上述べた第1〜第3の実施形態は主に半導体素子の駆動方法に関する実施形態である。次に、以下の第4〜第14の実施形態では、本発明に係る駆動方法に適したゲート駆動回路について主に説明する。
さて一般に、大電流のIGBTパッケージ内は、前述したように、大電流化のために複数のチップが並列に配置され、外部ゲート端子がパッケージ内の複数のゲートに接続された構造になっている。エミッタも外部端子を経て、内部の複数のチップに接続されている。
大電流のIGBTパッケージ内は、図24に示すように、複数のチップが並列接続され、各チップのゲートがゲート抵抗RGを介して図示しないゲート駆動回路に接続され駆動されている。ゲート抵抗RGは、通常、20Ω/100A程度の値が用いられている。
また一般に、図25に示すように、外部エミッタ端子Eとパッケージ内のチップエミッタ電極との間に寄生インダクタンスLE1〜LEnが存在するため、スイッチング動作をさせたとき、各チップ間での実効的なエミッタ・ゲート電位Vg1〜Vgnが変化し、電位のバラツキが生じる。
LE1〜LEnの影響は、おおむね、次の様に与えられる。Vg1〜Vgnのバラツキは、結果的にゲート電圧変化の時間的なずれとして現される。この時間的なずれは、次式で求めることができる。外部から与えられるゲート電圧をVGGとすると、(i=1〜n)
VGG = Vgi + LEi・dIEi/dt
一方、IGBTiのトランスコンダクタンスをgmiとすると、
IEi = gmi・(Vgi − Vthi)
但し、IEiはIGBTiのエミッタ電流値、VthiはIGBTiのゲートしきい値を示す。
VGG = Vgi + LEi・dIEi/dt
一方、IGBTiのトランスコンダクタンスをgmiとすると、
IEi = gmi・(Vgi − Vthi)
但し、IEiはIGBTiのエミッタ電流値、VthiはIGBTiのゲートしきい値を示す。
これらの式より、
Vgi = VGG − LEi・gmi・dVgi/dt
となる。
Vgi = VGG − LEi・gmi・dVgi/dt
となる。
この一階微分方程式の時定数はLEi・gmiであり、エミッタインダクタンスLEiとトランスコンダクタンスgmiの積でゲート電圧の各々のチップでの遅れが示される。この理論は単にチップ間だけではなく、並列接続された、素子間や、さらに一般的にMOSFET、MESFET、AC動作でのバイポーラトランジスタに適用できる。
ここで、IGBTの実装の例を図26に断面で示す。IGBTを放熱板(Heat sink)11の上に配置し、エミッタ端子E、コレクタ端子Cは、銅製の板あるいは棒により部品同士を接続し、構成された主回路12に接続されている。さらに、ゲート電極Gとエミッタ電極Eは細いケーブル13でゲート駆動回路14に接続されている。
図27はIGBTパッケージ内のエミッタ配線の様子を示した図である。エミッタ端子Eからチップのエミッタ電極8まで、400A素子で5cm〜7cm、1200A素子で10cm以上の配線があり、エミッタの寄生インダクタンスLE が30〜50nH程度ある。コレクタについても同様である。
図28はIGBTパッケージ内のゲート配線を示した図である。一方の側にあるチップへのゲート配線は、細い(0.5mm)ワイヤで約3.5cmの長さがあり、他方の側にあるチップへは約10cmの長さがある。ゲート配線に関する、チップ−チップ間の最大インダクタンスLGとしては150nH以上ある。
このような一般的な実装では、本発明に係る図12に述べたように、IGBTのゲート電流のピーク値Ig(peak)をコレクタ電流Icの0.04倍にしようとしても、寄生インダクタンスのため、ゲート電圧・電流の立上りが遅くなるため、0.04倍を達成できない。
なお、この0.04倍は、図29に示すように、素子の遮断電流が高くなるに従い、寄生インダクタンスLG,LEを低くしないと達成困難である。また、0.04倍よりも確実に本発明を実施可能な値として0.1倍があり、また、部分的に効果のでる0.01倍があり、これらの値における寄生インダクタンスLG,LEの素子遮断電流依存性を図30及び図31に示す。いずれにしても、従来の実装では、高い遮断電流を求められる素子に関して寄生インダクタンスLG,LEが高すぎるため、本発明の駆動方法は実現困難となっている。
以上のような問題をふまえ、以下に本発明の第4の実施形態に係るゲート駆動回路を説明する。
図32は本発明の第4の実施形態に係るゲート駆動回路が適用された半導体装置の構成を示す断面図であり、図33は図32の立体図であって、図34は係る半導体装置の回路図である。この半導体装置は、銅基板21の上にDBC(direct bond copper)基板22などの両面銅パターニングされた絶縁基板があり、その銅パターンの表面にIGBT1〜4及びIGBT5〜8のチップが半田付けされている。チップの裏面がコレクタ電極であり、表がエミッタ電極であり、ゲート電極は表面に小さなゲートコンタクト用のパッドが形成されている。チップのエミッタ電極上には、モリブデン板23がエミッタ電極上に半田付けされている。エミッタ上のモリブデン板23は銅板、銅の編み上げ線などからなるビームリード24を介して互いに接続されている。
ゲート駆動回路25は、1000A遮断のIGBTの場合、直上、又は150nH(15cm)程度までの距離に配置され、ゲートリード26を介してIGBT1〜4のゲートに接続される。
従って、図32及び図33に示したビームリード構成により、配線距離を短縮して寄生インダクタンスLE,LGを低減できるので、本発明に係る駆動方法を容易且つ確実に実現させることができる。この場合、特にIGBT1〜4,IGBT5〜8の夫々4チップからなる各グループ内でLEを低下させることが効果的である。なお、図面ではゲート回路へのエミッタ配線は省略している。
また、本実施形態では、ゲート回路を2つに分割していたが、次の実施形態で示すように、分割数mに対し、Lの実効的な値は分割によってサイズが小さくなり1/mになり、そこに流れる電流も1/mとなる。その結果、ターンオフ、ターンオン時の寄生インダクタンスLの効果は、1/m2 にまで小さくすることが可能となる。
以上の説明のうち、ゲート電流値に関するものは、IGBTのチップのゲート容量CG がチップ有効面積1cm2 当り、約20〜30nFである現状を前提としている。将来この値が著しく小さくなる場合には、当然ゲート電流値も比例して小さくなっても同等の効果が得られるし、またゲート電流値を同じとし、ゲート容量CG が小さくなるのであれば、先に説明した発明の効果は大きくなる。
(第5の実施形態)
本実施形態は、第4の実施形態におけるビームリード構成だけでは寄生インダクタンスを低減できない場合、あるいは、技術的、コスト的にビームリードを用いることができない場合を考慮し、ゲート駆動回路の内部を各IGBT毎又はグループ分けしたIGBT群毎に分割することにより、配線距離の短縮を図り、寄生インダクタンスLG,LEを低減させるものである(図34)。
本実施形態は、第4の実施形態におけるビームリード構成だけでは寄生インダクタンスを低減できない場合、あるいは、技術的、コスト的にビームリードを用いることができない場合を考慮し、ゲート駆動回路の内部を各IGBT毎又はグループ分けしたIGBT群毎に分割することにより、配線距離の短縮を図り、寄生インダクタンスLG,LEを低減させるものである(図34)。
これにより、例えば2分割の場合には300nH(30cm)程度までの距離にゲート駆動回路のユニットを配置可能となり、4分割の場合には600nH(60cm)程度までの距離に配置可能となる。なお、1つのIGBT群に含まれるIGBTの個数は、製造及び駆動の容易性の観点から10個以下とすることが好ましい。
図35は係る分割ゲートドライブの回路図である。この分割ゲートドライブは、全てのIGBTのゲートにつながっているメインゲート回路31と、各々のIGBTあるいはグループ分けされたIGBT群に独立に接続されている分割ゲート回路321 〜32n とから構成されている。
ここで、メインゲート回路31は、入力側に信号端子S及び接地端子GNDを有し、出力側にゲート端子G及びエミッタ端子Eを有し、ゲート端子Gが全てのIGBTのゲートに接続され、エミッタ端子Eが全てのIGBTのエミッタに接続されている。但し、メインゲート回路31を省略し、全ての制御を分割ゲート回路321 〜32n で行なってもよい。
分割ゲート回路321 〜32n は、入力側に信号端子S及び接地端子GNDを有し、各信号端子Sが信号線33を介して互いに接続されており、同様に、各接地端子GNDが信号線33のシールド34を介して互いに接続されている。
また、分割ゲート回路321 〜32n は、出力側にゲート端子G及びエミッタ端子Eを有し、各ゲート端子Gが個別にIGBTのゲートに接続され、各エミッタ端子が個別にIGBTのエミッタに接続されている。
各ゲート回路31,321 〜32n の出力側(図36)は、夫々絶縁されているか、AC的に絶縁されているため、IGBTあるいはIGBT群毎にエミッタ電位が変動しても、互いを通過する電流が流れることはなく、実効的なゲート電圧(チップに実際に印加されるゲート電圧)には影響を及ぼさない。
図36は各ゲート回路31,321 〜32n の回路図である。入力側と出力側とがLを介してAC的に絶縁されている。また、レベルシフタ回路により、出力側のエミッタ電流が大きく変動しても、入力側からの信号が確実に伝達される様になっている。
また、メインゲート回路31と分割ゲート回路321 〜32n との競合を避けるため、MOSFET1とMOSFET2とが両方ともオフ状態になる不感モードが可能となっている。なお、通常のゲート回路では、このような不感モードは存在しない。この不感モードは、特に、ダイオードに負担をかけないようにターンオンの速度を遅くしたい場合に有効である。
従って、このような分割ゲートドライブを設けたことにより、より一層、寄生インダクタンスLE,LGを低減でき、本発明の駆動方法を容易かつ確実に実施することができる。
図35におけるメインゲート回路31と分割ゲート回路321 〜32n へ与える信号のタイミングに関しては、図に示したもの以外に、次の様なものが効果的である。図35ではターンオフのタイミングがメインゲート回路31より分割ゲート回路321 〜32n の方が若干早くなっている。これは本発明の主たる要素である、ゲート電圧を早くVth以下に下げるという動作から考えられたものである。しかし、ゲート回路の能力をそれほど高くできない場合には、むしろメインゲート回路31の方で時前にゆっくりとゲート電圧を下げておき、コレクタ電圧VCEの上昇のタイミングを見計らって、分割ゲート回路321 〜32n で急峻にゲート電圧を下げる方が効果的である。
また本発明をターンオン時にも適用する場合は、当然ながら不感モードは不要であり、図36の回路もそれに応じて簡単にできる。分割ゲート回路321 〜32n の不感モードへ移行するタイミングは、図35ではメインゲート回路31より若干早くなっているが、この場合は、ターンオンのタイミングをメインゲート回路31の方で決定することになる。もし、分割ゲート回路321 〜32n に与える信号(SHARD)で決定する場合は、不感モードへ移行するタイミングは、メインゲート回路31がオンするタイミングより後にすることが望ましい。
図35では分割ゲート回路321 〜32n を別々のユニットとして構成し、信号を同軸ケーブルによって与えているが、全て同一のプリント基板上に構築しても同じ効果が得られる。この際、同軸ケーブルは必ずしも必要ではない。
このプリント基板を用いた場合、図35に比べ、レイアウトの自由度がなくなるが、コスト面や実装の簡単化といった面でメリットがある。
また、回路も図36に示す入力側の1段目(Tr1,2)ないし2段目(Tr1〜4)までを共通化し、それ以降を分割しても、全く同等の効果が期待できる上、構成が簡単になる。
図36の回路では、入力側と出力側をLによってAC的に絶縁しているが、この代わりに、近年安価になっている1次、2次間を絶縁している小形のDC−DCコンバータ、AC−DCコンバータや、レギュレータを使うと、より絶縁が完全となり、誤動作の確率が下がり、効果的である。
図35における各ゲート回路31、321 〜32n の絶縁を完全にするには、他の方法として信号を光学的に伝達することが考えられる。すなわち、図36における入力側に受光部を設け、同軸の代わりに光ケーブルを用いる。また、光ケーブルの代わりにフォトカプラを用いても良い。この際、各ゲート回路の電源は少なくともAC的に絶縁しておく必要があるが、図36での入、出力側でのLによるAC的な絶縁は必要ない。
将来、チップ面積が大きくなった場合、分割ゲートドライブは、チップ上のエリア毎に対して行うことも考えられる。すなわち、例えばチップ上を4つの領域に分割し、夫々の領域に対し、独立したゲートドライブを配置するか、あるいは簡単にゲート抵抗を各領域ごと配置するだけでも効果がある。
なお、本実施形態は、各IGBTチップのコレクタ・エミッタ間に逆方向に還流ダイオードチップを付加接続した構成にも適用できる。この場合、コレクタ・エミッタ間で還流ダイオードチップを通る電流経路の最短の長さが、主電極間でバイポーラ素子を流れる電流経路の最短の長さよりも短いことが、配線の寄生インダクタンスを低減する観点から好ましい。
補足すると、コレクタ端子とエミッタ端子との間で各還流ダイオードチップを通る電流経路の最短の長さの最大値が、いずれのIGBTを流れる電流経路の最短の長さよりも短いことが配線の寄生インダクタンスを低減する観点から好ましい。
また、本実施形態のIGBTは、ゲート電極が複数あり、また、コレクタ端子(又はエミッタ端子)の数よりも多数のゲート電極の端子を備えたので、本発明の分割ゲートドライブに好適な構成となっており、具体的に実装などを行うことにより、好適な構成のIGBTモジュールを実現することができる。
(第6の実施形態)
図37は本発明の第6の実施形態に係るゲート駆動装置の構成を示す模式図である。本実施形態は、第5の実施形態で述べた各ゲート回路の絶縁を完全にする観点からフォトカプラを用いたゲート駆動装置の具体例である。
図37は本発明の第6の実施形態に係るゲート駆動装置の構成を示す模式図である。本実施形態は、第5の実施形態で述べた各ゲート回路の絶縁を完全にする観点からフォトカプラを用いたゲート駆動装置の具体例である。
このゲート駆動装置は、駆動用の駆動信号を発生する信号源41と、信号源41から受けた駆動信号を光信号に変換して送信する光送信部42と、光送信部42から光ファイバケーブル43を通して受信した光信号を電流信号に変換するフォトカプラ駆動回路44と、フォトカプラ駆動回路44からの電流信号をフォトカプラ45で電気的に絶縁しつつ受信し、この受信信号に基づいて各IGBT1〜IGBT4のゲートを駆動する4つのゲート駆動回路461〜464と、各ゲート駆動回路461〜464に接続された共通の正側及び負側直流電源47,48とを備えている。
ここで、光送信部42は、光送信モジュール駆動回路42a及び光送信モジュール42bを有し、光送信モジュール駆動回路42aにより、信号源41からの駆動信号を光送信モジュール42bの駆動信号となるようにレベル等を変換し、光送信モジュール42bにより、変換後の駆動信号を光信号に変換して光ファイバケーブル43に送出するものである。
フォトカプラ駆動回路44は、正電圧を主に各ゲート駆動回路461〜464における各フォトカプラ45の一次側のアノードに供給するための直流電源44aと、光ファイバケーブル43上の光信号を電気信号に変換する光受信モジュール44bと、この電気信号を各フォトカプラ45の一次側のカソードに供給するための各インバータ44c等を有している。
各ゲート駆動回路461〜464は、互いに同一構成のため、ここではゲート駆動回路461を例に挙げて説明する。
ゲート駆動回路461は、正側及び負側直流電源47,48を後段の各増幅部等から交流的に絶縁するインダクタンスLと、フォトカプラ45の負側直流電源49と、フォトカプラ駆動回路44から受ける電流信号を電気的に絶縁しつつ駆動信号として後段の電圧増幅部50に伝送するフォトカプラ45と、この駆動信号を電圧増幅して電流増幅(エミッタフォロア)部51に与える電圧増幅部50と、電圧増幅された駆動信号を電流増幅して出力部52に与える電流増幅部51と、電流増幅された駆動信号に基づいてMOSFET1,2を駆動してゲート信号をIGBT1のゲートに出力すると共に、コモン側のCo点がIGBT1のエミッタに直接接続された出力部52とを備えている。
このような構成により、以下に述べる効果を得ることができる。
すなわち、インダクタンスLにより、出力部52のCo点の電位を正側直流電源47及び負側直流電源48から交流的に絶縁させたので、各ゲート駆動回路461〜464の各電源47,48を共用化できる。但し、各電源47,48は、各ゲート駆動回路461〜464に個別に設けてもよい(この場合、電源として、DC−DCコンバータ及びレギュレータ等を使用してもよい)。また、インダクタンスLに代えて、抵抗を接続しても、同様の効果を得ることができる。
すなわち、インダクタンスLにより、出力部52のCo点の電位を正側直流電源47及び負側直流電源48から交流的に絶縁させたので、各ゲート駆動回路461〜464の各電源47,48を共用化できる。但し、各電源47,48は、各ゲート駆動回路461〜464に個別に設けてもよい(この場合、電源として、DC−DCコンバータ及びレギュレータ等を使用してもよい)。また、インダクタンスLに代えて、抵抗を接続しても、同様の効果を得ることができる。
また、各ゲート駆動回路461〜464とフォトカプラ駆動回路44とは、フォトカプラ45を介して電気的に絶縁されており、光送信モジュール42bと光受信モジュール44bとの間も光信号により接続されているので、各ゲート駆動回路461〜464のグランドとIGBT1〜4側のエミッタに寄生インダクタンスがあっても、出力部のMOSFET1,2を確実に動作させ、各IGBT1〜4のエミッタ・ゲート間にゲート電圧Vgを印加できる。
また、信号系にノイズが重畳してもフォトカプラ45の同相除去能力(CMMR: common mode rejection ratio)により、ノイズによるゲート駆動回路461〜464の誤動作を大幅に低減させることができる。
さらに、電源系を別にして光伝送しているため、スイッチング時における電源の回り込み主電流電源やグランドの配線を介して電流が流れないので、落雷や大電流スイッチングによる誤動作を防止できる。
なお、本実施形態は、図38に示すように、各ゲート駆動回路461〜464と同数(ここでは4つ)の光送信モジュール42b1〜42b4を並列に設け、各光送信モジュール42b1〜42b4が光信号を各光ファイバケーブル431〜434を通して個別に各ゲート駆動回路461〜464内の光受信モジュール44bに与える構成に変形することができる。この変形構成によると、4つの光信号が個別に光ファイバケーブル431〜434を通して独立して伝送されるため、更に安定したゲート駆動を実現できる。
また、図中▽は、ゲート駆動回路461〜464毎の分散グラウンドであり、各ゲート駆動回路461〜464は別々の電位になり得る。
(第7の実施形態)
図39は本発明の第7の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第6の実施形態の変形構成であり、フォトカプラ45に代えて、差動回路53を備えている。
図39は本発明の第7の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第6の実施形態の変形構成であり、フォトカプラ45に代えて、差動回路53を備えている。
また、電圧増幅部50aは回路が一段構成とされ、スピードアップコンデンサ及び抵抗が省略されている。
以上のような構成によれば、従来の図40とは異なり、入力段に差動回路53を設けたため、ゲート駆動回路461〜464側のエミッタに寄生インダクタンスがあっても、出力部52のMOSFET1,2を確実に動作でき、IGBT1〜IGBT4のエミッタ・ゲート間にゲート電圧を印加できる。
また、入力段に差動回路53を用いたため、信号系にノイズが重畳しても、差動回路53の同相除去作用によりノイズを除去するので、ノイズによるゲート駆動回路461〜464の誤動作を大幅に低減できる。
また、入力段に差動回路53を用いたため、信号系にノイズが重畳しても、差動回路53の同相除去作用によりノイズを除去するので、ノイズによるゲート駆動回路461〜464の誤動作を大幅に低減できる。
また、差動回路53のエミッタ側で電流を制御できるので、電流消費を小さくでき、電源を小型化できる。このため、設計マージンを向上でき、適用範囲を大幅に拡大させることができる。また、電源やグランドの配線を介して電流が流れないので、落雷や大電流スイッチングでの誤動作を防止できる。
(第8の実施形態)
図41は本発明の第8の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第7の実施形態の変形構成であり、差動回路53aは、内部を2段構成としたものである。また、これに伴い、電圧増幅部50bは、図示するように、抵抗やダイオードが付加されている。
図41は本発明の第8の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第7の実施形態の変形構成であり、差動回路53aは、内部を2段構成としたものである。また、これに伴い、電圧増幅部50bは、図示するように、抵抗やダイオードが付加されている。
このような構成により、第7の実施形態の効果に加え、以下に述べる効果を得ることができる。
出力部52のMOSFET1,2を除き、スイッチング動作を飽和でなく非飽和動作させているため、ゲート駆動回路461〜464の蓄積時間による遅れがなくなり、高速で安定した駆動波形を得ることができる。
出力部52のMOSFET1,2を除き、スイッチング動作を飽和でなく非飽和動作させているため、ゲート駆動回路461〜464の蓄積時間による遅れがなくなり、高速で安定した駆動波形を得ることができる。
特に、このゲート駆動回路461〜464は、スピードアップコンデンサを使用しないので、1つの信号源41から複数のゲート駆動回路461〜464を動作させても、各ゲート駆動回路461〜464間のスイッチング素子の蓄積時間によるタイミングのずれを生じない。
併せて、このゲート駆動回路461〜464は、電源47,48側と出力部52のMOSFET1,2の入力側のコンデンサを除いて他にコンデンサを用いないため、IGBT1〜IGBT4のスイッチングノイズの影響が現れにくく、高速で安定したスイッチングを実現できる。
さらに、回路構成が正側・負側の間で対称的なので、ノイズに対して誤動作しにくい。また、インダクタンスLにより、正側直流電源47並びに負側直流電源48と、後段の各回路53,50〜52とが交流的に絶縁されるので、信号源41と電源47,48とをゲート駆動回路461〜464の個数以下で実現でき、さらには信号源41と電源47,48とを夫々1つずつに共有化できる利点を有する。
(第9の実施形態)
図42は本発明の第9の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第7の実施形態の変形構成であり、差動回路53bをオペアンプにより実現し、後段の電圧増幅部50c及び電流増幅部51a内の回路を正側負側で対称的に並列配置した構成となっている。また、各直流電源47,48と電圧増幅部50cとの間、及び電圧増幅部50cと電流増幅部51aとの間には、インダクタンスLが挿入されている。
図42は本発明の第9の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第7の実施形態の変形構成であり、差動回路53bをオペアンプにより実現し、後段の電圧増幅部50c及び電流増幅部51a内の回路を正側負側で対称的に並列配置した構成となっている。また、各直流電源47,48と電圧増幅部50cとの間、及び電圧増幅部50cと電流増幅部51aとの間には、インダクタンスLが挿入されている。
このような構成により、第7の実施形態の効果に加え、以下に述べる効果を得ることができる。
電源系には、2段のインダクタンスLを挿入し、各直流電源47,48側と出力部52a側とを交流的に絶縁するので、前述した効果と同様の効果を得ることができる。
図43はIGBT1〜IGBT4のエミッタ側に寄生インダクタンスを挿入してスイッチング動作させたときの動作波形図である。図示するように、ゲート駆動回路461〜464のグラウンドとIGBT1〜IGBT4との間に寄生インダクタンスがあるため、グランド・ゲート間電圧には、60Vに達する振動波形が発生しているが、IGBT1〜IGBT4のエミッタ・ゲート間には確実にゲートパルスが印加されている。
電源系には、2段のインダクタンスLを挿入し、各直流電源47,48側と出力部52a側とを交流的に絶縁するので、前述した効果と同様の効果を得ることができる。
図43はIGBT1〜IGBT4のエミッタ側に寄生インダクタンスを挿入してスイッチング動作させたときの動作波形図である。図示するように、ゲート駆動回路461〜464のグラウンドとIGBT1〜IGBT4との間に寄生インダクタンスがあるため、グランド・ゲート間電圧には、60Vに達する振動波形が発生しているが、IGBT1〜IGBT4のエミッタ・ゲート間には確実にゲートパルスが印加されている。
すなわち、本実施形態によれば、波形図の図43により確認したように、IGBT1〜IGBT4のエミッタの寄生インダクタンスによるゲート電位の変化の影響を小さくでき、電流集中のない安定した主電流を流すことができ、IGBT素子の破壊を阻止することができる。
(第10の実施形態)
図44は本発明の第10の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第7の実施形態の変形構成であり、差動回路50dを初段の2つのバイアス用トランジスタQ1,Q2を含む計6つのトランジスタQ1〜Q6を用いた電流型差動回路により実現したものである。
図44は本発明の第10の実施形態に係るゲート駆動装置の構成を示す回路図である。本実施形態は、第7の実施形態の変形構成であり、差動回路50dを初段の2つのバイアス用トランジスタQ1,Q2を含む計6つのトランジスタQ1〜Q6を用いた電流型差動回路により実現したものである。
また、IGBT1〜IGBT4とゲート駆動回路461〜464との間のゲート抵抗(図示せず)は、IGBT素子の素子有効面積1cm2当りで15Ω以下の抵抗値と規定されている。
このような構成によれば、第7の実施形態の効果に加え、初段の2つのバイアス用トランジスタQ1,Q2により、初段の不感領域を無くすことができ、しきい値電圧Vth1に対する精度を上昇させることができる。
また、ゲート抵抗を素子有効面積1cm2当りで15Ω以下と規定したので、容易且つ確実に、全てのIGBT1〜IGBT4を均一にスイッチングできると共に、遮断電流を大幅に増大させることができる。
続いて、図44に示したゲート駆動装置を適用した例としてIGBT1〜IGBT4の周辺構成について述べる。なお、以下の適用例は、ゲート抵抗を素子有効面積1cm2当りで15Ω以下とした場合に関する。
図45は逆並列ダイオードDfを有するIGBT1,IGBT2とそのRCスナバ回路を示す回路図である。IGBT1,IGBT2に近接して素子モジュール内にRCスナバ回路のコンデンサCを配置する。コンデンサCの値は、100A〜200Aの遮断電流に対し、10nF〜66nFと小さい値となっている(従来100A〜200Aに対し100nF〜300nF)。
なお、コンデンサCの値は、小さいゲート抵抗に伴う高いdv/dtによる破壊を回避する観点から、従来のゲート抵抗の場合と同程度のdv/dtを得るように、設定する。このようなコンデンサCの値の設定により、素子の損失を低減でき、また、インバータの効率を向上できる。また、抵抗Rは5Ω程度であるが、省略してもよい。また、充放電型CRDスナバでもよい。
また、図示するように、電流遮断能力を向上可能な観点から、クランプスナバ回路CSを併用してもよい。
さらに、図45のRCスナバ回路は、図46に示すように、抵抗RにダイオードDを並列接続してLCDスナバ回路に変形してもよい。このLCDスナバ回路では、IGBT素子を直列接続してもよい。なお、アノードリアクトルALは、1000Aに対して1μH以下であり、特に0.5μH以下が望ましい。
また、図47はNPC(3レベルインバータ、ニュートラル・ポイント・クランプ回路)への適用例を示す回路図である。破線dで囲まれたダイオードD部分を1つのパッケージとすることにより、インダクタンスを低減し、スナバ回路の効果を増大できる。IGBT素子には、適宜、前述同様に小さい値のコンデンサC(又はCRスナバ回路あるいはCRDスナバ回路)を並列接続し、小さい値のゲート抵抗Rgを用いることにより、効率を増大でき、電流遮断能力を向上できる。
(第11の実施形態)
図48は本発明の第11の実施形態に係る半導体装置に適用されるフローティングゲート回路を示す回路図である。
図48は本発明の第11の実施形態に係る半導体装置に適用されるフローティングゲート回路を示す回路図である。
このフローティングゲート回路は、互いに並列に負荷LDに接続されたn個のIGBT1〜nのチップ又は素子に対し、同数のn個のゲート駆動回路601 〜60n を備えている。各ゲート駆動回路601 〜60n には、ゲートパルス信号を発生する共通のパルス発生回路70が接続されている。
ここで、ゲート駆動回路601 〜60n は、パルス発生回路から入力されるゲートパルス信号を増幅する演算増幅器611 〜61n を用いた差動増幅回路としての電圧増幅器621 〜62n と、電圧増幅器621 〜62n により増幅されたゲートパルス信号を電流増幅してゲート抵抗RG1〜RGnに出力する電流増幅器631 〜63n とを備えている。
電流増幅器631 〜63n は、出力インピーダンスがチップ有効面積1cm2当り数Ωから1Ω以下と十分に低く、ゲート抵抗RG1〜RGnを介してIGBT1〜nのゲートを高速でターンオン及びターンオフが駆動可能となっている。なお、ゲート抵抗RG1〜RGnは、本発明の駆動方法に対応し、通常の値の1/10程度の抵抗値となっている。
パッケージ内のチップエミッタと外部のエミッタ端子とは、配線リードで接続されているため、各チップ毎に数nH〜数10nHの寄生インダクタンスLE1〜LEnが存在する。
ここで、本実施形態のフローティングゲート回路を用いないで、IGBT1〜nを駆動する場合、ゲート駆動回路のコモン側がパッケージ外部のエミッタ端子に接続される。これにより、ターンオフ時に前述の寄生インダクタンスLE1〜LEnの影響で、各チップのエミッタとゲート間の実効的なゲート電位が変化してしまう。
しかし、本実施形態では、寄生インダクタンスLE1〜LEnの影響を少なくするために、パルス発生回路70からのゲートパルス信号を演算増幅器611 〜61n で受け、各ゲート駆動回路601 〜60n のコモン側を各IGBT1〜nチップのエミッタへ直接接続した構成により、エミッタ・ゲート間の実効的なゲート電位を変化させず、エミッタ・ゲート間に所定のゲート電圧を印加することができる。
また、ゲート抵抗RG1〜RGnは、通常の1/10程度の低い抵抗値のため、ゲート入力容量の電荷を急速に放電させることができる。
その結果、各チップに流れている主電流の振動によるアンバランスを速く解消でき、主電流を安定させて均一化を図ることができる。また、通常値のゲート抵抗で駆動した場合に比べ、安全動作領域の低下や可制御電流の低下などが無くなり、素子の破壊を起きにくくすることができる。また、これらにより、設計マージンが向上され、使い勝手を大幅に向上させることができる。
上述したように本実施形態によれば、絶縁ゲート半導体素子のゲート駆動回路を601 〜60n チップ毎にフローティングで、且つ、低インピーダンスで駆動させることにより、パッケージ内のエミッタ・ゲート間の配線による寄生インダクタンスLE1〜LEnの影響を無くして、主電流の振動を速く抑制することができ、素子の破壊を防止することができる。
なお、ゲート駆動回路601 〜60n は、各チップ毎の駆動ではなく、各チップをまとめてグループを構成し、各グループのチップ群を駆動する構成としても、本発明を同様に実施して、従来の駆動方法よりも電流のアンバランスを改善することができる。
(第12の実施形態)
図49は本発明の第12の実施形態に係る半導体装置に適用されるゲート駆動回路が出力するゲートパルス信号を示す波形図である。
図49は本発明の第12の実施形態に係る半導体装置に適用されるゲート駆動回路が出力するゲートパルス信号を示す波形図である。
すなわち、本実施形態は、第11の実施形態の変形例であり、パルス発生回路70が、ゲートパルス信号の立上り時間と立下り時間を個別に設定可能な機能を有する構成となっている。
なお、パルス発生回路50により発生したゲートパルス信号がゲート駆動回路601 〜60n により増幅されて各IGBTのゲートに印加されることは前述した通りである。
ここで、ゲート抵抗RGが小さいほどスイッチング時間が短くなり、スイッチング損失が低下する。また、ゲート抵抗RGが小さくなると、立上り時間や立下り時間が速くなるため、スイッチング時の電流変化率が高くなる。これにより、ターンオン時には、素子と並列に接続されたフリーホイールダイオード(還流ダイオード)が破壊することがある。
本実施形態においては、ゲート信号のターンオフ時の立下り時間は速いままで、ターンオン時の立上り時間を図49に示すように緩くすることで、上記の問題が解決される。このように、ゲート駆動の低インピーダンス化を行なっているため、ターンオフ時には容易且つ確実に第11の実施形態と同様の効果を得ることができる。
また、本実施形態は、デジタル回路である第5の実施形態に比べ、きめ細かくゲートパルス信号を設定できるので、より一層ゲート駆動の最適化を図ることができる。また、ゲート信号を低インピーダンスのアナログ的に与えることができるため、保護機能及び損失の最適化など、今後インテリジェント化への基本構成となる。
(第13の実施形態)
図50は本発明の第13の実施形態に係る半導体装置の部分構成を示す回路図であり、図48の構成において、ゲート抵抗RGに逆方向にダイオードDを並列接続させた回路を示している。
図50は本発明の第13の実施形態に係る半導体装置の部分構成を示す回路図であり、図48の構成において、ゲート抵抗RGに逆方向にダイオードDを並列接続させた回路を示している。
これにより、ターンオン時にはゲート抵抗RGが直列に入り、ターンオン時の電流変化率di/dtを抑制する。一方、ターンオフ時には、ダイオードDを通して低インピーダンスで電流を多く流し込むことにより、第12の実施形態と同様に、ゲート入力容量の電荷を急速に放電させることができる。
(第14の実施形態)
図51は本発明の第14の実施形態に係る半導体装置の部分構成を示す回路図であり、図48の構成において、IGBTのコレクタ電圧を計測する検出回路71と、ゲート駆動回路60からゲート抵抗RGとは並列にゲートに接続され、且つ検出回路71に制御されるスイッチ素子72とが付加されている。
図51は本発明の第14の実施形態に係る半導体装置の部分構成を示す回路図であり、図48の構成において、IGBTのコレクタ電圧を計測する検出回路71と、ゲート駆動回路60からゲート抵抗RGとは並列にゲートに接続され、且つ検出回路71に制御されるスイッチ素子72とが付加されている。
これにより、検出回路71は、エミッタ・コレクタ電圧を計測し、計測結果が所定の電圧を超えたとき、スイッチ素子72にオン信号を出力する。
スイッチ素子72は、負電源に接続されており、検出回路71からオン信号を受けると、導通状態となってインピーダンスを下げ、負電源とゲートとを接続してターンオフ時の電流を更に流し込む。なお、スイッチ素子72としては、MOSFETやトランジスタなどが使用可能となっている。
本実施形態によれば、コレクタ電圧VCEの上昇前に、より確実なゲート駆動の低インピーダンス化が行われ、主電流の振動を速く抑制することができ、素子の電流集中を無くし、素子を破壊しにくくすることができる。
さらに、同時にゲート電圧も検出し、エミッタ・コレクタ間電圧が所定の電圧以下の場合には、スイッチ素子72をオンさせることは不要で、通常のゲート駆動としても同様の効果が期待できる。
(第15の実施形態)
以上述べた第4〜第14の実施形態は主にゲート駆動回路に関する実施形態であったが、次に、以下の第15〜第22の実施形態では、本発明に係るモジュール型の半導体素子について主に説明する。
以上述べた第4〜第14の実施形態は主にゲート駆動回路に関する実施形態であったが、次に、以下の第15〜第22の実施形態では、本発明に係るモジュール型の半導体素子について主に説明する。
図52は本発明の第15の実施形態に係るモジュール型半導体素子のチップ配列を模式的に示す平面図である。
図示するように、IGBTチップ80は、4チップで1グループとされ、各グループ毎にゲート配線81及びセンスエミッタ配線82が施されて周囲のゲート駆動回路46に接続されている。なお、グループ化されていないチップは逆並列ダイオードDfのチップである。
ここで、IGBTチップ80は、図53に示すように、ゲートパッドGpの位置が異なる2種類以上のチップが使用される。IGBTチップ80の1グループ(4チップ)は、各チップの対称性の観点と、ゲート配線81のインダクタンスを最小にする観点とから、ゲートパッドGpが中央に配置され、エミッタパッドEpが長手方向を一致させつつ周囲に配置されている。なお、ゲート配線81の制限等から、ゲートパッドGpを外側に配置してもよい。
具体的な配線構造は、図54に断面構成を示すように、2枚のモリブデン板83に挟まれたIGBTチップ80に対し、エミッタ銅ポスト84に取付けられたゲートピン(バネにより押圧する導電ピン)85がゲートパッドGpに接している。ゲートピン85はゲート配線81に接続されている。
一方、センスエミッタ配線82は、エミッタ銅ポスト84における4チップ80の中央位置からエミッタ接点86を介して引き出されている。このセンスエミッタ配線82の引出し位置は、ゲートパッドGpの位置とは無関係に、4チップ80の中央又は中央付近が望ましい。
以上のような構成によれば、各IGBTチップ80としては、ゲートパッドGpの位置が異なる2種類以上のチップを用い、例えばゲートパッドGpを中央に集めるように点対称にチップを配置することにより、ゲート配線81の長さを最小にしてゲートのインダクタンスを最小化することができる。
なお、本実施形態は、図55に示すように、遮断電流値に応じて種々変形することができる。また、モジュール構造は、円形に限らず、図56に示すように、正方形・長方形としてもよい。この正方形・長方形のモジュール構造の場合、円形モジュール構造に比べ、チップ配列の稠密度を向上させることができる。
グルーピングするチップ数は、圧接型パッケージでは4〜12チップであり、モジュール型パッケージでは2〜8チップとするのが好ましい。但しチップ面積1cm2の場合、グルーピングチップ数はチップ面積に正比例するようにするのが好ましい。
(第16の実施形態)
図57は本発明の第16の実施形態に係るモジュール型半導体素子のチップ配置を示す平面図である。
図57は本発明の第16の実施形態に係るモジュール型半導体素子のチップ配置を示す平面図である。
本実施形態は、従来の図58(a)に示す各ゲートパッドGpを近づけるとエミッタパッドEpの長手方向の向きが各チップ間で90度異なって各エミッタ間のインダクタンスを低減できない問題や従来の図58(b)に示す各エミッタパッドEpの長手方向を揃えると、各チップのゲートパッドGpが互いに遠ざかって各ゲート間のインダクタンスを最小化できないといった問題の解決を図るものである。
すなわち、本実施形態は、エミッタのインダクタンス及びゲートのインダクタンス双方の最小化を図る観点から、図57に示すように、ゲートパッドGpとエミッタパッドEpの鏡面対称な2種類のIGBTチップ80を用い、適宜配置した構成となっている。なお、図57に示す構成では、各チップ80のゲートパッドGpを近づけるように配置されている。
このような構成により、エミッタのインダクタンス及びゲートのインダクタンス双方の最小化を図ることができる。
なお、本実施形態は、図59〜図65に示すように変形して適用してもよい。
図59に示す適用例は、2種類のIGBTチップ80をDBC基板83などの上に配置したものである。2種類のチップを配置したため、ゲート配線パターン部83gの距離が短い。なお、センスエミッタ83eを主エミッタ83Eとボンディングを介して反対側に配置したので、エミッタインダクタンスによるゲート実効抵抗への影響を排除できる。この適用例は、図60に示すように、主エミッタ83Eと主コレクタ83Cとの間に逆並列ダイオードDfを搭載してもよい。
なお、本実施形態は、図59〜図65に示すように変形して適用してもよい。
図59に示す適用例は、2種類のIGBTチップ80をDBC基板83などの上に配置したものである。2種類のチップを配置したため、ゲート配線パターン部83gの距離が短い。なお、センスエミッタ83eを主エミッタ83Eとボンディングを介して反対側に配置したので、エミッタインダクタンスによるゲート実効抵抗への影響を排除できる。この適用例は、図60に示すように、主エミッタ83Eと主コレクタ83Cとの間に逆並列ダイオードDfを搭載してもよい。
図61に示す適用例は、各ゲートパッドGpを互いに近づけた配置により、ゲート配線パターン部83gの距離を最小化し、更にリング状に形成されたエミッタ配線83e,83Eにより、センスエミッタ電位のエミッタインダクタンスによる影響を排除したものである。
図62に示す適用例は、図60に示した例の変形であり、ダイオードDを搭載したものである。
図63に示す適用例は、各ゲートパッドGpを互いに近づけ且つゲートのボンディングの長手方向とエミッタパッドEpの長手方向とを一致させたチップ配置と、T字型に配置したセンスエミッタ83eとにより、エミッタインダクタンスのゲート実効電圧への影響を排除したものである。
図64に示す適用例は、図59に示した例を4チップ構成とし、各チップ80間の主コレクタ83C上にダイオードDが搭載されたものである。この適用例は、4つのチップを囲むようにゲート配線パターン部83gをリング状に形成してもよく、また、ダイオードDを省略して各チップ80の間隔を短縮してもよい。
図65に示す適用例は、4つのチップ80を各ゲートパッドGpが中心となるように配置し且つ各ゲートパッドGpを中央のゲート配線パターン部83gに接続し、さらに、4つのチップ80を囲むようにエミッタ配線83e,83Eがリング状に形成されたものであり、図61で述べた効果と同様の効果を得ることができる。
(第17の実施形態)
図66及び図67は本発明の第17の実施形態に係るモジュール型半導体素子の構成を示す模式図である。
図66及び図67は本発明の第17の実施形態に係るモジュール型半導体素子の構成を示す模式図である。
本実施形態は、図66及び図67に示すように、IGBTチップ80及びダイオードチップDが収容されたモジュール本体90上にゲート駆動回路91、主コレクタ端子Col及び主エミッタ端子Eを備えたものである。
4組あるゲート,センスエミッタ端子G1〜G4,E1〜E4から下りた配線は、両面プリント基板PCBに接続され、夫々独立して低いインピーダンスで各DBC基板に接続されている。ゲート駆動回路91は、内部では4つの独立した(フローティング、例えば図37)駆動回路になっている。ゲート配線を低インピーダンスにするため、むしろゲート駆動回路91を主回路配線ボード94の上に位置させてもよい。また、ゲート端子が、チップのコレクタ側(図では下方)に出ていてもよい(放熱を若干犠牲にして、ゲートインピーダンスを下げる)。またゲート駆動回路91自体(フローティング)をパッケージ内部に作り込めばさらに効果的である。
DBC基板の配置方向は、今回示した通常の配置方向に比べ、ダイオードチップDを主端子Col,E側に近づける方式が主回路のインダクタンスの面で効果がある。
図67では、ゲート,センスエミッタの端子G1〜G4,E1〜E4をDBC基板の真上ないし近傍に出している。この図67に示す構造は、ゲート駆動回路91が分離されるが、図66に示す構造に比べ、インピーダンスの面からは効果的である。分離されたゲート駆動回路91は、信号と電源のケーブルで接続されている。
いずれにしても、このような構成により、ゲート駆動回路91の下にIGBTチップ80を配置してゲートインダクタンスを低減できるので、本発明を容易且つ確実に実施することができる。
なお、本実施形態は、図68〜図71に示すように変形して適用してもよい。
図68に示す適用例は、1つのモジュール90内において、各IGBTチップ80をゲート駆動回路91の真下に集めて配置する一方、各逆並列ダイオードチップDfを主コレクタ端子Col及び主エミッタ端子Eの真下に集めて配置した構成となっている。
なお、本実施形態は、図68〜図71に示すように変形して適用してもよい。
図68に示す適用例は、1つのモジュール90内において、各IGBTチップ80をゲート駆動回路91の真下に集めて配置する一方、各逆並列ダイオードチップDfを主コレクタ端子Col及び主エミッタ端子Eの真下に集めて配置した構成となっている。
これにより、前述したゲートインダクタンスの低減効果に加え、主端子とダイオードとの距離を短縮してターンオフ時に逆並列ダイオードに流れる電流によるインダクタンスを低減できるので、ダイオードの破壊を防止することができる。
図69に示す適用例は、図68に示した構成の変形であり、1つのモジュール90内の各逆並列ダイオードDfの近くに、RCDスナバ回路のスナバダイオードチップDを配置した構成となっている。なお、RCDスナバ回路の他の素子(抵抗、コンデンサ)は、別のスナバモジュール92内に搭載されている。また、このスナバモジュール92は、RCDスナバ回路以外にIGBT素子に接続されたRCスナバ回路をも収容している。また、スナバモジュールとIGBT素子のモジュールとは、互いに同じ高さの端子を介して電気的に接続されており、図70に示すように、ヒートシンク93上に搭載してもよい。
スナバモジュール92がCRスナバのみの場合、スナバとIGBTとの間の配線の代わりにスナバコンデンサC1つ又は2つを用い、スナバモジュール92の中を抵抗Rのみとしてインダクタンスを低減してもよい。
このような構成によれば、RCDスナバ回路のスナバダイオードチップDをも集めたことから、寄生インダクタンスを低減でき、スナバ回路の効果を向上させることができる。また、IGBT及びダイオードからなる半導体素子のモジュール90と、抵抗R及びコンデンサCからなるスナバモジュール92とが別の製品となるので、各モジュール90,92を容易に製造することができる。
図71に示す適用例は、図69又は図70に示した構成の変形であり、スイッチング素子のモジュール90とは別に、2つのスイッチング素子の直列モジュール90に並列にダイオードチップDのモジュール93が配置された構成により、前述した効果に加え、3レベルインバータを実現させることができる。
(第18の実施形態)
図72は本発明の第18の実施形態に係るモジュール型半導体素子の構成を示す斜視図であり、図73はモジュール型半導体素子の構成を示す断面図である。
図72は本発明の第18の実施形態に係るモジュール型半導体素子の構成を示す斜視図であり、図73はモジュール型半導体素子の構成を示す断面図である。
本実施形態は、従来の図74に示す如き、主コレクタ83Cの銅箔パターンを有するDBC基板83上にはんだ付けされた1種類のIGBTチップ80xのエミッタパッドEpをボンディングワイヤBWにより主エミッタ83Eの銅箔パターンに接続してなるモジュール型半導体素子における(1)ワイヤボンディングによる内部インダクタンスの低減困難という問題と、(2)破壊時にコレクタ・エミッタ間が開放となり、多重直列接続できないという問題の解決を図るものである。
すなわち、本実施形態は、図72及び図73に示すように、主エミッタ83Eの銅箔パターン及びそれへのボンディングワイヤBWを省略し、導電性ベース部材100上に搭載されたDBC基板83上にはんだ付けされたIGBTチップ80xにおいて、エミッタパッドEp同士がボンディングワイヤBWeにより接続されたものを用いる。
具体的には、上下方向に沿った溝101を有する2つの絶縁性ガイド102が、互いに溝101を対向させつつ、導電性ベース部材100上にDBC基板83を挟むように配置されている。
各絶縁性ガイド102は、各溝101により、下部先端を90゜以下に尖らせた銅バーからなる加圧電極103を保持しており、図75に示すように、加圧電極103がエミッタパッドEp上のボンディングワイヤBWeと強制的に圧接される。
加圧電極103上には、略L字状の断面形状を有する板状のエミッタ電極104の下部を介して絶縁体105及び金属片106が積層される。
一方、各絶縁性ガイド102の上部には、タップの形成された金属製の加圧ネジ取付け板107が金属片106を覆うように固定されている。
加圧ネジ取付け板107は、タップにねじ込みされた加圧ネジ108を固定的に保持している。加圧ネジ108は、図76に示すように、ボール108aをスプリング108bで下方に押出す機構を有し、外周に形成されたネジにより、加圧ネジ取付け板107に保持される。
ここで、加圧ネジ108は、右ネジ方向に締めることにより、加圧ネジ取付け板107の下方にねじ込まれ、下端のボール108aが金属片106、絶縁体105及びエミッタ電極104を介して加圧電極103を下方に加圧する。
これにより、加圧電極103の先端がボンディングワイヤBWeを加圧してエミッタ電極104とエミッタパッドEpとが電気的に接続される。なお、直径φ500μmの8本のアルミワイヤWBeを並列に圧接し、10kg/チップの圧接力によりモジュールを作成し、250Aを安定して流すことができた。
また一方、DBC基板83は、エミッタ電極104と平行母線となるように平板状のコレクタ電極109がはんだ付けにより立設されている。
以上のような構成によれば、エミッタ電極104とエミッタパッドEpとの接続からボンディングワイヤBWのインダクタンスを除外でき、且つエミッタ電極104とコレクタ電極109とを平行母線としたので、内部インダクタンスを減少でき、スイッチングのターンオフ時のサージ電圧を更に低減できる。
また、従来とは異なり、チップ80xが破壊しても、尖った加圧電極103がボンディングワイヤBWeを直接圧接するので、エミッタ・コレクタ間が開放されずに短絡される。これにより、このような圧接機構を有するモジュールは、IGBT素子を多重直列接続できるので、適用範囲を大幅に拡大させることができる。
なお、このような圧接機構は、前述したゲート駆動回路46等と共に、1つのモジュール内に組込み可能である。圧接機構(バネ機構)は、皿バネ、板バネあるいは弾力性のある樹脂等により、よりシンプルで低コストな構成とすることができる。また、図示しないが、ゲート電極と半導体チップのゲート配線との接続はプリント基板を用いてもよい。
なお、本実施形態は、図77に示すように、ボンディングワイヤBWeに代えて、アルミボール110を用い、且つ加圧電極103に代えて、銅ブロック製の加圧電極111がアルミボール110を圧接する構成に変形しても、本発明を同様に実施して同様の効果を得ることができる。なお、必要ならばモリブデン板を介して加圧電極111がアルミボール110を圧接する構成に変形してもよい。
(第19の実施形態)
図78は本発明の第19の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図であり、図79は図78の79−79線矢視断面図であって、図80は各チップの接続構成を示す模式図である。
図78は本発明の第19の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図であり、図79は図78の79−79線矢視断面図であって、図80は各チップの接続構成を示す模式図である。
このモジュール型半導体素子は、コレクタ電極基板121上に16個のIGBTチップ122が自己のコレクタパッドをコレクタ電極基板121に接するように配置されている。なお、IGBTチップ122とコレクタ電極基板121との間に熱緩衝材としてモリブデン板などを介在させてもよい。
各IGBTチップ122間のコレクタ電極基板121上には、格子形状のプラスチックやセラミックからなる絶縁基板123が固定されており、この絶縁基板123上にはゲート配線パターン部124がプリント形成されている。各IGBTチップ122のゲートパッドGpは、このゲート配線パターン部124にボンディングワイヤBWgを介して接続されており、ゲート配線パターン部124は接続端子125を介してゲート駆動回路126に接続されている。
各IGBTチップ122のエミッタパッドEpは、接続用の金属ブロック127を介してエミッタ電極基板128に接続されている。エミッタ電極基板128及びコレクタ電極基板121は、外囲器筐体129により保持され、モジュール型半導体素子が形成される。
以上のような構成によれば、チップ配列の隙間部に絶縁基板123を介してゲート配線パターン部124を配置し、ゲート配線パターン部124とゲートパッドGpとをボンディング接続した構造なので、全てのチップ122のゲートに対する抵抗とインダクタンスを低減でき、多数個のチップ122を均一に動作させることができる。
なお、本実施形態では、上下の対をなす面に主電極を有する平型パッケージを用いているが、これに限らず、同一のセラミック基板にコレクタ、エミッタの配線パターン部が形成されたものでも良い。
(第20の実施形態)
図81は本発明の第20の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図であり、図82は図81の82−82線矢視断面図であり、図83は各チップの接続構成を示す模式図である。
図81は本発明の第20の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図であり、図82は図81の82−82線矢視断面図であり、図83は各チップの接続構成を示す模式図である。
本実施形態は、第19の実施形態の変形形態であり、ゲート配線パターン部124をプリント形成した絶縁基板123をIGBTチップ122上方のエミッタ電極基板128上に固定し、ゲート配線パターン部124とIGBTチップ122のゲートパッドGpとを金属ブロックMBあるいは金属ピンを介して接続した構成となっている。金属ブロックMB及び金属ピンは、はんだ等により、プリント形成された絶縁基板123に固定されていると、実装が簡単になる。
以上のような構成としても、第19の実施形態と同様の効果を得ることができる。
(第21の実施形態)
図84は本発明の第21の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図であり、図85は図84の85−85線矢視断面図である。
図84は本発明の第21の実施形態に係るモジュール型半導体素子及びそのゲート駆動回路の構成を示す平面図であり、図85は図84の85−85線矢視断面図である。
本実施形態は、4つのIGBTチップ122を1つのグループとし、各グループ毎に略+字形状のゲート配線パターン部124aが絶縁基板123上にプリント形成され、各ゲート配線パターン部124aが夫々異なるゲート駆動回路126に接続された構成となっている。
以上のような構成によれば、第19の実施形態の効果に加え、多数個のチップ122を数(4から9程度)チップずつの組に分割して制御するので、より均一に各チップ122を駆動させることができる。なお、本実施形態は、図86に示すように、ゲート配線パターン部124bを略直線形状に変形しても同様の効果を得ることができる。また、同様に、図87又は図88に示すように、36個のIGBTチップ122を9チップずつの4グループに分割して制御する構成としても、本実施形態と同様の効果を得ることができる。
以上のような構成によれば、第19の実施形態の効果に加え、多数個のチップ122を数(4から9程度)チップずつの組に分割して制御するので、より均一に各チップ122を駆動させることができる。なお、本実施形態は、図86に示すように、ゲート配線パターン部124bを略直線形状に変形しても同様の効果を得ることができる。また、同様に、図87又は図88に示すように、36個のIGBTチップ122を9チップずつの4グループに分割して制御する構成としても、本実施形態と同様の効果を得ることができる。
(第22の実施形態)
図89は本発明の第22の実施形態に係るモジュール型半導体素子の部分構成を示す模式図である。
図89は本発明の第22の実施形態に係るモジュール型半導体素子の部分構成を示す模式図である。
本実施形態は、第19〜第21の実施形態の変形構成であり、具体的には図89に示すように、絶縁基板123上にゲート配線パターン部124と共に、制御用エミッタ配線パターン部130(センスエミッタ配線)が形成されている。
このような構成により、適用した実施形態の効果に加え、全てのチップのエミッタ電位を正確に取出したり、各チップ122のエミッタ電位を均一化することができる。
また、ゲート配線パターン部124と制御用エミッタ配線部130とを平行に配置することにより、それぞれ向きを異にして流れる電流に対する(相互)インダクタンスを低減させることができる。同様に、ゲートパッドGpやエミッタパッドEpへの各ボンディングワイヤBWg,BWeを互いに平行に配置することにより、相互インダクタンスを低減させることができる。
なお、本実施形態は、図90に示すように、ゲート配線パターン部124と制御用配線パターン部130との間に絶縁層131を設けた積層配線構造としても、同様の効果を得ることができ、さらにコンパクト化を図ることができる。なお、ゲート配線パターン部124と制御用配線パターン部130とは、いずれを下層(又は上層)にしてもよい。
また、この積層配線構造は、ワイヤボンディングに限らず、図91に示すように、バネにより押圧する導電性のゲートピン132をゲート配線パターン部124とゲートパッドGp間に介在させ、且つ同様に押圧するエミッタピン133を制御用配線パターン部130とエミッタパッドEp間に介在させた構成としてもよい。
また、ゲートピン132及びエミッタピン133に代えて押圧しない導電部材を設け、絶縁基板123とエミッタ電極基板128との間に導電性の弾性シート134を介在させてもよい。
さらに、本実施形態は、図84、図86、図88に示す構成に適用した場合、前述した効果に加え、ゲート配線パターン部124a,124b,124dと制御用エミッタ配線パターン部130との双方に閉ループを存在させないので、ゲート配線と制御用エミッタ配線との両者に、大きさが同じで逆向きの電流を流すことができる。これにより、ゲート電流が大きくとも、各チップのゲート−エミッタ間電圧を均一化することができる。
(第23の実施形態)
さて、上述した各実施形態は、本発明に係る技術のうち、ターンオフの際に電圧上昇率dv/dtを略一定とした駆動方式に関係していた。続いて、本発明に係る技術のうち、ターンオフの際に、電圧上昇の途中で電圧上昇率dv/dtを低下させた駆動方式について第23の実施形態として説明する。なお、本実施形態は、主に駆動方法に関係するため、ゲート抵抗Rgやゲート電荷Qgが所定の数値条件を満たす範囲で、上述した第4〜第22の実施形態のモジュール型半導体素子及びゲート駆動回路が使用可能となっている。
さて、上述した各実施形態は、本発明に係る技術のうち、ターンオフの際に電圧上昇率dv/dtを略一定とした駆動方式に関係していた。続いて、本発明に係る技術のうち、ターンオフの際に、電圧上昇の途中で電圧上昇率dv/dtを低下させた駆動方式について第23の実施形態として説明する。なお、本実施形態は、主に駆動方法に関係するため、ゲート抵抗Rgやゲート電荷Qgが所定の数値条件を満たす範囲で、上述した第4〜第22の実施形態のモジュール型半導体素子及びゲート駆動回路が使用可能となっている。
すなわち、本実施形態は、従来ラッチアップの原因として避けられていたアバランシェ現象と、本発明における小さい値のゲート抵抗Rg並びにターンオフ時の電子注入の停止とを組合せたものである。
具体的には、図92に示す従来のターンオフ(ゲート抵抗Rg:大)とは異なり、小さい値のゲート抵抗Rgにより、図93に示すように、ターンオフ時のコレクタ電圧Vcの立上りを急峻にし、ターンオフ時の電子注入の停止により、アバランシェ現象の発生領域(以下、インパクトイオン化領域140という)を、従来の図94に示すゲート絶縁膜6近傍のn型ベース層1から、図95に示すように、両n型ソース層5間に位置したp型ベース層4直下のn型ベース層1に移動させ、インパクトイオン化領域140の生成後の電圧上昇率dv/dtを低下させる駆動方式となっている。
換言すると、小さい値のゲート抵抗Rgにより、ターンオフ開始時のコレクタ電圧Vcのdv/dtを急峻にし、電子注入の停止により、p型ベース層4直下のn型ベース層1にインパクトイオン化領域140を生成し、インパクトイオン化領域140で生成された電子eの順方向電流によってターンオフ途中でdv/dtを低下させ、コレクタ電圧Vcのオーバーシュートを低下させる駆動方式である。
ここで、ゲート抵抗Rgは、オン状態のゲート電圧とオフ状態のゲート電圧との差電圧Vgppを30V(=+15V〜−15V)とし、IGBT素子の素子有効面積1cm2当りのゲート電荷Qgを0.6[μC/cm2]とした条件で図96に具体的に示すように、耐圧2kV以下の素子では一律20Ω以下であり、耐圧2kVを超えて耐圧4.5kVまでの素子では、およそ(耐圧の値/107)Ω以下(例えば、耐圧4.5kVの素子で42Ω以下)といったように、耐圧VB毎の上限値を超えない範囲の小さい値の抵抗値を有している。
なお、ゲート抵抗Rgの値は、図97に示すように、ゲート電荷Qgが増えるに従い、減少させる必要がある。
また、ゲート抵抗Rgの値は、差電圧Vgpp1V当たりのゲート電荷(Qg/Vgpp)=0.02[μF/cm2]に対し20Ω以下の値となっている。
また、素子有効面積は、素子チップにおけるスイッチング用の素子領域の面積とその外周に位置した高耐圧用のガードリング領域の面積とのうち、スイッチング用の素子領域の面積を意味している。
このような駆動方式に適用可能なIGBT素子は、図98及び図99に示すように、例えば、耐圧VB=4.5kVの素子では50A/cm2でのオン電圧が3.9V以下であり、耐圧VB=2kVの素子では70A/cm2でのオン電圧が2.5V以下であり、耐圧VB=600Vの素子では150A/cm2でのオン電圧が1.4V以下という条件が必要となっている。この条件を満たさない場合、アバランシェ現象によるラッチアップが発生し、IGBT素子が破壊に至る可能性がある。
また、ラッチアップを生じさせない条件としては、図98に示すように、ターンオフ時にコレクタ電極3とエミッタ電極8との間の電圧が耐圧VBの34%以上に上昇する前に、ゲート電圧Vgをしきい値電圧Vth以下に低下させることが必要である。
さらに、ゲート駆動に関する配線経路の総長は、インダクタンス低減の観点から20cm以下であることが好ましく、特に10cm以下であることが望ましい。なお、ゲート駆動に関する配線経路とは、IGBTチップのゲートパッドGpからゲート抵抗Rg、ゲート駆動回路46の出力素子、出力キャパシタ及びゲートセンスエミッタに至る配線経路を意味している。
また、MOSFETモードのミラー時間は、素子耐圧VBに応じて次の通りとすることが動作の確実性の観点から好ましい。
すなわち、MOSFETモードのミラー時間は、耐圧VB=4.5kVの素子では1μs以下であり、耐圧VB=2.5kVの素子では0.5μs以下であり、耐圧VB=2.0kVの素子では0.4μs以下であり、耐圧VB=600Vの素子では0.15μs以下であることが望ましい。なお、0.15μs以下のミラー時間は、特に耐圧VB=600Vの素子で効果的である。
すなわち、MOSFETモードのミラー時間は、耐圧VB=4.5kVの素子では1μs以下であり、耐圧VB=2.5kVの素子では0.5μs以下であり、耐圧VB=2.0kVの素子では0.4μs以下であり、耐圧VB=600Vの素子では0.15μs以下であることが望ましい。なお、0.15μs以下のミラー時間は、特に耐圧VB=600Vの素子で効果的である。
次に、このような半導体素子の駆動方法について説明する。
いま、ゲート抵抗Rg及びIGBT素子は前述した条件を満たすものが使用されており、IGBT素子がオン状態にあるとする。
いま、ゲート抵抗Rg及びIGBT素子は前述した条件を満たすものが使用されており、IGBT素子がオン状態にあるとする。
ここで、オン状態からオフ状態へ移行するターンオフを行なう。
小さい値のゲート抵抗Rgにより、図93に示すように、ターンオフ時のコレクタ電圧Vcの立上りを急峻にする。
小さい値のゲート抵抗Rgにより、図93に示すように、ターンオフ時のコレクタ電圧Vcの立上りを急峻にする。
続いて、IGBT素子をターンオフするとき、コレクタ電極2−エミッタ電極8間の電圧が耐圧VBの34%以上に上昇する前に、制御電極の電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させ、電子注入を停止させる。
この電子注入の停止により、図95に示すように、インパクトイオン化領域140を、従来とは異なり、両n型ソース層5間に位置したp型ベース層4直下のn型ベース層1に生成させる。このとき、インパクトイオン化領域140では、電子が生成されるが、この電子の順方向電流により、dv/dtが低下する。
すなわち、ターンオフ途中で電子注入を停止した後にアバランシェ現象を発生させる駆動方式により、ターンオフ開始時にはコレクタ電圧Vcのdv/dtが急峻であるが、ターンオフ途中でインパクトイオン化領域140を形成してdv/dtを低下させ、コレクタ電圧Vcのオーバーシュートを低下させることができる。また、dv/dtの低下により、実質的にSOA(安全動作領域)を広げることができる。
上述したように本実施形態によれば、ゲートとゲートに駆動信号を与えるゲート駆動回路146との間に、バイポーラ半導体素子の有効面積1cm2に対し20Ω以下又は(耐圧VB/107)Ω以下の抵抗値を有するゲート抵抗Rgを設けたことにより、ターンオフ開始時には高圧側主電圧(コレクタ電圧)のdv/dtが急峻であるが、バイポーラ半導体素子をターンオフするとき、主電極間の電圧が耐圧VBの34%以上に上昇する前に、ゲート電圧をバイポーラ半導体素子のしきい値電圧Vth以下に低下させ、ラッチアップを阻止しつつ、ターンオフ途中でアバランシェ現象によるインパクトイオン化領域140を形成してdv/dtを低下させるので、コレクタ電圧Vcのオーバーシュートを低下させることができる。
さらに、差電圧Vgpp1V当たりのゲート電荷(Qg/Vgpp)=0.02[μF/cm2]に対し20Ω以下の抵抗値を有するゲート抵抗を備えた場合、ゲート駆動回路の電源系を+15V〜−15Vとは異なる値に変更しても、上述した効果を容易且つ確実に奏することができる。
なお、本実施形態は、従来技術では均一な駆動が困難である(1)素子内部でチップが並列配置されたモジュール、(2)並列チップの数が4つ以上のモジュール、(3)DBC基板等の絶縁基板が2枚以上あるモジュール及び(4)圧接型モジュールが並列配置された半導体装置の4種類の半導体装置に特に効果的である。
(他の実施形態)
なお、上記各実施形態は、ターンオフの場合について説明したが、これに限らず、主電極間に主電流Icを流すようにバイポーラ半導体素子をターンオンするとき、主電極間の電圧が1/2に低下する以前に、制御電極の電圧を電流飽和ゲート電圧(Vth+Ic/gm)以上に上昇させる駆動方法を実行しても、本発明のターンオフ時の効果に加え、パッケージ内のチップ間の電流バラつき、振動を抑えることができる上、直列された場合の電圧分担を揃えることができる。
なお、上記各実施形態は、ターンオフの場合について説明したが、これに限らず、主電極間に主電流Icを流すようにバイポーラ半導体素子をターンオンするとき、主電極間の電圧が1/2に低下する以前に、制御電極の電圧を電流飽和ゲート電圧(Vth+Ic/gm)以上に上昇させる駆動方法を実行しても、本発明のターンオフ時の効果に加え、パッケージ内のチップ間の電流バラつき、振動を抑えることができる上、直列された場合の電圧分担を揃えることができる。
以上プレーナ型の素子での説明を行なったが、トレンチゲート型の素子でも同様の効果が期待できる。さらに、適用素子としては、IGBT、IEGTの他、大容量MOSFET、BSIT(Bipolar Mode SIT)、BJT(bipolar junction transistor)等に用いることができる。また、シリコンのみでなく、SiC等の他の材料でも適用可能である。
その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
VCE…コレクタ電圧、Vth…しきい値電圧、Ic,Ic1,Ic2…コレクタ電流、Vpie,Vpies…ゲート電源、RG,RG1,RG2…ゲート抵抗、L1,LE, LE1〜LEn,LG…寄生インダクタンス、Lbig…誘導性負荷、Tr1〜Tr6,Q1〜Q6…トランジスタ、D,Df…ダイオード、AL…アノードリアクトル、11…放熱板、12…主回路、13…ケーブル、14,25,461〜464,601 〜60n,91,126…ゲート駆動回路、21…銅基板、22,83…DBC基板、23,83…モリブデン板、24…ビームリード、26…ゲートリード、31…メインゲート回路、321 〜32n …分割ゲート回路、33…信号線、34…シールド、41…信号源、42…光送信部、42a…光送信モジュール駆動回路、42b,42b1〜42b4…光送信モジュール、43…光ファイバケーブル、44…フォトカプラ駆動回路、44a,47〜49…直流電源、44b…光受信モジュール、44c…インバータ、45…フォトカプラ、50,50a〜50c…電圧増幅部、51…電流増幅部、52…出力部、53,53a,53b…差動回路、611 〜61n …演算増幅器、621 〜62n …電圧増幅器、631 〜63n …電流増幅器、70…パルス発生回路、71…検出回路、72…スイッチ素子、80,80x,122…IGBTチップ、81…ゲート配線、82…センスエミッタ配線、83C…主コレクタ、83E…主エミッタ、83e…センスエミッタ、83g,124,124a〜124d…ゲート配線パターン部、84…エミッタ銅ポスト、85…ゲートピン、86…エミッタ接点、90,92,93…モジュール、100…導電性ベース部材、101…溝、102…絶縁性ガイド、103,111…加圧電極、104…エミッタ電極、105…絶縁体、106…金属片、107…加圧ネジ取付け板、108…加圧ネジ、108a…ボール、108b…スプリング、109…コレクタ電極、110…アルミボール、121…コレクタ電極基板、123…絶縁基板、125…接続端子、127…金属ブロック、128…エミッタ電極基板、129…外囲器筐体、130…制御用エミッタ配線パターン部、131…絶縁層、132…ゲートピン、133…エミッタピン、140…インパクトイオン化領域、金属ブロックMB、BW,BWe…ボンディングワイヤ、Col…主コレクタ端子、E…主エミッタ端子、Gp…ゲートパッド、Ep…エミッタパッド。
Claims (4)
- 高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、
ゲートパルス信号を発生するパルス発生回路と、
前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、
前記ゲート駆動回路は、
前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧がオフ状態での素子耐圧の1/5以上に上昇する前に前記電圧の上昇の途中で、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させることを特徴とするバイポーラ半導体素子の駆動装置。 - 高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、
ゲートパルス信号を発生するパルス発生回路と、
前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、
前記ゲート駆動回路は、
前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧がオフ状態での素子耐圧の1/2以上に上昇する前に前記電圧の上昇の途中で、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させることを特徴とするバイポーラ半導体素子の駆動装置。 - 高圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極を有して互いに並列接続された複数のバイポーラ半導体素子を駆動するための、半導体素子の駆動装置であって、
ゲートパルス信号を発生するパルス発生回路と、
前記パルス発生回路により発生したゲートパルス信号を増幅して前記バイポーラ半導体素子の制御電極に印加するゲート駆動回路とを備えており、
前記ゲート駆動回路は、
前記バイポーラ半導体素子をターンオフするとき、前記ゲートパルス信号を前記制御電極に印加することにより、前記主電極間の電圧の上昇が始まる前に、前記制御電極の電圧を前記バイポーラ半導体素子のしきい値電圧Vth以下に低下させるものであり、
前記しきい値電圧Vthは、
前記主電極間に電圧を加えた状態で前記制御電極の電圧を徐々に上昇させていき、当該主電極間に主電流が流れ始めるときの、当該制御電極の電圧であることを特徴とするバイポーラ半導体素子の駆動装置。 - 請求項1又は請求項2に記載のバイポーラ半導体素子の駆動装置において、
前記ゲート駆動回路は、
前記制御電極の電圧をしきい値電圧Vth以下に低下させることにより、前記主電極間の電圧がピークに達しないうちに当該主電極間の主電流を均一化可能なタイミングで、前記制御電極の電圧波形に現れるミラー時間を終了させることを特徴とするバイポーラ半導体素子の駆動装置。
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2006
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