JP2000012849A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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Abstract
(57)【要約】
【課題】ラッチアップ耐量が高い、絶縁ゲート型バイポ
ーラトランジスタを提供すること。 【解決手段】ｎ形の半導体基板１の一方の主面の表面層
にｐ形のウエル領域２を選択的に形成し、このウエル領
域２の表面層にｎ形のソース領域３を形成する。半導体
基板１とソース領域３に挟まれたウエル領域２の表面に
ゲート絶縁膜５を介して制御電極６を形成する。従来構
造と異なり、ウエル領域２上にウエル電極８を形成し、
ソース領域３上にソース電極９を形成する。半導体基板
１の他方の主面の表面層にｐ形のコレクタ領域４を形成
し、このコレクタ領域４上に陽極電極７を形成する。ソ
ース電極９と陰極端子１０を接続し、前記のウエル電極
８と陰極端子１０を誘導性導体２０を介して接続し、ウ
エル電極８と陰極端子１０間のインダクタンスを大きく
する。
ーラトランジスタを提供すること。 【解決手段】ｎ形の半導体基板１の一方の主面の表面層
にｐ形のウエル領域２を選択的に形成し、このウエル領
域２の表面層にｎ形のソース領域３を形成する。半導体
基板１とソース領域３に挟まれたウエル領域２の表面に
ゲート絶縁膜５を介して制御電極６を形成する。従来構
造と異なり、ウエル領域２上にウエル電極８を形成し、
ソース領域３上にソース電極９を形成する。半導体基板
１の他方の主面の表面層にｐ形のコレクタ領域４を形成
し、このコレクタ領域４上に陽極電極７を形成する。ソ
ース電極９と陰極端子１０を接続し、前記のウエル電極
８と陰極端子１０を誘導性導体２０を介して接続し、ウ
エル電極８と陰極端子１０間のインダクタンスを大きく
する。
Description
【０００１】
【発明の属する技術分野】この発明は、ラッチアップ耐
量を向上させた絶縁ゲート型バイポーラトランジスタ
（以下、ＩＧＢＴと称す）に関する。
量を向上させた絶縁ゲート型バイポーラトランジスタ
（以下、ＩＧＢＴと称す）に関する。
【０００２】
【従来の技術】パワー半導体デバイスの中で、バイポー
ラトランジスタの高耐圧大電流特性とＭＯＳＦＥＴの高
周波特性の両方の特性を有するＩＧＢＴは、近年、この
ＩＧＢＴの高耐圧、大電流化が進み、耐圧が２５００Ｖ
〜４５００Ｖ程度、電流が数１００Ａ〜１８００Ａ程度
のデバイスが発表されている。これらのＩＧＢＴチップ
はモジュール型パッケージや平型パッケージに収納され
ている。
ラトランジスタの高耐圧大電流特性とＭＯＳＦＥＴの高
周波特性の両方の特性を有するＩＧＢＴは、近年、この
ＩＧＢＴの高耐圧、大電流化が進み、耐圧が２５００Ｖ
〜４５００Ｖ程度、電流が数１００Ａ〜１８００Ａ程度
のデバイスが発表されている。これらのＩＧＢＴチップ
はモジュール型パッケージや平型パッケージに収納され
ている。
【０００３】これらのＩＧＢＴの高耐圧大電流化に当た
っては、ターンオフ時のラッチアップ現象が課題とな
る。図６は従来のＩＧＢＴの要部断面図である。ｎ形の
半導体基板１の一方の主面の表面層にｐ形のウエル領域
２を選択的に形成し、このウエル領域２の表面層にｎ形
のソース領域３を形成する。半導体基板１とソース領域
３に挟まれたウエル領域２の表面にゲート絶縁膜５を介
して制御電極６を形成する。ウエル領域２上とソース領
域３上に陰極電極１３を形成する。
っては、ターンオフ時のラッチアップ現象が課題とな
る。図６は従来のＩＧＢＴの要部断面図である。ｎ形の
半導体基板１の一方の主面の表面層にｐ形のウエル領域
２を選択的に形成し、このウエル領域２の表面層にｎ形
のソース領域３を形成する。半導体基板１とソース領域
３に挟まれたウエル領域２の表面にゲート絶縁膜５を介
して制御電極６を形成する。ウエル領域２上とソース領
域３上に陰極電極１３を形成する。
【０００４】また、半導体基板１の他方の主面の表面層
にｐ形のコレクタ領域４を形成し、コレクタ領域４上に
陽極電極７を形成する。制御電極６、陰極電極１３およ
び陽極電極７と制御端子１２、陰極端子１０および陽極
端子１１とがそれぞれ接続する。このＩＧＢＴの動作を
つぎに説明する。まず、ターンオンモードについて説明
する。陽極端子１１をプラス、陰極端子１０をマイナス
に電圧を印加し、制御端子１２にプラスの電圧を印加す
ると、ウエル領域２の表面にチャネルが形成される。こ
のチャネルを経由してソース領域３から半導体基板１に
電子が注入される。この注入された電子によって、半導
体基板１の電位がコレクタ領域４の電位に対して低下
し、半導体基板１とコレクタ領域４で形成されるｐｎ接
合に印加される順方向電圧が０．６Ｖのえん層電圧以上
になると、コレクタ領域４から半導体基板１に正孔が注
入される。この電子と正孔が半導体基板１に蓄積し、Ｉ
ＧＢＴは伝導導度変調を起こしながらオン状態となる。
オン状態でのコレクタ領域４から半導体基板１に注入し
た正孔はソース領域３直下のウエル領域２を横方向に移
動して、ウエル領域２と接触する陰極電極１３に流出す
る。
にｐ形のコレクタ領域４を形成し、コレクタ領域４上に
陽極電極７を形成する。制御電極６、陰極電極１３およ
び陽極電極７と制御端子１２、陰極端子１０および陽極
端子１１とがそれぞれ接続する。このＩＧＢＴの動作を
つぎに説明する。まず、ターンオンモードについて説明
する。陽極端子１１をプラス、陰極端子１０をマイナス
に電圧を印加し、制御端子１２にプラスの電圧を印加す
ると、ウエル領域２の表面にチャネルが形成される。こ
のチャネルを経由してソース領域３から半導体基板１に
電子が注入される。この注入された電子によって、半導
体基板１の電位がコレクタ領域４の電位に対して低下
し、半導体基板１とコレクタ領域４で形成されるｐｎ接
合に印加される順方向電圧が０．６Ｖのえん層電圧以上
になると、コレクタ領域４から半導体基板１に正孔が注
入される。この電子と正孔が半導体基板１に蓄積し、Ｉ
ＧＢＴは伝導導度変調を起こしながらオン状態となる。
オン状態でのコレクタ領域４から半導体基板１に注入し
た正孔はソース領域３直下のウエル領域２を横方向に移
動して、ウエル領域２と接触する陰極電極１３に流出す
る。
【０００５】つぎに、ターンオフモードについて説明す
る。前記の制御電極６の電圧を低下させ、チャネルを閉
じて、ソース領域３から半導体基板１への電子の注入を
停止させる。電子の注入が停止すると、前記のｐｎ接合
に印加される電圧が低下し、コレクタ領域４から半導体
基板１への正孔の注入が停止する。従って、半導体基板
１からウエル領域２を経由して陰極電極１３に流出する
正孔流も停止する。
る。前記の制御電極６の電圧を低下させ、チャネルを閉
じて、ソース領域３から半導体基板１への電子の注入を
停止させる。電子の注入が停止すると、前記のｐｎ接合
に印加される電圧が低下し、コレクタ領域４から半導体
基板１への正孔の注入が停止する。従って、半導体基板
１からウエル領域２を経由して陰極電極１３に流出する
正孔流も停止する。
【０００６】図７は従来のＩＧＢＴの等価回路図であ
る。この等価回路を図６との関係で説明する。ｎＭＯＳ
３１がチャネル部分であり、ｐｎｐＴｒ３２はｐ形のコ
レクタ領域４、ｎ形の半導体基板１、ｐ形のウエル領域
２で形成され、ｎｐｎＴｒ３３はｎ形の半導体基板１、
ｐ形のウエル領域２、ｎ形のソース領域３で形成され
る。抵抗３４はソース領域３直下のウエル領域２の横方
向抵抗である。また、図６のｐ形のコレクタ領域４、ｎ
形の半導体基板１、ｐ形のウエル領域２、ｎ形のソース
領域３でｐｎｐｎ構造の寄生サイリスタ３５が構成され
る。この寄生サイリスタ３５は図７のｐｎｐＴｒ３２と
ｎｐｎＴｒ３３で構成される。尚、ｎＭＯＳはｎチャネ
ルＭＯＳＦＥＴで、Ｔｒはバイポーラトランジスタであ
る。
る。この等価回路を図６との関係で説明する。ｎＭＯＳ
３１がチャネル部分であり、ｐｎｐＴｒ３２はｐ形のコ
レクタ領域４、ｎ形の半導体基板１、ｐ形のウエル領域
２で形成され、ｎｐｎＴｒ３３はｎ形の半導体基板１、
ｐ形のウエル領域２、ｎ形のソース領域３で形成され
る。抵抗３４はソース領域３直下のウエル領域２の横方
向抵抗である。また、図６のｐ形のコレクタ領域４、ｎ
形の半導体基板１、ｐ形のウエル領域２、ｎ形のソース
領域３でｐｎｐｎ構造の寄生サイリスタ３５が構成され
る。この寄生サイリスタ３５は図７のｐｎｐＴｒ３２と
ｎｐｎＴｒ３３で構成される。尚、ｎＭＯＳはｎチャネ
ルＭＯＳＦＥＴで、Ｔｒはバイポーラトランジスタであ
る。
【０００７】
【発明が解決しようとする課題】ターンオフモードにお
いて、図６のソース領域３直下のウエル領域２の横方向
抵抗を正孔流が流れると、電位降下が発生し、ｎ形のソ
ース領域３に対してｐ形のウエル領域２の左側の電位が
高くなり、ソース領域３とウエル領域２で形成されるｐ
ｎ接合に印加される順方向電圧が０．６Ｖのえん層電圧
を超えると、ソース領域３の左側からウエル領域２に電
子が注入される。この電子が注入されると、前記のｐｎ
ｐｎ構造の寄生サイリスタ３５が点弧して、電流はチャ
ネルを経由せずにコレクタ領域４からソース領域３に流
れる。この寄生サイリスタ３５が点弧する現象をラッチ
アップ現象と呼んでいる。寄生サイリスタ３５が点弧す
ると、もはや電流を制御できなくなり、過大な電流が流
れ、ＩＧＢＴはラッチアップし、さらには破壊する。
尚、図７の抵抗３４に電流が流れると、抵抗３４に発生
する電圧により、ｎｐｎＴｒ３３のゲートの電圧が上昇
して、ｎｐｎＴｒ３４がオンし、つづいてｐｎｐＴｒ３
２がオンして寄生サイリスタ３５がオンする。
いて、図６のソース領域３直下のウエル領域２の横方向
抵抗を正孔流が流れると、電位降下が発生し、ｎ形のソ
ース領域３に対してｐ形のウエル領域２の左側の電位が
高くなり、ソース領域３とウエル領域２で形成されるｐ
ｎ接合に印加される順方向電圧が０．６Ｖのえん層電圧
を超えると、ソース領域３の左側からウエル領域２に電
子が注入される。この電子が注入されると、前記のｐｎ
ｐｎ構造の寄生サイリスタ３５が点弧して、電流はチャ
ネルを経由せずにコレクタ領域４からソース領域３に流
れる。この寄生サイリスタ３５が点弧する現象をラッチ
アップ現象と呼んでいる。寄生サイリスタ３５が点弧す
ると、もはや電流を制御できなくなり、過大な電流が流
れ、ＩＧＢＴはラッチアップし、さらには破壊する。
尚、図７の抵抗３４に電流が流れると、抵抗３４に発生
する電圧により、ｎｐｎＴｒ３３のゲートの電圧が上昇
して、ｎｐｎＴｒ３４がオンし、つづいてｐｎｐＴｒ３
２がオンして寄生サイリスタ３５がオンする。
【０００８】この発明の目的は、前記の課題を解決し
て、ラッチアップ耐量が高い、絶縁ゲート型バイポーラ
トランジスタを提供することにある。
て、ラッチアップ耐量が高い、絶縁ゲート型バイポーラ
トランジスタを提供することにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形の半導体基板の一方の主面の表面層に
第２導電形のウエル領域を選択的に形成し、該ウエル領
域の表面層に第１導電形のソース領域を選択的に形成
し、該ソース領域と前記半導体基板に挟まれたウエル領
域の表面に絶縁膜を介してゲート電極を形成し、前記半
導体基板の他方の主面の表面層にコレクタ領域を選択的
に形成する絶縁ゲート型バイポーラトランジスタにおい
て、ソース領域上にソース電極を形成し、ウエル領域上
にウエル電極を形成し、ソース電極と陰極端子とを接続
し、ウエル電極と陰極端子とを接続し、前記ウエル領域
表面と前記陰極端子間のインダクタンスが前記ソース領
域表面と前記陰極端子間のインダクタンスよりも大きい
構成とする。
めに、第１導電形の半導体基板の一方の主面の表面層に
第２導電形のウエル領域を選択的に形成し、該ウエル領
域の表面層に第１導電形のソース領域を選択的に形成
し、該ソース領域と前記半導体基板に挟まれたウエル領
域の表面に絶縁膜を介してゲート電極を形成し、前記半
導体基板の他方の主面の表面層にコレクタ領域を選択的
に形成する絶縁ゲート型バイポーラトランジスタにおい
て、ソース領域上にソース電極を形成し、ウエル領域上
にウエル電極を形成し、ソース電極と陰極端子とを接続
し、ウエル電極と陰極端子とを接続し、前記ウエル領域
表面と前記陰極端子間のインダクタンスが前記ソース領
域表面と前記陰極端子間のインダクタンスよりも大きい
構成とする。
【００１０】第１導電形の半導体基板の一方の主面の表
面層に第２導電形のウエル領域を選択的に形成し、該ウ
エル領域の表面層に第１導電形のソース領域を選択的に
形成し、該ソース領域と前記半導体基板に挟まれたウエ
ル領域の表面に絶縁膜を介してゲート電極を形成し、前
記半導体基板の他方の主面の表面層にコレクタ領域を選
択的に形成する絶縁ゲート型バイポーラトランジスタに
おいて、ソース領域上にソース電極を形成し、ウエル領
域上にウエル電極を形成し、ソース電極と陰極端子とを
接続し、ウエル電極と陰極端子とを接続し、前記ウエル
電極と前記陰極端子間のインダクタンスが前記ソース電
極と前記陰極端子間のインダクタンスよりも大きい構成
とする。
面層に第２導電形のウエル領域を選択的に形成し、該ウ
エル領域の表面層に第１導電形のソース領域を選択的に
形成し、該ソース領域と前記半導体基板に挟まれたウエ
ル領域の表面に絶縁膜を介してゲート電極を形成し、前
記半導体基板の他方の主面の表面層にコレクタ領域を選
択的に形成する絶縁ゲート型バイポーラトランジスタに
おいて、ソース領域上にソース電極を形成し、ウエル領
域上にウエル電極を形成し、ソース電極と陰極端子とを
接続し、ウエル電極と陰極端子とを接続し、前記ウエル
電極と前記陰極端子間のインダクタンスが前記ソース電
極と前記陰極端子間のインダクタンスよりも大きい構成
とする。
【００１１】前記ウエル電極と前記陰極端子とを誘導性
導体を介して接続するとよい。第１導電形の半導体基板
の一方の主面の表面層に第２導電形のウエル領域を選択
的に形成し、該ウエル領域の表面層に第１導電形のソー
ス領域を選択的に形成し、該ソース領域と前記半導体基
板に挟まれたウエル領域の表面に絶縁膜を介してゲート
電極を形成し、前記半導体基板の他方の主面の表面層に
コレクタ領域を選択的に形成する絶縁ゲート型バイポー
ラトランジスタにおいて、前記ウエル領域上に誘導性導
体を形成し、該誘導性導体上と前記ソース領域上に陰極
電極を形成し、前記ウエル領域表面と前記陰極端子間の
インダクタンスが前記ソース領域表面と前記陰極端子間
のインダクタンスよりも大きい構成とするとよい。
導体を介して接続するとよい。第１導電形の半導体基板
の一方の主面の表面層に第２導電形のウエル領域を選択
的に形成し、該ウエル領域の表面層に第１導電形のソー
ス領域を選択的に形成し、該ソース領域と前記半導体基
板に挟まれたウエル領域の表面に絶縁膜を介してゲート
電極を形成し、前記半導体基板の他方の主面の表面層に
コレクタ領域を選択的に形成する絶縁ゲート型バイポー
ラトランジスタにおいて、前記ウエル領域上に誘導性導
体を形成し、該誘導性導体上と前記ソース領域上に陰極
電極を形成し、前記ウエル領域表面と前記陰極端子間の
インダクタンスが前記ソース領域表面と前記陰極端子間
のインダクタンスよりも大きい構成とするとよい。
【００１２】前記のように、ウエル領域と陰極端子間の
インダクタンスを大きくすることで、ＩＧＢＴのターン
オフ時に、電流の減少率と、このインダクタンスの積で
発生するマイナスの電圧をウエル領域に印加して、ソー
ス領域からの電子の注入を抑え、ＩＧＢＴのラッチアッ
プ耐量を向上させることができる。
インダクタンスを大きくすることで、ＩＧＢＴのターン
オフ時に、電流の減少率と、このインダクタンスの積で
発生するマイナスの電圧をウエル領域に印加して、ソー
ス領域からの電子の注入を抑え、ＩＧＢＴのラッチアッ
プ耐量を向上させることができる。
【００１３】
【発明の実施の形態】図１はこの発明の第１実施例のＩ
ＧＢＴの要部断面図である。図６と同一個所には同一の
符号を付けた。また、ここでは第１導電形をｎ形、第２
導電形をｐ形として説明したが、逆であっても構わな
い。ｎ形の半導体基板１の一方の主面の表面層にｐ形の
ウエル領域２を選択的に形成し、このウエル領域２の表
面層にｎ形のソース領域３を形成する。半導体基板１と
ソース領域３に挟まれたウエル領域２の表面にゲート絶
縁膜５を介して制御電極６を形成する。従来構造と異な
り、ウエル領域２上にウエル電極８を形成し、ソース領
域３上にソース電極９を形成する。このウエル電極８と
ソース電極９とは切り離されている。
ＧＢＴの要部断面図である。図６と同一個所には同一の
符号を付けた。また、ここでは第１導電形をｎ形、第２
導電形をｐ形として説明したが、逆であっても構わな
い。ｎ形の半導体基板１の一方の主面の表面層にｐ形の
ウエル領域２を選択的に形成し、このウエル領域２の表
面層にｎ形のソース領域３を形成する。半導体基板１と
ソース領域３に挟まれたウエル領域２の表面にゲート絶
縁膜５を介して制御電極６を形成する。従来構造と異な
り、ウエル領域２上にウエル電極８を形成し、ソース領
域３上にソース電極９を形成する。このウエル電極８と
ソース電極９とは切り離されている。
【００１４】また、半導体基板１の他方の主面の表面層
にｐ形のコレクタ領域４を形成し、このコレクタ領域４
上に陽極電極７を形成する。制御電極６、ソース電極９
および陽極電極７と制御端子１２、陰極端子１０および
陽極端子１１とがそれぞれ接続する。前記のウエル電極
８と陰極端子１０とは誘導性導体２０を介して接続し
て、ウエル電極８と陰極端子１０間のインダクタンス
を、ソース電極９と陰極端子１０間のインダクタンスよ
りも大きくする。
にｐ形のコレクタ領域４を形成し、このコレクタ領域４
上に陽極電極７を形成する。制御電極６、ソース電極９
および陽極電極７と制御端子１２、陰極端子１０および
陽極端子１１とがそれぞれ接続する。前記のウエル電極
８と陰極端子１０とは誘導性導体２０を介して接続し
て、ウエル電極８と陰極端子１０間のインダクタンス
を、ソース電極９と陰極端子１０間のインダクタンスよ
りも大きくする。
【００１５】このＩＧＢＴのターンオンモードは従来構
造と同じであるので説明を省略し、ターンオフモードに
ついて説明する。前記の制御電極６の電圧を低下させ、
チャネルを閉じて、ソース領域３から半導体基板１への
電子の注入を停止させる。電子の注入が停止すると、前
記のｐｎ接合に印加される順方向電圧が低下し、コレク
タ領域４から半導体基板１への正孔の注入が停止する。
従って、半導体基板１からウエル領域２を経由してソー
ス電極９に流出する正孔流も停止する。この正孔流の停
止に当たって、その減少率は数１０００Ａ／μｓと大き
いために、小さなインダクタンスの誘導性導体２０がウ
エル電極８と陰極端子１０間に挿入されると、−Ｌ×ｄ
ｉ／ｄｔでウエル電極８の電位が陰極端子１０の電位に
対して低下する。従って、ソース電極９の電位に対して
ウエル領域８の電位が低下し、半導体基板１内の正孔が
ウエル電極８下のウエル領域２を通ってウエル電極８に
流出し、ソース領域３直下のウエル領域２を横切って流
れる正孔流が小さくなり、寄生サイリスタ３５がラッチ
アップし難くなる。従って、ラッチアップ耐量の高いＩ
ＧＢＴを製作することができる。
造と同じであるので説明を省略し、ターンオフモードに
ついて説明する。前記の制御電極６の電圧を低下させ、
チャネルを閉じて、ソース領域３から半導体基板１への
電子の注入を停止させる。電子の注入が停止すると、前
記のｐｎ接合に印加される順方向電圧が低下し、コレク
タ領域４から半導体基板１への正孔の注入が停止する。
従って、半導体基板１からウエル領域２を経由してソー
ス電極９に流出する正孔流も停止する。この正孔流の停
止に当たって、その減少率は数１０００Ａ／μｓと大き
いために、小さなインダクタンスの誘導性導体２０がウ
エル電極８と陰極端子１０間に挿入されると、−Ｌ×ｄ
ｉ／ｄｔでウエル電極８の電位が陰極端子１０の電位に
対して低下する。従って、ソース電極９の電位に対して
ウエル領域８の電位が低下し、半導体基板１内の正孔が
ウエル電極８下のウエル領域２を通ってウエル電極８に
流出し、ソース領域３直下のウエル領域２を横切って流
れる正孔流が小さくなり、寄生サイリスタ３５がラッチ
アップし難くなる。従って、ラッチアップ耐量の高いＩ
ＧＢＴを製作することができる。
【００１６】図２にターンオフ時のウエル電極の電位変
化のシミュレーションを示す。ここでは、ウエル電極８
にと陰極電極１０との間に０．２ｎＨのインダクタンス
を持たせて、５０Ａ／ｃｍ2 の電流をターンオフさせた
場合の例である。ウエル電極８の電位が陰極電極１０に
対して−１０Ｖ程度低下し、ラッチアップを防止するの
に効果があることが分かる。この０．２ｎＨのインダク
タンスをウエル電極８と陰極電極１０の間に持たせるた
めには、例えば３００μｍφのワイヤ１０本を直径２ｃ
ｍの円状に２巻程度にしたコイルをウエル電極８と陰極
電極１０の間に接続するか、ウエル電極８上にこのコイ
ルを形成すればよい。ここでは前記の誘導性導体２０は
コイルである。また、この誘導性導体２０は磁性を帯び
た導体で形成してもよい。
化のシミュレーションを示す。ここでは、ウエル電極８
にと陰極電極１０との間に０．２ｎＨのインダクタンス
を持たせて、５０Ａ／ｃｍ2 の電流をターンオフさせた
場合の例である。ウエル電極８の電位が陰極電極１０に
対して−１０Ｖ程度低下し、ラッチアップを防止するの
に効果があることが分かる。この０．２ｎＨのインダク
タンスをウエル電極８と陰極電極１０の間に持たせるた
めには、例えば３００μｍφのワイヤ１０本を直径２ｃ
ｍの円状に２巻程度にしたコイルをウエル電極８と陰極
電極１０の間に接続するか、ウエル電極８上にこのコイ
ルを形成すればよい。ここでは前記の誘導性導体２０は
コイルである。また、この誘導性導体２０は磁性を帯び
た導体で形成してもよい。
【００１７】図３は図１のＩＧＢＴに相当する等価回路
図である。図７とは陰極端子１０と抵抗３４の間に誘導
性導体２０を接続した点が異なる。この誘導性導体２０
のインダクタンスの機能はターンオフ時の電流の減少
で、抵抗３４を介してｎｐｎＴｒ３３のゲートの電位を
低下させて、このｎｐｎＴｒ３３がオンすることを防止
し、寄生サイリスタ３５の点弧を防止することにある。
図である。図７とは陰極端子１０と抵抗３４の間に誘導
性導体２０を接続した点が異なる。この誘導性導体２０
のインダクタンスの機能はターンオフ時の電流の減少
で、抵抗３４を介してｎｐｎＴｒ３３のゲートの電位を
低下させて、このｎｐｎＴｒ３３がオンすることを防止
し、寄生サイリスタ３５の点弧を防止することにある。
【００１８】図４はこの発明の第２実施例のＩＧＢＴの
要部断面図である。ウエル領域２とウエル電極８の間に
誘導性導体２１が形成されている点が図１と異なる。こ
の場合も図１と同様な効果が期待できる。図５はこの発
明の第３実施例のＩＧＢＴの要部断面図である。図１と
はウエル領域２上に誘導性導体２２を形成し、この誘導
性導体２２上とソース領域３上に共通電極である陰極電
極１３を形成する点が異なる。この場合も図１や図２と
同様の効果が期待できる。尚、絶縁膜１４は、ソース領
域３とウエル領域２の表面に露出しているｐｎ接合個所
と、ウエル領域２の露出個所を被覆し、陰極電極１３と
これらの個所が接触することを防止している。
要部断面図である。ウエル領域２とウエル電極８の間に
誘導性導体２１が形成されている点が図１と異なる。こ
の場合も図１と同様な効果が期待できる。図５はこの発
明の第３実施例のＩＧＢＴの要部断面図である。図１と
はウエル領域２上に誘導性導体２２を形成し、この誘導
性導体２２上とソース領域３上に共通電極である陰極電
極１３を形成する点が異なる。この場合も図１や図２と
同様の効果が期待できる。尚、絶縁膜１４は、ソース領
域３とウエル領域２の表面に露出しているｐｎ接合個所
と、ウエル領域２の露出個所を被覆し、陰極電極１３と
これらの個所が接触することを防止している。
【００１９】
【発明の効果】この発明によれば、ウエル電極と陰極端
子間のインダクタンスをソース電極と陰極端子間のイン
ダクタンスより大きくする。インダクタンスを大きくす
ることで、ターンオフ時にウエル領域の電位をソース領
域の電位より低下させ、寄生サイリスタのラッチアップ
現象を防止し、ＩＧＢＴのラッチアップ耐量の向上を図
る。
子間のインダクタンスをソース電極と陰極端子間のイン
ダクタンスより大きくする。インダクタンスを大きくす
ることで、ターンオフ時にウエル領域の電位をソース領
域の電位より低下させ、寄生サイリスタのラッチアップ
現象を防止し、ＩＧＢＴのラッチアップ耐量の向上を図
る。
【図１】この発明の第１実施例のＩＧＢＴの要部断面図
【図２】ウエル領域の電位波形のシミュレーション図
【図３】図１のＩＧＢＴに相当する等価回路図
【図４】この発明の第２実施例のＩＧＢＴの要部断面図
【図５】この発明の第３実施例のＩＧＢＴの要部断面図
【図６】従来のＩＧＢＴの要部断面図
【図７】従来のＩＧＢＴの等価回路図
１ 半導体基板 ２ ウエル領域 ３ ソース領域 ４ コレクタ領域 ５ ゲート電極 ６ 制御電極 ７ 陽極電極 ８ ウエル電極 ９ ソース電極 １０ 陰極端子 １１ 陽極端子 １２ 制御端子 １３ 陰極電極 １４ 絶縁膜 ２０、２１、２２ 誘導性導体 ３１ ｎＭＯＳ ３２ ｐｎｐＴｒ ３３ ｎｐｎＴｒ ３４ 抵抗 ３５ 寄生サイリスタ
Claims (4)
- 【請求項１】第１導電形の半導体基板の一方の主面の表
面層に第２導電形のウエル領域を選択的に形成し、該ウ
エル領域の表面層に第１導電形のソース領域を選択的に
形成し、該ソース領域と前記半導体基板に挟まれたウエ
ル領域の表面に絶縁膜を介してゲート電極を形成し、前
記半導体基板の他方の主面の表面層にコレクタ領域を選
択的に形成する絶縁ゲート型バイポーラトランジスタに
おいて、ソース領域上にソース電極を形成し、ウエル領
域上にウエル電極を形成し、ソース電極と陰極端子とを
接続し、ウエル電極と陰極端子とを接続し、前記ウエル
領域表面と前記陰極端子間のインダクタンスが前記ソー
ス領域表面と前記陰極端子間のインダクタンスよりも大
きいことを特徴とする絶縁ゲート型バイポーラトランジ
スタ。 - 【請求項２】第１導電形の半導体基板の一方の主面の表
面層に第２導電形のウエル領域を選択的に形成し、該ウ
エル領域の表面層に第１導電形のソース領域を選択的に
形成し、該ソース領域と前記半導体基板に挟まれたウエ
ル領域の表面に絶縁膜を介してゲート電極を形成し、前
記半導体基板の他方の主面の表面層にコレクタ領域を選
択的に形成する絶縁ゲート型バイポーラトランジスタに
おいて、ソース領域上にソース電極を形成し、ウエル領
域上にウエル電極を形成し、ソース電極と陰極端子とを
接続し、ウエル電極と陰極端子とを接続し、前記ウエル
電極と前記陰極端子間のインダクタンスが前記ソース電
極と前記陰極端子間のインダクタンスよりも大きいこと
を特徴とする請求項１に記載の絶縁ゲート型バイポーラ
トランジスタ。 - 【請求項３】前記ウエル電極と前記陰極端子とを誘導性
導体を介して接続することを特徴とする請求項２に記載
の絶縁ゲート型バイポーラトランジスタ。 - 【請求項４】第１導電形の半導体基板の一方の主面の表
面層に第２導電形のウエル領域を選択的に形成し、該ウ
エル領域の表面層に第１導電形のソース領域を選択的に
形成し、該ソース領域と前記半導体基板に挟まれたウエ
ル領域の表面に絶縁膜を介してゲート電極を形成し、前
記半導体基板の他方の主面の表面層にコレクタ領域を選
択的に形成する絶縁ゲート型バイポーラトランジスタに
おいて、前記ウエル領域上に誘導性導体を形成し、該誘
導性導体上と前記ソース領域上に陰極電極を形成し、前
記ウエル領域表面と前記陰極端子間のインダクタンスが
前記ソース領域表面と前記陰極端子間のインダクタンス
よりも大きいことを特徴とする絶縁ゲート型バイポーラ
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10176068A JP2000012849A (ja) | 1998-06-23 | 1998-06-23 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10176068A JP2000012849A (ja) | 1998-06-23 | 1998-06-23 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012849A true JP2000012849A (ja) | 2000-01-14 |
Family
ID=16007166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10176068A Pending JP2000012849A (ja) | 1998-06-23 | 1998-06-23 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012849A (ja) |
-
1998
- 1998-06-23 JP JP10176068A patent/JP2000012849A/ja active Pending
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