JP6135294B2 - 半導体チップの試験装置および試験方法 - Google Patents

Description

この発明は、半導体チップの試験装置および試験方法に関し、特に、インテリジェントパワーモジュール（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ、ＩＰＭ）に組み込まれる、複数の主電流セルと少なくとも１つの電流検出セルを有する電流検出機能付き（センス部付）の絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）の半導体チップの試験装置および試験方法に関する。

インバータやチョッパーなどの電力変換装置に使用される半導体装置に前記のＩＰＭがある。このＩＰＭは複数個のＩＧＢＴチップなどの半導体チップと各種保護回路や検出回路が同一のパッケージに収納されている。

図９は、電流検出機能付きのＩＧＢＴチップ２０を含むＩＰＭ５００の要部構成図である。このＩＰＭ５００は電流検出機能付きＩＧＢＴチップ２０（以下、単にＩＧＢＴチップと称す）と、ゲートドライブ回路５１と、電流を検出するセンス抵抗５２と、センス抵抗５２で発生する電圧を入力するオペアンプ５３と、オペアンプ５３の出力信号が入力される保護動作用ロジック回路５４とを備える。このＩＧＢＴチップ２０は、主電流を流すメイン部３２と、検出電流を流すセンス部３３で構成される。

図１０は、ＩＧＢＴチップ２０の等価回路図であり、同図（ａ）はＩＧＢＴチップ２０の構造を反映させた回路図、同図（ｂ）は同図（ａ）の簡易表記した回路図である。同図（ａ）ではメイン部３２のＩＧＢＴとセンス部３３のＩＧＢＴが並列接続して表されている。同図（ｂ）ではＩＧＢＴチップ２０のエミッタを２箇所にしてメイン部３２とセンス部３３を表している。

図１１は、ＩＧＢＴチップ２０の要部断面図である。ＩＧＢＴチップ２０は、ｎ半導体基板２１の一方の表面層に配置されたｐベース領域２２と、ｐベース領域２２を貫通して配置されるトレンチ２３と、ｐベース領域２２の表面層にトレンチ２３の側壁と接するように配置されたｎエミッタ領域２４とを備える。トレンチ２３の側壁にゲート酸化膜２５を介して配置されるゲート電極２６と、トレンチ２３内を充填し、ｎエミッタ領域２４とｐベース領域２２上を被覆する層間絶縁膜２７と、ｎエミッタ領域２４とｐベース領域２２に層間絶縁膜２７に形成されたコンタクトホールを介して電気的に接続するメイン−エミッタ電極２８およびセンス−エミッタ電極２９と、ゲート電極２６と電気的に接続する図示しないゲートパッド１９を備える。ｎ半導体基板２１の他方の表面層に配置されるコレクタ領域３０と、コレクタ領域３０に電気的に接続するコレクタ電極３１を備える。ｎ半導体基板２１の内、拡散領域が形成されない領域はｎドリフト領域２１ａである。

このＩＧＢＴチップ２０は、メイン部３２を構成するＩＧＢＴとセンス部３３を構成するＩＧＢＴを有している。メイン部３２とセンス部３３のＩＧＢＴとのｎドリフト領域２１ａ、ｐコレクタ領域３０、コレクタ電極３１およびゲートパッド２６ａは共通であり、ｐベース領域２２、ｎエミッタ領域２４およびエミッタ電極２８，２９は互いに独立している。

図１２は、ＩＰＭ５００を変換装置に用いた場合の構成図である。ＩＰＭ５００の出力端子５０１，５０２に電源や負荷などの主回路５０３を接続する。主回路５０３を介してＩＰＭ５００を構成するＩＧＢＴチップ２０に過電流が流れた場合は、センス抵抗５２で発生するセンス電圧Ｖｓを用いてＩＰＭ５００を過電流から保護することができる。具体的には、センス部−エミッタ電極２９に接続されたセンス抵抗５２に流れるセンス電流Ｉｓによって生じるセンス電圧Ｖｓ（＝Ｒｓ×Ｉｓ）が一定値を上回った場合、保護動作用ロジック回路５４からゲートドライブ回路５１にゲートオフ信号を送り、ＩＧＢＴチップ２０を遮断し過電流からＩＰＭ５００を保護する。

ＩＰＭ５００に組み込まれるＩＧＢＴチップ２０は、市場稼動時の外来サージ等への耐量を確認するため、アバランシェ耐量試験が行なわれている。
図１３は、ＩＰＭ５００に搭載されたＩＧＢＴチップ２０のアバランシェ耐量を確認するためのアバランシェ耐量試験装置６００の回路図である。このＩＰＭのアバランシェ耐量試験装置６００は、試験電源６０１、コンデンサ６０２、インダクタであるコイル６０３を有し、被試験体であるＩＰＭ５００に搭載されたＩＧＢＴチップ２０のアバランシェ耐量試験をスクリーニングテストとして実施している。

特許文献１には、電流検出セルの周辺を主電流ユニットセルで囲んで半導体基板上に配置することで、電流検出セルの破壊耐量を向上させる半導体装置の製造方法が記載されている。

特許文献２には、主電流セル領域より電流検出セル領域を大きくすることで温度が上昇した場合に電流検出電圧が大きくなることを防止する半導体装置の製造方法が記載されている。

また、特許文献３では、チップのスクリーニング試験において、試験装置を構成するコンタクトプローブのメンテナンスを短時間で行なうことができる半導体チップの試験装置および試験方法が記載されている。

また、特許文献４では、被検体の破壊後に継続電流による被検体の損傷拡大や試験回路の損傷を抑制できる半導体試験装置が記載されている。
また、特許文献５では、半導体チップの電気的特性を評価する半導体チップ評価装置について記載されている。

また、特許文献６では、ここの検査対象半導体装置のアバランシェ耐圧のばらつきに影響されずに、検査対象半導体装置に対して、略一定のエネルギーを印加することが可能な検査装置について記載されている。

特開平８−４６１９３号公報 特開平９−２１９５１８号公報 特開２０１０−２７６４７７号公報 特開２０１０−１８１３１４号公報 特開２００８−１５７６９５号公報 特開２００６−１６２４２６号公報

前記の図１１に示したように、ＩＰＭ５００に搭載されるＩＧＢＴチップ２０はメイン部３２とセンス部３３で構成されている。
メイン部３２とセンス部３３のそれぞれユニットセル数（ｐベース領域の数）の比がＭ：１となる場合、センス電流Ｉｓは、

[数１]
Ｉｓ＝（１／Ｍ）Ｉｃ・・・（１）
となり、ＩＰＭ５００に内蔵されているセンス抵抗５２の両端に生じるセンス電圧Ｖｓは、センス抵抗５２の抵抗値Ｒｓとすると、

[数２]
Ｖｓ＝Ｒｓ×Ｉｓ＝（Ｒｓ／Ｍ）Ｉｃ・・・（２）
となる。

図１４は、図１３のＩＰＭ５００に搭載されたＩＧＢＴチップ２０のアバランシェ耐量試験時のタイミングチャート図であり、同図（ａ）は正常の場合（良品の場合）の図、同図（ｂ）は異常な場合（不良の場合）の図である。

表１は、センス部３３とメイン部３２のアバランシェ電圧（耐圧）とセンス電流Ｉｓとセンス電圧Ｖｓの関係をまとめたものである。

センス部３３とメイン部３２の耐圧が等しい場合、数式（１）に示されるセンス電流Ｉｓは設計値を得る。また、図１４（ａ）は表１でセンス電流、電圧が正常な場合を示す。

一方、センス部３３の耐圧がメイン部３２の耐圧より低い場合について説明する。マイナス極性のゲート電圧（−Ｖｇ）をＩＧＢＴチップ２０のゲートに入力して、ＩＰＭ５００に搭載されているＩＧＢＴチップ２０をアバランシェ動作させる。このアバランシェ動作により、ＩＧＢＴチップ２０のセンス部３３に流れるセンス電流Ｉｓはダイナミックアバランシェ電流Ｉａｖｄｓとなって多量に流れる。そのため、図１４（ｂ）に示すように、センス抵抗５２で発生するセンス電圧Ｖｓには跳ね上がりが現れる。

このとき、センス部３３のＩＧＢＴのゲート‐エミッタ間の電圧ＶＧＥ（ｓｅｎｓｅ）は、

[数３]
ＶＧＥ（ｓｅｎｓｅ）＝Ｖｓ＋｜−Ｖｇ｜・・・（３）
となる。

アバランシェ動作時のゲート電圧（−Ｖｇ：ゲート・エミッタ間に印加される逆電圧）は一般的に−Ｖｇ＝０〜−１５Ｖである。例えば、センス抵抗５２の抵抗値が２ｋΩ、センス電流Ｉｓが５０ｍＡの場合、式（２）よりセンス電圧Ｖｓは２ｋΩ×５０ｍＡ＝１００Ｖとなる。

従って、式（３）よりセンス部３３のゲート‐エミッタ電圧ＶＧＥ（ｓｅｎｓｅ）は１００〜１１５Ｖとなる。例えば、センス部３３のゲート酸化膜２５の厚が１０００Å程度の場合には、ゲート酸化膜２５が絶縁破壊を起こす電圧は８０〜１００Ｖであるため、センス部３３のゲート‐エミッタ電圧ＶＧＥ（ｓｅｎｓｅ）が１００〜１１５Ｖになると、センス部３３のゲート酸化膜２５が絶縁破壊し、ＩＰＭ５００は不良になる。

図１５は、図１４のタイミングチャート図で現れた現象を説明する図であり、同図（ａ）は正常な場合の図、同図（ｂ）は異常な場合の図である。
同図（ａ）において、コレクタ電流Ｉｃは半導体チップ２０全域で均一に流れるため、センス電流Ｉｓは、前記の（１）式の比に従って流れ、センス部３３に流れるダイナミックアバランシェ電流Ｉａｖｄｓはコレクタ電流Ｉｃのダイナミックアバランシェ電流Ｉａｖｄと同様に、時間と共に低下して行きセンス電流Ｉｓおよびセンス電圧Ｖｓには跳ね上がりは認められない。

同図（ｂ）において、センス部３３のアバランシェ電圧（耐圧）が低いため、センス電流Ｉｓはダイナミックアバランシェに突入したとき、センス部３３には大きなダイナミックアバランシェ電流Ｉａｖｄｓが流れて、センス電流Ｉｓおよびセンス電圧Ｖｓは跳ね上がる。そのため、ＩＰＭ５００を構成するセンス抵抗５２とダイナミックアバランシェ電流Ｉａｖｄｓの積の電圧は高くなる。そうすると、センス部３３のゲート電極２６とエミッタ電極２８の間に大きな電圧が印加されて、センス部３３のゲート絶縁膜２５に損傷を与える。

この損傷したＩＧＢＴチップ２０を搭載したＩＰＭ５００は、ＩＰＭ５００のアバランシェ耐量試験で搭載されたＩＧＢＴチップ２０が劣化したり破壊したりして、ＩＰＭ５００の組立良品率を低下させる。また、このアバランシェ耐量試験で合格したＩＰＭ５００は顧客に渡り、実動作で不具合を発生させたり、長期信頼性を確保することが困難になる。

つぎに、ＩＰＭ５００に組み込む前に実施している従来のＩＧＢＴチップ２０のアバランシェ耐量試験について説明する。
図１６は、ＩＧＢＴチップ２０のアバランシェ耐量を確認するためのアバランシェ耐量試験装置７００の回路図である。このＩＧＢＴチップ２０のアバランシェ耐量試験装置７００は、試験電源１１、コンデンサ１０、インダクタであるコイル９およびゲートドライブ回路８を備える。

この試験装置７００を用いてアバランシェ耐量試験を行なう手順を説明する。試験電源１１により試験電圧Ｖｃｃがコンデンサ１０に印加し充電後、ゲートにオン信号（ＯＮ）のゲート電圧Ｖｇを入力すると、コイル９を経由してＩＧＢチップ２０にコレクタ電流Ｉｃが流れる。つぎに、オフ信号（ＯＦＦ）のゲート電圧（−Ｖｇ）を入力すると、ＩＧＢＴチップ２０はターンオフ動作に移行する。このターンオフ動作時には、コレクタ電圧Ｖｃはダイナミックアバランシェ電圧Ｖａｖｄまで上昇する。このダイナミックアバランシェ電圧Ｖａｖｄとそのとき流れるダイナミックアバランシェ電流Ｉａｖｄの積で発生する損失でＩＧＢＴチップの破壊の有無を確認するためにＩＧＢＴチップ２０のアバランシェ耐量試験が行なわれている。そのため、センス部３３に流れるセンス電流Ｉｓの測定は行なわれていない。

図１７は、ＩＧＢＴチップ２０のアバランシェ耐量試験装置７００の要部構成図である。図１７の構成図は、コンタクトプローブ２，３の周辺の構成である。
メイン−エミッタ電極２８およびセンス−エミッタ電極２９がコンタクトブロック５に固定されたコンタクトプローブ２の一端と接触し、コンタクトプローブ２，３の他端は導線などによりコイル９、コンデンサ１０、試験電源１１で構成される試験回路に接続している。また、その導線により隣接するコンタクトプローブ２，３同士が接続されているため、メイン−エミッタ電極２８とセンス−エミッタ電極２９は短絡状態となっている。

図１８は、ＩＧＢＴチップ２０のアバランシェ耐量試験のタイミングチャート図である。メイン−エミッタ電極２８とセンス−エミッタ電極２９は短絡されているため、常時センス電圧Ｖｓは０Ｖである。従って、アバランシェ動作時のセンス部３３のダイナミックアバランシェ電流Ｉａｖｄｓは確認できない。

そのため、アバランシェ耐量試験で良品扱いとなったＩＧＢＴチップ２０の中に、センス電流Ｉｓが跳ね上がるＩＧＢＴチップ２０が混入する場合が出てくる。
このセンス電流Ｉｓが跳ね上がるＩＧＢＴチップ２０をＩＰＭ５００に搭載した場合、前記したように、このＩＰＭ５００はアバランシェ耐量試験で不良となり、ＩＰＭ５００の良品率が低下し、不良コストが増大する。

さらに、アバランシェ耐量試験で合格したとしても、実動作で不具合を発生させる惧れがあったり、長期信頼性の確保に課題が残る。
また、前記の特許文献１〜６では、センス部のダイナミックアバランシェ電流を測定できる試験装置および試験方法については記載されていない。

この発明の目的は、前記の課題を解決して、ＩＰＭの品質を向上させ、ＩＰＭ不良コストを低減できる半導体チップの試験装置および試験方法を提供することにある。

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、メイン部と電流検出用のセンス部を有する半導体チップの前記メイン部に接続するメイン電極に一端が接する第１コンタクトプローブと、前記半導体チップの前記センス部に接続するセンス電極に一端が接する第２コンタクトプローブと、前記第１、第２コンタクトプローブを固定するコンタクトブロックと、前記半導体チップを支持する導電性支持体と、前記導電性支持体に一端が接続するインダクタと、前記インダクタの他端に一端が接続するコンデンサと、前記コンデンサの一端に高電位側が接続する電源と、前記第１コンタクトプローブの他端、前記コンデンサの他端および前記電源の低電位側がそれぞれ接続しグランドに接続する配線と、前記第1コンタクトプローブの他端と前記第２コンタクトプローブの他端の間に挿設し前記第２コンタクトプローブに流れるセンス電流を測定する測定手段と、前記半導体チップのスイッチング動作を制御するための制御回路と、を備える半導体チップの試験装置であって、前記測定手段で前記センス部のダイナミックアバランシェ電流を測定できる構成とする。

また、特許請求の範囲の請求項２に記載の発明によれば、請求項１に記載の発明において、前記測定手段が、前記第1コンタクトプローブと前記第２コンタクトプローブの間に接続し、前記第２コンタクトプローブに流れるセンス電流を検出するためのセンス抵抗と、前記センス抵抗に生じるセンス電圧を測定するための電圧測定器を備えるとよい。

また、特許請求の範囲の請求項３に記載の発明によれば、請求項２に記載の発明において、前記抵抗の抵抗値が、１００Ω〜３ｋΩであるとよい。
また、特許請求の範囲の請求項４に記載の発明によれば、前記請求項２または３に記載の前記の半導体チップの試験装置を用いて行なう半導体チップの試験方法であって、前記第１コンタクトプローブおよび前記第２コンタクトプローブをそれぞれ前記半導体チップの前記メイン部と前記センス部に接続する過程と、前記電源により試験電圧が前記コンデンサに印加され前記コンデンサを充電する過程と、充電後、前記半導体チップのゲート電圧を入力し、前記インダクタを経由して前記半導体チップのメイン部とセンス部にコレクタ電流を流す過程と、前記半導体チップをスイッチング動作させて、前記半導体チップのコレクタ電圧を上昇させ、前記半導体チップをダイナミックアバランシェ降伏に突入させる過程と、前記ダイナミックアバランシェ降伏時のダイナミックアバランシェ電圧で、前記半導体チップの前記センス部にダイナミックアバランシェ電流を流す過程と、前記ダイナミックアバランシェ電流を前記センス抵抗を介してセンス電圧に変換する過程と、を含み、前記センス電圧の跳ね上がりの有無を測定し、跳ね上がりが現れた半導体チップを不良とする試験方法とする。

また、特許請求の範囲の請求項５に記載の発明によれば、請求項４に記載の発明において、前記センス電圧の跳ね上がりのグランド電位からのピーク値が前記半導体チップのゲート絶縁膜の絶縁破壊電圧に前記半導体チップのゲートに印加されるマイナスのゲート電圧の絶対値を加算した電圧値の半分を超える半導体チップを不良とするとよい。

また、特許請求の範囲の請求項６に記載の発明によれば、請求項４または５に記載の発明において、前記半導体チップがセンス部を有する絶縁ゲート型バイポーラトランジスタチップであるとよい。

この発明によれば、センス部を有する半導体チップのセンス電流を測定する手段を設けることで、センス部のダイナミックアバランシェ電流の跳ね上がりを測定できる半導体チップの試験装置を提供する。

また、この試験装置を用いて、センス部のダイナミックアバランシェ電圧の跳ね上がりの有無を測定し、跳ね上がりのある半導体チップを不良とする半導体チップの試験方法により、良品の半導体チップを組み込んだＩＰＭの品質を向上させ、不良コストを低減することができる。

この発明の第１実施例に係わる半導体チップの試験装置１００を説明する図であり、（ａ）は試験装置１００の要部構成図、（ｂ）は要部試験回路図１００ａである。 この発明の第１実施例に係わる半導体チップの試験装置１００の要部構成図である。 この発明の第２実施例に係る半導体チップの試験方法を示す図である。 図３に続く、この発明の第２実施例に係る半導体チップの試験方法を示す図である。 図４に続く、この発明の第２実施例に係る半導体チップの試験方法を示す図である。 図５に続く、この発明の第２実施例に係る半導体チップの試験方法を示す図である。 図１のＩＧＢＴチップ２０の試験装置１００でアバランシェ耐量試験を行なったときの試験波形図であり、（ａ）は良品の波形図、（ｂ）は不良品の波形図である。 図１のＩＧＢＴチップ２０の試験装置１００でセンス電圧Ｖｓの跳ね上がりを実測した試験波形図であり、（ａ）は良品の波形図、（ｂ）は不良品の波形図である。 電流検出機能付きのＩＧＢＴチップ２０を含むＩＰＭ５００の要部構成図である。 ＩＧＢＴチップ２０の等価回路図であり、（ａ）はＩＧＢＴチップ２０の構造を反映させた回路図、（ｂ）は（ａ）の簡易表記した回路図である。 ＩＧＢＴチップ２０の要部断面図である。 ＩＰＭ５００を変換装置に用いた場合の構成図である。 ＩＰＭ５００に搭載されたＩＧＢＴチップ２０のアバランシェ耐量を確認するためのアバランシェ耐量試験装置６００の回路図である。 図１３のＩＰＭ５００に搭載されたＩＧＢＴチップ２０のアバランシェ耐量試験時のタイミングチャート図であり、（ａ）は正常の場合（良品の場合）の図、（ｂ）は異常な場合（不良の場合）の図である。 図１４のタイミングチャート図で現れた現象を説明する図であり、（ａ）は正常な場合の図、（ｂ）は異常な場合の図である。 ＩＧＢＴチップ２０のアバランシェ耐量を確認するためのアバランシェ耐量試験装置７００の回路図である。 ＩＧＢＴチップ２０のアバランシェ耐量試験装置７００の要部構成図である。 図１６のアバランシェ耐量試験装置７００におけるＩＧＢＴチップ２０のアバランシェ耐量試験のタイミングチャート図である。

実施の形態を以下の実施例で説明する。

図１は、この発明の第１実施例に係わる半導体チップの試験装置１００を説明する図であり、同図（ａ）は試験装置１００の要部構成図、同図（ｂ）は要部試験回路図１００ａである。この半導体チップの試験装置１００は、ＩＧＢＴチップのアバランシェ耐量試験装置であり、センス抵抗によりセンス部のダイナミックアバランシェ電流を測定できる装置である。

同図（ａ）に示すように、半導体チップの試験装置１００は、電極支持板１と、メイン‐エミッタ電極に一端が接続する第１コンタクトプローブ２と、センス−エミッタ電極に一端が接続する第２コンタクトプローブ３と、ゲートパッドに一端が接続する第３コンタクトプローブ４を備える。第１コンタクトプローブ２と第２コンタクトプローブ３および第３コンタクトプローブ４を支持するコンタクトブロック５と、第１コンタクトプローブ２と第２コンタクトプローブ３の間に挿設されるセンス抵抗６と、センス抵抗６に流れるセンス電流Ｉｓで発生するセンス電圧Ｖｓを測定する電圧測定器７を備える。ＩＧＢＴチップのゲートパッドにゲート電圧を印加する制御回路８と、電極支持板１に一端が接続するコイル９と、コイル９の他端にプラス側が接続するコンデンサ１０と、コンデンサ１０のプラス側に高電位側が接続する試験電源１１とを備える。第１コンタクトプローブ２の他端とコンデンサ１０のマイナス側および試験電源１１のマイナス側は互いに接続し、グラントＧＮＤに接続する。図中の符号の１２は、制御回路８の入力信号端子である。

同図（ｂ）に示すように、半導体チップの試験回路１００ａは、試験電源１１、コンデンサ１０、コイル９、制御回路８、センス抵抗６、センス電圧Ｖｓ用の電圧測定器７から構成される。図１では、被試験体であるＩＧＢＴチップも点線で示した。

図２は、図１（ａ）のＡ部拡大図である。ＩＧＢＴチップ２０は、ｎ半導体基板２１の一方の表面層に配置されたｐベース領域２２と、ｐベース領域２２を貫通して配置されるトレンチ２３と、ｐベース領域２２の表面層にトレンチ２３の側壁と接するように配置されたｎエミッタ領域２４とを備える。トレンチ２３の側壁にゲート酸化膜２５を介して配置されるゲート電極２６と、トレンチ２３内を充填し、ｎエミッタ領域２４とｐベース領域２２上を被覆する層間絶縁膜２７と、ｎエミッタ領域２４とｐベース領域２２に層間絶縁膜２７に形成されたコンタクトホールを介して電気的に接続するメイン−エミッタ電極２８およびセンス−エミッタ電極２９と、ゲート電極２６と電気的に接続する図示しないゲートパッド１９を備える。ｎ半導体基板２１の他方の表面層に配置されるコレクタ領域３０と、コレクタ領域３０に電気的に接続するコレクタ電極３１を備える。ｎ半導体基板２１の内、拡散領域が形成されない領域はｎドリフト領域２１ａである。

電極支持板１にＩＧＢＴチップ２０のコレクタ電極３１を接触させ、メイン−エミッタ電極２８を第１コンタクトプローブ２に接触させ、センス−エミッタ電極２９を第２コンタクトプローブ３に接触させ、図示しないゲートパッド２６ａを第３コンタクトプローブ４に接触させる。

このＩＧＢＴチップ２０は、メイン部３２を構成するＩＧＢＴとセンス部３３を構成するＩＧＢＴを有している。メイン部３２とセンス部３３のＩＧＢＴとのｎドリフト領域２１ａ、ｐコレクタ領域３０、コレクタ電極３１およびゲートパッド２６ａは共通であり、ｐベース領域２２、ｎエミッタ領域２４およびエミッタ電極２８，２９は互いに独立している。

前記したように、センス抵抗６と電圧測定器７を設けることで、センス部３３のダイナミックアバランシェ電流Ｉａｖｄｓの測定が可能となる。このダイナミックアバランシェ電流Ｉａｖｄｓをセンス抵抗６に流すことで、センス電圧Ｖｓの跳ね上がりを測定できる。その結果、センス電圧Ｖｓの立下り時に跳ね上がり電圧Ｖｓｊが発生したＩＧＢＴチップ２０を不良として選別することで、ＩＰＭの組立良品率を向上させることができる。また、ＩＰＭの品質を向上させ、不良コストを低減することができる。

また、センス電圧Ｖａｖｄｓが（ゲート酸化膜の絶縁破壊電圧（ＶＢ）＋｜ゲート逆印加電圧（−Ｖｇ）｜）×０．５を超える場合に不良と判定することもある。例えば、絶縁破壊電圧＝１００Ｖ、ゲート逆印加電圧＝−１５Ｖとした場合は、（１００Ｖ＋｜−１５Ｖ｜）×０．５＝５７．５（Ｖ）を超える電圧（グランド電位（ＧＮＤ）から跳ね上がり電圧のピークまでの電圧（Ｖｓｐ））が発生した場合に不良と判定する。このように、センス電圧Ｖｓが異常に上昇するＩＧＢＴチップ２０を組立工程から除去することで、スイッチング動作時にゲート酸化膜２５に印加される電圧（ゲート・エミッタ電圧）を低減できて、ＩＰＭの長期信頼性を向上させることができる。

センス抵抗６の抵抗値は、１００Ω〜２ｋΩの範囲がよい。１００Ω未満では、センス電圧Ｖｓが小さすぎてＩＰＭの動作に支障をきたす場合がある。また２ｋΩを超えると、ゲート・エミッタ間に印加される電圧が高くなりすぎて、ゲート酸化膜２５を劣化させる場合が生じる。

尚、図１では、センス抵抗６と電圧測定器７でセンス部３３に流れるダイナミックアバランシェ電流Ｉａｖｄｓの跳ね上がりをセンス電圧Ｖｓの跳ね上がりで捕らえていたが、カレントプローブを用いてセンス部３３のダイナミックアバランシェ電流Ｉａｖｄｓをセンス抵抗６なしで直接測定してＩａｖｄｓの跳ね上がりを捕らえてもよい。

図３〜図６は、この発明の第２実施例に係る半導体チップの試験方法を示し、試験手順に沿って示した試験手順の説明図である。この半導体チップの試験方法は、図１の試験装置１００および試験回路１００ａを用いて、ＩＧＢＴチップ２０のセンス部３３のダイナミックアバランシェ電流Ｉａｖｄｓを測定する方法である。
（１）図３において、電極支持台１にＩＧＢＴチップ２０を載せ、メイン部３２とセンス部３３およびゲートパッド２６ａに第１，第２，第３コンタクトプローブ２，３，４を接触させる。続いて、試験電源２２により試験電圧Ｖｃｃをコンデンサ１０に印加してコンデンサ１０を充電する。
（２）つぎに、図４において、コンデンサ１０が充電された後、ゲートパッド２６ａに制御回路８を介してパルス波形のゲート電圧Ｖｇを印加して、コイル９を経由してメイン部３２およびセンサ部３３にコレクタ電流Ｉｃを流す。このコレクタ電流Ｉｃは、コイル９のインダクタンスＬと電源電圧Ｖｃｃによりｄｉ／ｄｔ＝Ｖｃｃ／Ｌの傾斜で上昇して行く。このとき、コレクタ電流Ｉｃは、メイン部３２に流れるメイン電流Ｉｍとセンス部３３に流れるセンス電流Ｉｓに分かれる。
（３）つぎに、図５において、ゲート電圧Ｖｇを、例えば−１５Ｖにして、ＩＧＢＴチップ２０をターンオフさせる。このとき、コイル９に流れているコレクタ電流Ｉｃ上昇を続け、ＩＧＢＴチップ２０のコレクタ電圧Ｖｃは上昇を開始する。
（４）つぎに、図６において、コレクタ電圧Ｖｃがダイナミックアバランシェ電圧Ｖａｖｄに到達すると、コレクタ電流Ｉｃは減少を開始する。このコレクタ電流Ｉｃは、ＩＧＢＴチップ２０のｐベース領域２２とｎドリフト領域２１ａのｐｎ接合がアバランシェ降伏することで流れるダイナミックアバランシェ電流Ｉａｖｄである。このダイナミックアバランシェ電圧Ｖａｖｄは、ＩＧＢＴチップ２０のターンオフ過程で、大きなアバランシェ電流が流れたときのアバランシェ電圧のことである。このダイナミックアバランシェ電圧Ｖａｖｄとコイル９のインダクタンスＬにより、コレクタ電流Ｉｃの立下りのｄｉ／ｄｔ（＝Ｖａｖｄ／Ｌ）が決定される。

ＩＧＢＴチップ２０がダイナミックアバランシェ電圧Ｖａｖｄに到達してＩＧＢＴチップにダイナミックアバランシェ電流Ｉａｖｄが流れると、センス部３３にはこのダイナミックアバランシェ電流Ｉａｖｄの一部がセンス電流Ｉｓ（＝Ｉａｖｄｓ）として流れる。このセンス電流Ｉｓ（＝Ｉａｖｄｓ）と前記のセンス抵抗６の抵抗値Ｒｓとの積（Ｒｓ×Ｉｓ）により、センス電圧Ｖｓが発生し、このセンス電圧Ｖｓを電圧測定器７で測定する。センス部３３のアバランシェ電圧Ｖａｖｓがメイン部３２のアバランシェ電圧Ｖａｖｍより低い場合には、このセンス電圧Ｖｓに跳ね上がりが現れる。跳ね上がりが現れたＩＧＢＴチップ２０を不良として選別することで、スイッチング動作時にゲート酸化膜２５に印加される電圧を低下させることができる。その結果、ＩＰＭの品質を向上させ、ＩＰＭ不良コストを低減できる。また、ＩＰＭの組立良品率を向上させることができる。

また、前記したように、センス電圧Ｖｓが（ゲート酸化膜の絶縁破壊電圧（ＶＢ）＋｜ゲート逆印加電圧（−Ｖｇ）｜）×０．５を超える場合に不良と判定することもある。例えば、絶縁破壊電圧＝１００Ｖ、ゲート逆印加電圧＝−１５Ｖとした場合は、（１００Ｖ＋｜−１５Ｖ｜）×０．５＝５７．５（Ｖ）を超える電圧（グランド電位（ＧＮＤ）から跳ね上がり電圧のピークまでの電圧（Ｖｓｐ））が発生した場合に不良と判定する。このように、センス電圧Ｖｓが異常に上昇するＩＧＢＴチップ２０を組立工程から除去することで、スイッチング動作時にゲート酸化膜２５に印加される電圧（ゲート・エミッタ電圧）を低減できて、ＩＰＭの長期信頼性を向上させることができる。

図７は、ＩＧＢＴチップ２０がターンオフ時の試験タイミングチャート図であり、同図（ａ）は良品の場合の図であり、同図（ｂ）は不良品の場合の図である。
センス部３３のアバランシェ電圧Ｖａｖｓが低下しているＩＧＢＴチップ２０はセンス抵抗６で発生するセンス電圧Ｖｓの上昇が測定され、異常品として選別が可能となる。センス電圧Ｖｓに跳ね上がりが見られたＩＧＢＴチップ２０を不良と判定することで、選別することができる。図中の符号でＶｓｐはセンス電圧ＶｓのＧＮＤからの跳ね上がり部分のピーク値を示し、Ｖｓｏはダイナミックアバランシェに突入する直前のセンス電圧Ｖｓを示し（図７（ｂ）に示すＶｓが上昇から下降に転じる電圧のこと）、ＶｓｊはＶｓｏからの跳ね上がり電圧の高さを示す。

図８は、図１のＩＧＢＴチップ２０の試験装置１００（アバランシェ耐量試験装置）でセンス電圧Ｖｓの跳ね上がり実測した試験波形図であり、同図（ａ）は良品の波形図、同図（ｂ）は不良品の波形図である。図８は、アバランシェ動作時のコレクタ電流Ｉｃ、コレクタ電圧Ｖｃおよびセンス電圧Ｖｓを示している。

同図（ａ）に示すように、センス部３３とメイン部３２のアバランシェ電圧差（耐圧差）がない場合（Ｖａｖｓ＝Ｖａｖｍ）またはセンス部３３のアバランシェ電圧Ｖａｖｓが高い場合にはセンス電圧Ｖｓの上昇は現れない。

しかし、同図（ｂ）に示すように、センス部３３のアバランシェ電圧Ｖａｖｓがメイン部３２のアバランシェ電圧Ｖａｖｍより低い場合（Ｖａｖｓ＜Ｖａｖｍ）は、前記の通り、センス電圧Ｖａｖｄｓの上昇が見られている。

尚、前記の実施例では被試験体は個別の半導体チップを取り扱ったが、半導体ウェハに形成され、切り離す前の半導体チップにも本発明は適用できる。

１ 電極支持板
２ 第１コンタクトプローブ
３ 第２コンタクトプローブ
４ 第３コンタクトプローブ
５ コンタクトブロック
６ センス抵抗
７ 電圧測定器
８ ゲートドライブ回路
９ コイル
１０ コンデンサ
１１ 試験電源
１２ 入力信号端子
２０ ＩＧＢＴチップ
２１ ｎ半導体基板
２１ａ ｎドリフト領域
２２ ｐベース領域
２３ トレンチ
２４ ｎエミッタ領域
２５ ゲート酸化膜
２６ ゲート電極
２７ 層間絶縁膜
２８ メイン−エミッタ電極
２９ センス−エミッタ電極
３０ ｐコレクタ領域
３１ コレクタ電極
３２ メイン部
３３ センス部
Ｉｓ センス電流
１００ 半導体チップの試験装置
１００ａ 半導体チップの試験装置の要部試験回路図
Ｉａｖｄｓ センス部のダイナミックアバランシェ電流
Ｉｃ コレクタ電流
Ｉｍ メイン部のコレクタ電流
Ｉａｖｄ ＩＧＢＴチップ全体のダイナミックアバランシェ電流
Ｖｓ センス電圧
Ｖａｖｄ ＩＧＢＴチップ全体のダイナミックアバランシェ電圧
Ｖｃ コレクタ電圧
Ｒｓ センス抵抗の抵抗値

Claims (6)

1. メイン部と電流検出用のセンス部を有する半導体チップの前記メイン部に接続するメイン電極に一端が接する第１コンタクトプローブと、
   前記半導体チップの前記センス部に接続するセンス電極に一端が接する第２コンタクトプローブと、
   前記第１、第２コンタクトプローブを固定するコンタクトブロックと、
   前記半導体チップを支持する導電性支持体と、
   前記導電性支持体に一端が接続するインダクタと、
   前記インダクタの他端に一端が接続するコンデンサと、
   前記コンデンサの一端に高電位側が接続する電源と、
   前記第１コンタクトプローブの他端、前記コンデンサの他端および前記電源の低電位側がそれぞれ接続しグランドに接続する配線と、
   前記第1コンタクトプローブの他端と第２コンタクトプローブの他端の間に挿設し第２コンタクトプローブに流れるセンス電流を測定する測定手段と、
   半導体チップのスイッチング動作を制御するための制御回路と、
   を備える半導体チップの試験装置であって、
   前記測定手段で前記センス部のダイナミックアバランシェ電流を測定することを特徴とする半導体チップの試験装置。
2. 前記測定手段が、前記第1コンタクトプローブと前記第２コンタクトプローブの間に接続し、前記第２コンタクトプローブに流れるセンス電流を検出するためのセンス抵抗と、前記センス抵抗に生じるセンス電圧を測定するための電圧測定器と、
   を備えることを特徴とする請求項１に記載の半導体チップの試験装置。
3. 前記センス抵抗の抵抗値が、１００Ω〜３ｋΩであることを特徴とする請求項２に記載の半導体チップの試験装置。
4. 前記請求項２または３に記載の前記の半導体チップの試験装置を用いて行なう半導体チップの試験方法であって、
   前記第１コンタクトプローブおよび前記第２コンタクトプローブをそれぞれ前記半導体チップの前記メイン部と前記センス部に接続する過程と、
   前記電源により試験電圧が前記コンデンサに印加され該コンデンサを充電する過程と、
   充電後、前記半導体チップのゲート電圧を入力し、前記インダクタを経由して前記半導体チップのメイン部とセンス部にコレクタ電流を流す過程と、
   前記半導体チップをスイッチング動作させて、前記半導体チップのコレクタ電圧を上昇させ、前記半導体チップをダイナミックアバランシェ降伏に突入させる過程と、
   前記ダイナミックアバランシェ降伏時のダイナミックアバランシェ電圧で、前記半導体チップの前記センス部にダイナミックアバランシェ電流を流す過程と、
   前記ダイナミックアバランシェ電流を前記センス抵抗を介してセンス電圧に変換する過程と、を含み、
   前記センス電圧の跳ね上がりの有無を測定し、跳ね上がりが現れた半導体チップを不良とすることを特徴とする半導体チップの試験方法。
5. 前記センス電圧の跳ね上がりのグランド電位からのピーク値が前記半導体チップのゲート絶縁膜の絶縁破壊電圧に前記半導体チップのゲートに印加されるマイナスのゲート電圧の絶対値を加算した電圧値の半分を超える半導体チップを不良とすることを特徴とする請求項４に記載の半導体チップの試験方法。
6. また、前記半導体チップがセンス部を有する絶縁ゲート型バイポーラトランジスタチップであることを特徴とする請求項４または５に記載の半導体チップの試験方法。