CN104167374B - 半导体芯片的试验装置以及试验方法 - Google Patents

Abstract

本发明提供一种能够提高IPM的品质，降低IPM不合格品成本的半导体芯片的试验装置以及试验方法。本发明提供的半导体芯片(20)的试验装置(100)通过设置检测具有感测部(33)的半导体芯片(20)的感测电流Is的感测电阻(6)和测定由该感测电阻(6)产生的电压的电压测定器(7)，从而能够测定感测部(32)的动态雪崩电流Iavds的跳变。另外，通过使用该试验装置(100)来判定感测电压Vs是否存在跳变，将存在跳变的半导体芯片(20)作为不合格品的半导体芯片的试验方法，从而能够提高组装了合格品的半导体芯片的IPM的品质，降低不合格品成本。

Description

半导体芯片的试验装置以及试验方法

技术领域

本发明涉及半导体芯片的试验装置以及试验方法，具体地，涉及被组装到智能功率模块(Intelligent Power Module，IPM)的、具有多个主电流单元和至少一个电流检测单元的带有电流检测功能(带有感测部)的绝缘栅型双极晶体管(Insulated Gate BipolarTransistor，IGBT)的半导体芯片的试验装置以及试验方法。

背景技术

在变换器和/或断路器等的在电力变换装置中使用的半导体装置中具有上述IPM。该IPM将多个IGBT芯片等的半导体芯片和各种保护电路和/或检测电路收纳于同一封装。

图9是包括带有电流检测功能的IGBT芯片20的IPM500的主要部分结构图。该IPM500具备带有电流检测功能的IGBT芯片20(以下，简称为IGBT芯片)、栅极驱动电路51、检测电流的感测电阻52、输入由感测电阻52产生的电压的运算放大器53、输入有运算放大器53的输出信号的保护工作用逻辑电路54。该IGBT芯片20由流过主电流的主体部32和流过检测电流的感测部33构成。

图10是IGBT芯片20的等价电路图，图10(a)是反映IGBT芯片20的构造的电路图，图10(b)是图10(a)的简化表示的电路图。图10(a)中表示主体部32的IGBT和感测部33的IGBT并联。图10(b)中使IGBT芯片20的发射极为两处来表示主体部32和感测部33。

图11是IGBT芯片20的主要部分的截面图。IGBT芯片20具备：在n半导体基板21的一侧的表面层配置的p基极区域22，贯通p基极区域22而配置的沟道23，以及以在p基极区域22的表面层与沟道23的侧壁接触的方式配置的n发射极区域24。还具备：在沟道23的侧壁隔着栅氧化膜25而配置的栅电极26，填充沟道23内的、覆盖在n发射极区域24和p基极区域22上的层间绝缘膜27，通过在层间绝缘膜27形成的接触孔与n发射极区域24和p基极区域22电连接的主体－发射电极28以及感测－发射电极29，以及与栅电极26电连接的未图示的栅极垫26a。还具备：在n半导体基板21的另一侧的表面层配置的集电区域30，以及与集电区域30电连接的集电极31。在n半导体基板21内，未形成扩散区域的区域为n漂移区域21a。

该IGBT芯片20具有构成主体部32的IGBT和构成感测部33的IGBT。主体部32和感测部33的IGBT共享n漂移区域21a、p集电区域30、集电极31以及栅极垫26a，而p基极区域22、n发射极区域24以及发射电极28、29相互独立。

图12是将IPM500用于变换装置的情况的结构图。将电源和/或负载等的主电路与IPM500的输出端子501、502连接。在过电流经由主电路503而流过构成IPM500的IGBT芯片20的情况下，能够使用由感测电阻52产生的感测电压Vs来保护IPM500不受过电流损坏。具体地，在根据流过与感测部－发射电极29连接的感测电阻52的感测电流Is而产生的感测电压Vs(＝Rs×Is)超过一定值的情况下，从保护操作用逻辑电路54发送栅极断开信号到栅极驱动电路51，使IGBT芯片20截止而保护IPM500不受过电流损坏。

被组装到IPM500的IGBT芯片20为了确认上市运转时针对外部电涌等的耐受量而进行雪崩耐受量试验。

图13是用于确认在IPM500搭载的IGBT芯片20的雪崩耐受量的雪崩耐受量试验装置600的电路图。该IPM的雪崩耐受量试验装置600具有试验电源601、电容602、作为变换器的线圈603，作为筛选试验，实施作为被试验体而在IPM500搭载的IGBT芯片20的雪崩耐受量试验。

在专利文献1中记载有通过以主电流单元包围电流检测单元的周围而配置在半导体基板上，从而提高电流检测单元的破坏耐受量的半导体装置的制造方法。

在专利文献2中记载有通过使电流检测单元区域比主电流单元区域大，从而防止在温度上升了的情况下电流检测电压变大的半导体装置的制造方法。

另外，在专利文献3中记载有在芯片的筛选试验中，能够短时间地进行构成试验装置的接触式探针的维护的半导体芯片的试验装置以及试验方法。

另外，在专利文献4中记载有能够抑制被检测物体被破坏后由持续电流造成的损伤扩大和/或试验电路的损伤的半导体试验装置。

另外，在专利文献5中记载有评价半导体芯片的电气特性的半导体芯片评价装置。

另外，在专利文献6中记载有可在不影响该检查对象半导体装置的雪崩耐压的偏差的状态下，针对检查对象半导体装置施加大致恒定的能量的检查装置。

现有技术文献

专利文献

专利文献1：日本特开平8-46193号公报

专利文献2：日本特开平9-219518号公报

专利文献3：日本特开2010-276477号公报

专利文献4：日本特开2010-181314号公报

专利文献5：日本特开2008-157695号公报

专利文献6：日本特开2006-162426号公报

发明内容

技术问题

如上述图11所示，在IPM500搭载的IGBT芯片20由主体部32和感测部33构成。

主体部32和感测部33的各自单元数(p基极区域的数量)之比为M：1时，感测电流Is为，

[数学式1]

Is＝(1/M)Ic (1)

设感测电阻52的电阻值为Rs，则内置于IPM500的感测电阻52的两端产生的感测电压Vs为，

[数学式2]

Vs＝Rs×Is＝(Rs/M)Ic (2)

图14是图13的搭载在IPM500的IGBT芯片20的雪崩耐受量试验时的时序图，图14(a)是正常情况(合格品的情况)的图，图14(b)是异常情况(不合格品的情况)的图。

表1总结了感测部33和主体部32的雪崩电压(耐压)、感测电流Is和感测电压Vs的关系。

[表1]

在感测部33和主体部32的耐压相等的情况下，数学式(1)所示的感测电流Is得到设计值。另外，图14(a)表示表1中感测电流、电压为正常的情况。

另一方面，关于感测部33的耐压比主体部32的耐压低的情况进行说明。将负极性的栅电压(-Vg)输入到IGBT芯片20的栅极，使搭载在IPM500的IGBT芯片20进行雪崩动作。根据该雪崩动作，流过IGBT芯片20的感测部33的感测电流Is成为动态雪崩电流Iavds而大量流过。因此，如图14(b)所示，由感测电阻52产生的感测电压Vs中出现跳变。

这时，感测部33的IGBT的栅极－发射极之间的电压VGE(sense)为

[数学式3]

VGE(sense)＝Vs+|-Vg| (3)

雪崩动作时的栅电压(-Vg：施加于栅极－发射极之间的反向电压)通常为-Vg＝0～-15V。例如，感测电阻52的电阻值为2kΩ，感测电流Is为50mA时，根据式(2)，感测电压Vs为2kΩ×50mA＝100V。

因此，根据式(3)，感测部33的栅极－发射极电压VGE(sense)为100～115V。例如，在感测部33的栅氧化膜25的厚度为左右的情况下，栅氧化膜25产生绝缘破坏的电压为80～100V，因此若感测部33的栅极－发射极电压VGE(sense)为100～115V，则感测部33的栅氧化膜25产生绝缘破坏，IPM500成为不合格品。

图15是用于说明由图14的时序图中出现的现象的图，图15(a)是正常情况的图，图15(b)是异常情况的图。

在图15(a)中，集电极电流Ic均匀地流过半导体芯片20整个区域，因此感测电流Is按照上述(1)式的比流过，流过感测部33的动态雪崩电流Iavds与集电极电流Ic的动态雪崩电流Iavd相同地，随着时间而降低，感测电流Is以及感测电压Vs上不会出现跳变。

在图15(b)中，感测部33的雪崩电压(耐压)较低，因此感测电流Is突然产生动态雪崩时，大动态雪崩电流Iavds流过感测部33，感测电流Is以及感测电压Vs跳变。因此，作为构成IPM500的感测电阻52和动态雪崩电流Iavds的乘积的电压升高。据此，大电压施加于感测部33的栅电极26和发射电极28之间，而使感测部33的栅氧化膜25遭受损伤。

该搭载了损伤的IGBT芯片20的IPM500由于IPM500的雪崩耐受量试验而造成搭載的IGBT芯片20劣化、破坏，从而使得IPM500的装配合格率降低。另外，将通过该雪崩耐受量试验而合格的IPM500交给顾客，会在实际工作中产生故障等，难以保证长期的可靠性。

接下来，对于在被组装到IPM500之前实施的现有的IGBT芯片20的雪崩耐受量试验进行说明。

图16是用于确认IGBT芯片20的雪崩耐受量的雪崩耐受量试验装置700的电路图。该IGBT芯片20的雪崩耐受量试验装置700具备试验电源11、电容10、作为电感器的线圈9以及栅极驱动电路8。

对于使用该试验装置700来进行雪崩耐受量试验的步骤说明。通过试验电源11对电容10施加试验电压Vcc而充电之后，若对栅极输入导通信号(ON)的栅电压Vg，则集电极电流Ic经由线圈9流通IGB芯片20。接着，若输入截止信号(OFF)的栅电压(-Vg)，则IGBT芯片20变更为关断动作。该关断动作时，集电极电压Vc上升至动态雪崩电压Vavd。为了通过由该动态雪崩电压Vavd和此时流过的动态雪崩电流Iavd的乘积产生的损失来确认IGBT芯片是否有破坏，而进行IGBT芯片20的雪崩耐受量试验。因此，不进行流过感测部33的感测电流Is的测定。

图17是IGBT芯片20的雪崩耐受量试验装置700的主要部分结构图。图17的结构图是接触式探针2、3的周围的结构。

主体－发射电极28以及感测－发射电极29与固定在接触部件5的接触式探针2的一端接触，接触式探针2、3的另一端通过导线等与由线圈9、电容10、试验电源11构成的试验电路连接。另外，由于相邻的接触式探针2、3彼此由该导线连接，因此主体－发射电极28和感测－发射电极29成为短路状态。

图18是IGBT芯片20的雪崩耐受量试验的时序图。主体－发射电极28和感测－发射电极29被短路，从而常态时感测电压Vs为0V。因此，不能确认雪崩动作时的感测部33的动态雪崩电流Iavds。

因此，通过雪崩耐受量试验而被当作合格品的IGBT芯片20中，也会混有感测电流Is跳变的IGBT芯片20。

将该感测电流Is跳变的IGBT芯片20搭载在IPM500时，如前所述，该IPM500通过雪崩耐受量试验而成为不合格品，IPM500的合格率减低，不合格品成本增加。

而且，即使通过雪崩耐受量试验而合格，也具有在实际工作中产生故障的担忧等，长期可靠性的确保成为问题。

另外，在上述专利文献1～6中并没有记载能够测定感测部的动态雪崩电流的试验装置以及试验方法。

技术方案

本发明的目的在于解决上述问题，提供一种能够提高IPM的品质，降低IPM不合格品成本的半导体芯片的试验装置以及试验方法。

为了实现上述目的，根据本发明的实施形态1，是一种半导体芯片的试验装置，包括：第一接触式探针，其一端与主电极接触，所述主电极与具有主体部和电流检测用的感测部的半导体芯片的所述主体部连接；第二接触式探针，其一端与所述感测电极接触；接触部件，其固定所述第一接触式探针和所述第二接触式探针；测定单元，其设置于所述第一接触式探针的另一端和所述第二接触式探针的另一端之间，测定流过第二接触式探针的感测电流；控制电路，其用于控制半导体芯片的开关动作，其中，能够用所述测定单元测定所述感测部的动态雪崩电流。

另外，根据本发明的实施形态2，在实施形态1中，包括如下构成的半导体芯片的试验装置：导电性支撑体，其支撑所述半导体芯片；电感，其一端与所述导电性支撑体连接；电容，其一端与所述电感的另一端连接；电源，其高电位侧与所述电容的一端连接；布线，分别连接所述第一接触式探针的另一端、所述电容的另一端以及所述电源的低电位侧并连接到接地电极。

另外，根据本发明的实施形态3，在实施形态1或2中，优选为所述测定单元包括：感测电阻，其连接于所述第一接触式探针和所述第二接触式探针之间，用于测定流过第二接触式探针的感测电流；电压测定器，其用于检测在所述感测电阻产生的感测电压。

另外，根据本发明的实施形态4，在实施形态1至3的任一形态中，优选为所述感测电阻的电阻值为100Ω～3kΩ。

另外，根据本发明的实施形态5，是使用在实施形态1至4的所述半导体芯片的试验装置来进行的半导体芯片的试验方法，包括：将所述第一接触式探针以及所述第二接触式探针分别与所述半导体芯片的所述主体部和所述感测部连接的步骤；通过所述电源将试验电压施加于所述电容而对该电容充电的步骤；充电后，输入所述半导体芯片的栅电压，使集电极电流经由所述电感流过所述半导体芯片的主体部和感测部的步骤；使所述半导体芯片进行开关动作，并使所述半导体芯片的集电极电压上升，使所述半导体芯片被动态雪崩击穿的步骤；根据所述动态雪崩击穿时的动态雪崩电压，使动态雪崩电流流过所述半导体芯片的所述感测部的步骤；借助所述感测电阻将所述动态雪崩电流变换为感测电压的步骤，其中，测定所述感测电压是否存在跳变，将出现跳变的半导体芯片作为不合格品。

另外，根据本发明的实施形态6，在实施形态5中，优选为将所述感测电压的跳变的相对于地电位的峰值超过所述半导体芯片的栅绝缘膜的绝缘破坏电压相加在所述半导体芯片的栅极施加的负的栅电压的绝对值而得到的电压值的一半的半导体芯片作为不合格品。

另外，根据本发明的实施形态7，在实施形态5或6中，优选为所述半导体芯片是具有感测部的绝缘栅型双极晶体管芯片。

有益效果

根据本发明，提供一种通过设置测定具有感测部的半导体芯片的感测电流的单元，从而能够测定感测部的动态雪崩电流的跳变的半导体芯片的试验装置。

另外，通过使用该试验装置来测定感测部的动态雪崩电压是否存在跳变，将存在跳变的半导体芯片作为不合格的半导体芯片的试验方法，从而能够提高组装了合格的半导体芯片的IPM的品质，降低不合格品成本。

附图说明

图1是说明本发明的第1实施例的半导体芯片的试验装置100的图，(a)是试验装置100的主要部分结构图，(b)是主要部分试验电路图100a。

图2是本发明的第1实施例的半导体芯片的试验装置100的主要部分结构图。

图3是表示本发明的第2实施例的半导体芯片的试验方法的图。

图4是接着图3来表示本发明的第2实施例的半导体芯片的试验方法的图。

图5是接着图4来表示本发明的第2实施例的半导体芯片的试验方法的图。

图6是接着图5来表示本发明的第2实施例的半导体芯片的试验方法的图。

图7是通过图1的IGBT芯片20的试验装置100来进行雪崩耐受量试验时的试验波形图，(a)是合格品的波形图，(b)是不合格品的波形图。

图8是通过图1的IGBT芯片20的试验装置100而实测到感测电压Vs的跳变的试验波形图，(a)是合格品的波形图，(b)是不合格品的波形图。

图9是包括附带电流检测功能的IGBT芯片20的IPM500的主要部分结构图。

图10是IGBT芯片20的等价电路图，(a)是反映出IGBT芯片20的结构的电路图，(b)是(a)的简化表示的电路图。

图11是IGBT芯片20的主要部分截面图。

图12是将IPM500用于变换装置的情况的结构图。

图13是用于确认搭载在IPM500的IGBT芯片20的雪崩耐受量的雪崩耐受量试验装置600的电路图。

图14是图13的在IPM500搭载的IGBT芯片20的雪崩耐受量试验时的时序图，图14(a)是正常情况(合格的情况)的图，图14(b)是异常情况(不合格的情况)的图。

图15是用于说明图14的时序图中出现的现象的图，图15(a)是正常情况的图，图15(b)是异常情况的图。

图16是用于确认IGBT芯片20的雪崩耐受量的雪崩耐受量试验装置700的电路图。

图17是IGBT芯片20的雪崩耐受量试验装置700的主要部分结构图。

图18是图16的雪崩耐受量试验装置700中的IGBT芯片20的雪崩耐受量试验的时序图。

符号说明

1 电极支撑板

2 第一接触式探针

3 第二接触式探针

4 第三触式探针

5 接触部件

6 感测电阻

7 电压测定器

8 栅极驱动电路

9 线圈

10 电容

11 试验电源

12 输入信号端子

20 IGBT芯片

21 n半导体基板

21a n漂移区域

22 p基极区域

23 沟道

24 n发射极区域

25 栅氧化膜

26 栅电极

27 层间绝缘膜

28 主体－发射电极

29 感测－发射电极

30 p接触区域

31 集电极

32 主体部

33 感测部

Is 感测电流

100 半导体芯片的试验装置

100a 半导体芯片的试验装置的主要部分试验电路图

Iavds 感测部的动态雪崩电流

Ic 集电极电流

Im 主体部的集电极电流

Iavd IGBT芯片全体的动态雪崩电流

Vs 感测电压

Vavd IGBT芯片全体的动态雪崩电压

Vc 集电极电压

Rs 感测电阻的电阻值

具体实施方式

用以下实施例说明实施方式。

(实施例1)

图1是说明本发明的第1实施例的半导体芯片的试验装置100的图，图1(a)是试验装置100的主要部分结构图，图1(b)是主要部分试验电路图100a。该半导体芯片的试验装置100是IGBT芯片的雪崩耐受量试验装置，是能够通过感测电阻而测定感测部的动态雪崩电流的装置。

如图1(a)所示，半导体芯片的试验装置100具备：电极支撑板1、一端与主体－发射电极连接的第一接触式探针2、一端与感测－发射电极连接的第二接触式探针3、以及一端与栅极垫连接的第三接触式探针4。还具备：支撑第一接触式探针2、第二接触式探针3以及第三接触式探针4的接触部件5、设置在第一接触式探针2和第二接触式探针3之间的感测电阻6、以及测定由流过感测电阻6的感测电流Is而产生的感测电压Vs的电压测定器7。还具备：将栅电压施加在IGBT芯片的栅极垫的控制电路8、一端与电极支撑板1连接的线圈9、正极侧与线圈9的另一端连接的电容10、以及高电位侧与电容10的正极侧连接的试验电源11。第一接触式探针2的另一端和电容10的负极侧以及试验电源11的负极侧相互连接，且与接地电极GND连接。图中的符号12是控制电路8的信号输入端子。

如图1(b)所示，半导体芯片的试验电路100a由试验电源11、电容10、线圈9、控制电路8、感测电阻6、以及感测电压Vs用的电压测定器7构成。在图1中，作为被试验体的IGBT芯片也用虚线表示。

图2是图1(a)的A部放大图。IGBT芯片20具备：在n半导体基板21的一侧的表面层配置的p基极区域22，贯通p基极区域22而配置的沟道23，以及在p基极区域22的表面层以与沟道23的侧壁接触的方式配置的n发射极区域24。还具备：在沟道23的侧壁隔着栅氧化膜25而配置的栅电极26，填充在沟道23内，覆盖在n发射极区域24和p基极区域22上的层间绝缘膜27，通过在层间绝缘膜27形成的接触孔与n发射极区域24和p基极区域22电连接的主发射电极28以及感测－发射电极29，以及与栅电极26电连接的未图示的栅极垫26a。还具备：在n半导体基板21的另一侧的表面层配置的集电区域30，以及与集电区域30电连接的集电极31。在n半导体基板21内，未形成扩散区域的区域为n漂移区域21a。

使IGBT芯片20的集电极31与电极支撑板1接触，主体－发射电极28与第一接触式探针2接触，感测－发射电极29与第二接触式探针3接触，未图示的栅极垫26a与第三接触式探针4接触。

该IGBT芯片20具有构成主体部32的IGBT和构成感测部33的IGBT。主体部32和感测部33的IGBT共享n漂移区域21a、p接触区域30、集电极31以及栅极垫26a，p基极区域22、n发射极区域24以及发射电极28、29相互独立。

如前所述，通过设置感测电阻6和电压测定器7，从而能够测定感测部33的动态雪崩电流Iavds。通过该动态雪崩电流Iavds流过感测电阻6，从而能够测定感测电压Vs的跳变。其结果，将感测电压Vs下降时产生了跳变电压Vsj的IGBT芯片20作为不合格品而拣选，从而能够提高IPM的装配合格率。另外，能够提高IPM的品质，降低不合格品成本。

另外，也有感测电压Vavds超过(栅氧化膜的绝缘破坏电压(VB)+|栅极反向施加电压(-Vg)|)×0.5时，被判定为不合格品的情况。例如，设绝缘破坏电压＝100V，栅极反向施加电压＝-15V的情况下，产生超过(100V+|-15V|)×0.5＝57.5(V)的电压(从地电位(GND)至跳变电压的峰值的电压(Vsp))时判定为不合格品。如此，通过将感测电压Vs异常上升的IGBT芯片20从组装工序中去除，从而能够降低开关动作时施加于栅氧化膜25的电压(栅极－发射极电压)，而能够提高IPM的长期可靠性。

感测电阻6的电阻值优选在100Ω～2kΩ的范围。不足100Ω，会有感测电压Vs过小而给IPM的工作带来障碍的情况。而若超过2kΩ，在栅极－发射极之间施加的电压变得过高，会产生使栅氧化膜25劣化的情况。

并且，在图1中，由感测电阻6和电压测定器7根据感测电压Vs的跳变来捕捉流过感测部33的动态雪崩电流Iavds的跳变，然而也可以使用电流探针不测定感测电阻6而直接测定感测部33的动态雪崩电流Iavds来捕捉Iavds的跳变。

(实施例2)

图3～图6示出本发明的第2实施例的半导体芯片的试验方法，是按照试验步骤表示的试验步骤的说明图。该半导体芯片的试验方法是使用图1的试验装置100以及试验电路100a来测定IGBT芯片20的感测部33的动态雪崩电流Iavds的方法。

(1)在图3中，将IGBT芯片20载置于电极支撑台1，使第一接触式探针2、第二接触式探针3、第三接触式探针4与主体部32和感测部33以及栅极垫26a接触。接着，通过试验电源22将试验电压Vcc施加于电容10而对电容10充电。

(2)接着，在图4中，电容10被充电之后，借助控制电路8将脉冲波形的栅电压Vg施加于栅极垫26a，集电极电流Ic经由线圈9流过主体部32以及感测部33。该集电极电流Ic、根据线圈9的电感Ｌ和电源电压Vcc而以di/dt＝Vcc/Ｌ的倾斜度上升。这时，集电极电流Ic被分为流过主体部32的主电流Im和流过感测部33的感测电流Is。

(3)接着，在图5中，使栅电压Vg例如设为-15V，并关断IGBT芯片20。这时，正在流过线圈9的集电极电流Ic继续上升，IGBT芯片20的集电极电压Vc开始上升。

(4)接着，在图6中，集电极电压Vc达到动态雪崩电压Vavd时，集电极电流Ic开始减少。该集电极电流Ic是通过IGBT芯片20的p基极区域22和n漂移区域21a的pn结雪崩击穿而流过的动态雪崩电流Iavd。该动态雪崩电压Vavd是在IGBT芯片20的关断过程中流过大雪崩电流时的雪崩电压。根据该动态雪崩电压Vavd和线圈9的电感Ｌ来确定集电极电流Ic的下降的di/dt(＝Vavd/Ｌ)。

IGBT芯片20达到动态雪崩电压Vavd，从而动态雪崩电流Iavd流过IGBT芯片时，该动态雪崩电流Iavd的一部分作为感测电流Is(＝Iavds)流过感测部33。根据该感测电流Is(＝Iavds)和上述的感测电阻6的电阻值Rs的乘积(Rs×Is)而产生感测电压Vs，用电压测定器7测定该感测电压Vs。在感测部33的雪崩电压Vavs比主体部32的雪崩电压Vavm低的情况下，该感测电压Vs中出现跳变。出现跳变的IGBT芯片20作为不合格品而被拣选，从而能够降低在开关动作时施加于栅氧化膜25的电压。其结果，能够提高IPM的品质，降低IPM不合格品成本。另外，能够提高IPM的装配合格率。

另外，如前所述，也有感测电压Vs超过(栅氧化膜的绝缘破坏电压(VB)+|栅极反向施加电压(-Vg)|)×0.5时判定为不合格品的情况。例如，设绝缘破坏电压＝100V、栅极反向施加电压＝-15V的情况下，产生超过(100V+|-15V|)×0.5＝57.5(V)的电压(从地电位(GND)至跳变电压的峰值的电压(Vsp))时判定为不合格品。如此，通过将感测电压Vs异常上升的IGBT芯片20从组装工序中去除，从而能够降低开关动作时施加于栅氧化膜25的电压(栅极－发射极电压)，而能够提高IPM的长期可靠性。

图7是IGBT芯片20关断时的试验时序图，图7(a)是合格品的情况的图，图7(b)是不合格品的情况的图。

感测部33的雪崩电压Vavs降低的IGBT芯片20在由感测电阻6产生的感测电压Vs的上升被测定出来时，能够作为异常品被拣选。能够通过将在感测电压Vs中观察到跳变的IGBT芯片20判定为不合格品而拣选。图中的符号中，Vsp表示感测电压Vs的从GND至跳变部分的峰值的值，Vso表示即将突然产生动态雪崩之前的感测电压Vs(图7(b)所示的Vs从上升转换为下降的电压)，Vsj表示始于Vso的跳变电压的高度。

图8是通过图1的IGBT芯片20的试验装置100(雪崩耐受量试验装置)而实测到感测电压Vs的跳变的试验波形图，图8(a)是合格品的波形图，图8(b)是不合格品的波形图。图8示出雪崩动作时的集电极电流Ic、集电极电压Vc以及感测电压Vs。

如图8(a)所示、感测部33和主体部32没有雪崩电压差(耐压差)的情况(Vavs＝Vavm)或者感测部33的雪崩电压Vavs高的情况下，感测电压Vs没有出现上升。

但是，如图8(b)所示，感测部33的雪崩电压Vavs比主体部32的雪崩电压Vavm低的情况下(Vavs＜Vavm)，如前所述，可观察到感测电压Vavds的上升。

需要说明的是，在上述的实施例中被试验体针对单独的半导体芯片，然而本发明也适用于在半导体晶片形成，并切割为单独的半导体芯片之前的半导体芯片。

Claims (6)

1.一种半导体芯片的试验装置，其特征在于，包括：

第一接触式探针，其一端与主电极接触，所述主电极与具有主体部和电流检测用的感测部的半导体芯片的所述主体部连接；

第二接触式探针，其一端与感测电极接触；

接触部件，其固定所述第一接触式探针和所述第二接触式探针；

测定单元，其设置于所述第一接触式探针的另一端和所述第二接触式探针的另一端之间，测定流过第二接触式探针的感测电流；

控制电路，其用于控制半导体芯片的开关动作；

导电性支撑体，其支撑所述半导体芯片；

电感，其一端与所述导电性支撑体连接；

电容，其一端与所述电感的另一端连接；

电源，其高电位侧与所述电容的一端连接；以及

布线，分别连接有所述第一接触式探针的另一端、所述电容的另一端以及所述电源的低电位侧并连接到接地电极，

其中，用所述测定单元测定所述感测部的动态雪崩电流。

2.如权利要求1所述的半导体芯片的试验装置，其特征在于，所述测定单元包括：

感测电阻，其连接于所述第一接触式探针和所述第二接触式探针之间，用于检测流过所述第二接触式探针的感测电流；

电压测定器，其用于检测在所述感测电阻上产生的感测电压。

3.如权利要求2所述的半导体芯片的试验装置，其特征在于，

所述感测电阻的电阻值为100Ω～3kΩ。

4.一种半导体芯片的试验方法，是使用所述权利要求1至3中的任一项所记载的所述半导体芯片的试验装置来进行的半导体芯片的试验方法，其特征在于，包括：

将所述第一接触式探针以及所述第二接触式探针分别与所述半导体芯片的所述主体部和所述感测部连接的步骤；

通过所述电源将试验电压施加于所述电容而对该电容充电的步骤；

充电后，输入所述半导体芯片的栅电压，使集电极电流经由所述电感流过所述半导体芯片的主体部和感测部的步骤；

使所述半导体芯片进行开关动作，并使所述半导体芯片的集电极电压上升，使所述半导体芯片被动态雪崩击穿的步骤；

根据所述动态雪崩击穿时的动态雪崩电压，使动态雪崩电流流过所述半导体芯片的所述感测部的步骤；

借助感测电阻将所述动态雪崩电流变换为感测电压的步骤，

其中，测定所述感测电压是否存在跳变，将出现跳变的半导体芯片作为不合格品。

5.如权利要求4的半导体芯片的试验方法，其特征在于，

将所述感测电压的跳变的相对于地电位的峰值超过在所述半导体芯片的栅极施加的负的栅电压的绝对值与所述半导体芯片的栅绝缘膜的绝缘破坏电压相加而得到的电压值的一半的半导体芯片作为不合格品。

6.如权利要求4或5所述的半导体芯片的试验方法，其特征在于，所述半导体芯片是具有感测部的绝缘栅型双极晶体管芯片。