JP6988219B2 - 半導体装置、半導体モジュール及び半導体装置の試験方法 - Google Patents

半導体装置、半導体モジュール及び半導体装置の試験方法 Download PDF

Info

Publication number
JP6988219B2
JP6988219B2 JP2017138169A JP2017138169A JP6988219B2 JP 6988219 B2 JP6988219 B2 JP 6988219B2 JP 2017138169 A JP2017138169 A JP 2017138169A JP 2017138169 A JP2017138169 A JP 2017138169A JP 6988219 B2 JP6988219 B2 JP 6988219B2
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor
metal block
test
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017138169A
Other languages
English (en)
Other versions
JP2019021740A (ja
Inventor
良平 ▲高▼柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017138169A priority Critical patent/JP6988219B2/ja
Publication of JP2019021740A publication Critical patent/JP2019021740A/ja
Application granted granted Critical
Publication of JP6988219B2 publication Critical patent/JP6988219B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Bipolar Transistors (AREA)

Description

本発明は、半導体装置、半導体モジュール及び半導体装置の試験方法に関し、特にパワー半導体素子を有する半導体装置及び半導体モジュール並びに当該半導体装置の通電試験方法に関する。
半導体素子について、欠陥等を有する不良素子を取り除くため、一般に通電試験が行われる。特に、炭化珪素(SiC)系半導体素子などのパワー半導体素子については、バイポーラモードで電流を印加した際に、転位を含む素子には通電劣化現象が生じることが知られている(非特許文献1)ため、電流印加によるスクリーニング試験を行うことが考えられる(特許文献1)。
スクリーニング試験においては、電流印加前後の特性変動が無い又は小さい素子を良品と判断するが、通電劣化現象のスクリーニング試験のためには、数100A/cm2の大電流で数分(min)以上の長時間の電流印加が行われる。大電流を印加する試験装置としては、例えば特許文献2に開示されているものがある。
国際公開WO2008/015764号公報 特開2016−11862号公報
Journal of Applied Physics 99, 011101 (2006)
通常の半導体素子試験では大電流の印加は難しいという問題があった。これは、スクリーニング試験のステージと素子との間の接触抵抗による発熱が大きい、素子裏面の熱抵抗が大きく冷却が難しい、素子裏面の凹凸の影響で熱抵抗のばらつきが大きい、といった問題のため、素子温度が高温になりやすいからである。
本発明は上記した点に鑑みてなされたものであり、裏面の熱抵抗及び接触抵抗が小さく、半導体素子試験においてデューティの大きなパルス通電が可能であり、また直流電流印加による通電試験も可能な半導体装置及び半導体装置の試験方法を提供することを目的としている。また、短時間で通電試験が可能な半導体装置及び半導体装置の試験方法を提供することを目的としている。また、当該半導体装置を用いた高性能な半導体モジュールを提供することを目的としている。
本発明の半導体装置は、
表面及び裏面にそれぞれ表面電極及び裏面電極を備えた半導体素子と、
前記半導体素子の前記裏面に導電性の接合材によって接合された金属ブロックと、
からなることを特徴としている。
また、本発明の半導体モジュールは、上記半導体装置の複数個を、当該複数の半導体装置の前記金属ブロックが互いに接触するように基板上に配置して構成されたことを特徴としている。
また、本発明の試験方法は、
上記半導体装置を、前記金属ブロックの裏面が接触するように試験ステージ上に載置するステップと、
前記試験ステージ上に載置された前記半導体装置の前記表面電極及び前記金属ブロックにそれぞれ第1及び第2のプローブを接触させる接触ステップと、
前記第1及び第2のプローブを介して前記半導体素子の前記表面電極及び前記裏面電極間に電流を印加するステップと、
を有することを特徴としている。
実施例1の半導体装置の断面構造を模式的に示す断面図である。 半導体装置の素子側から見た上面を模式的に示す平面図である。 実施例1の半導体装置が載置された通電試験装置を模式的に示す図である。 実施例1の半導体装置の通電試験方法を示すフローチャートである。 試験ステージとの接触熱抵抗の見積値(相対値)をプロットしたグラフである。 実施例1の比較例を示す図であり、半導体素子を試験ステージ上に直接載置した場合を示す図である。 実施例1の改変例を模式的に示すであり、複数のプローブが金属ブロック18の表面18Sに押し当てられている場合を示している。 実施例2の半導体モジュールの断面構造を模式的に示す断面図である。 実施例2の改変例であり、金属ブロックが接触しないように複数の半導体装置が搭載基板上に配置されている場合を示す断面図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
図1Aは、実施例1の半導体装置10の断面構造を模式的に示す断面図である。半導体装置10は、半導体素子11と、半導体素子11の裏面に導電性の接合層17によって接合された金属ブロック18と、からなる。
半導体素子11の表面及び裏面には、それぞれ表面電極及び裏面電極が設けられている。半導体素子11は、MOSFETやバイポーラ・トランジスタ、ダイオードなどである。
特に、半導体素子11は、パワーMOSFET、IGBT(Insulated Gate Bipolar Transistor)、RC−IGBT(逆導通形IGBT)、整流ダイオード等の縦型のパワー半導体素子である。また、半導体素子11は、例えばSiC(炭化珪素)系半導体素子又はGaN(窒化ガリウム)系半導体素子等のパワー半導体素子である。なお、以下においては、半導体素子11がSiCパワー半導体素子(MOSFET)である場合を例に説明するが、これに限定されない。
より詳細には、半導体素子11の表面には表面電極としてソース(S)13、ゲート(G)14が設けられており、裏面には裏面電極としてドレイン(D)15が設けられている。
前述のように、半導体素子11の裏面は導電性の接合材からなる接合層17によって金属ブロック18に接合されており、金属ブロック18は裏面電極であるドレイン(D)15に電気的に接続されている。
金属ブロック18は熱伝導率の高い金属、例えば銅、銀などを用いることができる。また、金属ブロック18の表面には、金などの接触抵抗の低い金属がメッキ等により設けられていてもよい。
図1Bは、図1Aに対応する図であり、半導体装置10の素子側から見た上面を模式的に示す上面図である。金属ブロック18の表面(接合面)18Sは半導体素子11よりも大なる面積を有し、半導体素子11は金属ブロック18の外縁から離間する位置に接合されている。
すなわち、金属ブロック18の表面18Sは露出した表面部分を有する。例えば、半導体素子11は数mm角の大きさで、金属ブロック18の表面18Sは半導体素子11の周囲に数mm程度の幅の露出した表面部分を有する。
なお、金属ブロック18は、半導体素子11のサイズに応じた種々のサイズを用い得るが、一例を挙げれば、半導体素子11が数mm角のサイズを有する場合、金属ブロック18の表面18Sは半導体素子11の周囲に0.5〜4mm程度の幅の露出した表面部分を有し、金属ブロック18の厚さは、好ましくは0.5−4mm、より好ましくは1−2mm程度である。
なお、半導体素子11の裏面の接合層17は、例えば、半田付け、金属微粒子接合、溶射、ロウ付け等の方法によって形成することができる。
図2は、半導体装置10が載置された通電試験装置20の概要構成を模式的に示す図である。以下においては、半導体素子11がパワーMOSFETであり、当該パワーMOSFETの通電試験を行う場合を例に説明する。
図2に示すように、通電試験装置20には、試験ステージ21、複数のプローブ(又はコンタクトピン)を有するプローブカード23及び試験回路25が備えられている。なお、半導体素子11の裏面電極(ドレインD)15の図示は省略している。
試験回路25には、プローブカード23に試験電流を供給する電源回路、また、半導体素子11の電気的特性を測定するための測定回路等の回路が設けられている。
プローブカード25には、半導体装置10とのコンタクトを取り、試験電流を半導体装置10に供給し、また特性測定のための複数のプローブ(探針)が設けられている。より詳細には、プローブカード25は、それぞれ半導体素子11のソース(S)13、ゲート(G)14及びドレイン(D)15に接続するためのプローブC1A,C1B,C2を有している。
プローブカード23の複数のプローブは半導体装置10に押し当てられてコンタクトが取られるが、当該複数のプローブの各々の当該押圧力を独立に調整できるように構成されている。
また、試験回路25には、所定の試験を行い、また測定値等についての演算及び不良判定等を行う演算回路や制御回路(CPU)等が設けられていてもよい。また、試験回路25には、試験電流の電流値やパルス電流のデューティ等の設定値、測定条件、測定値、不良判定条件等を格納するメモリが設けられていてもよい。
試験ステージ21は、例えば、通電試験中の半導体装置10を冷却できるように冷却ステージとして構成されている。
図3は、半導体装置10の通電試験方法を示すフローチャートである。図2、図3を参照しつつ半導体装置10の通電試験方法について以下に説明する。
まず、半導体装置10は、半導体装置10の金属ブロック18の裏面が接触するように通電試験装置20の試験ステージ21上に載置される(図3のステップS11、図2)。
次に、プローブカード23の複数のプローブが半導体装置10に押し当てられ、コンタクトが取られる(ステップS12)。具体的には、プローブC1A、C1Bが半導体素子11の表面電極であるソース(S)13、ゲート(G)14にそれぞれ押し当てられ、プローブC2は金属ブロック18の表面18Sに押し当てられる。より詳細には、プローブC2は、半導体素子11の周囲に露出した金属ブロック18の表面に押し当てられる。
なお、後に詳述するように、プローブC1Aを半導体素子11の表面電極に押し当てる圧力よりも大なる圧力でプローブC2を金属ブロック18の表面18Sに押し当てることが好ましい。
次に、試験回路25によって、半導体装置10の初期特性が測定され、測定結果が試験回路25に設けられたメモリに格納される(ステップS13)。
次に、試験回路25によって、プローブC1A(第1のプローブ)とプローブC2(第2のプローブ)の間に所定電流の通電がなされ、通電試験が行われる(ステップS14)。具体的には、図2に示すように、半導体素子11のソース13−ドレイン15間に試験電流が流れる。例えば、ソース13からドレイン15に電流(電流密度J、破線で模式的に示す)が流れる。
通電試験の終了後、試験回路25によって、半導体装置10の特性が測定される。通電試験の実施前に行われた半導体装置10の初期特性との比較評価がなされ、特性変動が規定値よりも大きな素子が不良品として判定される(スクリーニング)(ステップS15)。半導体装置10の特性としては、例えばMOSFETのオン抵抗などがある。このように、例えば積層欠陥等の転位により特性劣化を生じた素子のスクリーニングが行われる。
次に、さらに、他の半導体装置10の通電試験を行う場合には(ステップS16、YES)、ステップS11に戻り、当該他の半導体装置10について上記したステップ(ステップS11〜S15)を繰り返す。通電試験を終了する場合には(ステップS16、NO)、当該フローを終了する。
なお、半導体装置10について逐次試験を行う場合を例に説明したが、複数の半導体装置10を同時に試験ステージ21上に載置し、同時に複数の半導体装置10の通電試験を行うよう通電試験装置20が構成されていてもよい。
上記した構成の半導体装置10によれば、半導体素子11の裏面が金属ブロック18に接合されているため、接触抵抗と熱抵抗を低減でき、バラつきも抑えられる。これにより、チップ温度を低く保つことができる。また、許容されるチップ温度内で印加電流値を大きくでき、試験の加速が可能である。
すなわち、従来の試験においては、金属製ステージに半導体素子を載せ、表面電極にプローブ等を押し当てて試験を行うが、この方法では裏面電極とステージとの間の接触が不安定であり、接触抵抗が高く、熱抵抗が高い等の理由で半導体素子が高温になりやすい。また、素子裏面やステージの凹凸によるバラつきが大きく、試験精度が劣っていた。
この点について、以下に具体的に説明する。通電試験においては、通電劣化を生じる素子のスクリーニングのため、素子の定格等に応じて、所定の電流や電流密度及び通電時間により通電が行われる。以下においては、素子の保証温度が175℃で、電流密度Jが100A/cm2、累計15分間の電流印加を行う場合を例に説明する。
従来技術においては、通電試験において電流印加中に素子の保証温度(175℃)を超えてはならず、過剰な温度上昇を抑制するために、例えばデューティが30%程度以下のパルス状の電流が印加される。デューティが30%で累計15分間の通電が必要な場合、このときのスクリーニング試験に要する時間は50分間(=15/0.3)である。
一方、本実施例によれば、半導体素子11の裏面が金属ブロック18に接合されているため、接触抵抗及び熱抵抗が低減され、半導体素子11の温度上昇が抑制される。従って、従来よりも大きなデューティのパルス通電が可能であり、また直流電流印加による通電試験も可能である。これにより、スクリーニング試験の所要時間を短縮することができる。例えば、直流電流印加により通電試験を行う場合、上記の例では、スクリーニング試験に要する時間を15分に短縮できる。
さらに、図2に示すように、プローブC1Aを半導体素子11のソース(S)13に圧力P1で押し当て、プローブC2を金属ブロック18の表面18Sに、圧力P1よりも大なる圧力P2で押し当てるようにしてもよい。この点について、以下に具体的な例を挙げて説明する。
図4は、プローブの圧力を0〜1MPaの範囲で変化させたときの試験ステージ21との接触熱抵抗の見積値(相対値)をプロットしたグラフである。なお、金属ブロック18として銅ブロックを仮定し、銅のビッカース硬度を350MPa、熱伝導率を400W/mKとして相対値を算出した。なお、当該接触熱抵抗の圧力依存性は、日本機械学会論文集 A編,76(763):344-350(http://www.lib.kobe-u.ac.jp/repository/90001529.pdf)を参照して算出した。
具体的には、図5に示すように、半導体素子11を試験ステージ21上に直接載置し、プローブC1A及びC1Bの圧力をP1=0.003MPaとした場合(比較例)、図4から接触熱抵抗の相対値は85.7と見積もられた。
一方、半導体素子11の裏面に金属ブロック18が接合された本実施例の場合、プローブC1A及びC2の圧力がそれぞれP1=0.003MPa、P2=0.5MPaのとき、接触熱抵抗の相対値は16.6と見積もられた。すなわち、本実施例の場合、接触熱抵抗は約1/5に低減(放熱効果は約5倍に向上)すると見積もられた。
当該算出結果から具体的な接触熱抵抗を本実施例及び上記比較例の場合について見積もった。ここで、半導体素子11、接合層17及び金属ブロック18の大きさは全て3mm角、厚さはそれぞれ0.5mm,0.1mm,1mmとし、熱抵抗はそれぞれ0.3K/W,0.4K/W,0.45K/Wとして算出した。
半導体素子11を試験ステージ21上に直接載置した場合(比較例)、半導体素子11と試験ステージ21との接触熱抵抗は約20K/Wであり、本実施例の場合の接触熱抵抗は約4K/Wであった。すなわち、接触熱抵抗は1/5に低減(放熱効果は5倍に向上)すると見積もられた。
図6は実施例1の改変例を模式的に示す図であり、複数のプローブが金属ブロック18の表面18Sに押し当てられている場合を示している。
より詳細には、プローブカード23の2つのプローブC2A,C2Bが半導体装置10の金属ブロック18の表面18Sに同時に押し当てられている。実施例1の場合と同様に、プローブC2A,C2Bは、プローブC1Aが半導体素子11の表面電極に押し当てる圧力P1よりも大なる圧力P2で金属ブロック18の表面18Sに押し当てられることが好ましい。
かかる構成によれば、金属ブロック18と試験ステージ21との接触熱抵抗が実施例1の場合よりもさらに低減される。
また、図6に示すように、プローブC2A,C2Bは、金属ブロック18が試験ステージ21に均等に押し当てられるように、それぞれ半導体素子11を挟んで反対側の位置に押し当てられることが好ましい。
この例においては、2つのプローブC2A,C2Bが同一の圧力P2で金属ブロック18の表面18Sに押し当てられる場合について説明したが、異なる圧力で押し当てられてもよい。また、2つのプローブC2A,C2Bが金属ブロック18の表面18Sに押し当てられる場合について説明したが、複数のプローブ(3つ以上)が金属ブロック18の表面18Sに押し当てられるように構成されていてもよい。
以上、説明したように、本実施例によれば、接触抵抗及び熱抵抗が低減され、半導体素子11の温度上昇を抑制することができる。従って、従来よりも大きなデューティのパルス通電が可能であり、また直流電流印加による通電試験も可能な半導体装置及び半導体装置の試験方法が提供される。これにより、スクリーニング試験の所要時間を短縮することができる。また、半導体素子内での局所的な過熱を抑制することが可能であり、従来よりも大きな電流(電流密度)による通電試験も可能である。
さらに、従来、通電試験自体によって半導体素子に過大な負荷、ダメージを与えるリスクがあった。しかしながら、本実施例によれば、半導体素子へのダメージを低減し、また収率低下を低減することが可能な半導体装置及び半導体装置の試験方法が提供される。
図7は、実施例2の半導体モジュール30の断面構造を模式的に示す断面図である。半導体モジュール30は、搭載基板31と、搭載基板31上に配置された複数の半導体装置10とからなる。
より詳細には、複数の半導体装置10は搭載基板31に半田等の導電性の接合材からなる接合層35によって接合されている。また、複数の半導体装置10の金属ブロック18が互いに接触するように基板上に配置されている。
搭載基板31は、金属箔32及び金属箔34と、金属箔32及び34間に挟持された絶縁性基板33とからなる。金属箔32は、例えば銅回路板であり、絶縁性基板33は、例えばアルミナ等のセラミクスからなる。搭載基板31は、例えばDCB(Direct Copper Bond)基板等の放熱用絶縁基板である。
本実施例によれば、複数の半導体装置10の金属ブロック18が互いに接触するように配置されているので、熱抵抗及び電気抵抗が低減される。また、半導体素子11及び金属ブロック18が接合されているため、半導体素子を搭載基板に直接接合する場合に比べ、比較的柔らかい半田層が1層増加しており、熱膨張差を吸収しやすく、熱応力が緩和される。従って、特性劣化やクラック等の発生が低減される。
なお、本実施例の改変例として、図8に示すように、複数の半導体装置10の金属ブロック18が接触しないように搭載基板31上に配置されていてもよい。この場合においても、半導体素子を搭載基板に直接接合する場合に比べ、熱応力の緩和、特性劣化やクラック等の発生の低減という効果が得られる。
10:半導体装置、11:半導体素子、13,14:表面電極、15:裏面電極、17:接合層、18:金属ブロック、20:通電試験装置、21:試験ステージ、23:プローブカード、25:試験回路、30:半導体モジュール、31:搭載基板、32,34:金属箔、33:絶縁性基板、35:接合層、C1A,C1B,C2:プローブ

Claims (6)

  1. 各々が、表面及び裏面にそれぞれ表面電極及び裏面電極を備えた半導体素子と前記半導体素子の前記裏面に導電性の接合材によって接合された金属ブロックとからなる複数の半導体装置を有し、
    前記複数の半導体装置の前記金属ブロックが互いに接触するように基板上に配置して構成された半導体モジュール
  2. 前記半導体素子が接合された前記金属ブロックの表面は前記半導体素子よりも大なる面積を有し、前記半導体素子は前記金属ブロックの前記表面の外縁から離間する位置に接合されている請求項1に記載の半導体モジュール
  3. 前記半導体素子は縦型パワー半導体素子である請求項1又は2に記載の半導体モジュール
  4. 前記半導体素子は、炭化珪素(SiC)系半導体素子である請求項1ないし3のいずれか1に記載の半導体モジュール
  5. 表面及び裏面にそれぞれ表面電極及び裏面電極を備えた半導体素子と前記半導体素子の前記裏面に導電性の接合材によって接合された金属ブロックとからなり、前記半導体素子が接合された前記金属ブロックの表面が前記半導体素子よりも大なる面積を有する半導体装置を、前記金属ブロックの裏面が接触するように試験ステージ上に載置するステップと、
    前記試験ステージ上に載置された前記半導体装置の前記表面電極に第1のプローブを、前記金属ブロックに複数のコンタクトピンからなる第2のプローブを、それぞれ接触させる接触ステップと、
    前記第1及び第2のプローブを介して前記半導体素子の前記表面電極及び前記裏面電極間に電流を印加するステップと、
    を有する半導体装置の試験方法。
  6. 前記接触ステップにおいて、前記複数のコンタクトピンは前記半導体素子を挟んで互いに反対側の位置に押し当てられる請求項5に記載の試験方法。
JP2017138169A 2017-07-14 2017-07-14 半導体装置、半導体モジュール及び半導体装置の試験方法 Active JP6988219B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017138169A JP6988219B2 (ja) 2017-07-14 2017-07-14 半導体装置、半導体モジュール及び半導体装置の試験方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017138169A JP6988219B2 (ja) 2017-07-14 2017-07-14 半導体装置、半導体モジュール及び半導体装置の試験方法

Publications (2)

Publication Number Publication Date
JP2019021740A JP2019021740A (ja) 2019-02-07
JP6988219B2 true JP6988219B2 (ja) 2022-01-05

Family

ID=65355801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017138169A Active JP6988219B2 (ja) 2017-07-14 2017-07-14 半導体装置、半導体モジュール及び半導体装置の試験方法

Country Status (1)

Country Link
JP (1) JP6988219B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7338258B2 (ja) * 2019-06-19 2023-09-05 株式会社レゾナック 接合材評価方法、及び評価試験装置
JP7313315B2 (ja) * 2020-05-19 2023-07-24 三菱電機株式会社 半導体装置の製造方法及び電力制御回路の製造方法
JP7561964B2 (ja) 2021-03-12 2024-10-04 三菱電機株式会社 通電検査装置および通電検査方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008141111A (ja) * 2006-12-05 2008-06-19 Denso Corp 半導体装置及び半導体装置のチップクラック検査方法
JP5631038B2 (ja) * 2010-04-01 2014-11-26 三菱電機株式会社 半導体装置の製造方法
WO2014009997A1 (ja) * 2012-07-11 2014-01-16 三菱電機株式会社 半導体装置およびその製造方法
JP2014053403A (ja) * 2012-09-06 2014-03-20 Rohm Co Ltd パワーモジュール半導体装置
JP6135294B2 (ja) * 2013-05-17 2017-05-31 富士電機株式会社 半導体チップの試験装置および試験方法
JP2015046491A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 ワイドバンドギャップ半導体装置および半導体モジュールの製造方法、ならびにワイドバンドギャップ半導体装置および半導体モジュール

Also Published As

Publication number Publication date
JP2019021740A (ja) 2019-02-07

Similar Documents

Publication Publication Date Title
CN107408538B (zh) 电路基板及半导体装置
US9723707B2 (en) Power module substrate, power module substrate with heatsink, power module, and method for producing power module substrate
JP6988219B2 (ja) 半導体装置、半導体モジュール及び半導体装置の試験方法
JP5627789B2 (ja) 半導体装置とその製造方法
JP6148800B1 (ja) ヒータチップ及び接合装置及び接合方法
JP6448388B2 (ja) 電力用半導体装置
US9741628B2 (en) Method for manufacturing semiconductor module and intermediate assembly unit of the same
JP3922538B2 (ja) セラミックス回路基板の製造方法
US9978664B2 (en) Semiconductor module
US11454601B2 (en) Substrate evaluation chip and substrate evaluation device
JP6499642B2 (ja) ワイヤボンディング構造の製造方法、ワイヤボンディング構造、電子装置
TW201643974A (zh) 具有用於安裝半導體晶粒減少夾子移動之導體夾子的導線架
KR102020070B1 (ko) 전력반도체 모듈 및 전력반도체 모듈의 제조 방법
JP2016031324A (ja) 通電評価装置
JP7313315B2 (ja) 半導体装置の製造方法及び電力制御回路の製造方法
JP2010253503A (ja) ヒータチップ及び接合装置
JP6884217B2 (ja) 凹形湾曲部を備えた底部プレートを有する半導体モジュール
JP2016143826A (ja) 電力用半導体装置、超音波接合方法および超音波接合装置
JP6421674B2 (ja) パワーモジュール用基板及びその製造方法
JP7243201B2 (ja) ヒートシンク付き絶縁回路基板の製造方法及びヒートシンク付き絶縁回路基板
CN110945651B (zh) 在端子的脚部下方的金属化层中具有凹陷的功率半导体模块
Gersh Reliability Evaluation of Large-Area Sintered Direct Bonded Aluminum Substrates for Medium-Voltage Power Modules
JP7497629B2 (ja) 半導体チップの試験装置および試験方法
JP2007042754A (ja) パワーモジュール
Dobre et al. Chip structure metallization impact on thermally induced faults in power IC devices

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200615

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210330

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210526

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20210526

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211102

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211115

R150 Certificate of patent or registration of utility model

Ref document number: 6988219

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150