JP2019021740A

JP2019021740A - 半導体装置、半導体モジュール及び半導体装置の試験方法

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Publication number: JP2019021740A
Application number: JP2017138169A
Authority: JP
Inventors: 良平 ▲高▼柳; Ryohei Takayanagi
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2017-07-14
Filing date: 2017-07-14
Publication date: 2019-02-07
Anticipated expiration: 2037-07-14
Also published as: JP6988219B2

Abstract

【課題】熱抵抗及び接触抵抗が小さく、半導体素子試験においてデューティの大きなパルス通電及び直流電流が可能な半導体装置及び半導体装置の試験方法を提供する。【解決手段】半導体装置１０は、表面及び裏面にそれぞれ表面電極１３、１４及び裏面電極１５を備えた半導体素子１１の裏面に導電性の接合材からなる接合層１７によって金属ブロック１８が接合されている。【選択図】図１Ａ

Description

本発明は、半導体装置、半導体モジュール及び半導体装置の試験方法に関し、特にパワー半導体素子を有する半導体装置及び半導体モジュール並びに当該半導体装置の通電試験方法に関する。

半導体素子について、欠陥等を有する不良素子を取り除くため、一般に通電試験が行われる。特に、炭化珪素（ＳｉＣ）系半導体素子などのパワー半導体素子については、バイポーラモードで電流を印加した際に、転位を含む素子には通電劣化現象が生じることが知られている（非特許文献１）ため、電流印加によるスクリーニング試験を行うことが考えられる（特許文献１）。

スクリーニング試験においては、電流印加前後の特性変動が無い又は小さい素子を良品と判断するが、通電劣化現象のスクリーニング試験のためには、数１００Ａ／ｃｍ²の大電流で数分（min）以上の長時間の電流印加が行われる。大電流を印加する試験装置としては、例えば特許文献２に開示されているものがある。

国際公開ＷＯ２００８／０１５７６４号公報特開２０１６−１１８６２号公報

Journal of Applied Physics 99, 011101 (2006)

通常の半導体素子試験では大電流の印加は難しいという問題があった。これは、スクリーニング試験のステージと素子との間の接触抵抗による発熱が大きい、素子裏面の熱抵抗が大きく冷却が難しい、素子裏面の凹凸の影響で熱抵抗のばらつきが大きい、といった問題のため、素子温度が高温になりやすいからである。

本発明は上記した点に鑑みてなされたものであり、裏面の熱抵抗及び接触抵抗が小さく、半導体素子試験においてデューティの大きなパルス通電が可能であり、また直流電流印加による通電試験も可能な半導体装置及び半導体装置の試験方法を提供することを目的としている。また、短時間で通電試験が可能な半導体装置及び半導体装置の試験方法を提供することを目的としている。また、当該半導体装置を用いた高性能な半導体モジュールを提供することを目的としている。

本発明の半導体装置は、
表面及び裏面にそれぞれ表面電極及び裏面電極を備えた半導体素子と、
前記半導体素子の前記裏面に導電性の接合材によって接合された金属ブロックと、
からなることを特徴としている。

また、本発明の半導体モジュールは、上記半導体装置の複数個を、当該複数の半導体装置の前記金属ブロックが互いに接触するように基板上に配置して構成されたことを特徴としている。

また、本発明の試験方法は、
上記半導体装置を、前記金属ブロックの裏面が接触するように試験ステージ上に載置するステップと、
前記試験ステージ上に載置された前記半導体装置の前記表面電極及び前記金属ブロックにそれぞれ第１及び第２のプローブを接触させる接触ステップと、
前記第１及び第２のプローブを介して前記半導体素子の前記表面電極及び前記裏面電極間に電流を印加するステップと、
を有することを特徴としている。

実施例１の半導体装置の断面構造を模式的に示す断面図である。半導体装置の素子側から見た上面を模式的に示す平面図である。実施例１の半導体装置が載置された通電試験装置を模式的に示す図である。実施例１の半導体装置の通電試験方法を示すフローチャートである。試験ステージとの接触熱抵抗の見積値（相対値）をプロットしたグラフである。実施例１の比較例を示す図であり、半導体素子を試験ステージ上に直接載置した場合を示す図である。実施例１の改変例を模式的に示すであり、複数のプローブが金属ブロック１８の表面１８Ｓに押し当てられている場合を示している。実施例２の半導体モジュールの断面構造を模式的に示す断面図である。実施例２の改変例であり、金属ブロックが接触しないように複数の半導体装置が搭載基板上に配置されている場合を示す断面図である。

以下に本発明の好適な実施例を詳細に説明する。なお、以下の説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１Ａは、実施例１の半導体装置１０の断面構造を模式的に示す断面図である。半導体装置１０は、半導体素子１１と、半導体素子１１の裏面に導電性の接合層１７によって接合された金属ブロック１８と、からなる。

半導体素子１１の表面及び裏面には、それぞれ表面電極及び裏面電極が設けられている。半導体素子１１は、ＭＯＳＦＥＴやバイポーラ・トランジスタ、ダイオードなどである。

特に、半導体素子１１は、パワーＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＲＣ−ＩＧＢＴ（逆導通形ＩＧＢＴ）、整流ダイオード等の縦型のパワー半導体素子である。また、半導体素子１１は、例えばＳｉＣ（炭化珪素）系半導体素子又はＧａＮ（窒化ガリウム）系半導体素子等のパワー半導体素子である。なお、以下においては、半導体素子１１がＳｉＣパワー半導体素子（ＭＯＳＦＥＴ）である場合を例に説明するが、これに限定されない。

より詳細には、半導体素子１１の表面には表面電極としてソース（Ｓ）１３、ゲート（Ｇ）１４が設けられており、裏面には裏面電極としてドレイン（Ｄ）１５が設けられている。

前述のように、半導体素子１１の裏面は導電性の接合材からなる接合層１７によって金属ブロック１８に接合されており、金属ブロック１８は裏面電極であるドレイン（Ｄ）１５に電気的に接続されている。

金属ブロック１８は熱伝導率の高い金属、例えば銅、銀などを用いることができる。また、金属ブロック１８の表面には、金などの接触抵抗の低い金属がメッキ等により設けられていてもよい。

図１Ｂは、図１Ａに対応する図であり、半導体装置１０の素子側から見た上面を模式的に示す上面図である。金属ブロック１８の表面（接合面）１８Ｓは半導体素子１１よりも大なる面積を有し、半導体素子１１は金属ブロック１８の外縁から離間する位置に接合されている。

すなわち、金属ブロック１８の表面１８Ｓは露出した表面部分を有する。例えば、半導体素子１１は数ｍｍ角の大きさで、金属ブロック１８の表面１８Ｓは半導体素子１１の周囲に数ｍｍ程度の幅の露出した表面部分を有する。

なお、金属ブロック１８は、半導体素子１１のサイズに応じた種々のサイズを用い得るが、一例を挙げれば、半導体素子１１が数ｍｍ角のサイズを有する場合、金属ブロック１８の表面１８Ｓは半導体素子１１の周囲に０．５〜４ｍｍ程度の幅の露出した表面部分を有し、金属ブロック１８の厚さは、好ましくは０．５−４ｍｍ、より好ましくは１−２ｍｍ程度である。

なお、半導体素子１１の裏面の接合層１７は、例えば、半田付け、金属微粒子接合、溶射、ロウ付け等の方法によって形成することができる。

図２は、半導体装置１０が載置された通電試験装置２０の概要構成を模式的に示す図である。以下においては、半導体素子１１がパワーＭＯＳＦＥＴであり、当該パワーＭＯＳＦＥＴの通電試験を行う場合を例に説明する。

図２に示すように、通電試験装置２０には、試験ステージ２１、複数のプローブ（又はコンタクトピン）を有するプローブカード２３及び試験回路２５が備えられている。なお、半導体素子１１の裏面電極（ドレインＤ）１５の図示は省略している。

試験回路２５には、プローブカード２３に試験電流を供給する電源回路、また、半導体素子１１の電気的特性を測定するための測定回路等の回路が設けられている。

プローブカード２５には、半導体装置１０とのコンタクトを取り、試験電流を半導体装置１０に供給し、また特性測定のための複数のプローブ（探針）が設けられている。より詳細には、プローブカード２５は、それぞれ半導体素子１１のソース（Ｓ）１３、ゲート（Ｇ）１４及びドレイン（Ｄ）１５に接続するためのプローブＣ１Ａ，Ｃ１Ｂ，Ｃ２を有している。

プローブカード２３の複数のプローブは半導体装置１０に押し当てられてコンタクトが取られるが、当該複数のプローブの各々の当該押圧力を独立に調整できるように構成されている。

また、試験回路２５には、所定の試験を行い、また測定値等についての演算及び不良判定等を行う演算回路や制御回路（ＣＰＵ）等が設けられていてもよい。また、試験回路２５には、試験電流の電流値やパルス電流のデューティ等の設定値、測定条件、測定値、不良判定条件等を格納するメモリが設けられていてもよい。

試験ステージ２１は、例えば、通電試験中の半導体装置１０を冷却できるように冷却ステージとして構成されている。

図３は、半導体装置１０の通電試験方法を示すフローチャートである。図２、図３を参照しつつ半導体装置１０の通電試験方法について以下に説明する。

まず、半導体装置１０は、半導体装置１０の金属ブロック１８の裏面が接触するように通電試験装置２０の試験ステージ２１上に載置される（図３のステップＳ１１、図２）。

次に、プローブカード２３の複数のプローブが半導体装置１０に押し当てられ、コンタクトが取られる（ステップＳ１２）。具体的には、プローブＣ１Ａ、Ｃ１Ｂが半導体素子１１の表面電極であるソース（Ｓ）１３、ゲート（Ｇ）１４にそれぞれ押し当てられ、プローブＣ２は金属ブロック１８の表面１８Ｓに押し当てられる。より詳細には、プローブＣ２は、半導体素子１１の周囲に露出した金属ブロック１８の表面に押し当てられる。

なお、後に詳述するように、プローブＣ１Ａを半導体素子１１の表面電極に押し当てる圧力よりも大なる圧力でプローブＣ２を金属ブロック１８の表面１８Ｓに押し当てることが好ましい。

次に、試験回路２５によって、半導体装置１０の初期特性が測定され、測定結果が試験回路２５に設けられたメモリに格納される（ステップＳ１３）。

次に、試験回路２５によって、プローブＣ１Ａ（第１のプローブ）とプローブＣ２（第２のプローブ）の間に所定電流の通電がなされ、通電試験が行われる（ステップＳ１４）。具体的には、図２に示すように、半導体素子１１のソース１３−ドレイン１５間に試験電流が流れる。例えば、ソース１３からドレイン１５に電流（電流密度Ｊ、破線で模式的に示す）が流れる。

通電試験の終了後、試験回路２５によって、半導体装置１０の特性が測定される。通電試験の実施前に行われた半導体装置１０の初期特性との比較評価がなされ、特性変動が規定値よりも大きな素子が不良品として判定される（スクリーニング）（ステップＳ１５）。半導体装置１０の特性としては、例えばＭＯＳＦＥＴのオン抵抗などがある。このように、例えば積層欠陥等の転位により特性劣化を生じた素子のスクリーニングが行われる。

次に、さらに、他の半導体装置１０の通電試験を行う場合には（ステップＳ１６、YES）、ステップＳ１１に戻り、当該他の半導体装置１０について上記したステップ（ステップＳ１１〜Ｓ１５）を繰り返す。通電試験を終了する場合には（ステップＳ１６、NO）、当該フローを終了する。

なお、半導体装置１０について逐次試験を行う場合を例に説明したが、複数の半導体装置１０を同時に試験ステージ２１上に載置し、同時に複数の半導体装置１０の通電試験を行うよう通電試験装置２０が構成されていてもよい。

上記した構成の半導体装置１０によれば、半導体素子１１の裏面が金属ブロック１８に接合されているため、接触抵抗と熱抵抗を低減でき、バラつきも抑えられる。これにより、チップ温度を低く保つことができる。また、許容されるチップ温度内で印加電流値を大きくでき、試験の加速が可能である。

すなわち、従来の試験においては、金属製ステージに半導体素子を載せ、表面電極にプローブ等を押し当てて試験を行うが、この方法では裏面電極とステージとの間の接触が不安定であり、接触抵抗が高く、熱抵抗が高い等の理由で半導体素子が高温になりやすい。また、素子裏面やステージの凹凸によるバラつきが大きく、試験精度が劣っていた。

この点について、以下に具体的に説明する。通電試験においては、通電劣化を生じる素子のスクリーニングのため、素子の定格等に応じて、所定の電流や電流密度及び通電時間により通電が行われる。以下においては、素子の保証温度が１７５℃で、電流密度Ｊが１００Ａ／ｃｍ²、累計１５分間の電流印加を行う場合を例に説明する。

従来技術においては、通電試験において電流印加中に素子の保証温度（１７５℃）を超えてはならず、過剰な温度上昇を抑制するために、例えばデューティが３０％程度以下のパルス状の電流が印加される。デューティが３０％で累計１５分間の通電が必要な場合、このときのスクリーニング試験に要する時間は５０分間（＝15/0.3）である。

一方、本実施例によれば、半導体素子１１の裏面が金属ブロック１８に接合されているため、接触抵抗及び熱抵抗が低減され、半導体素子１１の温度上昇が抑制される。従って、従来よりも大きなデューティのパルス通電が可能であり、また直流電流印加による通電試験も可能である。これにより、スクリーニング試験の所要時間を短縮することができる。例えば、直流電流印加により通電試験を行う場合、上記の例では、スクリーニング試験に要する時間を１５分に短縮できる。

さらに、図２に示すように、プローブＣ１Ａを半導体素子１１のソース（Ｓ）１３に圧力Ｐ１で押し当て、プローブＣ２を金属ブロック１８の表面１８Ｓに、圧力Ｐ１よりも大なる圧力Ｐ２で押し当てるようにしてもよい。この点について、以下に具体的な例を挙げて説明する。

図４は、プローブの圧力を０〜１ＭＰａの範囲で変化させたときの試験ステージ２１との接触熱抵抗の見積値（相対値）をプロットしたグラフである。なお、金属ブロック１８として銅ブロックを仮定し、銅のビッカース硬度を３５０ＭＰａ、熱伝導率を４００Ｗ／ｍＫとして相対値を算出した。なお、当該接触熱抵抗の圧力依存性は、日本機械学会論文集Ａ編,76(763):344-350（http://www.lib.kobe-u.ac.jp/repository/90001529.pdf）を参照して算出した。

具体的には、図５に示すように、半導体素子１１を試験ステージ２１上に直接載置し、プローブＣ１Ａ及びＣ１Ｂの圧力をＰ１＝０．００３ＭＰａとした場合（比較例）、図４から接触熱抵抗の相対値は８５．７と見積もられた。

一方、半導体素子１１の裏面に金属ブロック１８が接合された本実施例の場合、プローブＣ１Ａ及びＣ２の圧力がそれぞれＰ１＝０．００３ＭＰａ、Ｐ２＝０．５ＭＰａのとき、接触熱抵抗の相対値は１６．６と見積もられた。すなわち、本実施例の場合、接触熱抵抗は約１／５に低減（放熱効果は約５倍に向上）すると見積もられた。

当該算出結果から具体的な接触熱抵抗を本実施例及び上記比較例の場合について見積もった。ここで、半導体素子１１、接合層１７及び金属ブロック１８の大きさは全て３ｍｍ角、厚さはそれぞれ０．５ｍｍ，０．１ｍｍ，１ｍｍとし、熱抵抗はそれぞれ０．３Ｋ／Ｗ，０．４Ｋ／Ｗ，０．４５Ｋ／Ｗとして算出した。

半導体素子１１を試験ステージ２１上に直接載置した場合（比較例）、半導体素子１１と試験ステージ２１との接触熱抵抗は約２０Ｋ／Ｗであり、本実施例の場合の接触熱抵抗は約４Ｋ／Ｗであった。すなわち、接触熱抵抗は１／５に低減（放熱効果は５倍に向上）すると見積もられた。

図６は実施例１の改変例を模式的に示す図であり、複数のプローブが金属ブロック１８の表面１８Ｓに押し当てられている場合を示している。

より詳細には、プローブカード２３の２つのプローブＣ２Ａ，Ｃ２Ｂが半導体装置１０の金属ブロック１８の表面１８Ｓに同時に押し当てられている。実施例１の場合と同様に、プローブＣ２Ａ，Ｃ２Ｂは、プローブＣ１Ａが半導体素子１１の表面電極に押し当てる圧力Ｐ１よりも大なる圧力Ｐ２で金属ブロック１８の表面１８Ｓに押し当てられることが好ましい。

かかる構成によれば、金属ブロック１８と試験ステージ２１との接触熱抵抗が実施例１の場合よりもさらに低減される。

また、図６に示すように、プローブＣ２Ａ，Ｃ２Ｂは、金属ブロック１８が試験ステージ２１に均等に押し当てられるように、それぞれ半導体素子１１を挟んで反対側の位置に押し当てられることが好ましい。

この例においては、２つのプローブＣ２Ａ，Ｃ２Ｂが同一の圧力Ｐ２で金属ブロック１８の表面１８Ｓに押し当てられる場合について説明したが、異なる圧力で押し当てられてもよい。また、２つのプローブＣ２Ａ，Ｃ２Ｂが金属ブロック１８の表面１８Ｓに押し当てられる場合について説明したが、複数のプローブ（３つ以上）が金属ブロック１８の表面１８Ｓに押し当てられるように構成されていてもよい。

以上、説明したように、本実施例によれば、接触抵抗及び熱抵抗が低減され、半導体素子１１の温度上昇を抑制することができる。従って、従来よりも大きなデューティのパルス通電が可能であり、また直流電流印加による通電試験も可能な半導体装置及び半導体装置の試験方法が提供される。これにより、スクリーニング試験の所要時間を短縮することができる。また、半導体素子内での局所的な過熱を抑制することが可能であり、従来よりも大きな電流（電流密度）による通電試験も可能である。

さらに、従来、通電試験自体によって半導体素子に過大な負荷、ダメージを与えるリスクがあった。しかしながら、本実施例によれば、半導体素子へのダメージを低減し、また収率低下を低減することが可能な半導体装置及び半導体装置の試験方法が提供される。

図７は、実施例２の半導体モジュール３０の断面構造を模式的に示す断面図である。半導体モジュール３０は、搭載基板３１と、搭載基板３１上に配置された複数の半導体装置１０とからなる。

より詳細には、複数の半導体装置１０は搭載基板３１に半田等の導電性の接合材からなる接合層３５によって接合されている。また、複数の半導体装置１０の金属ブロック１８が互いに接触するように基板上に配置されている。

搭載基板３１は、金属箔３２及び金属箔３４と、金属箔３２及び３４間に挟持された絶縁性基板３３とからなる。金属箔３２は、例えば銅回路板であり、絶縁性基板３３は、例えばアルミナ等のセラミクスからなる。搭載基板３１は、例えばＤＣＢ（Direct Copper Bond）基板等の放熱用絶縁基板である。

本実施例によれば、複数の半導体装置１０の金属ブロック１８が互いに接触するように配置されているので、熱抵抗及び電気抵抗が低減される。また、半導体素子１１及び金属ブロック１８が接合されているため、半導体素子を搭載基板に直接接合する場合に比べ、比較的柔らかい半田層が１層増加しており、熱膨張差を吸収しやすく、熱応力が緩和される。従って、特性劣化やクラック等の発生が低減される。

なお、本実施例の改変例として、図８に示すように、複数の半導体装置１０の金属ブロック１８が接触しないように搭載基板３１上に配置されていてもよい。この場合においても、半導体素子を搭載基板に直接接合する場合に比べ、熱応力の緩和、特性劣化やクラック等の発生の低減という効果が得られる。

１０：半導体装置、１１：半導体素子、１３，１４：表面電極、１５：裏面電極、１７：接合層、１８：金属ブロック、２０：通電試験装置、２１：試験ステージ、２３：プローブカード、２５：試験回路、３０：半導体モジュール、３１：搭載基板、３２，３４：金属箔、３３：絶縁性基板、３５：接合層、Ｃ１Ａ，Ｃ１Ｂ，Ｃ２：プローブ

Claims

表面及び裏面にそれぞれ表面電極及び裏面電極を備えた半導体素子と、
前記半導体素子の前記裏面に導電性の接合材によって接合された金属ブロックと、
からなる半導体装置。
前記半導体素子が接合された前記金属ブロックの表面は前記半導体素子よりも大なる面積を有し、前記半導体素子は前記金属ブロックの前記表面の外縁から離間する位置に接合されている請求項１に記載の半導体装置。
前記半導体素子は縦型パワー半導体素子である請求項１又は２に記載の半導体装置。
前記半導体素子は、炭化珪素（ＳｉＣ）系半導体素子である請求項１ないし３のいずれか１に記載の半導体装置。
請求項１ないし４のいずれか１に記載の半導体装置の複数個を、当該複数の半導体装置の前記金属ブロックが互いに接触するように基板上に配置して構成された半導体モジュール。
請求項１ないし４のいずれか１に記載の半導体装置を、前記金属ブロックの裏面が接触するように試験ステージ上に載置するステップと、
前記試験ステージ上に載置された前記半導体装置の前記表面電極に第１のプローブを、前記金属ブロックに第２のプローブを、それぞれ接触させる接触ステップと、
前記第１及び第２のプローブを介して前記半導体素子の前記表面電極及び前記裏面電極間に電流を印加するステップと、
を有する半導体装置の試験方法。
前記接触ステップは、前記表面電極に前記第１のプローブを押圧する圧力よりも高い圧力で前記第２のプローブを前記金属ブロックの前記表面に押圧する請求項６に記載の試験方法。