JP6369151B2

JP6369151B2 - 半導体チップの試験装置、試験方法および試験回路

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Publication number: JP6369151B2
Application number: JP2014119568A
Authority: JP
Inventors: 良池口
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2014-06-10
Filing date: 2014-06-10
Publication date: 2018-08-08
Anticipated expiration: 2034-06-10
Also published as: JP2015232501A; CN105277864A; CN105277864B

Description

この発明は、半導体チップの試験装置、試験方法および試験回路に関し、特にダイオードチップの逆回復特性の試験装置および試験方法に関する。

図１３は、従来のダイオードチップの逆回復特性の試験回路図と試験波形図であり、同図（ａ）は試験回路図、同図（ｂ）は試験波形図である。ここでは、ダイオードチップは、例えばＦＷＤ（フリーホイーリングダイオード）チップ４である。

ＦＷＤチップ４の逆回復特性試験とは、試験回路５００ａを構成するＩＧＢＴ３をターンオンおよびターンオフさせることで、ＦＷＤチップ４を逆回復動作させ、規定の条件でＦＷＤチップ４が破壊しないことを確認する。また、逆回復特性（逆回復電流や逆回復時間など）を測定し、規格値と比較してＦＷＤチップ４の良否判定を行うテストである。チップ段階で不良品を除去することで、製造コストを低減することができる。

図１３において、電源１で充電された電源コンデンサ２にＩＧＢＴ３と、ＩＧＢＴ３のエミッタと電源１との間にカソードがＩＧＢＴ３のエミッタに接続されるようにＦＷＤ４（チップと同一符号を付す）を逆直列に接続する。ＩＧＢＴ３をオン、オフすることで、ＦＷＤ４と並列接続した負荷コイル５に電流を流す。このＩＧＢＴ３の１回目のオフ時に負荷コイル５とＦＷＤ４を通る還流電流ＩＦ４が流れる。２回目のオン時に、短絡電流Ｉ１が流れ、この短絡電流Ｉ１で還流電流ＩＦ４が打ち消され、ＦＷＤ４が逆回復動作に入る。逆回復動作が終了すると、電源コンデンサ２から供給された供給電流は電流Ｉ２としてＩＧＢＴ３と負荷コイル５を通って電源コンデンサ２に戻る。その後、２回目のオフ時によって、電源コンデンサ２は切り離され、還流電流ＩＦ４が再度流れる。この２回目の還流電流ＩＦ４が流れ終わったところで、逆回復特性試験は終了する。

前記の逆回復特性試験での試験条件（逆回復電流の−ｄｉ／ｄｔなど）はコンデンサ２、スイッチングＩＧＢＴ３、ＦＷＤ４を結ぶ主回路配線Ｆのインダクタンスに影響される。このインダクタンスが大きいと、規格の電力損失を得るための−ｄｉ／ｄｔを印加する逆回復特性試験が困難になる。

図１３（ｂ）において、ｔ１でＩＧＢＴ３をオンさせ、ｔ２でＩＧＢＴ３をオフさせて還流電流ＩＦ４を流す。ｔ３でＩＧＢＴ３を再度オンさせて逆回復特性試験を行う。ｔ４でＩＧＢＴ３を再度しオフさせ、ＦＷＤ４に還流電流ＩＦ４を流す。この還流電流ＩＦ４の減衰時間は極めて長い時間かかる。この減衰時定数τは負荷コイル５のインダクタンスを還流電流ＩＦ４の経路の配線抵抗で割った値であり、配線抵抗が小さいためτは大きな値になる。

特許文献１には、半導体チップにおいて、高精度で安定的な特性試験の実施を目的をとして、チップコンタクト部の低インダクタンス構造を実現したことが記載されている。

図１４は、特許文献１に記載のチップＣでの特性試験装置の構成図である。検査用保持部材は、チップＣを載置可能な基台３０と，基台３０に載置されたチップＣを位置決めするピン４２と、チップＣが載置される載置領域とチップＣが載置されない露出領域に亘って形成される金属膜４０を備えている。チップＣの検査の際には、チップＣを検査用保持部材の載置領域に固定し、プローブピン１０ａをチップＣの上面端子Ｃ１に接触し、他のプローブピン１０ｃを露出領域の金属膜４０に接触させる。これにより、試験回路の抵抗やインダクタンスの低減を実現する。尚、図中の符号で、３１はチップ載置部、４１は金属膜、４３は吸引口、４４はバイパス吸引口、４４ａ開口部、６０はテスト回路、６１はフリッティング回路、６２はスイッチング回路である。

図１５は、従来のＦＷＤチップの逆回復特性の試験装置５００の要部構成図である。この試験装置５００は、ＦＷＤチップ４を載せる試験電極１３と、ＦＷＤチップ４を抑えて電流を流すコンタクトプローブ１０と、主回路配線Ｆと、ＩＧＢＴ３と、負荷コイル５と、電源コンデンサ２と、電源１を備える。主回路配線Ｆは配線１１ａで構成される。

ＦＷＤチップ４の逆回復試験において、逆回復特性試験終了後に試験電流がＦＷＤチップ４と負荷コイル５に転流し、還流電流ＩＦ４となって、ＦＷＤチップ４に比較的長時間流れる。ＦＷＤチップ４はコンタクトプローブ１０により試験電極１３に圧接されている。しかし、試験電極１３とコンタクトプローブ１０との接触部での接触抵抗は大きく、該接触部での電力損失が大きい。この大きい電力損失が長時間発生すると試験電極１３に損傷を与える。

また、ＦＷＤチップ４の逆回復特性試験に関して、規定の損失となるように−ｄｉ／ｄｔを印加するには、特許文献１に記載のチップコンタクト部のインダクタンスを減少させるだけでは、ＦＷＤのアノード・カソード間のインダクタンスが低減されるのみであり、不十分である。

特開２００８−１０１９４４号公報

この発明の目的は、試験電極の損傷を抑えることができる半導体チップの試験装置、試験方法および試験回路を提供することにある。

前記の目的を達成するために、この発明の第１の実施の態様について、
被試験用ダイオードチップの逆回復特性を試験するチップの試験装置において、電源と、前記電源のプラス極に高電位端子が接続する第１スイッチング素子と、前記第１スイッチング素子の低電位端子と第１配線により一端が接続するインダクタンスを含む負荷と、前記負荷の一端と接続し前記被試験用ダイオードのカソードを接触させて載置するための試験電極と、前記負荷の他端と前記電源のマイナス極とを第２スイッチング素子を介して接続する第２配線と、前記被試験用ダイオードのアノードに接触させるためのコンタクトプローブと、前記コンタクトプローブを支持する第１支持部と、前記コンタクトプローブの他端と前記第２配線とを接触させるためのコンタクト材を支持する第２支持部と、を備えた支持部材と、前記負荷の一端にカソードが接続する回路用ダイオードと、前記回路用ダイオードのアノードと低電位端子が接続し、高電位端子が前記負荷の他端に接続する第３スイッチング素子と、を備え、前記第２スイッチング素子は、高電位側端子が前記負荷に接続し、低電位端子が前記第２配線に接続する構成とする。

この発明によれば、試験電極の損傷を抑えることができる半導体チップの試験装置および試験方法を提供することができる。

この発明に係る第１実施例の半導体チップの試験装置１００の要部構成図である。図１の試験装置１００の試験波形図である。この発明に係る第２実施例の試験方法を説明する説明図である。図３に続く、この発明に係る第２実施例の試験方法を説明する説明図である。図４に続く、この発明に係る第２実施例の試験方法を説明する説明図である。図５に続く、この発明に係る第２実施例の試験方法を説明する説明図である。図６に続く、この発明に係る第２実施例の試験方法を説明する説明図である。図７に続く、この発明に係る第２実施例の試験方法を説明する説明図である。図８に続く、この発明に係る第２実施例の試験方法を説明する説明図である。図９に続く、この発明に係る第２実施例の試験方法を説明する説明図である。この発明に係る第３実施例の半導体チップの試験装置２００の説明図であり、（ａ）は試験装置２００の要部構成図、（ｂ）は試験回路２００ａの回路図である。各部の波形図である。従来のダイオードチップの逆回復特性の試験回路図と試験波形図であり、（ａ）は試験回路図、（ｂ）は試験波形図である。特許文献１に記載のチップＣでの特性試験装置の構成図である。従来のＦＷＤチップの逆回復特性の試験装置５００の要部構成図である。

実施の形態を以下の実施例で説明する。従来と同一部位には同一符号を付した。

図１は、この発明に係る第１実施例の半導体チップの試験装置１００の要部構成図である。この試験装置１００は、ＦＷＤチップ４の逆回復特性を試験する試験装置であり、試験回路１００ａの主回路配線Ｆの低インダクタンス化と試験電極１３の損傷防止を実現できる。

この試験装置１００は、ＦＷＤチップ４を載せる試験電極１３と、ＦＷＤチップ４を抑えて電流を流すコンタクトプローブ１０と、コンタクト材１１、コンタクトブロック９を備える。コンタクト材１１は、針状の導電性部材からなり、複数本配置されている。試験電極１３は損傷を受けたとき取り外しできるように脱着可能にする。脱着の個所は試験電極１３と下側の平板１２ｂとの接続点である。また、主回路配線Ｆとなる平行平板基板１２と、ＩＧＢＴ３と、還流電流を停止させるＩＧＢＴ８とを備える。また、電源１と，電源コンデンサ２と、負荷コイル５と、さらに迂回回路Ｇを備える。迂回回路Ｇは、ＩＧＢＴ７と、回路用ダイオード６を備える。電源コンデンサ２はプラス電極２ａの導体１６を介してＩＧＢＴ３のコレクタ電極Ｃに接続し、マイナス電極２ｂは平行平板基板１２の上側の平板１２ａに接続する。導体１４を介して、ＩＧＢＴ８，７、負荷コイル５が互いに接続する。導体１５を介してＩＧＢＴ７と回路用ダイオード６が接続する。電源コンデンサ２のプラス極２ａは導体１６を介してＩＧＢＴ３のコレクタ端子に接続し、マイナス端子２ｂは平行平板基板１２の上側の銅板１２ａに接続する。

また、前記の平行平板基板１２は絶縁板１２ｃを挟んで、上下に導電性の平板１２ａ、１２ｂを貼り付け自己インダクタンスと相互インダクタンスを減らしている。

図１において、被試験チップであるＦＷＤチップ４（ＦＷＤと同一符号を付す）の上面に接触させるコンタクトプローブ１０を搭載した支持部材９があり、これと一体構造としたコンタクト材１１がある。支持部材９は、第１支持部であるコンタクトブロック９１と第２支持部である支持部材９２と板状の導電部材９３から構成される。コンタクト材１１は支持部材９２に固定される。また、支持部材９２は導電部材９３に固定され、コンタクト材１１と導電部材９３との電気的接続を行う配線を備える。この支持部材９は昇降機構を備え、ＦＷＤチップ試験時に下降する。下降すると、ステージ１３に載置されているＦＷＤチップ４及び平行平板基板１２のおもて側の平板１２ａに同時にコンタクトプローブ１０及びコンタクト材１１が接触し、試験回路１００ａの電路を短配線で構築する。さらに、被試験チップであるＦＷＤチップ４とコンデンサ２及びＩＧＢＴ３の閉回路の接続にはこの平行平板基板１２の上下の平板を用いる。

この平行平板基板１２を用いることでインダクタンスを低減できて、規定の損失となるような−ｄｉ／ｄｔを印加して逆回復特性試験を行うことができる。

尚、図中で小さな文字で示したＣはコレクタ電極、Ｅはエミッタ電極、Ａはアノード電極、Ｋはカソード電極である。

図２は、図１の試験装置１００の試験波形図である。ＶＧＥ３はＩＧＢＴ３のゲート電圧、ＶＧＥ７はＩＧＢＴ７のゲート電圧、ＶＧＥ８はＩＧＢＴ８のゲート電圧である。ＩＦ４はＦＷＤ４を流れる還流電流、ＩＦ６は回路用ダイオード６を通して流れる電流、ＩＬは負荷コイル５を流れる電流である。

ｔ１でＩＧＢＴ３をオンさせ、ｔ２でＩＧＢＴ３をオフさせてＦＷＤ４に還流電流ＩＦ４を流す。ｔ３でＩＧＢＴ３を再度オンさせてＦＷＤ４の逆回復特性試験（逆回復耐量試験も含む）を行う。ｔ４でＩＧＢＴ３を再度オフさせ、電源コンデンサ２を切り離す。このとき再度ＦＷＤ４には還流電流ＩＦ４が流れる。ｔ５でＩＧＢＴ７をオンさせ、ＩＧＢＴ８をオフさせて、還流電流ＩＦ４を回路用ダイオード６とＩＧＢＴ７で構成される迂回回路Ｇへ転流させて、電流ＩＦ６を流す。この電流ＩＦ６が減少してゼロになった時点で逆回復特性試験は終了する。従って、ＦＷＤ４に還流電流ＩＦ４が流れるのはｔ２−ｔ３とｔ４−ｔ５の間の２か所である。この実施例１では、ｔ４−ｔ５の間に流れる電流（電流波形でＪの個所）の流れる期間を短くして試験電極１３の損傷を防ぐことである。

図３〜図１０は、この発明に係る第２実施例の試験方法を説明する説明図である。（ａ）は試験装置の断面図、（ｂ）は試験回路図である。

まず、図３において、図１に示す試験電極１３にＦＷＤチップ４を載置する。

つぎに、図４において、コンタクトプローブ１０をＦＷＤチップ４のアノード電極Ａに接触させて、ＦＷＤチップ４のカソード電極Ｋと試験電極１０を圧接する。また、コンタクト材１１を平行平板基板１２の上側の平板１２ａに接触させる。ＩＧＢＴ８をオン状態にし、ＩＧＢＴ３をオフ状態にしておく。

つぎに、図５において、ＩＧＢＴ３をオンにして、電流Ｉｏ（例えば、１００Ａ）を負荷コイル５、ＩＧＢＴ８を経由して流す。

つぎに、図６において、ＩＧＢＴ３をオフさせ、負荷コイルとＩＧＢＴ８を経由し電源1に戻る電流をＦＷＤ４に転流させる。この転流電流は還流電流ＩＦ４として、負荷コイル５、ＩＧＢＴ８を経由して還流する。この還流電流ＩＦ４はＦＷＤ４の規定の順方向電流（例えば、１００Ａ）となる。

つぎに、図７において、再度、ＩＧＢＴ３をオンし、電源１で充電されている電源コンデンサ２からＩＧＢＴ３を経由して、ＦＷＤチップ４へ規定の−ｄｉ／ｄｔの短絡電流Ｉｓ（Ｉｏ）を流す。この短絡電流Ｉｓによって、ＦＷＤチップ４に流れる還流電流ＩＦ４（ＦＷＤチップ４の順電流）は打ち消され、ＦＷＤチップ４は逆回復期間に入る。ＦＷＤチップ４には規定の−ｄｉ／ｄｔの逆回復電流が流れ、逆回復電圧が印加される。この逆回復責務にＦＷＤチップ４が耐えると合格、破壊すると不合格とする。この短絡電流Ｉｓを流す−ｄｉ／ｄｔは主回路配線Ｆのインダクタンスに依存する。このインダクタンスを小さくして、大きな−ｄｉ／ｄｉで逆回復特性試験を行うことが重要である。また、逆回復電流や逆回復電圧などの逆回復特性を測定する。

つぎに、図８において、ＦＷＤチップ４の逆回復試験後に還流電流ＩＦ４は電源１に向かって電流Ｉｏとして流れる。

つぎに、図９において、再度ＩＧＢＴ３をオフすると、再度ＦＷＤ４チップに還流電流ＩＦ４が流れる。

つぎに、図１０において、ＩＧＢＴ７をオンさせ同時にＩＧＢＴ８をオフさせて、負荷コイル５に流れている電流ＩＬを迂回回路Ｇへ転流させて、ＦＷＤチップ４に流れる還流電流ＩＦ４をオフにする。迂回回路Ｇへ転流し回路用ダイオード６に流れる電流ＩＦ６がゼロになった段階で、試験電極１３からＦＷＤチップ４を取り出して逆回復特性試験は終了する。

迂回回路ＧにＦＷＤチップ４に流れる還流電流ＩＦ４を転流させることで、ＦＷＤチップ４に流れる還流電流ＩＦ４の通流期間を大幅に短縮できて、試験電極１３の損傷を防止することができる。この試験電極１３の損傷はＦＷＤチップ４が逆回復特性試験で破壊した場合には、チップの溶融が試験電極１３にも影響を及ぼして損傷を招く。そのため、ＦＷＤチップ４が合格した場合のみ試験電極１３の損傷を防止できることになる。

図１１は、この発明に係る第３実施例の半導体チップの試験装置２００の説明図であり、同図（ａ）は試験装置２００の要部構成図、同図（ｂ）は試験装置２００の回路図２００ａである。図１の試験装置１００との違いは、迂回回路Ｇを削除し、ＩＧＢＴ８に抵抗Ｒを並列接続した点ある。ＦＷＤ４に流れる還流電流ＩＦ４を抵抗Ｒで速やかに減衰させて、試験電極１３の損傷を防止する。迂回回路Ｇが無いので回路が簡単になり、また、図示しない駆動回路も簡単になる。

図１２は、各部の波形図である。Ｑ部の還流電流ＩＦ４の減衰が抵抗Ｒにより大きくなり、試験電極１３の損傷を防止できる。

尚、前記の実施例１，２では試験用スイッチング素子としてＩＧＢＴを用いた例を示したが、これに限ることはなく、ＭＯＳＦＥＴやバイポーラトランジスタなども用いることができる。

１電源
２電源コンデンサ
３，７，８ＩＧＢＴ
４ＦＷＤまたはＦＷＤチップ
５負荷コイル
６回路用ダイオード
９コンタクトブロック
１０コンタクトプローブ
１１コンタクト材
１２平行平板基板
１２ａ上側の平板
１２ｂ下側の平板
１２ｃ絶縁板
１３試験電極
１４,１５，１６導体
Ｒ抵抗
１００，２００試験装置

Claims

被試験用ダイオードチップの逆回復特性を試験するチップの試験装置において、
電源と、
前記電源のプラス極に高電位端子が接続する第１スイッチング素子と、
前記第１スイッチング素子の低電位端子と第１配線により一端が接続するインダクタンスを含む負荷と、
前記負荷の一端と接続し前記被試験用ダイオードのカソードを接触させて載置するための試験電極と、
前記負荷の他端と前記電源のマイナス極とを第２スイッチング素子を介して接続する第２配線と、
前記被試験用ダイオードのアノードに接触させるためのコンタクトプローブと、
前記コンタクトプローブを支持する第１支持部と、前記コンタクトプローブの他端と前記第２配線とを接触させるためのコンタクト材を支持する第２支持部と、を備えた支持部材と、
前記負荷の一端にカソードが接続する回路用ダイオードと、
前記回路用ダイオードのアノードと低電位端子が接続し、高電位端子が前記負荷の他端に接続する第３スイッチング素子と、
を備え、
前記第２スイッチング素子は、高電位側端子が前記負荷に接続し、低電位端子が前記第２配線に接続することを特徴とするチップの試験装置。
被試験用ダイオードチップの逆回復特性を試験するチップの試験装置において、
電源と、
前記電源のプラス極に高電位端子が接続する第１スイッチング素子と、
前記第１イッチング素子の低電位端子と第１配線により一端が接続するインダクタンスを含む負荷と、
前記負荷の一端と接続し前記被試験用ダイオードのカソードを接触させて載置するための試験電極と、
前記負荷の他端と前記電源のマイナス極とを第２スイッチング素子を介して接続する第２配線と、
前記被試験用ダイオードのアノードに接触させるためのコンタクトプローブと、
前記コンタクトプローブを支持する第１支持部と、前記コンタクトプローブの他端と前記第２配線とを接触させるためのコンタクト材を支持する第２支持部と、を備えた支持部材と、
前記第２スイッチング素子と並列接続される抵抗と、
を備え、
前記第２スイッチング素子は、高電位側端子が前記負荷に接続し、低電位端子が前記第２配線に接続することを特徴とするチップの試験装置。
前記第１配線と前記第２配線が絶縁板を挟んだ平行平板基板であることを特徴とする請求項１または２に記載のチップの試験装置。
前記回路用ダイオードと前記第３スイッチング素子で迂回回路を構成することを特徴とする請求項１に記載のチップの試験装置。
前記支持部材が昇降機構を備えることを特徴とする請求項１または２に記載のチップの試験装置。
前記請求項１または２において、前記コンタクトプローブを前記被試験用ダイオードの
アノードに接触させ、同時に前記コンタクト材を前記第２配線に接触させて逆回復特性試験を行うことを特徴とする試験方法。
前記被試験用ダイオードチップが、ＦＷＤチップ、ｐｎ接合ダイオードチップ、ＭＯＳＦＥＴチップのボディダイオードのいずれかであることを特徴とする請求項６記載のチップの試験方法。
電源のプラス極に高電位端子が接続する第１スイッチング素子と、
前記第１スイッチング素子の低電位端子と一端が接続するインダクタンスを含む負荷と、
前記負荷の一端とカソードが接続する被試験用ダイオードと、
前記負荷の他端と高電位側端子が接続し低電位端子が前記電源のマイナス極と接続する第２スイッチング素子、
前記負荷の一端にカソードが接続する回路用ダイオードと、
前記回路用ダイオードのアノードと低電位端子が接続し、高電位端子が前記負荷の他端に接続する第３スイッチング素子と、
を備え、
前記第２スイッチング素子の低電位側端子と前記被試験用ダイオードのアノードとが接続することを特徴とするチップの試験回路。
電源のプラス極に高電位端子が接続する第１スイッチング素子と、
前記第１スイッチング素子の低電位端子と一端が接続するインダクタンスを含む負荷と、
前記負荷の一端とカソードが接続する被試験用ダイオードと、
前記負荷の他端と高電位側端子が接続し低電位端子が前記電源のマイナス極と接続する第２スイッチング素子、
前記第２スイッチング素子と並列接続される抵抗と、
を備え、
前記第２スイッチング素子の低電位側端子と前記被試験用ダイオードのアノードとが接続することを特徴とするチップの試験回路。