DE102015212864A1 - Halbleitervorrichtung und Herstellungsverfahren hierfür - Google Patents

Halbleitervorrichtung und Herstellungsverfahren hierfür Download PDF

Info

Publication number
DE102015212864A1
DE102015212864A1 DE102015212864.4A DE102015212864A DE102015212864A1 DE 102015212864 A1 DE102015212864 A1 DE 102015212864A1 DE 102015212864 A DE102015212864 A DE 102015212864A DE 102015212864 A1 DE102015212864 A1 DE 102015212864A1
Authority
DE
Germany
Prior art keywords
dummy
semiconductor region
electrode
semiconductor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102015212864.4A
Other languages
English (en)
Inventor
Tomofusa Shiga
Hiromitsu Tanabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE102015212864A1 publication Critical patent/DE102015212864A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

Eine Halbleitervorrichtung liefert einen Elementanordnungsbereich an/in einem Halbleitersubstrat (10) mit: einem ersten Halbleiterbereich (11) am Halbleitersubstrat; einem zweiten Halbleiterbereich (13) am ersten Halbleiterbereich; einer Mehrzahl von Grabengates (15), welche den ersten Halbleiterbereich durchtreten und den zweiten Halbleiterbereich erreichen; einem dritten Halbleiterbereich (12) in Kontakt mit dem Grabengate; einem vierten Halbleiterbereich (14) an einer rückwärtigen Oberfläche; einer ersten Elektrode (23) in Verbindung mit den ersten und zweiten Halbleiterbereichen; und einer zweiten Elektrode (31) in Verbindung mit dem vierten Halbleiterbereich. Jedes Grabengate enthält ein Hauptgrabengate (15a) zur Erzeugung eines Kanals und ein Dummy-Grabengate (15b) zur Verbesserung der Stehspannung. Die Vorrichtung weist weiterhin auf: eine Dummy-Gateverdrahtung (21) zum Aufbringen einer bestimmten Spannung auf das Dummy-Grabengate; und ein Dummy-Kissen (22) in Verbindung mit der Dummy-Gateverdrahtung. Dummy-Kissen und erste Elektrode sind über ein leitfähiges Bauteil (26) verbunden.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem bipolaren Transistor mit isoliertem Gate, der ein Dummy-Grabengate hat, sowie ein Herstellungsverfahren für die Halbleitervorrichtung.
  • Es ist bekannt, dass ein Grabengate („trench gate”) angeordnet werden kann, um die Stehspannung eines bipolaren Transistors mit isoliertem Gate (IGBT) zu verbessern. Das Testen der Stehspannung oder Spannungsfestigkeit eines isolierten Films oder die Messung eines Spielraums eines Dummy-Grabengates wird durchgeführt, indem ein bestimmtes Potenzial zwischen einer Gateelektrode und einer Emitterelektrode des Dummy-Grabengates angelegt wird, wie beispielsweise in der JP 2013-251466 A beschrieben.
  • Es ist jedoch üblich, dass die Gateelektrode während der Herstellung eines Elements mit der Emitterelektrode verbunden ist und der Dummy-Gategraben festgelegt ist, um das gleiche Potenzial wie das Emitterpotenzial des IGBT zu haben. Folglich kann das Testen der Stehspannung am Dummy-Grabengate nach Abschluss der Ausbildung der oberen Schicht (d. h. des Außenabschnitts an der Oberfläche eines Halbleitersubstrats) des IGBT nicht durchgeführt werden.
  • Da die Verteilungen elektrischer Felder in einer Anzahl von Elementen, welche einen IGBT bilden, beim Vorgang des Ausbildens der oberen Schicht und dem Abschluss der Ausbildung der oberen Schicht unterschiedlich sind, ist es möglich, dass mit einem herkömmlichen Verfahren die Stehspannung nicht genau gemessen werden kann.
  • Es ist folglich Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, bei der das Testen einer Stehspannung an einem Dummy-Grabengate genau durchführbar ist. Weiterhin soll mit dem Gegenstand der vorliegenden Erfindung ein Herstellungsverfahren für eine derartige Halbleitervorrichtung geschaffen werden.
  • Ein erster Aspekt der vorliegenden Erfindung betrifft eine Halbleitervorrichtung. Die Halbleitervorrichtung beinhaltet einen Elementanordnungsbereich, der auf Seiten einer Hauptoberfläche des Halbleitersubstrats angeordnet ist, aufweisend: einen ersten Halbleiterbereich, der in einem Oberflächenabschnitt des Halbleitersubstrats auf Seiten der Hauptoberfläche angeordnet ist; einen zweiten Halbleiterbereich, der den ersten Halbleiterbereich kontaktiert und an einer Position tiefer als der erste Halbleiterbereich angeordnet ist; eine Mehrzahl von Grabengates, welche den ersten Halbleiterbereich durchtreten und den zweiten Halbleiterbereich erreichen; einen dritten Halbleiterbereich, der in dem ersten Halbleiterbereich angeordnet ist, um in Kontakt mit jedem der Mehrzahl von Grabengates zu sein; einen vierten Halbleiterbereich, der in einem Oberflächenabschnitt des Halbleitersubstrats auf Seiten einer Rückenfläche gegenüberliegend der Seite der Hauptoberfläche angeordnet ist; eine erste Elektrode, welche an einer Hauptoberfläche angeordnet und elektrisch mit dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich verbunden ist; und eine zweite Elektrode, die an einer Rückenfläche angeordnet und elektrisch mit dem vierten Halbleiterbereich verbunden ist. Jedes aus der Mehrzahl von Grabengates enthält ein Hauptgrabengate zur Erzeugung eines Kanals durch Anlegen einer Spannung und ein Dummy-Grabengate, welches zur Kanalerzeugung nicht beiträgt, um eine Stehspannung der Halbleitervorrichtung zu verbessern. Die Halbleitervorrichtung weist weiterhin auf: eine Dummy-Gateverdrahtung, welche an der Hauptoberfläche des Halbleitersubstrats zum Anlegen einer bestimmten Spannung an das Dummy-Grabengate angeordnet ist; und ein Dummy-Kissen, welches elektrisch mit der Dummy-Gateverdrahtung verbunden ist. Das Dummy-Kissen und die erste Elektrode sind miteinander über ein leitfähiges Bauteil auf Seiten der Hauptoberfläche des Halbleitersubstrats elektrisch verbunden.
  • Ein zweiter Aspekt der vorliegenden Erfindung betrifft ein Herstellungsverfahren für eine Halbleitervorrichtung, bei der ein Elementanordnungsbereich auf Seiten einer Hauptoberfläche eines Halbleitersubstrats geschaffen ist, mit: einem ersten Halbleiterbereich, der in einem Oberflächenabschnitt des Halbleitersubstrats auf Seiten der Hauptoberfläche angeordnet ist; einem zweiten Halbleiterbereich, der den ersten Halbleiterbereich kontaktiert und an einer Position tiefer als der erste Halbleiterbereich angeordnet ist; einer Mehrzahl von Grabengates, welche den ersten Halbleiterbereich durchdringen und den zweiten Halbleiterbereich erreichen; einem dritten Halbleiterbereich, der in dem ersten Halbleiterbereich angeordnet ist, um in Kontakt mit jedem der Mehrzahl von Grabengates zu sein; einem vierten Halbleiterbereich, der in einem Oberflächenabschnitt des Halbleitersubstrats auf Seiten einer Rückenfläche entgegengesetzt zur Seite der Hauptoberfläche angeordnet ist, eine erste Elektrode, welche an einer Hauptoberfläche angeordnet und elektrisch mit dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich verbunden ist; und eine zweite Elektrode, welche an einer Rückenfläche angeordnet und elektrisch mit dem vierten Halbleiterbereich verbunden ist, wobei jedes der Mehrzahl von Grabengates ein Hauptgrabengate zur Erzeugung eines Kanals durch Anlegen einer Spannung und ein Dummy-Grabengate ohne Beitrag zur Erzeugung eines Kanals sondern zur Verbesserung einer Stehspannung eines Bauteils enthält. Das Verfahren weist auf: Ausbilden des ersten Halbleiterbereichs, des zweiten Halbleiterbereichs, des dritten Halbleiterbereichs und des vierten Halbleiterbereichs in dem Halbleitersubstrat; Ausbilden der Mehrzahl von Grabengates im Oberflächenabschnitt des Halbleitersubstrats auf Seiten der Hauptoberfläche nach dem Ausbilden des ersten Halbleiterbereichs, des zweiten Halbleiterbereichs, des dritten Halbleiterbereichs und des vierten Halbleiterbereichs; Ausbilden einer Dummy-Gateverdrahtung in Verbindung mit dem Dummy-Grabengate als Teil eines jeden der Mehrzahl von Grabengates zum Anlegen einer bestimmten Spannung an eine Gateelektrode des Dummy-Grabengates nach Ausbilden der Mehrzahl von Grabengates; Ausbilden eines Dummy-Kissens, welches elektrisch mit der Dummy-Gateverdrahtung verbunden ist, um in Kontakt mit einer Sonde oder einem Tastkopf zum Testen der Stehspannung zu sein, nach Ausbilden der Dummy-Gateverdrahtung; Ausbilden der ersten Elektrode auf der Hauptoberfläche des Halbleitersubstrats nach dem Ausbilden der Dummy-Gateverdrahtung; Durchführen eines Stehspannungstests, indem die Sonde oder der Tastkopf in Kontakt mit dem Dummy-Kissen bzw. der ersten Elektrode nach Ausbilden des Dummy-Kissens und der ersten Elektrode gebracht wird; und elektrisches Verbinden des Dummy-Kissens und der ersten Elektrode miteinander nach der Durchführung des Stehspannungstests, um gleichen Potenzialpegel zu erreichen.
  • Gemäß den ersten und zweiten Aspekten der vorliegenden Erfindung werden das Dummy-Kissen und die erste Elektrode elektrisch durch das leitfähige Bauteil auf Seiten der Hauptoberfläche des Halbleitersubstrats miteinander verbunden. Mit anderen Worten, das Dummy-Kissen und die erste Elektrode sind so angeordnet, dass sie an der oberen Schicht oberhalb der Hauptoberfläche des Halbleitersubstrats vor der elektrischen Verbindung freiliegen. Folglich ist es möglich, zwischen dem Dummy-Kissen und der ersten Elektrode eine bestimmte Spannung anzulegen, indem die Sonde oder der Tastkopf in Kontakt mit dem Dummy-Kissen und der ersten Elektrode von außen her gebracht wird, bevor die elektrische Verbindung untereinander erfolgt. Damit ist es möglich, einen Stehspannungstest an dem Dummy-Grabengate durchzuführen, wenn die obere Schicht nahezu fertiggestellt ist. Daher ist es möglich, im Vergleich zu einem herkömmlichen Verfahren ein genaues Testergebnis bezüglich der Stehspannung zu erhalten.
  • Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich besser aus der nachfolgenden Beschreibung anhand der Zeichnung.
  • Es zeigt:
  • 1 den Gesamtaufbau einer Halbleitervorrichtung gemäß einer ersten Ausführungsform, wobei 1 eine Schnittdarstellung entlang Linie I-I in 2 ist;
  • 2 eine Vorderansicht auf den Gesamtaufbau der Halbleitervorrichtung, wobei eine Emitterelektrode gestrichelt dargestellt ist;
  • 3 im Querschnitt die Ansicht der Ausbildung eines Elements;
  • 4 im Querschnitt die Ansicht der Ausbildung eines Grabengates;
  • 5 im Querschnitt die Ansicht der Ausbildung der Verdrahtung eines Dummy-Grabengates;
  • 6 im Querschnitt den Vorgang der Ausbildung eines Dummy-Kissens und den Vorgang der Ausbildung einer ersten Elektrode;
  • 7 den Vorgang der Ausbildung einer Plattierungsschicht und eines Passivierungsfilms;
  • 8 den Vorgang eines Stehspannungstests;
  • 9 im Querschnitt die Ausbildung einer unteren Schicht;
  • 10 den Gesamtaufbau einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform, wobei 10 eine Schnittansicht entlang Linie X-X in 11 ist;
  • 11 die Vorderansicht auf den Gesamtaufbau der Halbleitervorrichtung, wobei eine Emitterelektrode und ein Leadframe auf Seiten des Emitters gestrichelt bzw. strichpunktiert dargestellt sind; und
  • 12 eine Vorderansicht auf den Gesamtaufbau einer Halbleitervorrichtung gemäß einer Modifikation, wobei eine Emitterelektrode und ein Leadframe auf Seiten des Emitters gestrichelt bzw. strichpunktiert dargestellt sind.
  • Nachfolgend werden Ausführungsformen der vorliegenden Erfindung anhand der Zeichnung beschrieben. In jeder Figur der Zeichnung sind eine x-Richtung, eine y-Richtung senkrecht zur x-Richtung und eine z-Richtung, welche unabhängig von der x-Richtung und der y-Richtung ist, dargestellt.
  • (Erste Ausführungsform)
  • Der Gesamtaufbau einer Halbleitervorrichtung gemäß der vorliegenden Erfindung wird anhand der 1 und 2 beschrieben.
  • Die Halbleitervorrichtung enthält als ein mögliches Beispiel einen bipolaren Transistor mit isoliertem Gate (nachfolgend mit IGBT abgekürzt). Die nachfolgend erwähnte Halbleitervorrichtung ist insbesondere ein Transistor mit einem Gate vom Grabentyp.
  • Gemäß 1 ist die Halbleitervorrichtung 100 gebildet durch ein Halbleitersubstrat 10, eine obere Schicht 20 und eine untere Schicht 30 des Halbleitersubstrats 10. Ein Basisbereich 11 als erster Halbleiterbereich, ein Emitterbereich 12 als dritter Halbleiterbereich, ein Driftbereich 13 als zweiter Halbleiterbereich und ein Kollektorbereich 14 als vierter Halbleiterbereich sind auf dem Halbleitersubstrat 10 gebildet. Weiterhin ist in dem Halbleitersubstrat 10 ein Grabengate 15 ausgebildet.
  • Eine obere Schicht 20, welche oberhalb einer Hauptoberfläche 10a des Halbleitersubstrats 10 ausgebildet ist, enthält eine Dummy-Gateverdrahtung 21, ein Dummy-Kissen 22 und eine Emitterelektrode 23 als erste Elektrode. Weiterhin sind bei der vorliegenden Ausführungsform eine Plattierungsschicht 24, eine Lötschicht 25 und ein Bonddraht 26 als leitfähiges Bauteil ausgebildet.
  • Eine untere Schicht 30, welche auf der Seite einer Rückenfläche 10b entgegengesetzt zur Hauptoberfläche 10a ausgebildet ist, enthält eine Kollektorschicht 31 als zweite Elektrode, eine Lötschicht 32 und einen kollektorseitigen Leadframe 33 als zweiten Leadframe oder Leiterrahmen.
  • Nachfolgend werden die wesentlichen Elemente näher beschrieben.
  • Zunächst sei eine Anzahl von Elementen beschrieben, welche an/in dem Halbleitersubstrat 10 ausgebildet sind. Gemäß 1 ist der Driftbereich 13 vom n-Typ auf der Oberfläche des Kollektorbereichs 14 vom p-Typ mit einer bestimmten Dicke in z-Richtung (entsprechend einer Dickenrichtung) laminiert. Dann wird der Basisbereich 11 vom p-Typ auf der Oberfläche des Driftbereichs 13 laminiert. Die Oberfläche des Basisbereichs 11 entgegengesetzt zum Driftbereich 13 ist die Hauptoberfläche 10a des Halbleitersubstrats 10. Das Grabengate 15 wird so gebildet, dass es sich von der Hauptoberfläche 10a des Halbleitersubstrats 10 in z-Richtung erstreckt und den Basisbereich 15 durchtritt und bis zum Driftbereich 13 reicht. Das Grabengate 15 enthält eine Gateelektrode 16 aus beispielsweise Polysilizium in seinem Inneren und einen Isolationsfilm 17 zum Trennen der Gateelektrode 16 von den jeweiligen Halbleiterbereichen. Der Isolationsfilm ist beispielsweise ein Oxidfilm, der sich zu der Hauptoberfläche 10a auf Seiten der oberen Schicht 20 erstreckt.
  • Gemäß 1 ist eine Mehrzahl von Grabengates 15 in x-Richtung verlaufend gebildet. Jedes Grabengate 15 enthält: ein Hauptgrabengate 15a, welches als ein Kanal im Basisbereich beim Anlegen einer Spannung dient; und einen Dummy-Graben 15b, der keinen Kanal ausbildet, auch wenn eine Spannung angelegt ist. Der Emitterbereich 12 vom n-Typ ist an einem Abschnitt in Kontakt mit dem Hauptgraben 15a gebildet, der die Oberflächenschicht des Halbleitersubstrats 10 auf Seiten der Hauptoberfläche 10a ist. Zusätzlich ist ein Basiskontaktbereich 18 vom p-Typ mit höherer Konzentration als der Basisbereich 11 in der äußersten Oberflächenschicht des Basisbereichs 11 gebildet.
  • Zusätzlich erstreckt sich jeder der Gräben 15 in y-Richtung, wie in 2 gezeigt. Es sei festzuhalten, dass die vorliegende Ausführungsform ein Beispiel zeigt, bei dem drei Hauptgräben 15a und drei Dummy-Gräben 15b abwechselnd in einer Gruppe aufgereiht sind, wobei jedoch keine Einschränkung auf diese Anordnung oder dieses Muster besteht. Zusätzlich ist 2 eine Vorderansicht, wobei an einem Abschnitt betreffend den Dummy-Graben 15b aus Gründen der Einfachheit eine Schraffur vorgenommen ist.
  • Nachfolgend wird jedes der Elemente in der oberen Schicht 20 näher erläutert. Gemäß 1 ist die Dummy-Gateverdrahtung 21 ausgebildet, um elektrischen Kontakt mit der Gateelektrode 16 des Dummy-Grabengates 15b zu machen. In 1 ist nur die Dummy-Gateverdrahtung 21 an der äußersten rechten Ecke oder Kante des Dummy-Grabengates 15b dargestellt; es ist jedoch jedes der Dummy-Grabengates 15b mit der Dummy-Gateverdrahtung 21 am Randteil in y-Richtung verbunden, wie in 2 gezeigt. Dann wird das Dummy-Kissen 22 durch elektrische Verbindung mit der Gateelektrode 16 des Dummy-Grabengates 15b über die Dummy-Gateverdrahtung 21 gebildet. Weiterhin wird die Emitterelektrode 23 als eine laminierte erste Elektrode gebildet, um Kontakt mit der Hauptoberfläche 10a des Halbleitersubstrats 10 zu machen. Die Vorgänge der Ausbildung des Dummy-Kissens 22 und der Emitterelektrode 23 werden bei der vorliegenden Ausführungsform gleichzeitig durchgeführt, und die jeweiligen Höhen in z-Richtung sind gleich. Genauer gesagt, die Hauptoberfläche 10a des Halbleitersubstrats 10 wird auf eine Höhe identisch zu den Höhen einer Oberfläche 22a und einer Oberfläche 23a gemacht, welche auf entgegengesetzten Seiten liegen. Das Dummy-Kissen 22 und die Elektrode 23 sind voneinander durch den Isolationsfilm 17 und den Passivierungsfilm 27 in x-Richtung getrennt.
  • Die Plattierungsschicht 24 wird in z-Richtung auf das Dummy-Kissen 22 und die Emitterelektrode 23 laminiert, und die Lötschicht 25 wird weiterhin auf die Plattierungsschicht 24 laminiert. Die Lötschicht 25 wird nicht auf dem Passivierungsfilm 27 gebildet. Die Lötschicht 25 weist auf: eine Lötschicht 25a in einem leitfähigen Zustand mit dem Dummy-Kissen 22 und eine Lötschicht 25b in einem leitfähigen Zustand mit der Elektrode 23, wobei diese Schichten voneinander getrennt sind. Dann wird bei der vorliegenden Ausführungsform der Bonddraht 26 zwischen den Lötschichten 25a und 25b gelegt, und die beiden Schichten sind elektrisch miteinander verbunden. Im Ergebnis ist das Potenzial der Elektrode 23 identisch zum Potenzial der Gateelektrode 16 des Dummy-Grabengates 15b.
  • Gemäß 2 enthält die Halbleitervorrichtung 100 ein Hauptgatekissen 28 zum Anlegen einer bestimmten Spannung an das Hauptgrabengate 15a, und das Hauptgrabenkissen 28 ist mit der Gateelektrode 16 eines jeden der Hauptgrabengates 15a über eine Hauptgateverdrahtung 29 verbunden. Das heißt, zum Zeitpunkt des Betriebs des IGBT wird ein Gatepotenzial entsprechend dem EIN/AUS-Zustand des IGBT an das Hauptgatekissen 28 angelegt und ein Kanal wird im Basisbereich nahe dem Grabengate 15a gebildet. Das Dummy-Grabengate 15b ist jedoch auf einem Potenzial (typischerweise GND-Potenzial) identisch zum Potenzial der Elektrode 23.
  • Der Elementausbildungsbereich stellt einen Bereich innerhalb der Außenkante der Emitterelektrode 23 dar, wie in 2 durch die gestrichelte Linie dargestellt. Das Dummy-Kissen 22 gemäß der vorliegenden Ausführungsform ist außerhalb des Elementausbildungsbereichs ausgebildet, wenn auf das Halbleitersubstrat 10 in Dickenrichtung, d. h. z-Richtung, geblickt wird.
  • Nachfolgend werden die Elemente in der unteren Schicht 30 näher beschrieben. Gemäß 1 ist eine Kollektorelektrode 31 ausgebildet, um Kontakt mit dem Kollektorbereich 14 an der Rückenfläche 10b entgegengesetzt zur Hauptoberfläche 10a des Halbleitersubstrats 10 zu machen. Weiterhin ist die Kollektorelektrode 31 elektrisch über die Lötschicht 32 mit dem kollektorseitigen Leadframe 33 verbunden. Der kollektorseitige Leadframe 33 ist ein Teil, an welchen bei Betrieb des IGBT eine bestimmte Spannung angelegt wird. Das heißt, es ist möglich, am Kollektorbereich 14 ein bestimmtes Potenzial zu schaffen, indem das Halbleitersubstrat 10 über die Lötschicht 32 mit dem kollektorseitigen Leadframe 33 kontaktiert wird.
  • Nachfolgend wird anhand der 1 und 3 bis 9 das Herstellungsverfahren für die Halbleitervorrichtung 100 gemäß der vorliegenden Ausführungsform beschrieben.
  • Zunächst wird der Elementausbildungsprozess gemäß 3 durchgeführt. Der Elementausbildungsprozess ist ein Prozess, bei dem ein Teil entsprechend dem Halbleitersubstrat 10 gebildet wird. Bei diesem Prozess werden Ionen als Verunreinigung in einen Siliziumwafer injiziert, und der Basisbereich 11, der Emitterbereich 12, der Driftbereich 13, der Kollektorbereich 14 und der Basiskontaktbereich 18 werden durch Aktivierung und Diffusion in Form von Wärmebehandlung gebildet. Der Emitterbereich 12 wird an einem Ort entsprechend dem später noch erwähnten Hauptgrabengate 15a gebildet. Da dieser Prozess allgemein bekannte Herstellungsschritte für einen IGBT umfasst, wird dieser Vorgang nicht im Detail erläutert.
  • Nachfolgend wird gemäß 4 der Grabengateausbildungsprozess durchgeführt, um das Grabengate 15 zu bilden. Bei diesem Vorgang wird ein Graben durch Trockenätzen, insbesondere Plasmaätzen, gebildet. Dann wird der Isolationsfilm 17 mittels CVD an der Grabeninnenwand gebildet. Der Isolationsfilm 17 ist bei der vorliegenden Ausführungsform ein Siliziumoxidfilm. Weiterhin wird die Gateelektrode 16 aus Polysilizium in den Graben eingebettet. Dann wird der Isolationsfilm 17 auf die Gateelektrode 16 und das Grabengate 15 aufgebracht, so dass die später auszubildende Emitterelektrode 23 und die Gateelektrode 16 nicht in Verbindung miteinander sind. Das Grabengate 15, mit welchem der Emitterbereich 12 Kontakt hat, entspricht dem Hauptgrabengate 15a, und das Grabengate 15, welches nicht das Hauptgrabengate 15a ist, entspricht dem Dummy-Grabengate 15b.
  • Nachfolgend wird anhand von 5 der Ausbildungsprozess für die Dummy-Gateverdrahtung beschrieben. Dieser Prozess bildet die Dummy-Gateverdrahtung 21 zum Anlegen eines bestimmten Potenzials an die Gateelektrode 16 des Dummy-Grabengates 15b. Die Dummy-Gateverdrahtung 21 ist beispielsweise eine Aluminiumverdrahtung. Nachdem der Isolationsfilm 17 zur Abdeckung der Gateelektrode 16 von dem Dummy-Grabengate 15b abgeschält worden ist, wird das Aluminium mittels CVD verdampft. Die Dummy-Gateverdrahtung 21 wird durch den Isolationsfilm auf der Hauptoberfläche 10a des Halbleitersubstrats 10 gebildet. Wie oben beschrieben, sind die Dummy-Grabengates 15b miteinander am Rand- oder Kantenteil in y-Richtung verbunden, wie in 2 gezeigt.
  • Nachfolgend werden gemäß 6 der Dummy-Kissen-Ausbildungsprozess und der Ausbildungsprozess für die erste Elektrode durchgeführt. Es sei festzuhalten, dass der Ausbildungsprozess für die erste Elektrode bei der vorliegenden Ausführungsform der Emitterelektrodenausbildungsprozess ist. Weiterhin werden der Dummy-Kissen-Ausbildungsprozess und der Ausbildungsprozess für die erste Elektrode gleichzeitig durchgeführt. Zunächst wird der Isolationsfilm auf die Dummy-Gateverdrahtung 21 aufgebracht und die Isolation der Elektrode 23, welche im vorliegenden Prozess gebildet wird, wird sichergestellt. Zu diesem Zeitpunkt wird die gesamte Dummy-Gateverdrahtung 21 nicht bedeckt und eine Kontaktöffnung 21a, wo ein Abschnitt der Dummy-Gateverdrahtung 21 freiliegt, wird gebildet. Dann wird Aluminium mittels CVD verdampft, und das Dummy-Kissen 22 und die Emitterelektrode 23 werden gebildet. Die Emitterelektrode 23 wird so gebildet, dass sie Kontakt der Hauptoberfläche 10a des Halbleitersubstrats 10 macht. Zusätzlich wird das Dummy-Kissen 22 isoliert von der Emitterelektrode 23 und in elektrischer Verbindung mit der Dummy-Gateverdrahtung 21 über die Kontaktöffnung 21a gebildet. 6 zeigt auch den Ausbildungsprozess für die Kollektorelektrode zum Bilden der Kollektorelektrode 31 an der Rückenfläche 10b des Halbleitersubstrats 10.
  • Nachfolgend wird gemäß 7 der Prozess durchgeführt, bei dem eine Plattierung an der Oberfläche des Dummy-Kissens 22 und der Emitterelektrode 23 durchgeführt wird. Zunächst wird der Passivierungsfilm 27 gebildet, um das Dummy-Kissen 22 von der Emitterelektrode 23 zu trennen. Der Passivierungsfilm 27 dient zur elektrischen Trennung von Dummy-Kissen 22 und Emitterelektrode 23 und bedeckt einen Abschnitt der Oberflächen des Dummy-Kissens 22 und der Emitterelektrode 23. Dann erfolgt elektrofreies Plattieren an dem Abschnitt, wo das Dummy-Kissen 22 und die Emitterelektrode 23 nicht durch den Passivierungsfilm 27 bedeckt sind, und dann wird die Plattierungsschicht 24 gebildet. Das Bezugszeichen der Plattierungsschicht 24 auf dem Dummy-Kissen 22 lautet 24a, und das Bezugszeichen der Plattierungsschicht 24 auf der Emitterelektrode 23 lautet 24b.
  • Für den Bereich des Halbleitersubstrats 10 ist mit dem vorliegenden Prozess die Ausbildung vollständig. Das heißt, der Aufbau ändert sich in späteren Prozessen oder Fertigungsschritten nicht mehr. Es sei noch festzuhalten, dass die Gateelektrode 16 des Hauptgrabengates 15a und die Gateelektrode 16 des Dummy-Grabengates 15b isoliert sind.
  • Nachfolgend wird gemäß 8 der Testprozess für die Stehspannung durchgeführt. Der Testprozess für die Stehspannung ist ein Prozess, bei dem die Stehspannung oder Spannungsfestigkeit des Isolationsfilms 17 des Dummy-Grabengates 15b untersucht oder getestet wird. Eine separate Testsonde oder ein Testkopf 40 zum Testen der Stehspannung wird in Kontakt mit der Plattierungsschicht 24a und der Plattierungsschicht 24b gebracht. Eine für den Testvorgang notwendige Potenzialdifferenz wird zwischen dem Testkopf 40a in Kontakt mit der Plattierungsschicht 24a und dem Testkopf 40b in Kontakt mit der Plattierungsschicht 24b erzeugt. Das Erzeugungsmuster der Potenzialdifferenz hängt vom Testtyp ab und kann eine Potenzialaufbringung in Impulsform oder eine Potenzialaufbringung über eine bestimmte Zeitdauer hinweg umfassen. Da die Isolation zwischen dem Dummy-Kissen 22 und der Emitterelektrode 23 getestet wird, kann auch eine Testvorrichtung zur Isolationsüberprüfung verwendet werden.
  • Nachfolgend werden gemäß 9 der kollektorseitige Leadframe 33 und die Kollektorelektrode 31 über die Lötschicht 32 elektrisch verbunden, so dass der Kollektor 31 und der kollektorseitige Leadframe (Leiterrahmen) 33 einander gegenüberliegen.
  • Schließlich wird ein elektrischer Verbindungsprozess durchgeführt. Der elektrische Verbindungsprozess bei der vorliegenden Ausführungsform ist ein Bondvorgang, bei dem das Dummy-Kissen 22 und die Emitterelektrode 23 elektrisch über den Bonddraht 26 verbunden und auf gleiches Potenzial gebracht werden. Bei diesem Prozess werden die Lötschichten 25a und 25b entsprechend auf den Teilen aufgebracht, welche den Plattierungsschichten 24a und 24b entsprechen. Dann wird die Lötschicht 25a mit der Lötschicht 25b über den Bonddraht 26 verbunden, und die beiden Lötschichten 25a und 25b sind elektrisch miteinander in Verbindung. Damit ist die Halbleitervorrichtung 100 gemäß 1 fertiggestellt.
  • Die funktionellen Effekte der Halbleitervorrichtung 100 gemäß der vorliegenden Ausführungsform werden nachfolgend beschrieben.
  • Was die Halbleitervorrichtung 100 betrifft, so ist die Ausbildung der Bereiche des Halbleitersubstrats 10 in allen Prozessen oder Fertigungsschritten vor dem Testprozess für die Stehspannung abgeschlossen, und der Aufbau ändert sich in den Schritten oder Prozessen nach dem Testprozess für die Stehspannung nicht mehr. Die Gateelektrode 16 des Hauptgrabengates 15a und die Gateelektrode 16 des Dummy-Grabengates 15b sind vor dem Testvorgang für die Stehspannung elektrisch voneinander isoliert. Das Dummy-Kissen 22 und die Emitterelektrode 23 werden so gebildet, dass sie zur Seite der oberen Schicht 20 relativ zur Hauptoberfläche 10a des Halbleitersubstrats 10 in einer frühen Stufe des elektrischen Verbindungsprozesses freiliegen, der der Prozess ist, bei dem das Dummy-Kissen 22 und die Emitterelektrode 23 elektrisch verbunden werden. Alternativ werden die Plattierungsschicht 24, die elektrisch mit dem Dummy-Kissen 22 verbunden ist, und die Emitterelektrode 23 so gebildet, dass sie relativ zur Hauptoberfläche 10a des Halbleitersubstrats 10 zur oberen Schicht 20 in einer frühen Stufe freiliegen, wo eine gegenseitige elektrische Verbindung gemacht wird. Folglich kann vor der elektrischen Verbindung miteinander ein bestimmtes Potenzial an das Dummy-Kissen 22 und die Emitterelektrode 23 angelegt werden, indem die Testsonde 40 auf das Dummy-Kissen 22 und die Emitterelektrode 23 gesetzt wird. Mit anderen Worten, das Testen der Stehspannung am Isolationsfilm 17 des Dummy-Grabengates 15b kann durchgeführt werden, wenn Halbleitersubstrat 10 und obere Schicht 20 nahezu fertiggestellt sind. Folglich ist das Testergebnis der Stehspannung genauer.
  • (Zweite Ausführungsform)
  • Bei der ersten Ausführungsform wurde ein Beispiel beschrieben, bei dem das Dummy-Kissen 22 und die Emitterelektrode 23 (d. h. die erste Elektrode) elektrisch über den Bonddraht 26 als leitfähiges Bauteil verbunden sind. Bei der vorliegenden zweiten Ausführungsform sind das Dummy-Kissen 22 und die Emitterelektrode 23 über einen emitterseitigen Leadframe oder Leiterrahmen 50 als erster Leadframe oder Leiterrahmen verbunden, wie in 10 gezeigt.
  • Eine Halbleitervorrichtung 200 gemäß der zweiten Ausführungsform umfasst als Beispiel den emitterseitigen Leadframe 50 aus Kupfer als Ersatz für den Bonddraht 26 der Halbleitervorrichtung 100 der ersten Ausführungsform.
  • Der emitterseitige Leadframe 50 ist mit der Emitterelektrode 23 über die Lötschicht 25b und die Plattierungsschicht 24b verbunden. Wie in den 10 und 11 gezeigt, ist der emitterseitige Leadframe 50 so gebildet, dass er die Emitterelektrode 23 überlappt, wenn das Halbleitersubstrat 10 in Dickenrichtung (d. h. in z-Richtung) betrachtet wird. Zusätzlich überlappt der emitterseitige Leadframe 50 das Dummy-Kissen 22 in z-Richtung gesehen, und der emitterseitige Leadframe 50 und das Dummy-Kissen 22 sind so angeordnet, dass sie aufeinander zuweisen. Die Lötschicht 25a und die Plattierungsschicht 24 werden in dem Raum dazwischen ausgebildet, und der emitterseitige Leadframe 50 und das Dummy-Kissen 22 sind elektrisch miteinander über die Lötschicht 25a und die Plattierungsschicht 24 verbunden.
  • Da diese Ausführungsform nicht den Bonddraht 26 verwendet, um eine elektrische Verbindung zwischen Dummy-Kissen 22 und Emitterelektrode 23 herzustellen, kann das Dummy-Kissen 22 kleiner als in der ersten Ausführungsform gebildet werden.
  • Nachfolgend sind die Elemente außer dem emitterseitigen Leadframe 50, welche ähnlich zur ersten Ausführungsform sind, nicht näher erläutert.
  • Das Herstellungsverfahren für die Halbleitervorrichtung 200 gemäß der zweiten Ausführungsform ist mit Ausnahme eines elektrischen Verbindungsprozesses ähnlich zur ersten Ausführungsform. Bei dem elektrischen Verbindungsprozess gemäß der zweiten Ausführungsform erfolgt ein Ausbildungsprozess für den ersten Leadframe oder Leiterrahmen, der elektrisch das Dummy-Kissen 22 und die Emitterelektrode 23 verbindet, so dass Dummy-Kissen 22 und Emitterelektrode 23 auf gleichem Potenzial liegen. Bei diesem Prozess oder Vorgang werden zunächst die Lötschichten 25a und 25b auf den Teilen entsprechend den Plattierungsschichten 24a und 24b ausgebildet. Dann wird der emitterseitige Leadframe 50 so festgelegt, dass er auf den oberen Oberflächen der Lötschichten 25a und 25b liegt. Der emitterseitige Leadframe 50 ist so gestaltet, dass er in Kontakt mit der Lötschicht 25b entsprechend der Emitterelektrode 23 und in Kontakt mit der Lötschicht 25a entsprechend dem Dummy-Kissen 22 zur gleichen Zeit gelangt. Damit wird die Halbleitervorrichtung 200 gemäß 10 gebildet.
  • Der funktionale Effekt der Halbleitervorrichtung 200 gemäß der beschriebenen Ausführungsform ist wie folgt.
  • Das Dummy-Kissen 22 muss bei der ersten Ausführungsform eine Größe haben, welche für eine Drahtbondierung geeignet ist. Damit ist es notwendig, eine Größe (z. B. 300 μm bis 500 μm) zu wählen, die größer ist als diejenige für den Fall, bei dem die Sonde zum Testen der Stehspannung verwendet wird. Da bei der zweiten Ausführungsform der Bonddraht 26 für eine Verbindung nicht notwendig ist, kann die Größe des Dummy-Kissens 22 in der xy-Ebene kleiner im Vergleich zur Ausgestaltung mit dem Bonddraht 26 gemacht werden. Das heißt, die Layoutfläche der Halbleitervorrichtung 200 kann eingeschränkt werden.
  • Was die Ausgestaltung betrifft, welche den Bonddraht 26 wie bei der ersten Ausführungsform benötigt, nimmt, da der Bonddraht 26, der außer beim Testen der Stehspannung des Grabengates nicht benötigt wird, zur Herstellung einer Verbindung von Gateelektrode und Emitterelektrode benötigt wird, die Gesamtanzahl von Bauteilen um den Bonddraht 26 zu, was zu einem Kostenanstieg führt. Die vorliegende zweite Ausführungsform kann den emitterseitigen Leadframe 50 zum Festlegen der Emitterelektrode 23 auf einen bestimmten Potenzialwert verwenden, und der emitterseitige Leadframe 50 kann auch zur Herstellung einer elektrischen Verbindung zwischen Emitterelektrode 23 und Dummy-Kissen 22 verwendet werden. Somit können die Herstellungskosten für die Halbleitervorrichtung 200 verringert werden.
  • Da sich weiterhin bei der vorliegenden Ausführungsform bei der Herstellung einer elektrischen Verbindung zwischen Emitterelektrode 23 und Dummy-Kissen 22 der emitterseitige Leadframe 50 parallel zur z-Richtung bewegt und in Kontakt mit der Lötschicht 25 gelangt, ist es möglich, die Emitterelektrode 23 und das Dummy-Kissen 22 auf gleiches Potenzial zu legen. Mit anderen Worten, die Emitterelektrode 23 und das Dummy-Kissen 22 können mittels einer sogenannten Selbstausrichtung auf gleiches Potenzial gebracht werden, ohne dass es notwendig ist, die Bondierposition des Bonddrahts 26 korrekt einzurichten.
  • (Abwandlungen)
  • Da bei der obigen ersten Ausführungsform der Bonddraht 26 verwendet werden muss, um eine Verbindung bei dem elektrischen Verbindungsprozess herzustellen, liegt das Dummy-Kissen 22 in dem Bereich innerhalb der Außenkante der Emitterelektrode 23 gemäß der gestrichelten Linie von 2, d. h. an der Außenseite des Elementausbildungsbereichs.
  • In einem Fall, wo eine elektrische Verbindung zwischen Emitterelektrode 23 und Dummy-Kissen 22 mit dem emitterseitigen Leadframe 50 erfolgt, wie in der zweiten Ausführungsform beschrieben, kann das Dummy-Kissen 22 innerhalb des Elementausbildungsbereichs gebildet werden. Das Dummy-Kissen 22 ist elektrisch mit der Dummy-Gateverdrahtung 21 verbunden und kann so angeordnet werden, dass in z-Richtung gesehen der emitterseitige Leadframe 50 und das Dummy-Kissen 22 sich überlappen.
  • Das Dummy-Kissen 22 ist bei einer Abwandlung innerhalb der Außenkante (d. h. des Elementausbildungsbereichs) der Emitterelektrode 23 gemäß der gestrichelten Linie von 12 gebildet. Die Dummy-Gateverdrahtung 21 ist so gebildet, dass sie sich bis nahe an die Mitte des Elementausbildungsbereichs in x-Richtung erstreckt, und das Dummy-Grabengate 15b erstreckt sich von der Dummy-Gateverdrahtung 21 aus in y-Richtung. Das Hauptgrabengate 15a ist so gebildet, dass es sich in dem Bereich zwischen in x-Richtung benachbarten Dummy-Grabengates 15b in y-Richtung erstreckt.
  • Bei dem vorliegenden Abwandlungsbeispiel kann der Bereich entlang der xy-Ebene des IGBT an einem Abschnitt ausschließlich des Hauptgatekissens 28 als Elementausbildungsbereich verwendet werden, indem das Dummy-Kissen 22 innerhalb des Elementausbildungsbereichs angeordnet wird.
  • (Andere Ausführungsformen und Abwandlungen)
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung wurden beschrieben, die vorliegende Erfindung ist jedoch nicht hierauf beschränkt. Verschiedene Modifikationen und Abwandlungen der vorliegenden Erfindung können gemacht werden, ohne vom Wesen der vorliegenden Erfindung abzuweichen.
  • Die obigen Ausführungsformen und das Abwandlungsbeispiel zeigen, dass der Testvorgang für die Stehspannung durchgeführt wird, nachdem die Plattierungsschicht 24 ausgebildet worden ist. Dieses Testen kann jedoch auch durchgeführt werden, indem die Testsonde 40 in Kontakt mit der Plattierungsschicht 24 gebracht wird, wenn das Dummy-Kissen 22 und die Emitterelektrode 23 in einem freiliegenden Zustand sind.
  • Die obigen Ausführungsformen und Abwandlungen zeigen, dass Dummy-Kissen 22 und Emitterelektrode 23 mit in z-Richtung identischer Höhe ausgebildet werden; hierauf besteht keine Beschränkung. Jedoch kann sichergestellt werden, dass die Testsonde 40 in Kontakt mit dem Dummy-Kissen 22 und der Emitterelektrode 23 gebracht wird, indem beide in z-Richtung gleiche Höhe erhalten.
  • Das Abwandlungsbeispiel zeigt, dass die Position des Dummy-Kissens 22 nahe der Mitte des Elementausbildungsbereichs ist. Die Ausbildungsposition des Dummy-Kissens 22 ist jedoch beliebig, wenn das Dummy-Kissen 22 mit der Dummy-Gateverdrahtung 21 elektrisch verbunden wird und der emitterseitige Leadframe 50 und das Dummy-Kissen 22 in z-Richtung gesehen überlappend ausgebildet werden.
  • Die obigen Ausführungsformen und das Abwandlungsbeispiel zeigen ein Beispiel eines Ausbildungsmaterials für jedes Element; es sind jedoch verschiedene Abwandlungen hiervon möglich. Beispielsweise ist die Dummy-Kissenverdrahtung 21 als Aluminiumverdrahtung gezeigt. Es kann jedoch auch beispielsweise Wolfram verwendet werden.
  • Zusätzlich zeigen die obigen Ausführungsformen ein Beispiel eines bestimmten Leitfähigkeitstyps in jedem Halbleiterbereich. Ein entsprechender Austausch vom n-Leitfähigkeitstyp und vom p-Leitfähigkeitstyp ist jedoch möglich.
  • Die obigen Ausführungsformen und das Abwandlungsbeispiel zeigen eine IGBT als Beispiel. Jedoch ist auch ein MOSFET mit dem Grabengate 15 denkbar.
  • Beschrieben wurde insoweit zusammenfassend eine Halbleitervorrichtung. Die Halbleitervorrichtung liefert einen Elementanordnungsbereich an/in einem Halbleitersubstrat mit: einem ersten Halbleiterbereich am Halbleitersubstrat; einem zweiten Halbleiterbereich am ersten Halbleiterbereich; einer Mehrzahl von Grabengates, welche den ersten Halbleiterbereich durchtreten und den zweiten Halbleiterbereich erreichen; einem dritten Halbleiterbereich in Kontakt mit dem Grabengate; einem vierten Halbleiterbereich an einer rückwärtigen Oberfläche; einer ersten Elektrode in Verbindung mit den ersten und zweiten Halbleiterbereichen; und einer zweiten Elektrode in Verbindung mit dem vierten Halbleiterbereich. Jedes Grabengate enthält ein Hauptgrabengate zur Erzeugung eines Kanals und ein Dummy-Grabengate zur Verbesserung der Stehspannung. Die Vorrichtung weist weiterhin auf: eine Dummy-Gateverdrahtung zum Aufbringen einer bestimmten Spannung auf das Dummy-Grabengate; und ein Dummy-Kissen in Verbindung mit der Dummy-Gateverdrahtung. Dummy-Kissen und erste Elektrode sind über ein leitfähiges Bauteil verbunden.
  • Die vorliegende Erfindung wurde unter Bezugnahme auf Ausführungsformen beschrieben; es versteht sich, dass der Gegenstand der Erfindung nicht hierauf beschränkt ist. Im Rahmen der vorliegenden Erfindung ist eine Vielzahl von Modifikationen und Abwandlungen möglich, wie sie sich aus den nachfolgenden Ansprüchen und deren Äquivalente ergeben.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2013-251466 A [0002]

Claims (8)

  1. Halbleitervorrichtung, aufweisend: einen Elementanordnungsbereich an einer Hauptoberflächenseite eines Halbleitersubstrats (10), wobei der Elementanordnungsbereich aufweist: einen ersten Halbleiterbereich (11), der in einem Oberflächenabschnitt des Halbleitersubstrats auf Seiten der Hauptoberfläche angeordnet ist; einen zweiten Halbleiterbereich (13), der den ersten Halbleiterbereich kontaktiert und an einer Position tiefer als der erste Halbleiterbereich angeordnet ist; eine Mehrzahl von Grabengates (15), welche den ersten Halbleiterbereich durchtreten und den zweiten Halbleiterbereich erreichen; einen dritten Halbleiterbereich (12), der in dem ersten Halbleiterbereich angeordnet ist und in Kontakt mit jedem aus der Mehrzahl von Grabengates ist; einen vierten Halbleiterbereich (14) der in einem Oberflächenabschnitt des Halbleitersubstrats an einer Seite einer Rückenfläche entgegengesetzt zur Seite der Hauptoberfläche angeordnet ist; eine erste Elektrode (23), die an einer Hauptoberfläche (10a) angeordnet und elektrisch mit dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich verbunden ist; und eine zweite Elektrode (31), die an einer Rückenfläche (10b) angeordnet und elektrisch mit dem vierten Halbleiterbereich verbunden ist, wobei jedes aus der Mehrzahl von Grabengates ein Hauptgrabengate (15a) zur Erzeugung eines Kanals durch Anlegen einer Spannung und ein Dummy-Grabengate (15b) ohne Beitrag zur Erzeugung eines Kanals und zur Verbesserung einer Stehspannung der Halbleitervorrichtung aufweist, wobei die Halbleitervorrichtung weiterhin aufweist: eine Dummy-Gateverdrahtung (21), welche an der Hauptoberfläche des Halbleitersubstrats zum Aufbringen einer bestimmten Spannung an das Dummy-Grabengate angeordnet ist; und ein Dummy-Kissen (22), welches elektrisch mit der Dummy-Gateverdrahtung verbunden ist, wobei das Dummy-Kissen und die erste Elektrode elektrisch miteinander über ein leitfähiges Bauteil (26, 50) auf Seiten der Hauptoberfläche des Halbleitersubstrats verbunden sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Dummy-Kissen und die erste Elektrode elektrisch miteinander über einen Bonddraht (26) verbunden sind.
  3. Halbleitervorrichtung nach Anspruch 1, weiterhin aufweisend: einen ersten Leiterrahmen (50), der in einer Draufsicht in einer Dickenrichtung des Halbleitersubstrats so angeordnet ist, dass er das Dummy-Kissen und die erste Elektrode überlappt, wobei das Dummy-Kissen und die erste Elektrode elektrisch miteinander über den ersten Leiterrahmen verbunden sind.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei das Dummy-Kissen so angeordnet ist, dass es eine identische Höhe mit der ersten Elektrode in Dickenrichtung des Halbleitersubstrats gesehen hat.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei das Dummy-Kissen in dem Elementanordnungsbereich in Draufsicht und Dickenrichtung des Halbleitersubstrats gesehen angeordnet ist.
  6. Herstellungsverfahren für eine Halbleitervorrichtung, welche einen Elementanordnungsbereich auf Seiten einer Hauptoberfläche (10a) eines Halbleitersubstrats (10) bildet, aufweisend: einen ersten Halbleiterbereich (11), der in einem Oberflächenabschnitt des Halbleitersubstrats auf Seiten der Hauptoberfläche angeordnet ist; einen zweiten Halbleiterbereich (13), der den ersten Halbleiterbereich kontaktiert und an einer Position tiefer als der erste Halbleiterbereich angeordnet ist; eine Mehrzahl von Grabengates (15), welche den ersten Halbleiterbereich durchtreten und den zweiten Halbleiterbereich erreichen; einen dritten Halbleiterbereich (12), der in dem ersten Halbleiterbereich angeordnet ist und in Kontakt mit jedem aus der Mehrzahl von Grabengates ist; einen vierten Halbleiterbereich (14) der in einem Oberflächenabschnitt des Halbleitersubstrats an einer Seite einer Rückenfläche entgegengesetzt zur Seite der Hauptoberfläche angeordnet ist; eine erste Elektrode (23), die an einer Hauptoberfläche (10a) angeordnet und elektrisch mit dem ersten Halbleiterbereich und dem zweiten Halbleiterbereich verbunden ist; und eine zweite Elektrode (31), die an einer Rückenfläche (10b) angeordnet und elektrisch mit dem vierten Halbleiterbereich verbunden ist, wobei jedes aus der Mehrzahl von Grabengates ein Hauptgrabengate (15a) zur Erzeugung eines Kanals durch Anlegen einer Spannung und ein Dummy-Grabengate (15b) ohne Beitrag zur Erzeugung eines Kanals und zur Verbesserung einer Stehspannung der Halbleitervorrichtung aufweist, wobei das Verfahren aufweist: Ausbilden des ersten Halbleiterbereichs, des zweiten Halbleiterbereichs, des dritten Halbleiterbereichs und des vierten Halbleiterbereichs in dem Halbleitersubstrat; Ausbilden der Mehrzahl von Grabengates im Oberflächenabschnitt des Halbleitersubstrats auf Seiten der Hauptoberfläche nach dem Ausbilden des ersten Halbleiterbereichs, des zweiten Halbleiterbereichs, des dritten Halbleiterbereichs und des vierten Halbleiterbereichs; Ausbilden einer Dummy-Gateverdrahtung (21) in Verbindung mit dem Dummy-Grabengate als ein Teil eines jeden der Mehrzahl von Grabengates zum Aufbringen einer bestimmten Spannung an eine Gateelektrode (16) des Dummy-Grabengates nach der Ausbildung der Mehrzahl von Grabengates; Ausbilden eines Dummy-Kissens (22) in elektrischer Verbindung mit der Dummy-Gateverdrahtung für einen Kontakt mit einer Sonde (40) beim Testen einer Stehspannung nach dem Ausbilden der Dummy-Gateverdrahtung; Ausbilden der ersten Elektrode (23) auf der Hauptoberfläche des Halbleitersubstrats nach dem Ausbilden der Dummy-Gateverdrahtung; Durchführen des Stehspannungstests, indem die Sonde in Kontakt mit dem Dummy-Kissen bzw. der ersten Elektrode nach dem Ausbilden von Dummy-Kissen und erster Elektrode gebracht wird; und elektrisches Verbinden von Dummy-Kissen und erster Elektrode miteinander, um gleichen Potenzialpegel zu erreichen, nachdem der Stehspannungstest durchgeführt worden ist.
  7. Herstellungsverfahren für die Halbleitervorrichtung nach Anspruch 6, wobei das elektrische Verbinden von Dummy-Kissen und erster Elektrode aufweist: Bondieren von Dummy-Kissen und erster Elektrode über einen Bonddraht, um gleichen Potenzialpegel zu erreichen.
  8. Herstellungsverfahren der Halbleitervorrichtung nach Anspruch 6, wobei das elektrische Verbinden von Dummy-Kissen und erster Elektrode das Ausbilden eines ersten Leadframes (50) derart enthält, dass erste Elektrode und Dummy-Kissen in Dickenrichtung des Halbleitersubstrats gesehen einander überlappen, und wobei Dummy-Kissen und erste Elektrode auf gleichen Potenzialpegel mittels des ersten Leiterrahmens gebracht werden, wenn der erste Leiterrahmen gebildet worden ist.
DE102015212864.4A 2014-07-16 2015-07-09 Halbleitervorrichtung und Herstellungsverfahren hierfür Withdrawn DE102015212864A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-146275 2014-07-16
JP2014146275A JP2016025124A (ja) 2014-07-16 2014-07-16 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
DE102015212864A1 true DE102015212864A1 (de) 2016-01-21

Family

ID=55021976

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015212864.4A Withdrawn DE102015212864A1 (de) 2014-07-16 2015-07-09 Halbleitervorrichtung und Herstellungsverfahren hierfür

Country Status (3)

Country Link
US (1) US9847409B2 (de)
JP (1) JP2016025124A (de)
DE (1) DE102015212864A1 (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6304445B2 (ja) * 2015-03-16 2018-04-04 富士電機株式会社 半導体装置の製造方法
JP6665457B2 (ja) * 2015-09-16 2020-03-13 富士電機株式会社 半導体装置
JP6729452B2 (ja) * 2017-03-06 2020-07-22 株式会社デンソー 半導体装置
JP7006292B2 (ja) * 2017-03-16 2022-01-24 富士電機株式会社 半導体装置
JP2018186208A (ja) * 2017-04-27 2018-11-22 トヨタ自動車株式会社 半導体装置
WO2019054077A1 (ja) * 2017-09-15 2019-03-21 富士電機株式会社 パワーモジュール及び逆導通ｉｇｂｔ
JP7056742B2 (ja) * 2018-08-10 2022-04-19 富士電機株式会社 半導体装置
JP7305979B2 (ja) * 2019-02-15 2023-07-11 富士電機株式会社 半導体装置の製造方法
JP7272004B2 (ja) * 2019-02-25 2023-05-12 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7176978B2 (ja) * 2019-02-25 2022-11-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7351086B2 (ja) * 2019-03-05 2023-09-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP7272421B2 (ja) 2019-03-15 2023-05-12 富士電機株式会社 半導体装置
CN113054009B (zh) * 2019-12-27 2024-02-23 株洲中车时代半导体有限公司 一种沟槽igbt芯片
JP2022082847A (ja) * 2020-11-24 2022-06-03 富士電機株式会社 炭化珪素半導体装置、半導体パッケージおよび炭化珪素半導体装置の検査方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013251466A (ja) 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置、半導体装置の制御方法および半導体装置の評価方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814283A (en) 1988-04-08 1989-03-21 General Electric Company Simple automated discretionary bonding of multiple parallel elements
US6809348B1 (en) 1999-10-08 2004-10-26 Denso Corporation Semiconductor device and method for manufacturing the same
JP2002141463A (ja) * 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体モジュール
US6433424B1 (en) * 2000-12-14 2002-08-13 International Rectifier Corporation Semiconductor device package and lead frame with die overhanging lead frame pad
JP4557507B2 (ja) * 2002-06-13 2010-10-06 パナソニック株式会社 半導体デバイス及びその製造方法
JP2006186154A (ja) 2004-12-28 2006-07-13 Seiko Epson Corp 配線基板の製造方法及び電気光学装置の製造方法
JP2006202931A (ja) * 2005-01-20 2006-08-03 Renesas Technology Corp 半導体装置およびその製造方法
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5098303B2 (ja) 2006-03-02 2012-12-12 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
DE102009005914B4 (de) 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
JP5481030B2 (ja) * 2008-01-30 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置
JP5470826B2 (ja) 2008-12-08 2014-04-16 株式会社デンソー 半導体装置
JP2010272711A (ja) * 2009-05-22 2010-12-02 Mitsubishi Electric Corp 半導体デバイスとその製造方法
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
JP2013183143A (ja) 2012-03-05 2013-09-12 Toyota Motor Corp 半導体装置を製造する方法、及び、半導体装置
JP6115050B2 (ja) * 2012-09-10 2017-04-19 トヨタ自動車株式会社 半導体装置
JP6404591B2 (ja) * 2014-04-23 2018-10-10 富士電機株式会社 半導体装置の製造方法、半導体装置の評価方法および半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013251466A (ja) 2012-06-01 2013-12-12 Fuji Electric Co Ltd 半導体装置、半導体装置の制御方法および半導体装置の評価方法

Also Published As

Publication number Publication date
US9847409B2 (en) 2017-12-19
JP2016025124A (ja) 2016-02-08
US20160020310A1 (en) 2016-01-21

Similar Documents

Publication Publication Date Title
DE102015212864A1 (de) Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102009020469A1 (de) Halbleitervorrichtung mit mehreren Chips und Verfahren zur Fertigung der Halbleitervorrichtung
DE102014101074B4 (de) Durchkontaktierungen und Verfahren zu ihrer Ausbildung
DE102006062855B4 (de) Halbleitervorrichtung mit dielektrischer Trennung und Herstellungsverfahren derselben
DE3423211C2 (de) Halbleiterbauteil
DE19835840B4 (de) Herstellungsverfahren für einen Halbleiterchip
DE3233195A1 (de) Halbleitervorrichtung
DE102008051245A1 (de) Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung
DE102014113519B4 (de) Elektronisches Bauelement, Anordnung und Verfahren
DE1965799C3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes
DE112009004375T5 (de) Halbleitervorrichtung
DE68928483T2 (de) Energieversorgungskontakt für integrierte Schaltungen
DE102008032796A1 (de) Halbleitervorrichtung mit P-N-Säulenabschnitt
DE102016113837B4 (de) Halbleiterbauelement, Verfahren zum Testen eines Halbleiterbauelements und Verfahren zum Bilden eines Halbleiterbauelements
DE3002740A1 (de) Verfahren zur ausbildung von substratelektroden bei mos-ics mit lokaler oxidation
DE10164298A1 (de) Testmuster zum Messen des Kontaktwiderstandes und entsprechendes Herstellungsverfahren
DE2500235C2 (de) Ein-PN-Übergang-Planartransistor
DE102006031539B4 (de) Integrierter Halbleiterchip mit lateraler Wärmedämmung und Substratkontakt
DE69321966T2 (de) Leistungs-Halbleiterbauelement
DE102010039325B4 (de) Halbleiteranordnung mit einem Lasttransistor und einem Messtransistor und Verfahren zu deren Herstellung
DE112012007020T5 (de) Halbleitereinrichtung und Herstellungseinrichtung dafür
DE69233604T2 (de) Struktur zur unterdrückung einer durch eine aufladung im dielektrikum verursachte feldumkehrung
DE102011077778B4 (de) Verfahren zum Messen der Eigenschaften eines Halbleiterelements und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102015120913A1 (de) Halbleitervorrichtung und Herstellungsverfahren hierfür
DE112021007405T5 (de) Halbleitereinheit, verfahren zur herstellung einer halbleitereinheit und verfahren zum ersetzen einer halbleitereinheit

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee