DE102009020469A1 - Halbleitervorrichtung mit mehreren Chips und Verfahren zur Fertigung der Halbleitervorrichtung - Google Patents

Halbleitervorrichtung mit mehreren Chips und Verfahren zur Fertigung der Halbleitervorrichtung Download PDF

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Abstract

Eine Halbleitervorrichtung weist einen ersten Chip (1) und einen zweiten Chip (21) auf. Der erste Chip (1) weist einen Leistungs-MOSFET mit einem Kanal ersten Leitfähigkeitstyps auf. Der zweite Chip (21) weist einen Leistungs-MOSFET mit einem Kanal zweiten Leitfähigkeitstyps auf. Der erste Chip (1) und der zweite Chip (21) bilden derart eine Einheit, dass sich eine Drain-Elektrode (14) einer zweiten Oberfläche des ersten Chips (1) und eine Drain-Elektrode (34) einer zweiten Oberfläche des zweiten Chips (21) gegenüberliegen und über ein leitfähiges Material (40) elektrisch miteinander verbunden sind.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit mehreren Chips. Die vorliegende Erfindung betrifft ferner ein Verfahren zur Fertigung einer Halbleitervorrichtung.
  • Für gewöhnlich wird eine Leistungsvorrichtung, wie beispielsweise ein Leistungs-Metall-Oxid-Halbleiter-Feldeffekttransistor (Leistungs-MOSFET) und ein Transistor mit isolierter Gate-Elektrode (IGBT), zur Ansteuerung einer Last, wie beispielsweise eines Motors, verwendet. Wenn eine Vollbrückenschaltung aus Leistungsvorrichtungen zur Ansteuerung eines Motors aufgebaut wird, sind vier Leistungsvorrichtungen erforderlich, um einen Bürstenmotor anzusteuern, und sechs Leistungsvorrichtungen erforderlich, um einen bürstenlosen Motor anzusteuern. Folglich ist es schwierig, die Abmessungen eines Substrats zu verringern, wenn mehrere Leistungsvorrichtungen auf einer Ebene eines Chips gebildet werden, oder wenn mehrere Leistungsvorrichtungen auf jeweiligen Chips gebildet und die Chips auf einer Ebene angeordnet werden.
  • Die US 2007/0075419 A , welche der JP-A-2007-73674 entspricht, offenbart eine Halbleitervorrichtung, die einen als Drain-Elektrode dienenden Metallrahmen und mehrere vertikale Leistungsvorrichtungen aufweist, die auf eine Stirnseite und einer Rückseite des Leiterrahmens gebildet sind. Bei der Halbleitervorrichtung sind die vertikalen Leistungsvorrichtungen und der Leiterrahmen geschichtet angeordnet. Auf diese Weise kann eine Abmessung eines Substrats verringert werden.
  • Bei der vorstehend beschriebenen Halbleitervorrichtung ist der Leiterrahmen jedoch zwischen den jeweiligen Halbleiterelementen angeordnet. Diese Art von Befestigung kann zu einer Erhöhung einer Abmessung der Vorrichtung führen.
  • Es ist folglich Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, die mehrere Chips aufweist. Es ist ferner Aufgabe der vorliegenden Erfindung, ein Verfahren zur Fertigung einer Halbleitervorrichtung bereitzustellen.
  • Eine Halbleitervorrichtung gemäß einer ersten Ausgestaltung der vorliegenden Erfindung weist einen ersten und einen zweiten Chip auf. Der erste Chip weist einen Leistungs-MOSFET mit einem Kanal ersten Leitfähigkeitstyps auf. Der Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps weist auf: ein erstes Halbleitersubstrat ersten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht ersten Leitfähigkeitstyps, die auf der ersten Oberfläche des ersten Halbleitersubstrats angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht zweiten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht angeordnet ist, einen Source-Bereich ersten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht angeordnet ist, eine Gate-Isolierschicht, die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht vorgesehen ist, der zwischen dem Source-Bereich und der Driftschicht angeordnet ist, eine Gate-Elektrode, die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht angeordnet ist, eine Source-Elektrode, die elektrisch mit der Kanalschicht und dem Source-Bereich verbunden ist, und eine Drain-Elektrode der zweiten Oberfläche, die auf der zweiten Oberfläche des ersten Halbleitersubstrats angeordnet ist. Der zweite Chip weist einen Leistungs-MOSFET mit einem Kanal zweiten Leitfähigkeitstyps auf. Der Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps weist auf: ein zweites Halbleitersubstrat zweiten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht zweiten Leitfähigkeitstyps, die auf der ersten Oberfläche des zweiten Halbleitersubstrats angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht ersten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht angeordnet ist, einen Source-Bereich zweiten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht angeordnet ist, eine Gate-Isolierschicht, die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht vorgesehen ist, der zwischen dem Source-Bereich und der Driftschicht angeordnet ist, eine Gate-Elektrode, die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht angeordnet ist, eine Source-Elektrode, die elektrisch mit der Kanal schicht und dem Source-Bereich verbunden ist, und eine Drain-Elektrode der zweiten Oberfläche, die auf der zweiten Oberfläche des zweiten Halbleitersubstrats angeordnet ist. Der erste Chip und der zweite Chip bilden derart eine Einheit bilden bzw. sind derart integriert, dass sich die Drain-Elektrode der zweiten Oberfläche des ersten Chips und die Drain-Elektrode der zweiten Oberfläche des zweiten Chips gegenüberliegen und über ein leitfähiges Material elektrisch miteinander verbunden sind.
  • Bei der Halbleitervorrichtung der ersten Ausgestaltung können der erste Chip und der zweite Chip zu einer Einheit ausgebildet werden, indem die Drain-Elektrode der zweiten Oberfläche des ersten Chips an der Drain-Elektrode der zweiten Oberfläche des zweiten Chips befestigt wird. Folglich ist es nicht erforderlich, einen Leiterrahmen zwischen dem ersten Chip und dem zweiten Chip anzuordnen. Auf diese Weise kann eine Abmessung der Halbleitervorrichtung verglichen mit einem Fall, in welchem der Leiterrahmen vorgesehen wird, verringert werden.
  • Die Halbleitervorrichtung der ersten Ausgestaltung kann beispielsweise mit Hilfe eines Verfahrens gefertigt werden, das die folgenden Schritte aufweist: Vorbereiten eines ersten Wafers zum Bilden mehrerer erster Chips und eines zweiten Wafers zum Bilden mehrerer zweiter Chips; Bilden des Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps im ersten Wafer; Bilden des Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps im zweiten Wafer; Anordnen des ersten Wafers und des zweiten Wafers derart, dass die Drain-Elektrode der zweiten Oberfläche des ersten Wafers der Drain-Elektrode der zweiten Oberfläche des zweiten Wafers gegenüberliegt; elektrisches Verbinden der Drain-Elektrode der zweiten Oberfläche des ersten Wafers derart über das leitfähige Material mit der Drain-Elektrode der zweiten Oberfläche des zweiten Wafers, dass der erste Wafer und der zweite Wafer eine Einheit bilden; und Vereinzeln des ersten Wafers und des zweiten Wafers, die eine Einheit bilden, in Chips.
  • Eine Halbleitervorrichtung gemäß einer zweiten Ausgestaltung weist einen ersten Chip und einen zweiten Chip auf. Der erste Chip weist einen Leistungs-MOSFET mit einem Kanal ersten Leitfähigkeitstyps auf. Der Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps weist auf: ein erstes Halbleitersubstrat ersten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht ersten Leitfähigkeitstyps, die auf der ersten Oberfläche des ersten Halbleitersubstrats angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht zweiten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht angeordnet ist, einen Source-Bereich ersten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht angeordnet ist, eine Gate-Isolierschicht, die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht vorgesehen ist, der zwischen dem Source-Bereich und der Driftschicht angeordnet ist, eine Gate-Elektrode, die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht angeordnet ist, eine Source-Elektrode, die elektrisch mit der Kanalschicht und dem Source-Bereich verbunden ist, und eine Drain-Elektrode der zweiten Oberfläche, die auf der zweiten Oberfläche des ersten Halbleitersubstrats angeordnet ist. Der zweite Chip weist einen Leistungs-MOSFET mit einem Kanal ersten Leitfähigkeitstyps auf. Der Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps weist auf: ein zweites Halbleitersubstrat ersten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht ersten Leitfähigkeitstyps, die auf der ersten Oberfläche des zweiten Halbleitersubstrats angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht zweiten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht angeordnet ist, einen Source-Bereich ersten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht angeordnet ist, eine Gate-Isolierschicht, die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht vorgesehen ist, der zwischen dem Source-Bereich und der Driftschicht angeordnet ist, eine Gate-Elektrode, die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht angeordnet ist, eine Source-Elektrode, die elektrisch mit der Kanalschicht und dem Source-Bereich verbunden ist, und eine Drain-Elektrode der zweiten Oberfläche, die auf der zweiten Oberfläche des zweiten Halbleitersubstrats angeordnet ist. Der erste Chip und der zweite Chip bilden derart eine Einheit, dass sich die Drain-Elektrode der zweiten Oberfläche des ersten Chips und die Source-Elektrode des zweiten Chips gegenüberliegen und über ein leitfähiges Material elektrisch miteinander verbunden sind.
  • Bei der Halbleitervorrichtung der zweiten Ausgestaltung können der erste Chip und der zweite Chip zu einer Einheit ausgebildet werden, indem die Drain-Elektrode der zweiten Oberfläche des ersten Chips an der Source-Elektrode des zweiten Chips befes tigt wird. Folglich ist es nicht erforderlich, einen Leiterrahmen zwischen dem ersten Chip und dem zweiten Chip anzuordnen. Auf diese Weise kann eine Abmessung der Halbleitervorrichtung verglichen mit einem Fall, in welchem der Leiterrahmen vorgesehen wird, verringert werden.
  • Die Halbleitervorrichtung der zweiten Ausgestaltung kann beispielsweise mit Hilfe eines Verfahrens gefertigt werden, das die folgenden Schritte aufweist: Vorbereiten eines ersten Wafers zum Bilden mehrerer erster Chips und eines zweiten Wafers zum Bilden mehrerer zweiter Chips; Bilden des Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps im ersten Wafer; Bilden des Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps im zweiten Wafer; Anordnen des ersten Wafers und des zweiten Wafers derart, dass die Drain-Elektrode der zweiten Oberfläche des ersten Wafers der Source-Elektrode des zweiten Wafers gegenüberliegt; elektrisches Verbinden der Drain-Elektrode der zweiten Oberfläche des ersten Wafers derart über das leitfähige Material mit der Source-Elektrode des zweiten Wafers, dass der erste Wafer und der zweite Wafer eine Einheit bilden; und Vereinzeln des ersten Wafers und des zweiten Wafers, die eine Einheit bilden, in Chips.
  • Eine Halbleitervorrichtung gemäß einer dritten Ausgestaltung weist einen ersten Chip und einen zweiten Chip auf. Der erste Chip weist einen IGBT mit einem Kanal zweiten Leitfähigkeitstyps auf. Der IGBT mit dem Kanal zweiten Leitfähigkeitstyps weist auf: ein erstes Halbleitersubstrat ersten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht zweiten Leitfähigkeitstyps, die auf der ersten Oberflächenseite des ersten Halbleitersubstrats angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht ersten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht angeordnet ist, einen Emitter-Bereich zweiten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht angeordnet ist, eine Gate-Isolierschicht, die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht vorgesehen ist, der zwischen dem Emitter-Bereich und der Driftschicht angeordnet ist, eine Gate-Elektrode, die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht angeordnet ist, eine Emitter-Elektrode, die elektrisch mit der Kanalschicht und dem Emitter-Bereich verbunden ist, und eine Kollektor-Elektrode der zweiten Oberfläche, die auf der zweiten Ober fläche des ersten Halbleitersubstrats angeordnet ist. Der zweite Chip weist einen Leistungs-MOSFET mit einem Kanal zweiten Leitfähigkeitstyps auf. Der Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps weist auf: ein zweites Halbleitersubstrat zweiten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht zweiten Leitfähigkeitstyps, die auf der ersten Oberfläche des zweiten Halbleitersubstrats angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht ersten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht angeordnet ist, einen Source-Bereich zweiten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht angeordnet ist, eine Gate-Isolierschicht, die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht vorgesehen ist, der zwischen dem Source-Bereich und der Driftschicht angeordnet ist, eine Gate-Elektrode, die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht angeordnet ist, eine Source-Elektrode, die elektrisch mit der Kanalschicht und dem Source-Bereich verbunden ist, und eine Drain-Elektrode der zweiten Oberfläche, die auf der zweiten Oberfläche des zweiten Halbleitersubstrats angeordnet ist. Der erste Chip und der zweite Chip bilden derart eine Einheit, dass sich die Emitter-Elektrode des ersten Chips und die Source-Elektrode des zweiten Chips gegenüberliegen und über ein leitfähiges Material elektrisch miteinander verbunden sind.
  • Bei der Halbleitervorrichtung der dritten Ausgestaltung können der erste Chip und der zweite Chip zu einer Einheit ausgebildet werden, indem die Emitter-Elektrode des ersten Chips an der Source-Elektrode des zweiten Chips befestigt wird. Folglich ist es nicht erforderlich, einen Leiterrahmen zwischen dem ersten Chip und dem zweiten Chip anzuordnen. Auf diese Weise kann eine Abmessung der Halbleitervorrichtung verglichen mit einem Fall, in welchem der Leiterrahmen vorgesehen wird, verringert werden.
  • Die Halbleitervorrichtung der dritten Ausgestaltung kann beispielsweise mit Hilfe eines Verfahrens gefertigt werden, das die folgenden Schritte aufweist: Vorbereiten eines ersten Wafers zum Bilden mehrerer erster Chips und eines zweiten Wafers zum Bilden mehrerer zweiter Chips; Bilden des IGBT mit dem Kanal zweiten Leitfähigkeitstyps im ersten Wafer; Bilden des Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps im zweiten Wafer; Anordnen des ersten Wafers und des zweiten Wafers der art, dass die Emitter-Elektrode des ersten Wafers der Source-Elektrode des zweiten Wafers gegenüberliegt; elektrisches Verbinden der Emitter-Elektrode des ersten Wafers derart über das leitfähige Material mit der Source-Elektrode des zweiten Wafers, dass der erste Wafer und der zweite Wafer eine Einheit bilden; und Vereinzeln des ersten Wafers und zweiten Wafers, die eine Einheit bilden, in Chips.
  • Eine Halbleitervorrichtung gemäß einer vierten Ausgestaltung weist einen ersten Chip und einen zweiten Chip auf. Der erste Chip weist ein erstes Halbleitersubstrat und eine elektronische Schaltung oder eine Schaltungsverdrahtung auf, die im Halbleitersubstrat gebildet ist. Das erste Halbleitersubstrat weist einen ersten Leitfähigkeitstyp oder einen zweiten Leitfähigkeitstyp und eine erste und eine gegenüberliegende zweite Oberfläche auf. Der zweite Chip weist einen Leistungs-MOSFET mit einem Kanal zweiten Leitfähigkeitstyps auf. Der Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps weist auf: ein zweites Halbleitersubstrat zweiten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht zweiten Leitfähigkeitstyps, die auf der ersten Oberfläche des zweiten Halbleitersubstrats angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht ersten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht angeordnet ist, einen Source-Bereich zweiten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht angeordnet ist, eine Gate-Isolierschicht, die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht vorgesehen ist, der zwischen dem Source-Bereich und der Driftschicht angeordnet ist, eine Gate-Elektrode, die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht angeordnet ist, eine Source-Elektrode, die elektrisch mit der Kanalschicht und dem Source-Bereich verbunden ist, und eine Drain-Elektrode der zweiten Oberfläche, die auf der zweiten Oberfläche des zweiten Halbleitersubstrats angeordnet ist. Der erste Chip und der zweite Chip bilden derart eine Einheit, dass sich die zweite Oberfläche des ersten Chips und die Source-Elektrode des zweiten Chips gegenüberliegen und über ein leitfähiges Material elektrisch miteinander verbunden sind.
  • Bei der Halbleitervorrichtung der vierten Ausgestaltung können der erste Chip und der zweite Chip zu einer Einheit ausgebildet werden, indem die zweite Oberfläche des ersten Chips an der Source-Elektrode des zweiten Chips befestigt wird. Folglich ist es nicht erforderlich, einen Leiterrahmen zwischen dem ersten Chip und dem zweiten Chip anzuordnen. Auf diese Weise kann eine Abmessung der Halbleitervorrichtung verglichen mit einem Fall, in welchem der Leiterrahmen angeordnet ist, verringert werden.
  • Weitere Eigenschaften und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung der beispielhaften Ausführungsformen, die unter Bezugnahme auf die beigefügte Zeichnung gemacht wurde, näher ersichtlich sein. In der Zeichnung zeigt/zeigen:
  • 1 eine Abbildung einer Querschnittsansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 eine Abbildung eines Ersatzschaltbildes der in der 1 gezeigten Halbleitervorrichtung;
  • 3A und 3B Abbildungen einer Draufsicht von Wafern, die zur Fertigung der in der 1 gezeigten Halbleitervorrichtung verwendet werden;
  • 4A und 4B Abbildungen von Prozessen zur Fertigung der in der 1 gezeigten Halbleitervorrichtung;
  • 5 eine Abbildung einer Querschnittsansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 6 eine Abbildung eines Ersatzschaltbildes der in der 5 gezeigten Halbleitervorrichtung;
  • 7A und 7B Abbildungen einer Draufsicht von Wafern, die zur Fertigung der in der 5 gezeigten Halbleitervorrichtung verwendet werden;
  • 8A bis 8C Abbildungen von Prozessen zur Fertigung der in der 5 gezeigten Halbleitervorrichtung;
  • 9 eine Abbildung einer Querschnittsansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 10 eine Abbildung eines Ersatzschaltbildes der in der 9 gezeigten Halbleitervorrichtung;
  • 11A und 11B Abbildungen einer Draufsicht von Wafern, die zur Fertigung der in der 9 gezeigten Halbleitervorrichtung verwendet werden;
  • 12A bis 12C Abbildungen von Prozessen zur Fertigung der in der 9 gezeigten Halbleitervorrichtung;
  • 13A eine Abbildung einer Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung, und 13B eine Abbildung einer vergrößerten Ansicht eines rechten Abschnitts der in der 13A gezeigten Halbleitervorrichtung;
  • 14A eine Abbildung einer Querschnittsansicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung, und 14B eine Abbildung einer vergrößerten Ansicht eines rechten Abschnitts der in der 14A gezeigten Halbleitervorrichtung;
  • 15A eine Abbildung einer Querschnittsansicht der in der 1 gezeigten Halbleitervorrichtung mit Leiterrahmen als Anschlüsse zur Verbindung der Halbleitervorrichtung mit einer externen Vorrichtung;
  • 15B eine Abbildung einer Draufsicht der in der 15A gezeigten Halbleitervorrichtung;
  • 16A eine Abbildung einer Querschnittsansicht einer Halbleitervorrichtung gemäß einer Modifikation; und
  • 16B eine Abbildung einer Draufsicht der Halbleitervorrichtung gemäß der Modifikation.
  • (Erste Ausführungsform)
  • Nachstehend wird eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 1 und 2 beschrieben.
  • Die Halbleitervorrichtung weist einen ersten Chip 1 und einen zweiten Chip 21 auf. Sowohl der erste Chip 1 als auch der zweite Chip 21 weisen einen Leistungs-MOSFET mit einer Trench-Gate-Struktur als vertikale Leistungsvorrichtung auf. Eine zweite Oberfläche des ersten Chips 1 ist derart an einer zweiten Oberfläche des zweiten Chips 21 befestigt, dass der erste Chip 1 und der zweite Chip 2 eine Einheit bilden.
  • Der erste Chip 1 weist einen p-Kanal-Leistungs-MOSFET auf. Der erste Chip 1 weist ein p+-leitendes Siliziumsubstrat 2 auf. Das p+-leitende Siliziumsubstrat 2 weist eine erste und eine gegenüberliegende zweite Oberfläche auf. Auf der ersten Oberfläche des p+-leitenden Siliziumsubstrats 2 ist eine p–-leitende Driftschicht 3 epitaxial gebildet. Die p–-leitende Driftschicht 3 weist einen Zellabschnitt auf. Eine n-Kanal-Schicht 4 ist an einem Oberflächenabschnitt des Zellabschnitts der p–-leitenden Driftschicht 3 angeordnet. Ein p+-leitender Source-Bereich 5 ist an einem Oberflächenabschnitt der n-Kanal-Schicht 4 angeordnet. Der p+-leitende Source-Bereich 5 ist flacher bzw. dünner als die n-Kanal-Schicht 4 ausgebildet. Ferner sind mehrere Trench-Gate-Strukturen in der p–-leitenden Driftschicht 3 gebildet. Jede der Trench-Gate-Strukturen ist aus einem Graben 6, einer Gate-Isolierschicht 7 und einer Gate-Elektrode 8 aufgebaut. Der Graben 6 dringt durch den p+-leitenden Source-Bereich 5 und die n-Kanal-Schicht 4 und reicht bis zur p–-leitenden Driftschicht 3. Die Gate-Isolierschicht 7 ist auf einer Innenwand des Grabens 6 gebildet. Die Gate-Elektrode 8 ist derart auf einer Oberfläche der Gate-Isolierschicht 7 gebildet, dass sie den Graben 6 füllt. Bei der vorstehend beschriebenen Struktur kann ein Oberflächenabschnitt der n-Kanal-Schicht 4, der zwischen dem p+-leitenden Source-Bereich 5 und der p–-leitenden Driftschicht 3 angeordnet ist, als Kanalbereich dienen. Die Gate-Isolierschicht 7 ist auf dem Kanalbe reich angeordnet. Die Gate-Elektrode 8 ist vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht 7 angeordnet.
  • Auf der Gate-Elektrode 8 ist eine Zwischenschichtisolierschicht 9 gebildet. Auf der Zwischenschichtisolierschicht 9 sind eine Source-Elektrode 10 und ein Gate-Draht 11 gebildet. Die Source-Elektrode 10 ist über ein Kontaktloch 9a in der Zwischenschichtisolierschicht 9 elektrisch mit der n-Kanal-Schicht 4 und dem p+-leitenden Source-Bereich 5 verbunden. Der Gate-Draht 11 ist derart auf der Driftschicht 3 angeordnet, dass er getrennt vom Zellabschnitt angeordnet ist. Der Gate-Draht 11 ist über ein Kontaktloch (nicht gezeigt) in der Zwischenschichtisolierschicht 9 elektrisch mit der Gate-Elektrode 8 verbunden, in einem Querschnitt, der sich von einem in der 1 gezeigten Querschnitt unterscheidet.
  • Eine p+-leitende Kontaktschicht 12 ist derart in der p–-leitenden Driftschicht 3 gebildet, dass sie getrennt von den Trench-Gate-Strukturen angeordnet ist. Auf der p+-leitenden Kontaktschicht 12 ist eine Drain-Elektrode 13 der ersten Oberfläche gebildet. Folglich weist der erste Chip 1 eine Up-Drain-Struktur auf. Auf der zweiten Oberfläche des p+-leitenden Siliziumsubstrats 2 ist eine Drain-Elektrode 14 der zweiten Oberfläche gebildet. Die Drain-Elektrode 14 der zweiten Oberfläche ist elektrisch mit dem zweiten Chip 21 verbunden.
  • An einer äußersten Trench-Gate-Struktur ist eine n-leitende Feldabschwächungsschicht 15 gebildet. Die n-leitende Feldabschwächungsschicht 15 grenzt an den Graben 6 und bedeckt einen Außenkantenabschnitt des Grabens 6. Die n-leitende Feldabschwächungsschicht 15 kann ein an den Außenkantenabschnitt des Grabens 6 gelegtes elektrisches Feld abschwächen. Auf diese Weise können eine Konzentration eines elektrischen Feldes am Außenkantenabschnitt des Grabens 6 und eine Beschädigung der Gate-Isolierschicht 7 bedingt durch die Konzentration eines elektrischen Feldes eingeschränkt werden.
  • Der zweite Chip 21 weist einen n-Kanal-Leistungs-MOSFET auf. Der zweite Chip 21 weist ein n+-leitendes Siliziumsubstrat 22 auf. Das n+-leitende Siliziumsubstrat 22 weist eine erste und eine gegenüberliegende zweite Oberfläche auf. Auf der ersten Oberfläche des n+-leitenden Siliziumsubstrats 22 ist eine n–-leitende Driftschicht 23 epitaxial gebildet. Die n–-leitende Driftschicht 23 weist einen Zellabschnitt auf. Eine p-Kanal-Schicht 24 ist an einem Oberflächenabschnitt des Zellabschnitts in der n–-leitenden Driftschicht 23 gebildet. Ein n+-leitender Source-Bereich 25 ist an einem Oberflächenabschnitt der p-Kanal-Schicht 24 gebildet. Der n+-leitende Source-Bereich 25 ist dünner bzw. flacher als die p-Kanal-Schicht 24 ausgebildet. Ferner sind mehrere Trench-Gate-Strukturen in der n–-leitenden Driftschicht 23 gebildet. Jede der Trench-Gate-Strukturen ist aus einem Graben 26, einer Gate-Isolierschicht 27 und einer Gate-Elektrode 28 aufgebaut. Der Graben 26 dringt durch den n+-leitenden Source-Bereich 25 und die p-Kanal-Schicht 24 und reicht bis zur n–-leitenden Driftschicht 23. Die Gate-Isolierschicht 27 ist auf einer Innenwand des Grabens 26 gebildet. Die Gate-Elektrode 28 ist derart auf einer Oberfläche der Gate-Isolierschicht 27 gebildet, dass sie den Graben 26 füllt. Bei der vorstehend beschriebenen Struktur kann ein Oberflächenabschnitt der p-Kanal-Schicht 24, der zwischen dem n+-leitenden Source-Bereich 25 und der n–-leitenden Driftschicht 23 angeordnet ist, als Kanalbereich dienen. Die Gate-Isolierschicht 27 ist auf dem Kanalbereich gebildet. Die Gate-Elektrode 28 ist vom Kanalbereich aus auf einer gegenüberliegenden Seite der Gate-Isolierschicht 27 angeordnet.
  • Auf der Gate-Elektrode 28 ist eine Zwischenschichtisolierschicht 29 gebildet. Auf der Zwischenschichtisolierschicht 29 sind eine Source-Elektrode 30 und ein Gate-Draht 31 gebildet. Die Source-Elektrode 30 ist über ein Kontaktloch 29a in der Zwischenschichtisolierschicht 29 elektrisch mit der p-Kanal-Schicht 24 und dem n+-leitenden Source-Bereich 25 verbunden. Der Gate-Draht 31 ist derart auf der n–-leitenden Driftschicht 23 angeordnet, dass er getrennt vom Zellabschnitt angeordnet ist. Der Gate-Draht 31 ist über ein Kontaktloch (nicht gezeigt) in der Zwischenschichtisolierschicht 29 elektrisch mit der Gate-Elektrode 28 verbunden, in einem Querschnitt, der sich von einem in der 1 gezeigten Querschnitt unterscheidet.
  • Eine n+-leitende Kontaktschicht 32 ist derart in der n–-leitenden Driftschicht 23 gebildet, dass sie getrennt von den Trench-Gate-Strukturen angeordnet ist. Auf der n+-leitenden Kontaktschicht 32 ist eine Drain-Elektrode 33 der ersten Oberfläche gebildet. Auf der zweiten Oberfläche des n+-leitenden Siliziumsubstrats 22 ist eine Drain- Elektrode 34 der zweiten Oberfläche gebildet. Die Drain-Elektrode 34 der zweiten Oberfläche ist elektrisch mit dem ersten Chip 1 verbunden.
  • An einer äußersten Trench-Gate-Struktur ist eine p-leitende Feldabschwächungsschicht 35 gebildet. Die p-leitende Feldabschwächungsschicht 35 grenzt an den Graben 6 und bedeckt einen Außenkantenabschnitt des Grabens 26. Die p-leitende Feldabschwächungsschicht 35 kann ein an den Außenkantenabschnitt des Grabens 26 gelegtes elektrisches Feld abschwächen. Auf diese Weise können eine Konzentration eines elektrischen Feldes am Außenkantenabschnitt des Grabens 26 und eine Beschädigung der Gate-Isolierschicht 27 bedingt durch die Konzentration eines elektrischen Feldes beschränkt werden.
  • Die Drain-Elektrode 14 der zweiten Oberfläche des ersten Chips 1 ist über ein leitfähiges Element 40 an der Drain-Elektrode 34 der zweiten Oberfläche des zweiten Chips 21 befestigt. Das leitfähige Element 40 weist beispielsweise ein Lötmittel oder ein elektrisch leitfähiges Klebemittel auf.
  • Bei der Halbleitervorrichtung mit dem vorstehend beschriebenen Aufbau ist ein Drain des p-Kanal-Leistungs-MOSFET (Pch) elektrisch mit einem Drain des n-Kanal-Leistungs-MOSFET (Nch) verbunden. Folglich kann das in der 2 gezeigte Ersatzschaltbild erstellt werden.
  • Gemäß obiger Beschreibung weist sowohl der erste Chip 1 als auch der zweite Chip 21 den vertikalen Leistungs-MOSFET auf und ist die zweite Oberfläche des ersten Chips 1 an der zweiten Oberfläche des zweiten Chips 21 befestigt. Folglich bilden der erste Chip 1 und der zweite Chip 21 eine Einheit. Bei solch einem Aufbau muss kein Leiterrahmen zwischen dem ersten Chip 1 und dem zweiten Chip 21 angeordnet werden. Folglich kann eine Abmessung der Halbleitervorrichtung verringert werden. Eine elektrische Verbindung zwischen sowohl dem ersten Chip 1 als auch dem zweiten Chip 21 und einer externen Vorrichtung wurde vorstehend noch nicht beschrieben. Die Source-Elektrode 10 des ersten Chips 1 und die Source-Elektrode 30 des zweiten Chips 21 können über einen Leiterrahmen elektrisch mit der externen Vorrichtung verbunden werden. In solch einem Fall können die Source-Elektroden 10 und 30 direkt mit dem Leiterrahmen oder über eine Wärmesenke mit dem Leiterrahmen verbunden werden.
  • Nachstehend wird ein beispielhaftes Verfahren zur Fertigung der Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 3A bis 4B beschrieben.
  • Zunächst wird ein erster Wafer 41 vorbereitet und, wie in 3A gezeigt, der vorstehend beschriebene p-Kanal-Leistungs-MOSFET (PchDMOS) im ersten Wafer 41 gebildet. Ferner wird ein zweiter Wafer 42 vorbereitet und, wie in 3B gezeigt, der vorstehend beschriebene n-Kanal-Leistungs-MOSFET (NchDMOS) im zweiten Wafer 42 gebildet. Insbesondere werden mehrere erste Chips 1 im ersten Wafer 41 und mehrere zweite Chips 21 im zweiten Wafer 42 gebildet.
  • Der erste Wafer 41 und der zweite Wafer 42 werden derart angeordnet, dass die Drain-Elektrode 14 der zweiten Oberfläche des ersten Wafers 41 der Drain-Elektrode 34 der zweiten Oberfläche des zweiten Wafers 42 gegenüberliegt. Der erste Wafer 41 und der zweite Wafer 42 werden, wie in 4A gezeigt, über das leitfähige Element 40 aneinander befestigt. Anschließend werden der erste Wafer 41 und zweite Wafer 42, die nunmehr eine Einheit bilden, entlang von Schnittlinien auf dem ersten Wafer 41 und auf dem zweiten Wafer 42 vereinzelt. Auf diese Weise werden der erste Wafer 41 und der zweite Wafer 42 in Chips vereinzelt und wird die Halbleitervorrichtung, welche den ersten Chip 1 und den zweiten Chip 21 aufweist, die aneinander befestigt sind, gebildet.
  • Bei dem vorstehend beschriebenen Verfahren werden der erste Wafer 41 und der zweite Wafer 42 in einem Zustand, in welchem der erste Wafer 41 und der zweite Wafer 42 die Wafer-Form aufweisen, aneinander befestigt, und werden der erste Wafer 41 und zweite Wafer 42, die eine Einheit bilden, in Chips vereinzelt. Folglich kann die Anzahl von Prozessen zum Zusammenführen bzw. Schichten der Chips verringert werden.
  • (Zweite Ausführungsform)
  • Nachstehend wird eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 5 und 6 beschrieben. Bei der Halbleitervorrichtung der ersten Ausführungsform weist der erste Chip 1 den p-Kanal-Leistungs-MOSFET und der zweite Chip 21 den n-Kanal-Leistungs-MOSFET auf. Bei der Halbleitervorrichtung der vorliegenden Ausführungsform weist sowohl der erste Chip 1 als auch der zweite Chip 21 einen p-Kanal-MOSFET auf.
  • Die p-Kanal-MOSFETs im ersten und im zweiten Chip 1, 21 der vorliegenden Ausführungsform ähneln dem p-Kanal-MOSFET im ersten Chip 1 der ersten Ausführungsform Bei der vorliegenden Ausführungsform weisen der erste Chip 1 und der zweite Chip 21 jedoch keine Up-Drain-Struktur auf. Folglich sind die p+-leitende Kontaktschicht 12 und die Drain-Elektrode 13 der ersten Oberfläche, die in der 1 gezeigt sind, nicht vorgesehen.
  • Die Drain-Elektrode 14 der zweiten Oberfläche des ersten Chips 1 ist über das leitfähige Element 40 elektrisch mit der Source-Elektrode 10 des zweiten Chips 21 verbunden. Der erste Chip 1 ist derart in einer horizontalen Richtung bezüglich des zweiten Chips 21 zu einer Seite verschoben, dass der Gate-Draht 11 des zweiten Chips 21 zu einer Außenseite von dem ersten Chip 1 freigelegt ist.
  • Bei der Halbleitervorrichtung mit dem vorstehend beschriebenen Aufbau ist ein Darin des im ersten Chip 1 gebildeten p-Kanal-Leistungs-MOSFET elektrisch mit einer Source des im zweiten Chip 21 gebildeten p-Kanal-Leistungs-MOSFET verbunden. Folglich kann ein in der 6 gezeigtes Ersatzschaltbild erstellt werden. Die Halbleitervorrichtung der vorliegenden Ausführungsform kann Effekte gleich den vorstehend beschriebenen Effekten der Halbleitervorrichtung der ersten Ausführungsform hervorbringen.
  • Nachstehend wird ein beispielhaftes Verfahren zur Fertigung der Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 7A bis 8C beschrieben.
  • Zunächst werden ein erster Wafer 41 und ein zweiter Wafer 42 vorbereitet. In sowohl dem ersten Wafer 41 als auch dem zweiten Wafer 42 wird der vorstehend beschriebene p-Kanal-Leistungs-MOSFET (PchDMOS) gebildet. D. h., in sowohl dem ersten Wafer 41 als auch dem zweiten Wafer 42 werden Halbleiterelemente gebildet, bevor die Wafer in Chips vereinzelt werden. Im ersten Wafer 41 und im zweiten Wafer 42 werden die gleichen p-Kanal-Leistungs-MOSFETs gebildet. Ausziehpositionen der Gate-Drähte 11 der p-Kanal-Leistungs-MOSFETs im ersten Wafer 41 und Ausziehpositionen der Gate-Drähte 11 der p-Kanal-Leistungs-MOSFETs im zweiten Wafer 42 können bilateral symmetrisch sein.
  • Im ersten Wafer 41 werden mehrere Durchgangslöcher 41a an Abschnitten entsprechend einem Teil eines Umfangs der jeweiligen ersten Chips 1 vorgesehen. Im zweiten Wafer 42 werden mehrere Durchgangslöcher 42a an Abschnitten entsprechend einem Teil eines Umfangs der jeweiligen zweiten Chips 21 vorgesehen. Die Durchgangslöcher 41a werden beispielsweise, wie in den 7A und 8A gezeigt, auf einer linken Seite der jeweiligen ersten Chips 1 vorgesehen, und die Durchgangslöcher 42a werden beispielsweise, wie in den 7B und 8A gezeigt, auf einer rechten Seite der jeweiligen zweiten Chips 21 vorgesehen.
  • Anschließend wird der erste Wafer 41, wie in 8B gezeigt, auf dem zweiten Wafer 42 angeordnet. Die Drain-Elektrode 14 der zweiten Oberfläche des ersten Wafers 41 wird über das leitfähige Element 40 mit der Source-Elektrode 10 des zweiten Wafers 42 verbunden. Das leitfähige Element weist beispielsweise ein Lötmittel oder ein elektrisch leitfähiges Klebemittel auf. Ein Lötmittel wird beispielsweise durch Plattieren auf einer Oberfläche der Source-Elektrode 10 oder auf einer Oberfläche der Drain-Elektrode 14 der zweiten Oberfläche gebildet. Anschließend werden der erste Wafer 41 und der zweite Wafer 42 angeordnet und erwärmt. Hierdurch wird die Drain-Elektrode 14 der zweiten Oberfläche des ersten Wafers 41 über das leitfähige Element 40 mit der Source-Elektrode 10 des zweiten Wafers 42 verbunden. Wenn der erste Wafer 41 und der zweite Wafer 42 derart angeordnet werden, dass die ersten Chips 1 den zweiten Chips 21 entsprechen, werden die Gate-Drähte 11 der im zweiten Wafer 42 gebildeten p-Kanal-Leistungs-MOSFETs durch die im ersten Wafer 41 gebildeten Durchgangslöcher 41a zu einer Außenseite freigelegt.
  • Anschließend werden der erste Wafer 41 und der zweite Wafer 42 zusammen entlang von Schnittlinien vereinzelt. Auf diese Weise werden der erste Wafer 41 und der zweite Wafer 42 in Chips vereinzelt und wird die Halbleitervorrichtung, welche den ersten Chip 1 und den zweiten Chip 21 aufweist, die aneinander befestigt sind, gebildet.
  • (Dritte Ausführungsform)
  • Nachstehend wird eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 9 und 10 beschrieben.
  • Die Halbleitervorrichtung der vorliegenden Ausführungsform weist einen ersten Chip 1 und einen zweiten Chip 21 auf. Der erste Chip 1 weist einen n-Kanal-IGBT auf. Der zweite Chip 21 weist einen n-Kanal-Leistungs-MOSFET auf. Der n-Kanal-Leistungs-MOSFET im zweiten Chip 21 der vorliegenden Ausführungsform ähnelt dem n-Kanal-Leistungs-MOSFET im zweiten Chip 21 der ersten Ausführungsform. Bei der vorliegenden Ausführungsform weist der zweite Chip 21 jedoch keine Up-Drain-Struktur auf. Folglich sind die n+-leitende Kontaktschicht 32 und die Drain-Elektrode 33 der ersten Oberfläche, die in der 1 gezeigt sind, nicht vorgesehen.
  • Der im ersten Chip 1 gebildete n-Kanal-IGBT weist ein p+-leitendes Siliziumsubstrat 51 auf. Auf einer ersten Oberfläche des p+-leitenden Siliziumsubstrats 51 sind eine n+-leitende Pufferschicht 52 und eine n–-leitende Driftschicht 53 epitaxial gebildet. Die n–-leitende Driftschicht 53 weist einen Zellabschnitt auf. Eine p-Kanal-Schicht 54 ist an einem Oberflächenabschnitt des Zellabschnitts der n–-leitenden Driftschicht 53 gebildet. Ein n+-leitender Emitter-Bereich 55 ist an einem Oberflächenabschnitt der p-Kanal-Schicht 54 gebildet. Der n+-leitende Emitter-Bereich 55 ist dünner bzw. flacher als die p-Kanal-Schicht 54 ausgebildet. Ferner sind mehrere Trench-Gate-Strukturen in der n–-leitenden Driftschicht 53 gebildet. Jede der Trench-Gate-Strukturen ist aus einem Graben 56, einer Gate-Isolierschicht 57 und einer Gate-Elektrode 58 aufgebaut. Der Graben 56 dringt durch den n+-leitenden Emitter-Bereich 55 und die p-Kanal-Schicht 54 und reicht bis zur n–-leitenden Driftschicht 53. Die Gate-Isolierschicht 57 ist auf einer Innenwand des Grabens 56 gebildet. Die Gate-Elektrode 58 ist derart auf einer Oberflä che der Gate-Isolierschicht 57 gebildet, dass sie den Graben 56 füllt. Bei der vorstehend beschriebenen Struktur kann ein Oberflächenabschnitt der p-Kanal-Schicht 54, der zwischen dem n+-leitenden Emitter-Bereich 55 und der n–-leitenden Driftschicht 53 angeordnet ist, als Kanalbereich dienen. Die Gate-Isolierschicht 57 ist auf dem Kanalbereich angeordnet. Die Gate-Elektrode 58 ist vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht 57 angeordnet.
  • Auf der Gate-Elektrode 58 ist eine Zwischenschichtisolierschicht 59 gebildet. Auf der Zwischenschichtisolierschicht 9 sind eine Emitter-Elektrode 60 und ein Gate-Draht 61 gebildet. Die Emitter-Elektrode 60 ist über ein Kontaktloch 59a in der Zwischenschichtisolierschicht 59 elektrisch mit der p-Kanal-Schicht 54 und dem n+-leitenden Emitter-Bereich 55 verbunden. Der Gate-Draht 61 ist derart auf der n–-leitenden Driftschicht 53 angeordnet, dass er getrennt vom Zellabschnitt angeordnet ist. Der Gate-Draht 61 ist über ein Kontaktloch (nicht gezeigt) in der Zwischenschichtisolierschicht 59 elektrisch mit der Gate-Elektrode 58 verbunden, in einem Querschnitt, der sich von einem in der 9 gezeigten Querschnitt unterscheidet.
  • Ferner ist eine Kollektor-Elektrode 62 der zweiten Oberfläche auf einer zweiten Oberfläche des p+-leitenden Siliziumsubstrats 51 gebildet. Auf diese Weise wird der n-Kanal-IGBT gebildet.
  • An einer äußersten Trench-Gate-Struktur ist eine p-leitende Feldabschwächungsschicht 63 gebildet. Die p-leitende Feldabschwächungsschicht 63 grenzt an den Graben 56 und bedeckt einen Außenkantenabschnitt des Grabens 56. Die p-leitende Feldabschwächungsschicht 63 kann ein an den Außenkantenabschnitt des Grabens 56 gelegtes elektrisches Feld abschwächen. Auf diese Weise können eine Konzentration eines elektrischen Feldes am Außenkantenabschnitt des Grabens 56 und eine Beschädigung der Gate-Isolierschicht 57 bedingt durch die Konzentration eines elektrischen Feldes eingeschränkt werden.
  • Die auf der ersten Oberfläche des zweiten Chips 21 angeordnete Source-Elektrode 30 ist über das leitfähige Element 40 elektrisch mit der auf der ersten Oberfläche des ersten Chips 1 angeordneten Emitter-Elektrode 60 verbunden. Der erste Chip 1 ist derart in einer horizontalen Richtung bezüglich des zweiten Chips 21 zu einer Seite verschoben, dass der Gate-Draht 31 des zweiten Chips 21 zur Außenseite des ersten Chips 1 und der Gate-Draht 61 des ersten Chips 1 zur Außenseite des zweiten Chips 21 freigelegt sind.
  • Bei der Halbleitervorrichtung mit dem vorstehend beschriebenen Aufbau ist der im zweiten Chip 21 gebildete n-Kanal-Leistungs-MOSFET elektrisch mit dem im ersten Chip 1 gebildeten n-Kanal-IGBT verbunden. Folglich kann ein in der 10 gezeigtes Ersatzschaltbild erstellt werden. Die Halbleitervorrichtung der vorliegenden Ausführungsform kann Effekte gleich den vorstehend beschriebenen Effekten der Halbleitervorrichtung der ersten Ausführungsform hervorbringen.
  • Nachstehend wird ein beispielhaftes Verfahren zur Fertigung der Halbleitervorrichtung der vorliegenden Ausführungsform unter Bezugnahme auf die 11A bis 12C beschrieben.
  • Zunächst wird ein erster Wafer 41 vorbereitet und, wie in 11A gezeigt, der vorstehend beschriebene n-Kanal-IGBT im ersten Wafer 41 gebildet. Ferner wird ein zweiter Wafer 42 vorbereitet und, wie in 11B gezeigt, der vorstehend beschriebene n-Kanal-Leistungs-MOSFET (NchDMOS) im zweiten Wafer 42 gebildet. D. h., in sowohl dem ersten Wafer 41 als auch im zweiten Wafer 42 werden Halbleiterelemente gebildet, bevor die Wafer anschließend vereinzelt werden.
  • Bei dem ersten Wafer 41 werden mehrere Durchgangslöcher 41a an Abschnitten entsprechend einem Teil eines Umfangs der jeweiligen ersten Chips 1 vorgesehen. Im zweiten Wafer 42 werden mehrere Durchgangslöcher 42a an Abschnitten entsprechend einem Teil eines Umfangs der jeweiligen zweiten Chips 21 vorgesehen. Im ersten Wafer 41 werden die Durchgangslöcher 41a beispielsweise, wie in 11A gezeigt, auf einer linken Seite der jeweiligen ersten Chips 1, die in ungeraden (ungeradzahligen) Linien, einschließlich einer ersten Linie und einer dritten Linie, von oben angeordnet sind, vorgesehen, und werden die Durchgangslöcher 41a auf einer rechten Seite der jeweiligen ersten Chips 1, die in geraden (geradzahligen) Linien, einschließlich einer zweiten Linie und einer vierten Linie, von oben angeordnet sind, vorgesehen. Im zwei ten Wafer 42 werden die Durchgangslöcher 42a auf einer rechten Seite der jeweiligen zweiten Chips 21, die in ungerade (ungeradzahligen) Linien, einschließlich einer ersten Linie und einer dritten Linie, von oben angeordnet sind, vorgesehen, und werden die Durchgangslöcher 42a auf einer linken Seite der jeweiligen ersten Chips 21, die in geraden (geradzahligen) Linien, einschließlich einer zweiten Linie und einer vierten Linie, von oben angeordnet sind, vorgesehen.
  • Anschließend wird der erste Wafer 41, wie in 12B gezeigt, auf dem zweiten Wafer 42 angeordnet. Die Emitter-Elektrode 60 der ersten Oberfläche des ersten Wafers 41 wird über das leitfähige Element 40 mit der Source-Elektrode 30 des zweiten Wafers 42 verbunden. Das leitfähige Element 40 weist beispielsweise ein Lötmittel oder ein elektrisch leitfähiges Klebemittel auf. Ein Lötmittel wird beispielsweise durch Plattieren auf einer Oberfläche der Source-Elektrode 30 oder auf einer Oberfläche der Emitter-Elektrode 60 der ersten Oberfläche gebildet. Anschließend werden der erste Wafer 41 und der zweite Wafer 42 angeordnet und erwärmt. Hierdurch wird die Emitter-Elektrode 60 der ersten Oberfläche des ersten Wafers 41 über das leitfähige Element 40 elektrisch mit der Source-Elektrode 30 des zweiten Wafers 42 verbunden. Wenn der erste Wafer 41 und der zweite Wafer 42 derart angeordnet werden, dass die ersten Chips 1 den zweiten Chips 21 entsprechen, werden die Gate-Drähte 31 der im zweiten Wafer 42 gebildeten n-Kanal-Leistungs-MOSFETs über die im ersten Wafer 41 vorgesehenen Durchgangslöcher 41a zur Außenseite freigelegt. Ferner werden die Gate-Drähte 61 des im ersten Wafer 41 gebildeten n-Kanal-IGBT über die im zweiten Wafer 42 vorgesehenen Durchgangslöcher 42a zur Außenseite freigelegt.
  • Anschließend werden der erste Wafer 41 und der zweite Wafer 42, die gemäß obiger Beschreibung zu einer Einheit gebildet werden, wie in 12C gezeigt, entlang von Schnittlinien vereinzelt. Auf diese Weise werden der erste Wafer 41 und der zweite Wafer 42 in Chips vereinzelt und wird die Halbleitervorrichtung, welche den ersten Chip 1 und den zweiten Chip 21 aufweist, die aneinander befestigt sind, gebildet.
  • Bei der Halbleitervorrichtung der vorliegenden Ausführungsform werden die Durchgangslöcher 41a, wie in 11A gezeigt, in Zickzack-Manier im ersten Wafer 41 vorgesehen, und werden die Durchgangslöcher 42a, wie in 11B gezeigt, in Zick zack-Manier im zweiten Wafer 42 vorgesehen. Wenn ein Leistungshalbleiterelement aus einem Siliziumsubstrat mit einer (100)-Oberfläche gebildet wird, ist das Halbliterelement anfällig für einen Bruch in einer vertikalen Richtung und in einer horizontalen Richtung. Wenn die Durchgangslöcher 41a und die Durchgangslöcher 42a jedoch nicht in Form einer Linie vorgesehen werden, so wie es in den 11A und 11B gezeigt ist, werden der erste Wafer 41 und der zweite Wafer 42 hinsichtlich eines Bruch beschränkt, d. h. sind der erste Wafer 41 und der zweite Wafer 42 bruchfester.
  • (Vierte Ausführungsform)
  • Nachstehend wird eine Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 13A und 13B beschrieben. Die Halbleitervorrichtung der vorliegenden Ausführungsform weist einen ersten Chip 1 und einen zweiten Chip 21 auf. Der erste Chip 1 ist ein Schaltungschip mit einer elektronischen Schaltung oder einer Schaltungsverdrahtung. Der zweite Chip 21 weist einen n-Kanal-Leistungs-MOSFET auf. Ein vorbestimmter Abschnitt der elektronischen Schaltung oder der Schaltungsverdrahtung im ersten Chip 1 ist ohne einen Leiterrahmen elektrisch mit dem n-Kanal-MOSFET im zweiten Chip 21 verbunden. Der n-Kanal-MOSFET im zweiten Chip 21 der vorliegenden Ausführungsform ähnelt dem n-Kanal-MOSFET im zweiten Chip 21 der ersten Ausführungsform. Der zweite Chip 21 ist derart angeordnet, dass die erste Oberfläche, auf welcher die Source-Elektrode 30 und der Gate-Draht 31 gebildet sind, dem ersten Chip 1 gegenüberliegt.
  • Der erste Chip 1 weist, wie in 13A gezeigt, ein Halbleitersubstrat 70 und Elektroden 71 und 72 auf, die auf einer Oberfläche des Halbleitersubstrats 70 gebildet sind. Die Source-Elektrode 30 und der Gate-Draht 31 im n-Kanal-MOSFET sind über leitfähige Elemente 81 und 82 elektrisch mit den Elektroden 71 und 72 verbunden. Jedes der leitfähigen Elemente 81 und 82 weist beispielsweise ein Lötmittel auf. Eine Fläche des ersten Chips 1 ist größer als eine Fläche des zweiten Chips 21. Der erste Chip 1 ist derart angeordnet, dass ein Ende des ersten Chips 1 bezüglich eines Endes des zweiten Chips 21 nach Außen hervorragt. Die Elektroden 71 erstrecken sich in Richtung des einen Endes des ersten Chips 1. Der erste Chip 1 weist ferner eine Kontaktstelle 73 auf. Die Kontaktstelle 73 ist an einem Abschnitt des ersten Chips 1 angeordnet, der außer halb eines Verbindungsabschnitts zum zweiten Chip 21 liegt. Die Kontaktstelle 73 kann für eine elektrische Verbindung der elektrischen Schaltung oder der Schaltungsverdrahtung im ersten Chip 1 und einer externen Vorrichtung verwendet werden. An die Elektrode 71 und die Kontaktstelle 73 sind Drähte 74 und 75 gebondet. Folglich kann jeder Abschnitt der elektronischen Schaltung oder der Schaltungsverdrahtung und jeder Abschnitt des Leistungs-MOSFET elektrisch mit der externen Verrichtung verbunden werden. Die zweite Oberfläche des zweiten Chips 21 ist über ein leitfähiges Element 83 elektrisch mit einem Leiterrahmen 84 verbunden. Das leitfähige Element 83 weist beispielsweise ein Lötmittel auf.
  • Das Halbleitersubstrat 70 ist beispielsweise, wie in 13B gezeigt, ein p-leitendes Substrat. Auf einem Oberflächenabschnitt des Halbleitersubstrats 70 benachbart zum zweiten Chip 21 sind ein n+-leitender Source-Bereich 76 und ein n+-leitender Drain-Bereich 77 gebildet. Zwischen dem n+-leitenden Source-Bereich 76 und dem n+-leitenden Drain-Bereich 77 ist ein Kanalbereich vorgesehen. Eine Gate-Isolierschicht 78 ist auf der Oberfläche des Halbleitersubstrats 2, einer Oberfläche des n+-leitenden Source-Bereichs 76 und einer Oberfläche des n+-leitenden Drain-Bereichs 79 gebildet. Der n+-leitende Drain-Bereich 77 ist mit der Elektrode 72 verbunden. Folglich ist der n+-leitende Drain-Bereich 77 elektrisch mit dem Gate-Draht 31 verbunden. Der Gate-Draht 31 ist elektrisch mit jeder der Gate-Elektroden 28 verbunden, in einem Querschnitt, der sich von einem in der 13B gezeigten Querschnitt unterscheidet.
  • Selbst wenn der erste Chip 1, wie vorstehend beschrieben, der Schaltungschip mit der elektronischen Schaltung oder der Schaltungsverdrahtung ist und der zweite Chip 2 den vertikalen MOSFET aufweist, können der erste Chip 1 und der zweite Chip 21 eine Einheit bilden, da die Elektroden 71 und 72 auf der zugewandten Oberfläche des ersten Chips 1 gebildet und die Source-Elektrode 30 und der Gate-Draht 31 auf der zugewandten Oberfläche des zweiten Chips 2 gebildet und die Elektroden 71 und 72 an der Source-Elektrode 30 und dem Gate-Draht 31 befestigt sind. In solch einem Fall ist es nicht erforderlich, zwischen dem ersten Chip 1 und dem zweiten Chip 2 einen Leiterrahmen anzuordnen. Folglich kann eine Abmessung der Halbleitervorrichtung verringert werden.
  • Bei dem vorstehend beschriebenen Beispiel ist das Gate des vertikalen Leistungs-MOSFET elektrisch mit dem Drain des lateralen MOSFET verbunden, der in der elektronischen Schaltung oder der Schaltungsverdrahtung gebildet ist. Wenn der zweite Chip 21 eine Diode zur Erfassung einer Temperatur oder eine Stromerfassungszelle mit einer Stromspiegelschaltung aufweist, kann die Diode oder die Stromerfassungszelle elektrisch mit einem Abschnitt in der elektronischen Schaltung oder der Schaltungsverdrahtung verbunden werden. Bei dem vorstehend beschriebenen Beispiel ist das Halbleitersubstrat 70 ein p-leitendes Substrat. Alternativ kann das Halbleitersubstrat 70 basierend auf einem im ersten Chip 1 gebildeten Element ein n-leitendes Substrat sein.
  • (Fünfte Ausführungsform)
  • Nachstehend wird eine Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die 14A und 14B beschrieben. Die Halbleitervorrichtung der vorliegenden Ausführungsform weist einen ersten Chip 1 und einen zweiten Chip 21 auf. Der erste Chip 1 ist ein Schaltungschip mit einer elektronischen Schaltung oder einer Schaltungsverdrahtung auf. Der zweite Chip 21 weist einen n-Kanal-Leistungs-MOSFET auf. Der erste Chip 1 weist ferner ein vertikales Halbleiterelement auf. Abgesehen vom vertikalen Halbleiterelement weist der erste Chip 1 einen ähnlichen Aufbau wie der erste Chip 1 der vierten Ausführungsform auf.
  • Die Source-Elektrode 30 und der Gate-Draht 31 im zweiten Chip 21 sind, wie in 14 gezeigt, über die leitfähige Elemente 81 und 82 elektrisch mit den Elektroden 71 und 72 verbunden, die auf der Oberfläche des Halbleitersubstrats 70 gebildet sind. Der erste Chip 1 wird durch eine Isolierschicht 91 isoliert. Das vertikale Halbleiterelement ist, wie in 14B gezeigt, an einem Abschnitt des ersten Chips 1 gebildet, der durch die Isolierschicht 91 isoliert wird. Ein p-Kanal-Leistungs-MOSFET ist beispielsweise als der vertikale MOSFET gebildet. Der p-Kanal-Leistungs-MOSFET ähnelt dem p-Kanal-Leistungs-MOSFET im ersten Chip 1 der ersten Ausführungsform. Das p+-leitende Substrat 2 entspricht dem Halbleitersubstrat 70 und kann als Drain dienen. Auf der zweiten Oberfläche des p+-leitenden Siliziumsubstrats 2 ist die Elektrode 72 gebildet, die als Drain-Elektrode der zweiten Oberfläche dienen kann. Ferner ist das leitfähige Element 82 auf der Elektrode 72 gebildet. Folglich ist der Drain des p-Kanal-Leistungs-MOSFET elektrisch mit dem Gate-Draht 31 verbunden.
  • Wenn der erste Chip 1, wie vorstehend beschrieben, der Schaltungschip mit der elektronischen Schaltung oder der Schaltungsverdrahtung ist und der zweite Chip 21 den vertikalen Leistungs-MOSFET aufweist, kann der erste Chip 1 ferner einen vertikalen Leistungs-MOSFET aufweisen und der vertikalen Leistungs-MOSFET im zweiten Chip 21 elektrisch mit dem vertikalen MOSFET im ersten Chip 1 verbunden sein. Wenn der zweite Chip 21 eine Diode zur Erfassung einer Temperatur oder eine Stromerfassungszelle mit einer Stromspiegelschaltung aufweist, kann die Diode oder die Stromerfassungszelle elektrisch mit einem Abschnitt in der elektronischen Schaltung oder der Schaltungsverdrahtung verbunden sein.
  • (Weitere Ausführungsformen)
  • Obgleich die vorliegende Erfindung vorstehend vollständig in Verbindung mit ihren beispielhaften Ausführungsformen unter Bezugnahme auf die beigefügte Zeichnung beschrieben wurde, sollte beachtet werden, dass sie auf verschiedene Weise modifiziert werden kann, ohne ihren Schutzumfang zu verlassen.
  • So kann beispielsweise ein Anschluss für eine Verbindung von jeder der vorstehend beschriebenen Halbleitervorrichtungen mit einer externen Vorrichtung verschiedene Konfigurationen aufweisen. Die Leiterrahmen 101 bis 106 können beispielsweise, wie in den 15A und 15B gezeigt, als Anschluss zum Verbinden der Halbleitervorrichtung der ersten Ausführungsform und einer externen Vorrichtung vorgesehen werden. Bei der Halbleitervorrichtung der ersten Ausführungsform sind die Source-Elektrode 10, der Gate-Draht 11 und die Drain-Elektrode 13 der ersten Oberfläche auf der ersten Oberfläche des ersten Chips 1 angeordnet, und sind die Source-Elektrode 30, der Gate-Draht 31 und die Drain-Elektrode 33 der ersten Oberfläche auf der zweiten Oberfläche des zweiten Chips 21 angeordnet. Der Leiterrahmen 101 ist elektrisch mit der Source-Elektrode 10 verbunden, der Leiterrahmen 102 ist elektrisch mit dem Gate-Draht 11 verbunden, der Leiterrahmen 103 ist elektrisch mit der Drain-Elektrode 13 der ersten Oberfläche verbunden, der Leiterrahmen 104 ist elektrisch mit der Source- Elektrode 30 verbunden, der Leiterrahmen 105 ist elektrisch mit dem Gate-Draht 31 verbunden, und der Leiterrahmen 106 ist elektrisch mit der Drain-Elektrode 33 der ersten Oberfläche verbunden, jeweils beispielsweise über ein Lötmittel. Die Leiterrahmen 101 bis 106 erstrecken sich zu einer Außenseite der Halbleitervorrichtung. Selbst wenn die Halbleitervorrichtung mit Harz verkapselt ist, ragen die Leiterrahmen 101 bis 106 derart vom Harz hervor, dass sie als die Anschlüsse dienen können. Bei dem vorstehend beschriebenen Beispiel sind die Leiterrahmen 101 bis 106 einzeln mit der Source-Elektrode 10, dem Gate-Draht 11, der Drain-Elektrode 13 der ersten Oberfläche, der Source-Elektrode 30, dem Gate-Draht 31 und der Drain-Elektrode 33 der ersten Oberfläche verbunden.
  • Alternativ kann ein Leiterrahmen gemeinsam genutzt werden. Bei einer in den 16A und 16B gezeigten Halbleitervorrichtung ähneln ein erster Chip 1 und ein zweiter Chip 21 denjenigen der ersten Ausführungsform. Die p+-leitende Kontaktschicht 12 und die n+-leitende Kontaktschicht 32 zum Bilden der Up-Drain-Struktur sind nicht vorgesehen und ein Leiterrahmen wird gemeinsam genutzt. Ein Verbindungselement 107 ist, wie in 21 gezeigt, entlang einer Seitenoberfläche des ersten Chips 1 und der Seitenoberfläche des zweiten Chips 21 angeordnet. Das Verbindungselement 107 verbindet den Leiterrahmen 103 mit dem Leiterrahmen 106. Folglich sind die Drain-Elektrode 13 der ersten Oberfläche des ersten Chips 1, die Drain-Elektrode 33 der ersten Oberfläche des zweiten Chips 21, die Drain-Elektrode 14 der zweiten Oberfläche des ersten Chips 1 und die Drain-Elektrode 34 der zweiten Oberfläche des zweiten Chips 21 elektrisch miteinander verbunden. Ferner sind die p-leitende Driftschicht 3 und die n–-leitende Driftschicht 23 an der Seitenoberfläche des ersten Chips 1 und der Seitenoberfläche des zweiten Chips 21 elektrisch miteinander verbunden. Folglich wird die Up-Drain-Struktur bei der vorliegenden Halbleitervorrichtung nicht benötigt.
  • Bei der ersten bis dritten Ausführungsform dienen der Leistungs-MOSFET mit der Trench-Gate-Struktur und der IGBT mit der Trench-Gate-Struktur als Beispiel für ein vertikales Leistungselement. Das vertikale Leistungselement kann ebenso einen planaren Leistungs-MOSFET und einen planaren IGBT aufweisen.
  • Bei der zweiten Ausführungsform weist sowohl der erste Chip 1 als auch der zweite Chip 21 den p-Kanal-Leistungs-MOSFET auf. Alternativ kann sowohl der erste Chip 1 als auch der zweite Chip 21 einen n-Kanal-Leistungs-MOSFET aufweisen. Die Halbleitervorrichtung der zweiten Ausführungsform kann eine Up-Drain-Struktur gleich der Up-Drain-Struktur der ersten Ausführungsform aufweisen.
  • Bei der zweiten und dritten Ausführungsform sind der erste Chip 1 und der zweite Chip 21 derart angeordnet, dass der erste Wafer 41 bezüglich des zweiten Wafers 42 verschoben ist. Folglich weisen der erste Chip 1 und der zweite Chip 21 einen Offset auf bzw. sind der erste Chip 1 und der zweite Chip 21 zueinander verschoben. Alternativ können der erste Wafer 41 und der zweite Wafer 442 im Voraus in die ersten Chips 1 und die zweiten Chips 21 geteilt werden und kann der erste Chip 1 über das leitfähige Element 40 mit dem zweiten Chip 21 verbunden werden. In solch einem Fall erfolgt eine Verbindung mit den Chips. Folglich kann ein Fertigungsverfahren erschweren.
  • Das Layout der Durchgangslöcher 41a und 42a der zweiten Ausführungsform unterschiedet sich vom Layout der Durchgangslöcher 41a und 42a der dritten Ausführungsform. Bei den vorstehend beschriebenen Ausführungsformen können beide der Layouts verwendet werden.
  • Bei jeder der Halbleitervorrichtungen der ersten bis fünften Ausführungsform sind zwei Chips, d. h. der erste Chip 1 und der zweite Chip 21, geschichtet angeordnet. Alternativ können drei oder mehr als drei Chips geschichtet angeordnet werden. Alternativ können zwei oder mehr als zwei Chips in einer horizontalen Richtung geschichtet angeordnet werden.
  • Vorstehend wurden eine Halbleitervorrichtung mit mehreren Chips und ein Verfahren zur Fertigung der Halbleitervorrichtung offenbart.
  • Eine Halbleitervorrichtung weist einen ersten Chip 1 und einen zweiten Chip 21 auf. Der erste Chip 1 weist einen Leistungs-MOSFET mit einem Kanal ersten Leitfähigkeitstyps auf. Der zweite Chip 21 weist einen Leistungs-MOSFET mit einem Kanal zweiten Leitfähigkeitstyps auf. Der erste Chip 1 und der zweite Chip 21 bilden derart eine Einheit, dass sich eine Drain-Elektrode 14 einer zweiten Oberfläche des ersten Chips 1 und eine Drain-Elektrode 34 einer zweiten Oberfläche des zweiten Chips 21 gegenüberliegen und über ein leitfähiges Material 40 elektrisch miteinander verbunden sind.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • - US 2007/0075419 A [0003]
    • - JP 2007-73674 A [0003]

Claims (15)

  1. Halbleitervorrichtung mit: – einem ersten Chip (1), der einen Leistungs-MOSFET mit einem Kanal ersten Leitfähigkeitstyps aufweist, wobei der Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps aufweist: ein erstes Halbleitersubstrat (2) ersten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht (3) ersten Leitfähigkeitstyps, die auf der ersten Oberfläche des ersten Halbleitersubstrats (2) angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht (4) zweiten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht (3) angeordnet ist, einen Source-Bereich (5) ersten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht (4) angeordnet ist, eine Gate-Isolierschicht (7), die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht (4) vorgesehen ist, der zwischen dem Source-Bereich (5) und der Driftschicht (3) angeordnet ist, eine Gate-Elektrode (8), die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht (7) angeordnet ist, eine Source-Elektrode (10), die elektrisch mit der Kanalschicht (4) und dem Source-Bereich (5) verbunden ist, und eine Drain-Elektrode (14) der zweiten Oberfläche, die auf der zweiten Oberfläche des ersten Halbleitersubstrats (2) angeordnet ist; und – einem zweiten Chip (21), der einen Leistungs-MOSFET mit einem Kanal zweiten Leitfähigkeitstyps aufweist, wobei der Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps aufweist: ein zweites Halbleitersubstrat (22) zweiten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht (23) zweiten Leitfähigkeitstyps, die auf der ersten Oberfläche des zweiten Halbleitersubstrats (22) angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht (24) ersten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht (23) angeordnet ist, einen Source-Bereich (25) zweiten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht (24) angeordnet ist, eine Gate-Isolierschicht (27), die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht (24) vorgesehen ist, der zwischen dem Source-Bereich (25) und der Driftschicht (23) angeord net ist, eine Gate-Elektrode (28), die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht (27) angeordnet ist, eine Source-Elektrode (30), die elektrisch mit der Kanalschicht (24) und dem Source-Bereich (25) verbunden ist, und eine Drain-Elektrode (34) der zweiten Oberfläche, die auf der zweiten Oberfläche des zweiten Halbleitersubstrats (22) angeordnet ist, wobei – der erste Chip (1) und der zweite Chip (2) derart eine Einheit bilden, dass sich die Drain-Elektrode (14) der zweiten Oberfläche des ersten Chips (1) und die Drain-Elektrode (34) der zweiten Oberfläche des zweiten Chips (21) gegenüberliegen und über ein leitfähiges Material (40) elektrisch miteinander verbunden sind.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass – der erste Chip (1) ferner einen Kontaktbereich (12) ersten Leitfähigkeitstyps und eine Drain-Elektrode (13) der ersten Oberfläche aufweist, wobei sich der Kontaktbereich (12) von einer Oberfläche der Driftschicht (3) zum ersten Halbleitersubstrat (2) erstreckt, der Kontaktbereich (12) eine höhere Störstellenkonzentration als die Driftschicht (3) aufweist, und die Drain-Elektrode (13) der ersten Oberfläche auf einer Oberflächenseite der Driftschicht (3) elektrisch mit dem Kontaktbereich (12) verbunden ist, um eine Up-Drain-Struktur zu bilden; und – der zweite Chip (21) ferner einen Kontaktbereich (32) zweiten Leitfähigkeitstyps und eine Drain-Elektrode (33) der ersten Oberfläche aufweist, wobei sich der Kontaktbereich (32) von einer Oberfläche der Driftschicht (23) zum zweiten Halbleitersubstrat (22) erstreckt, der Kontaktbereich (32) eine höhere Störstellenkonzentration als die Driftschicht (23) aufweist, und die Drain-Elektrode (33) der ersten Oberfläche auf einer Oberflächenseite der Driftschicht (23) elektrisch mit dem Kontaktbereich (32) verbunden ist, um eine Up-Drain-Struktur zu bilden.
  3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass sie ferner aufweist: – einen ersten Leiterrahmen (103), der auf der Driftschicht (3) des ersten Chips (1) angeordnet ist; – einen zweiten Leiterrahmen (106), der auf der Driftschicht (23) des zweiten Chips (2) angeordnet ist; und – ein Verbindungselement (107), welches den ersten Leiterrahmen (103) und den zweiten Leiterrahmen (103) elektrisch verbindet, wobei das Verbindungselement (107) an eine Seitenoberfläche des ersten Chips (1) und an eine Seitenoberfläche des zweiten Chips (2) grenzt, und das Verbindungselement (107) elektrisch mit der Drain-Elektrode (14) der zweiten Oberfläche des ersten Chips (1) und der Drain-Elektrode (34) der zweiten Oberfläche des zweiten Chips (2) verbunden ist.
  4. Verfahren zur Fertigung der Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass es die folgenden Schritte aufweist: – Vorbereiten eines ersten Wafers (41) zum Bilden mehrerer erster Chips (1) und eines zweiten Wafers (42) zum Bilden mehrerer zweiter Chips (21); – Bilden des Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps im ersten Wafer (41); – Bilden des Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps im zweiten Wafer (42); – Anordnen des ersten Wafers (41) und des zweiten Wafers (42) derart, dass die Drain-Elektrode (14) der zweiten Oberfläche des ersten Wafers (41) der Drain-Elektrode (34) der zweiten Oberfläche des zweiten Wafers (21) gegenüberliegt; – Elektrisches Verbinden der Drain-Elektrode (14) der zweiten Oberfläche des ersten Wafers (41) derart über das leitfähige Material (40) mit der Drain-Elektrode (34) der zweiten Oberfläche des zweiten Wafers (42), dass der erste Wafer (41) und der zweite Wafer (42) eine Einheit bilden; und – Vereinzeln des ersten Wafers (41) und des zweiten Wafers (42), die eine Einheit bilden, in Chips.
  5. Halbleitervorrichtung mit: – einem ersten Chip (1), der einen Leistungs-MOSFET mit einem Kanal ersten Leitfähigkeitstyps aufweist, wobei der Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps aufweist: ein erstes Halbleitersubstrat (2) ersten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht (3) ersten Leitfähigkeitstyps, die auf der ersten Oberfläche des ersten Halbleitersubstrats (2) angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht (4) zweiten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht (3) angeordnet ist, einen Source-Bereich (5) ersten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht (4) angeordnet ist, eine Gate-Isolierschicht (7), die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht (4) vorgesehen ist, der zwischen dem Source-Bereich (5) und der Driftschicht (3) angeordnet ist, eine Gate-Elektrode (8), die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht (7) angeordnet ist, eine Source-Elektrode (10), die elektrisch mit der Kanalschicht (4) und dem Source-Bereich (5) verbunden ist, und eine Drain-Elektrode (14) der zweiten Oberfläche, die auf der zweiten Oberfläche des ersten Halbleitersubstrats (2) angeordnet ist; und – einem zweiten Chip (21), der einen Leistungs-MOSFET mit einem Kanal ersten Leitfähigkeitstyps aufweist, wobei der Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps aufweist: ein zweites Halbleitersubstrat (2) ersten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht (3) ersten Leitfähigkeitstyps, die auf der ersten Oberfläche des zweiten Halbleitersubstrats (2) angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht (4) zweiten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht (3) angeordnet ist, einen Source-Bereich (5) ersten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht (4) angeordnet ist, eine Gate-Isolierschicht (7), die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht (4) vorgesehen ist, der zwischen dem Source-Bereich (5) und der Driftschicht (3) angeordnet ist, eine Gate-Elektrode (8), die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht (7) angeordnet ist, eine Source-Elektrode (10), die elektrisch mit der Kanalschicht (4) und dem Source-Bereich (5) verbunden ist, und eine Drain-Elektrode (14) der zweiten Oberfläche, die auf der zweiten Oberfläche des zweiten Halbleitersubstrats (2) angeordnet ist, wobei – der erste Chip (1) und der zweite Chip (21) derart eine Einheit bilden, dass sich die Drain-Elektrode (14) der zweiten Oberfläche des ersten Chips (1) und die Source-Elektrode (10) des zweiten Chips (21) gegenüberliegen und über ein leitfähiges Material (40) elektrisch miteinander verbunden sind.
  6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass – der zweite Chip (21) ferner einen Gate-Draht (11) aufweist, wobei der Gate-Draht (11) derart auf der Driftschicht (3) angeordnet ist, dass er getrennt vom Zellabschnitt angeordnet und elektrisch mit der Gate-Elektrode (8) des zweiten Chips (21) verbunden ist; und – der erste Chip (1) derart bezüglich des zweiten Chips (21) verschoben ist, dass der Gate-Draht (11) zu einer Außenseite vom ersten Chip (1) freigelegt ist.
  7. Verfahren zur Fertigung der Halbleitervorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass es die folgenden Schritte aufweist: – Vorbereiten eines ersten Wafers (41) zum Bilden mehrerer erster Chips (1) und eines zweiten Wafers (42) zum Bilden mehrerer zweiter Chips (21); – Bilden des Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps im ersten Wafer (41); – Bilden des Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps im zweiten Wafer (42); – Anordnen des ersten Wafers (41) und des zweiten Wafers (42) derart, dass die Drain-Elektrode (14) der zweiten Oberfläche des ersten Wafers (41) der Source-Elektrode (10) des zweiten Wafers (42) gegenüberliegt; – Elektrisches Verbinden der Drain-Elektrode (14) der zweiten Oberfläche des ersten Wafers (41) derart über das leitfähige Material (40) mit der Source-Elektrode (10) des zweiten Wafers (42), dass der erste Wafer (41) und der zweite Wafer (42) eine Einheit bilden; und – Vereinzeln des ersten Wafers (41) und des zweiten Wafers (42), die eine Einheit bilden, in Chips.
  8. Verfahren zur Fertigung der Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass es die folgenden Schritte aufweist: – Vorbereiten eines ersten Wafers (41) zum Bilden mehrerer erster Chips (1) und eines zweiten Wafers (42) zum Bilden mehrerer zweiter Chips (21); – Bilden des Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps im ersten Wafer (41); – Bilden des Leistungs-MOSFET mit dem Kanal ersten Leitfähigkeitstyps im zweiten Wafer (42); – Vorsehen eines Durchgangslochs (41a) an einem Abschnitt des ersten Wafers (41) entsprechend einem Abschnitt des zweiten Wafers (42), an welchem der Gate-Draht (11) angeordnet ist; – Anordnen des ersten Wafers (41) und des zweiten Wafers (42) derart, dass die Drain-Elektrode (14) der zweiten Oberfläche des ersten Wafers (41) der Source-Elektrode (10) des zweiten Wafers (42) gegenüberliegt und der Gate-Draht (11) zur Außenseite vom Durchgangsloch (41a) des ersten Wafers (41) freigelegt ist; – Elektrisches Verbinden der Drain-Elektrode (14) der zweiten Oberfläche des ersten Wafers (41) derart über das leitfähige Material (40) mit der Source-Elektrode (10) des zweiten Wafers (42), dass der erste Wafer (41) und der zweite Wafer (42) eine Einheit bilden; und – Vereinzeln des ersten Wafers (41) und zweiten Wafers (42), die eine Einheit bilden, in Chips.
  9. Halbleitervorrichtung mit: – einem ersten Chip (1), der einen IGBT mit einem Kanal zweiten Leitfähigkeitstyps aufweist, wobei der IGBT mit dem Kanal zweiten Leitfähigkeitstyps aufweist: ein erstes Halbleitersubstrat (51) ersten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht (53) zweiten Leitfähigkeitstyps, die auf der ersten Oberflächenseite des ersten Halbleitersubstrats (51) angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht (54) ersten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht (53) angeordnet ist, einen Emitter-Bereich (55) zweiten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht (54) angeordnet ist, eine Gate-Isolierschicht (57), die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht (54) vorgesehen ist, der zwischen dem Emitter-Bereich (55) und der Driftschicht (53) angeordnet ist, eine Gate-Elektrode (58), die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht (57) angeordnet ist, eine Emitter-Elektrode (60), die elektrisch mit der Kanalschicht (54) und dem Emitter-Bereich (55) verbunden ist, und eine Kollektor-Elektrode (62) der zweiten Oberfläche, die auf der zweiten Oberfläche des ersten Halbleitersubstrats (51) angeordnet ist; und – einem zweiten Chip (21), der einen Leistungs-MOSFET mit einem Kanal zweiten Leitfähigkeitstyps aufweist, wobei der Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps aufweist: ein zweites Halbleitersubstrat (22) zweiten Leitfähigkeitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht (23) zweiten Leitfähigkeitstyps, die auf der ersten Oberfläche des zweiten Halbleitersubstrats (22) angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht (24) ersten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht (23) angeordnet ist, einen Source-Bereich (25) zweiten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht (24) angeordnet ist, eine Gate-Isolierschicht (27), die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht (24) vorgesehen ist, der zwischen dem Source-Bereich (25) und der Driftschicht (23) angeordnet ist, eine Gate-Elektrode (28), die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht (27) angeordnet ist, eine Source-Elektrode (30), die elektrisch mit der Kanalschicht (24) und dem Source-Bereich (25) verbunden ist, und eine Drain-Elektrode (34) der zweiten Oberfläche, die auf der zweiten Oberfläche des zweiten Halbleitersubstrats (22) angeordnet ist, wobei – der erste Chip (1) und der zweite Chip (21) derart eine Einheit bilden, dass sich die Emitter-Elektrode (60) des ersten Chips (1) und die Source-Elektrode (30) des zweiten Chips (21) gegenüberliegen und über ein leitfähiges Material (40) elektrisch miteinander verbunden sind.
  10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass – der erste Chip (1) ferner einen Gate-Draht (61) aufweist, wobei der Gate-Draht (61) derart auf der Driftschicht (53) angeordnet ist, dass er getrennt vom Zellabschnitt angeordnet und elektrisch mit der Gate-Elektrode (58) verbunden ist; – der zweite Chip (21) ferner einen Gate-Draht (31) aufweist, wobei der Gate-Draht (31) derart auf der Driftschicht (23) angeordnet ist, dass er getrennt vom Zellabschnitt angeordnet und elektrisch mit der Gate-Elektrode (28) verbunden ist; und – der erste Chip (1) derart bezüglich des zweiten Chips (21) verschoben ist, dass der Gate-Draht (61) des ersten Chips (1) zu einer Außenseite vom zweiten Chip (21) freigelegt ist, und dass der Gate-Draht (31) des zweiten Chips (21) zur Außenseite vom ersten Chips (1) freigelegt ist.
  11. Verfahren zur Fertigung der Halbleitervorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass es die folgenden Schritte aufweist: – Vorbereiten eines ersten Wafers (41) zum Bilden mehrerer erster Chips (1) und eines zweiten Wafers (42) zum Bilden mehrerer zweiter Chips (21); – Bilden des IGBT mit dem Kanal zweiten Leitfähigkeitstyps im ersten Wafer (41); – Bilden des Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps im zweiten Wafer (42); – Anordnen des ersten Wafers (41) und des zweiten Wafers (42) derart, dass die Emitter-Elektrode (60) des ersten Wafers (41) der Source-Elektrode (30) des zweiten Wafers (21) gegenüberliegt; – Elektrisches Verbinden der Emitter-Elektrode (60) des ersten Wafers (41) derart über das leitfähige Material (40) mit der Source-Elektrode (30) des zweiten Wafers (42), dass der erste Wafer (41) und der zweite Wafer (42) eine Einheit bilden; und – Vereinzeln des ersten Wafers (41) und zweiten Wafers (42), die eine Einheit bilden, in Chips.
  12. Verfahren zur Fertigung der Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass es die folgenden Schritte aufweist: – Vorbereiten eines ersten Wafers (41) zum Bilden mehrerer erster Chips (1) und eines zweiten Wafers (42) zum Bilden mehrerer zweiter Chips (21); – Bilden des IGBT mit dem Kanal zweiten Leitfähigkeitstyps im ersten Wafer (41); – Bilden des Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps im zweiten Wafer (42); – Bilden eines Durchgangslochs (41a) an einem Abschnitt des ersten Wafers (41) entsprechend einem Abschnitt des zweiten Wafers (42), an welchem der Gate-Draht (31) angeordnet ist; – Bilden eines Durchgangslochs (42a) an einem Abschnitt des zweiten Wafers (42) entsprechend einem Abschnitt des ersten Wafers (41), an welchem der Gate-Draht (61) angeordnet ist; – Anordnen des ersten Wafers (41) und des zweiten Wafers (42) derart, dass die Emitter-Elektrode (60) des ersten Wafers (41) der Source-Elektrode (30) des zweiten Wafers (42) gegenüberliegt, der Gate-Draht (31) des zweiten Chips (21) zur Außenseite vom Durchgangsloch (41a) des ersten Wafers (41) freigelegt ist, und der Gate-Draht (61) des ersten Wafers (41) zur Außenseite vom Durchgangsloch (42a) des zweiten Wafers (42) freigelegt ist; – Elektrisches Verbinden der Emitter-Elektrode (60) des ersten Wafers (41) derart über das leitfähige Material (40) mit der Source-Elektrode (30) des zweiten Wafers (42), dass der erste Wafer (41) und der zweite Wafer (42) eine Einheit bilden; und – Vereinzeln des ersten Wafers (41) und zweiten Wafers (42), die eine Einheit bilden, in Chips.
  13. Halbleitervorrichtung mit: – einem ersten Chip (1), der ein erstes Halbleitersubstrat (2, 70) und eine elektronische Schaltung oder eine Schaltungsverdrahtung aufweist, die im Halbleitersubstrat (2, 70) gebildet ist, wobei das erste Halbleitersubstrat (2, 70) eines ersten Leitfähigkeitstyps oder eines zweiten Leitfähigkeitstyps ist und eine erste und eine gegenüberliegende zweite Oberfläche aufweist; und – einem zweiten Chip (21), der einen Leistungs-MOSFET mit einem Kanal zweiten Leitfähigkeitstyps aufweist, wobei der Leistungs-MOSFET mit dem Kanal zweiten Leitfähigkeitstyps aufweist: ein zweites Halbleitersubstrat (22) zweiten Leitfähig keitstyps mit einer ersten und einer gegenüberliegenden zweiten Oberfläche, eine Driftschicht (23) zweiten Leitfähigkeitstyps, die auf der ersten Oberfläche des zweiten Halbleitersubstrats (22) angeordnet ist und einen Zellabschnitt aufweist, eine Kanalschicht (24) ersten Leitfähigkeitstyps, die an einem Oberflächenabschnitt des Zellabschnitts der Driftschicht (23) angeordnet ist, einen Source-Bereich (25) zweiten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht (24) angeordnet ist, eine Gate-Isolierschicht (27), die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht (24) vorgesehen ist, der zwischen dem Source-Bereich (25) und der Driftschicht (23) angeordnet ist, eine Gate-Elektrode (28), die vom Kanalbereich aus gesehen auf einer gegenüberliegenden Seite der Gate-Isolierschicht (27) angeordnet ist, eine Source-Elektrode (30), die elektrisch mit der Kanalschicht (24) und dem Source-Bereich (25) verbunden ist, und eine Drain-Elektrode (34) der zweiten Oberfläche, die auf der zweiten Oberfläche des zweiten Halbleitersubstrats (22) angeordnet ist, wobei – der erste Chip (1) und der zweite Chip (21) derart eine Einheit bilden, dass sich die zweite Oberfläche des ersten Chips (1) und die Source-Elektrode (30) des zweiten Chips (21) gegenüberliegen und über ein leitfähiges Material (40) elektrisch miteinander verbunden sind.
  14. Halbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass – das erste Halbleitersubstrat (2, 70) den ersten Leitfähigkeitstyp aufweist; – der erste Chip (1) ferner einen lateralen MOSFET aufweist; – der laterale MOSFET einen Source-Bereich (76) zweiten Leitfähigkeitstyps, der an der zweiten Oberflächenseite des ersten Halbleitersubstrats (70) angeordnet ist, einen Drain-Bereich (77) zweiten Leitfähigkeitstyps, der an der zweiten Oberflächenseite des ersten Halbleitersubstrats (70) angeordnet ist, eine Gate-Isolierschicht (78), die auf einer Oberfläche eines Kanalbereichs angeordnet ist, der zwischen dem Source-Bereich (76) und dem Drain-Bereich (77) vorgesehen ist, und eine Gate-Elektrode (79) aufweist, die auf der Gate-Isolierschicht (78) angeordnet ist; – der zweite Chip (21) ferner einen Gate-Draht (31) aufweist, der elektrisch mit der Gate-Elektrode (28) des zweiten Chips (21) verbunden ist; und – der Gate-Draht (31) über ein leitfähiges Material (82) elektrisch mit dem Drain-Bereich (77) des ersten Chips (1) verbunden ist.
  15. Halbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, dass – das erste Halbleitersubstrat (70) den ersten Leitfähigkeitstyp aufweist; – der erste Chip ferner einen vertikalen MOSFET mit einem Kanal ersten Leitfähigkeitstyps aufweist; – der vertikale MOSFET mit dem Kanal ersten Leitfähigkeitstyps aufweist: eine Driftschicht (3) ersten Leitfähigkeitstyps, die auf der ersten Oberfläche des ersten Halbleitersubstrats (2, 70) angeordnet ist, eine Kanalschicht (4) zweiten Leitfähigkeitstyps, die an einem Oberflächenabschnitt der Driftschicht (3) angeordnet ist, einen Source-Bereich (5) ersten Leitfähigkeitstyps, der an einem Oberflächenabschnitt der Kanalschicht (4) angeordnet ist, eine Gate-Isolierschicht (7), die auf einem Kanalbereich angeordnet ist, der an einem Abschnitt der Kanalschicht (4) vorgesehen ist, der zwischen dem Source-Bereich (5) und der Driftschicht (3) angeordnet ist, eine Gate-Elektrode (8), die vom Kanalbereich auf einer gegenüberliegenden Seite der Gate-Isolierschicht (7) angeordnet ist, eine Source-Elektrode (10), die elektrisch mit der Kanalschicht (4) und dem Source-Bereich (5) verbunden ist, und eine Drain-Elektrode (14) der zweiten Oberfläche, die auf der zweiten Oberfläche des ersten Halbleitersubstrats (2, 70) angeordnet ist; – der zweite Chip (21) ferner einen Gate-Draht (31) aufweist, der elektrisch mit der Gate-Elektrode (28) des zweiten Chips (21) verbunden ist; und – der Gate-Draht (31) über ein leitfähiges Material (82) elektrisch mit der Drain-Elektrode (72) der zweiten Oberfläche des ersten Chips (1) verbunden ist.
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