JP2022089648A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート閾値電圧の精度を向上できる半導体装置を提供する。【解決手段】第１主面３を有するチップ２と、チップ２に形成された第１トランジスタＱ１と、を含む、半導体装置１を提供する。第１トランジスタＱ１は、第１主面３の表層部に形成されたｎ型の第１ドレイン領域２１と、第１ドレイン領域２１から間隔を空けて第１主面３の表層部に形成され、第１ドレイン領域２１との間の領域に第１チャネル長Ｌ１を有する第１チャネル領域２３を区画するｎ型の第１ソース領域２２と、第１チャネル領域２３を被覆する第１ゲート絶縁膜２９と、ポリシリコンを含み、第１ゲート絶縁膜２９の上に形成された第１ゲート電極３０と、第１ゲート電極３０の周縁部に形成されたｎ型の第１領域３１と、第１ゲート電極３０の内方部に形成され、第１チャネル長Ｌ１以上の第１ゲート長ＬＧ１（Ｌ１≦ＬＧ１）を有するｐ型の第２領域３２と、を含む。【選択図】図５

Description

本発明は、半導体装置に関する。
特許文献１の図１１は、基板、および、基板の上に形成されたトランジスタを備えた半導体装置を開示している。トランジスタは、絶縁層、ゲート、ｎ型のドレインおよびｎ型のソースを含む。絶縁層は、基板の表面領域の一部を被覆している。ゲートは、絶縁層の上部に配置されている。ゲートは、ｐ型の不純物が導入された中央領域、ｎ型の不純物が導入された外側領域を含む。ドレインおよびソースは、基板の表面領域においてゲートの端部側にそれぞれ形成されている。ゲートの中央領域は、トランジスタの実効ゲート長を形成する。ゲートの外側領域は、ドレインおよびソースの形成時に生じる領域であり、トランジスタの機能に必要ではない。
米国特許第７８０８３８７号明細書
本発明の一実施形態は、ゲート閾値電圧の精度を向上できる半導体装置を提供する。
本発明の一実施形態は、主面を有するチップと、前記チップに形成された第１トランジスタと、を含む半導体装置を提供する。前記第１トランジスタは、前記主面の表層部に形成された第１導電型の第１ドレイン領域と、前記第１ドレイン領域から間隔を空けて前記主面の表層部に形成され、前記第１ドレイン領域との間の領域に第１チャネル長Ｌ１を有する第１チャネル領域を区画する第１導電型の第１ソース領域と、前記第１チャネル領域を被覆する第１ゲート絶縁膜と、ポリシリコンを含み、前記第１ゲート絶縁膜の上に形成された第１ゲート電極と、前記第１ゲート電極の周縁部に形成された第１導電型の第１領域と、前記第１ゲート電極の内方部に形成され、前記第１チャネル長Ｌ１以上の第１ゲート長ＬＧ１（Ｌ１≦ＬＧ１）を有する第２導電型の第２領域と、を含む。
図１は、本発明の第１実施形態に係る半導体装置に含まれる電気回路を示す回路図である。 図２は、図１に示す半導体装置を示す模式的な平面図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図３に示すIV-IV線に沿う断面図である。 図５は、図４に示す第１トランジスタの拡大断面図である。 図６は、図４に対応し、参考例に係る半導体装置を示す断面図である。 図７は、第１ゲート閾値電圧を示すグラフである。 図８は、図３に対応し、本発明の第２実施形態に係る半導体装置を示す平面図である。 図９は、図８に示すIX-IX線に沿う断面図である。 図１０は、図８に示すX-X線に沿う断面図である。 図１１は、図３に対応し、本発明の第３実施形態に係る半導体装置を示す平面図である。 図１２は、図１１に示すXII-XII線に沿う断面図である。 図１３は、図４に対応し、本発明の第４実施形態に係る半導体装置を示す断面図である。 図１４は、図４に対応し、本発明の第５実施形態に係る半導体装置を示す断面図である。 図１５は、図１４に示す半導体装置に含まれる電気回路を示す回路図である。
以下、添付図面を参照して、本発明の実施形態が詳細に説明される。
図１は、本発明の第１実施形態に係る半導体装置１に含まれる電気回路を示す回路図である。図１を参照して、半導体装置１は、仕事関数差電圧を利用した定電圧生成回路１００を含む。定電圧生成回路１００は、低電位配線１０１、高電位配線１０２、差動回路１０３、出力回路１０４および出力端１０５を含む。低電位配線１０１には低電位（たとえばグランド電位）が付与され、高電位配線１０２には低電位を基準とした高電位（たとえば電源電位）が付与される。
差動回路１０３は、差動段１０６、定電圧源１０７、カレントミラー段１０８および定電流源１０９を含む。差動段１０６は、低電位配線１０１および高電位配線１０２の間に介装されている。差動段１０６は、第１トランジスタＱ１、および、第１トランジスタＱ１と差動接続を構成する第２トランジスタＱ２を含む。差動段１０６は、「差動対」と称されてもよい。第１トランジスタＱ１および第２トランジスタＱ２は、この形態では、エンハンスメント型のｎｐｎ型（第１極性型）のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor：絶縁ゲート型の電界効果トランジスタ）からそれぞれなる。
第１トランジスタＱ１および第２トランジスタＱ２は、ドレイン、ソースおよびゲートをそれぞれ含む。第１トランジスタＱ１のゲートは、ｐ型不純物を主たる不純物として含有するｐゲート（p-gate）からなる。第２トランジスタＱ２のゲートは、ｎ型不純物を主たる不純物として含有するｎゲート（n-gate）からなる。第１トランジスタＱ１は第１ゲート閾値電圧Ｖｔｈ１を有し、第２トランジスタＱ２は第１ゲート閾値電圧Ｖｔｈ１とは異なる第２ゲート閾値電圧Ｖｔｈ２（Ｖｔｈ１≠Ｖｔｈ２）を有している。
第１ゲート閾値電圧Ｖｔｈ１はｐゲートの仕事関数に起因して定まり、第２トランジスタＱ２はｎゲートの仕事関数に起因して定まる。第２ゲート閾値電圧Ｖｔｈ２は、具体異的には、第１ゲート閾値電圧Ｖｔｈ１未満（Ｖｔｈ２＜Ｖｔｈ１）である。第１ゲート閾値電圧Ｖｔｈ１および第２ゲート閾値電圧Ｖｔｈ２のゲート閾値電圧差ΔＶｔｈ（＝Ｖｔｈ１－Ｖｔｈ２）は、サブスレッショルド領域においてバンドギャップ電圧に依存した負の温度特性を有している。
定電圧源１０７は、第１トランジスタＱ１のｐゲートに電気的に接続され、定電圧ＶＴを第１トランジスタＱ１のｐゲートに付与する。定電圧源１０７は、ＰＴＡＴ（Proportional To Absolute Temperature）電圧源を含み、正の温度特性を有し、絶対温度に比例した定電圧ＶＴを生成することが好ましい。この場合、定電圧源１０７は、負の温度特性を有するゲート閾値電圧差ΔＶｔｈを正の温度特性を有する定電圧ＶＴによって補完するように構成（調節）される。
定電圧源１０７は、抵抗値が調節されるように構成された可変抵抗からなっていてもよい。たとえば、可変抵抗は、複数の抵抗を含む直列回路、および、各抵抗にそれぞれ並列接続された複数のヒューズを含んでいてもよい。この場合、可変抵抗の抵抗値は、ヒューズを切断することによって調節される。ヒューズは、レーザ光によって溶断されるように構成されていてもよい。
カレントミラー段１０８は、高電位配線１０２および差動段１０６の間に介装されている。カレントミラー段１０８は、この形態では、第１負荷トランジスタＱ３、および、第１負荷トランジスタＱ３とカレントミラー接続を構成する第２負荷トランジスタＱ４を含む。カレントミラー段１０８は「カレントミラー対」と称されてもよい。カレントミラー段１０８は、差動段１０６とカレントミラー型の差動トランジスタ回路を構成している。第１負荷トランジスタＱ３および第２負荷トランジスタＱ４は、この形態では、エンハンスメント型のｐｎｐ型（第２極性型）のＭＩＳＦＥＴからそれぞれなる。第１負荷トランジスタＱ３および第２負荷トランジスタＱ４は、ドレイン、ソースおよびゲートをそれぞれ含む。
第１負荷トランジスタＱ３のソースは、高電位配線１０２に電気的に接続されている。第１負荷トランジスタＱ３のドレインは、第１トランジスタＱ１のドレインに電気的に接続されている。第１負荷トランジスタＱ３のゲートは、第１負荷トランジスタＱ３のドレインに短絡され、当該ドレインとダイオード接続を構成している。第２負荷トランジスタＱ４のソースは、高電位配線１０２に電気的に接続されている。第２負荷トランジスタＱ４のドレインは、第２トランジスタＱ２のドレインに電気的に接続されている。第２負荷トランジスタＱ４のゲートは、第１負荷トランジスタＱ３のゲートに電気的に接続されている。
定電流源１０９は、低電位配線１０１および差動段１０６の間に介装されている。定電流源１０９は、バイアストランジスタＱ５を含む。バイアストランジスタＱ５は、エンハンスメント型のｎｐｎ型のＭＩＳＦＥＴからなる。バイアストランジスタＱ５は、ドレイン、ソースおよびゲートを含む。バイアストランジスタＱ５のドレインは、第１トランジスタＱ１のソースおよび第２トランジスタＱ２のソースに電気的に接続されている。バイアストランジスタＱ５のソースは、低電位配線１０１に電気的に接続されている。バイアストランジスタＱ５のゲートにはバイアス電圧Ｖｂｉａｓが付与される。
出力回路１０４は、出力トランジスタＱ６および抵抗分圧回路１１０を含む。出力トランジスタＱ６は、この形態では、エンハンスメント型のｐｎｐ型のＭＩＳＦＥＴからなる。出力トランジスタＱ６は、ドレイン、ソースおよびゲートを含む。出力トランジスタＱ６のソースは、高電位配線１０２に電気的に接続されている。出力トランジスタＱ６のゲートは、第２トランジスタＱ２のドレインおよび第２負荷トランジスタＱ４のドレインに電気的に接続されている。
抵抗分圧回路１１０は、低電位配線１０１および出力トランジスタＱ６の間に介装されている。抵抗分圧回路１１０は、第１抵抗Ｒ１、第２抵抗Ｒ２および分圧ノードＮを含む。第１抵抗Ｒ１の一端は、出力トランジスタＱ６のドレインに電気的に接続されている。第２抵抗Ｒ２の一端は第１抵抗Ｒ１の他端に電気的に接続され、第２抵抗Ｒ２の他端は低電位配線１０１に電気的に接続されている。
第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗比（＝（Ｒ１＋Ｒ２）／Ｒ２）は任意である。第１抵抗Ｒ１および第２抵抗Ｒ２のいずれか一方または双方は、前述したような可変抵抗によって構成されていてもよい。分圧ノードＮは、第１抵抗Ｒ１および第２抵抗Ｒ２の接続部からなり、第２トランジスタＱ２のｎゲートに電気的に接続されている。分圧ノードＮのノード電圧ＶＮは、ゲート閾値電圧差ΔＶｔｈおよび定電圧ＶＴの加算値ΔＶｔｈ＋ＶＴからなる。
出力端１０５は、出力トランジスタＱ６のドレインに電気的に接続され、出力電圧Ｖｏｕｔを出力する。出力電圧Ｖｏｕｔは、ノード電圧ＶＮ（＝ΔＶｔｈ＋ＶＴ）に抵抗分圧回路１１０の抵抗比（＝（Ｒ１＋Ｒ２）／Ｒ２）を乗じた値からなる。定電圧生成回路１００は、必ずしも抵抗分圧回路１１０を備えている必要はなく、抵抗分圧回路１１０を備えない抵抗分圧回路１１０が採用されてもよい。
この場合、出力端１０５は、ゲート閾値電圧差ΔＶｔｈおよび定電圧ＶＴの加算値ΔＶｔｈ＋ＶＴからなる出力電圧Ｖｏｕｔを出力する。このように、定電圧生成回路１００は、仕事関数差電圧（ゲート閾値電圧差ΔＶｔｈ）に応じた出力電圧Ｖｏｕｔを生成する。つまり、定電圧生成回路１００の出力精度は、第１ゲート閾値電圧Ｖｔｈ１の精度および第２ゲート閾値電圧Ｖｔｈ２の精度を向上させることによって向上する。
図２は、図１に示す半導体装置１を示す模式的な平面図である。図３は、図２に示す領域III（第１デバイス領域６Ａ）の拡大図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、図４に示す第１トランジスタＱ１の拡大断面図である。
図２～図４を参照して、半導体装置１は、直方体形状のチップ２（半導体チップ）を含む。チップ２は、この形態では、ｐ型（第１導電型）の半導体基板からなる。半導体基板は、Ｓｉ基板であってもよいし、ワイドバンドギャップ半導体基板（たとえばＳｉＣ基板やＧａＮ基板）であってもよい。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
半導体装置１は、第１主面３に設けられた複数のデバイス領域６を含む。複数のデバイス領域６は、定電圧生成回路１００を構成する種々の機能デバイスがそれぞれ形成された領域である。複数のデバイス領域６は、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部にそれぞれ区画されている。デバイス領域６の個数、配置および形状は任意であり、特定の個数、配置および形状に限定されない。
複数の機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つをそれぞれ含んでいてもよい。半導体スイッチングデバイスは、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、トランジスタ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型バイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。
半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。
複数のデバイス領域６は、この形態では、差動段１０６を含む第１デバイス領域６Ａ、定電圧源１０７を含む第２デバイス領域６Ｂ、カレントミラー段１０８を含む第３デバイス領域６Ｃ、定電流源１０９を含む第４デバイス領域６Ｄ、出力トランジスタＱ６を含む第５デバイス領域６Ｅ、および、抵抗分圧回路１１０を含む第６デバイス領域６Ｆを少なくとも含む。
低電位配線１０１および高電位配線１０２は、複数のデバイス領域６を横切るように任意の態様で第１主面３の上（anywhere above）に引き回される。出力端１０５は、第１主面３の上（anywhere above）に配置される。たとえば、第１主面３の上に層間絶縁膜が形成されている場合、低電位配線１０１および高電位配線１０２は層間絶縁膜内に任意の態様で引き回され、出力端１０５は層間絶縁膜の上に配置される。
以下、図３～図５を参照して、第１デバイス領域６Ａ（差動段１０６）側の構造が具体的に説明される。第１デバイス領域６Ａは、第１トランジスタ領域７および第２トランジスタ領域８を含む。第１トランジスタ領域７は第１方向Ｘの一方側（この形態では第３側面５Ｃ側）に設けられ、第１トランジスタ領域７は第１方向Ｘの他方側（この形態では第４側面５Ｄ側）に設けられている。第１トランジスタ領域７の配置および第２トランジスタ領域８の配置は任意である。
第１トランジスタ領域７が第２方向Ｙの一方側（たとえば第１側面５Ａ側）に設けられ、第２トランジスタ領域８が第２方向Ｙの他方側（たとえば第２側面５Ｂ側）に設けられていてもよい。第１トランジスタ領域７および第２トランジスタ領域８は、この形態では、平面視において四角形状にそれぞれ設定されている。第１トランジスタ領域７の平面形状および第２トランジスタ領域８の平面形状は任意である。
半導体装置１は、第１主面３において第１デバイス領域６Ａを区画する領域分離構造（a region separation structure）の一例としてのトレンチ構造９を含む。図３では、トレンチ構造９がハッチングによって示されている。トレンチ構造９は、第１トランジスタ領域７および第２トランジスタ領域８を他の領域からそれぞれ分離している。トレンチ構造９は、具体的には、第１トレンチ分離構造１０および第２トレンチ分離構造１１を含む。
第１トレンチ分離構造１０は、平面視において第１トランジスタ領域７を取り囲む環状（四角環状）に形成され、第１トランジスタ領域７を他の領域から区画している。第２トレンチ分離構造１１は、平面視において第２トランジスタ領域８を取り囲む環状（四角環状）に形成され、第２トランジスタ領域８を第１トランジスタ領域７から区画している。第２トレンチ分離構造１１は、第１トランジスタ領域７および第２トランジスタ領域８の間の領域において第１トレンチ分離構造１０と一体を成している。
トレンチ構造９は、トレンチ１２および埋設体１３を含むトレンチ絶縁構造を有している。トレンチ１２は、第１主面３から第２主面４に向けて掘り下がっている。トレンチ１２は、断面視においてほぼ一定の開口幅を有する垂直形状に形成されていてもよいし、断面視において底壁に向けて開口幅が狭まるテーパ形状に形成されていてもよい。埋設体１３は、トレンチ１２に埋設されている。埋設体１３は、一体物（integrated member）としてトレンチ１２に埋設された絶縁体を含む。この場合、埋設体１３は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。むろん、埋設体１３は、絶縁体を挟んでトレンチ１２に埋設されたポリシリコンを含んでいてもよい。
前述の第１トランジスタＱ１は、第１トランジスタ領域７に形成されている。第１トランジスタＱ１は、ｎ型（第２導電型）の第１ドレイン領域２１、ｎ型の第１ソース領域２２、ｐ型の第１チャネル領域２３および第１プレーナゲート構造２４を含む。第１ドレイン領域２１、第１ソース領域２２および第１プレーナゲート構造２４は、第１トランジスタＱ１のドレイン、ソースおよびゲート（ｐゲート）をそれぞれ形成している。
第１ドレイン領域２１は、第１トランジスタ領域７において第１主面３の表層部に形成されている。第１ドレイン領域２１は、第１トランジスタ領域７において第１方向Ｘの一方側（第３側面５Ｃ側）の領域に形成されている。第１ドレイン領域２１は、中央部から厚さ方向および幅方向に向けて不純物濃度が漸減するｎ型不純物濃度勾配を有している。
第１ドレイン領域２１は、この形態では、第１低濃度ドレイン領域２５および第１高濃度ドレイン領域２６を含む。第１低濃度ドレイン領域２５は、比較的低いｎ型不純物濃度を有する領域であり、第１主面３の表層部に形成されている。第１高濃度ドレイン領域２６は、第１低濃度ドレイン領域２５よりも高いｎ型不純物濃度を有し、第１低濃度ドレイン領域２５の表層部に形成されている。第１高濃度ドレイン領域２６は、平面視において第１低濃度ドレイン領域２５の中央部に位置している。第１高濃度ドレイン領域２６のｎ型不純物は、第１低濃度ドレイン領域２５のｎ型不純物と同一種からなる。第１ドレイン領域２１のｎ型不純物濃度は、第１高濃度ドレイン領域２６から第１低濃度ドレイン領域２５に向けて漸減している。
第１ソース領域２２は、第１トランジスタ領域７において第１ドレイン領域２１から間隔を空けて第１主面３の表層部に形成されている。第１ソース領域２２は、第１トランジスタ領域７において第１方向Ｘの他方側（第４側面５Ｄ側）の領域に形成されている。第１ソース領域２２は、第１ドレイン領域２１とほぼ等しい深さを有している。第１ソース領域２２は、第１ドレイン領域２１とほぼ等しいｎ型不純物濃度およびｎ型不純物濃度勾配を有している。つまり、第１ソース領域２２は、中央部から厚さ方向および幅方向に向けてｎ型不純物濃度が漸減する濃度勾配を有している。第１ソース領域２２のｎ型不純物は、第１ドレイン領域２１のｎ型不純物と同一種からなる。
第１ソース領域２２は、この形態では、第１低濃度ソース領域２７および第１高濃度ソース領域２８を含む。第１低濃度ソース領域２７は、比較的低いｎ型不純物濃度を有する領域であり、第１主面３の表層部に形成されている。第１高濃度ソース領域２８は、第１低濃度ソース領域２７よりも高いｎ型不純物濃度を有し、第１低濃度ソース領域２７の表層部に形成されている。第１高濃度ソース領域２８は、平面視において第１低濃度ソース領域２７の中央部に位置している。第１高濃度ソース領域２８のｎ型不純物は、第１低濃度ソース領域２７のｎ型不純物と同一種からなる。第１ソース領域２２のｎ型不純物濃度は、第１高濃度ソース領域２８から第１低濃度ソース領域２７に向けて漸減している。
第１チャネル領域２３は、第１主面３の表層部において第１ドレイン領域２１および第１ソース領域２２の間の領域に区画されている。第１チャネル領域２３は、具体的には、第１低濃度ドレイン領域２５および第１低濃度ソース領域２７の間の領域に区画されている。第１チャネル領域２３は、第１チャネル長Ｌ１を有している。第１チャネル長Ｌ１は、第１チャネル領域２３において第１ドレイン領域２１および第１ソース領域２２の対向方向（第１方向Ｘ）に延びる部分の長さである。第１チャネル長Ｌ１は、０．２μｍ以上３００μｍ以下であってもよい。
第１プレーナゲート構造２４は、第２トランジスタ領域８から間隔を空けて第１トランジスタ領域７の上に配置されている。第１プレーナゲート構造２４は、第１主面３側からこの順に積層された第１ゲート絶縁膜２９および第１ゲート電極３０を含む積層構造を有している。第１ゲート絶縁膜２９は、酸化シリコンを含んでいてもよい。第１ゲート絶縁膜２９は、第１主面３の上において第１チャネル領域２３を被覆している。第１ゲート絶縁膜２９は、この形態では、平面視において第１ドレイン領域２１および第１ソース領域２２の対向方向に直交する方向（第２方向Ｙ）に延びる帯状に形成されている。
第１ゲート絶縁膜２９は、第１ドレイン領域２１の端部および第１ソース領域２２の端部に跨っている。第１ゲート絶縁膜２９は、具体的には、第１低濃度ドレイン領域２５および第１低濃度ソース領域２７に跨り、第１高濃度ドレイン領域２６および第１高濃度ソース領域２８を露出させている。第１ゲート絶縁膜２９は、第１チャネル領域２３の全域を被覆していることが好ましい。第１ゲート絶縁膜２９は、第１高濃度ドレイン領域２６の一部および第１高濃度ソース領域２８の一部を被覆していてもよい。第２方向Ｙに関して、第１ゲート絶縁膜２９の両端部は、トレンチ構造９の埋設体１３（絶縁体）に接続されていてもよい。
第１ゲート電極３０は、ポリシリコンを含む。第１ゲート電極３０は、「第１ポリシリコンゲート」と称されてもよい。第１ゲート電極３０は、第１ゲート絶縁膜２９の上に配置されている。第１ゲート電極３０は、第１ゲート絶縁膜２９を挟んで第１チャネル領域２３に対向し、第１チャネル領域２３の反転（オン）および非反転（オフ）を制御する。第１ゲート電極３０は、平面視において第１ドレイン領域２１および第１ソース領域２２の対向方向に直交する方向（第２方向Ｙ）に延びる帯状に形成されている。
第１ゲート電極３０は、第１ゲート絶縁膜２９を挟んで第１ドレイン領域２１の端部、第１ソース領域２２の端部および第１チャネル領域２３に対向している。第１ゲート電極３０は、具体的には、第１ゲート絶縁膜２９を挟んで第１低濃度ドレイン領域２５、第１低濃度ソース領域２７および第１チャネル領域２３に対向し、第１高濃度ドレイン領域２６および第１高濃度ソース領域２８を露出させている。第１ゲート電極３０は、第１ゲート絶縁膜２９を挟んで第１チャネル領域２３の全域に対向していることが好ましい。
第１ゲート電極３０は、第１ゲート絶縁膜２９を挟んで第１高濃度ドレイン領域２６の一部および第１高濃度ソース領域２８の一部に対向していてもよい。第１ゲート電極３０は、トレンチ構造９の上に位置する部分を有していてもよい（図３参照）。第１ゲート電極３０は、第１チャネル長Ｌ１を超える第１電極幅Ｗ１（Ｌ１＜Ｗ１）を有している。第１電極幅Ｗ１は、第１ゲート電極３０において第１ドレイン領域２１および第１ソース領域２２の対向方向（第１方向Ｘ）に延びる部分の長さである。第１電極幅Ｗ１は、０．４μｍ以上３００μｍ以下であってもよい。
第１トランジスタＱ１は、第１ゲート電極３０の内部にそれぞれ形成されたｎ型の第１領域３１およびｐ型の第２領域３２を含む。第１領域３１は、第１ゲート電極３０の周縁部に形成されている。第１領域３１は、平面視において第１ゲート電極３０の周縁部に沿って延びる帯状に形成されている。第１領域３１は、第１ゲート電極３０が延びる方向に直交する方向（第１方向Ｘ）の断面視において、第１ゲート電極３０の両端部に形成されている。第１領域３１は、この形態では、平面視において第１ゲート電極３０の内方部を取り囲む環状に形成されている。
第１領域３１は、第１ゲート絶縁膜２９を挟んで第１ドレイン領域２１および第１ソース領域２２に対向している。第１領域３１は、具体的には、第１ゲート絶縁膜２９を挟んで第１低濃度ドレイン領域２５および第１低濃度ソース領域２７に対向している。第１領域３１は、第１ゲート絶縁膜２９を挟んで第１高濃度ドレイン領域２６の一部および第１高濃度ソース領域２８の一部に対向していてもよい。
断面視において、一方の第１領域３１は、第１チャネル領域２３から第１ドレイン領域２１の内方側に間隔を空けて形成されている。断面視において、他方の第１領域３１は、第１チャネル領域２３から第１ソース領域２２の内方側に間隔を空けて形成されている。換言すると、第１ドレイン領域２１および第１ソース領域２２は、断面視において一対の第１領域３１よりも第１チャネル領域２３側に突出するように形成されている。第１領域３１は、第１トランジスタ領域７において第１ドレイン領域２１および第１ソース領域２２のみに対向し、第１チャネル領域２３に対向していないことが好ましい。第１領域３１は、トレンチ構造９の上に位置する部分を有していてもよい（図３参照）。
第１領域３１のｎ型不純物は、第１ドレイン領域２１のｎ型不純物および第１ソース領域２２のｎ型不純物と同一種からなる。第１領域３１は、第１高濃度ドレイン領域２６（第１高濃度ソース領域２８）のｎ型不純物濃度以下のｎ型不純物濃度を有していることが好ましい。第１領域３１のｎ型不純物濃度は、第１高濃度ドレイン領域２６（第１高濃度ソース領域２８）のｎ型不純物濃度とほぼ等しくてもよい。第１領域３１のｎ型不純物濃度は、第１低濃度ドレイン領域２５（第１低濃度ソース領域２７）のｎ型不純物濃度を超えていることが好ましい。
第１領域３１は、第１チャネル長Ｌ１未満の領域長ＬＲ（ＬＲ＜Ｌ１）を有している。領域長ＬＲは、第１領域３１において第１ドレイン領域２１および第１ソース領域２２の対向方向（第１方向Ｘ）に延びる部分の長さである。断面視において２つの第１領域３１の領域長ＬＲの和からなる総延長２×ＬＲは、第１チャネル長Ｌ１未満（２×ＬＲ＜Ｌ１）であることが好ましい。領域長ＬＲは、第１電極幅Ｗ１に応じて調整されるが、０μｍを超えて１μｍ以下であってもよい。領域長ＬＲは、０．１μｍ以上０．３μｍ以下であることが好ましい。領域長ＬＲは、０．０５μｍ以上０．１５μｍ以下であることが特に好ましい。
第２領域３２は、第１領域３１とは異なる仕事関数を有し、第１ゲート電極３０の第１ゲート閾値電圧Ｖｔｈ１を高める。第２領域３２は、第１ゲート電極３０の内方部に形成されている。第２領域３２は、第１領域３１が第１ゲート電極３０内に占める割合（第１割合）よりも大きい割合（第２割合）で第１ゲート電極３０内に形成されている。第２領域３２は、この形態では、平面視において第１領域３１によって取り囲まれた領域内に形成され、第２方向Ｙに延びる帯状に形成されている。つまり、第２領域３２は、第１ゲート電極３０が延びる方向に直交する方向（第１方向Ｘ）の断面視において、第１ゲート電極３０の中央部に形成され、２つの第１領域３１に挟まれている。第２領域３２は、第１ゲート電極３０の幅方向に関して第１領域３１に接続されている。
第２領域３２は、第１ゲート絶縁膜２９を挟んで第１ドレイン領域２１の端部、第１ソース領域２２の端部および第１チャネル領域２３に対向している。第２領域３２は、具体的には、第１ゲート絶縁膜２９を挟んで第１低濃度ドレイン領域２５、第１低濃度ソース領域２７および第１チャネル領域２３に対向している。第２領域３２は、第１チャネル領域２３の全域に対向していることが好ましい。第２領域３２は、第１高濃度ドレイン領域２６および第１高濃度ソース領域２８から間隔を空けて形成されていることが好ましい。第２領域３２は、トレンチ構造９の上に位置する部分を有していてもよい（図３参照）。
第２領域３２は、第１領域３１の総延長２×ＬＲを超える（２×ＬＲ＜ＬＧ１）第１ゲート長ＬＧ１を有している。第１ゲート長ＬＧ１は、第２領域３２において第１ドレイン領域２１および第１ソース領域２２の対向方向（第１方向Ｘ）に延びる部分の長さである。第１ゲート長ＬＧ１は、第１チャネル長Ｌ１以上（Ｌ１≦ＬＧ１）である。第１ゲート長ＬＧ１は、第１チャネル長Ｌ１を超えている（Ｌ１＜ＬＧ１）ことが好ましい。第１ゲート長ＬＧ１は、０．２μｍ以上３００μｍ以下であってもよい。
第１トランジスタＱ１において、第１領域３１は第１閾値電圧Ｖｔｈｓ１を有し、第２領域３２は第１閾値電圧Ｖｔｈｓ１を超える第２閾値電圧Ｖｔｈｓ２（Ｖｔｈｓ１＜Ｖｔｈｓ２）を有している。第１トランジスタＱ１の第１ゲート閾値電圧Ｖｔｈ１は、第２閾値電圧Ｖｔｈｓ２によって定まる。つまり、第２閾値電圧Ｖｔｈｓ２以上の第１ゲート電圧ＶＧ１（Ｖｔｈｓ２≦ＶＧ１）が第１ゲート電極３０に印加された場合、第１チャネル領域２３が反転状態（オン状態）になり、第１ドレイン領域２１および第１ソース領域２２の間に電流が流れる。
一方、第２閾値電圧Ｖｔｈｓ２未満の第１ゲート電圧ＶＧ１（Ｖｔｈｓ１≦ＶＧ１＜Ｖｔｈｓ２）が第１ゲート電極３０に印加された場合、第１チャネル領域２３が非反転状態（オフ状態）になり、電流が遮断される。第１領域３１は第１ゲート絶縁膜２９を挟んで第１チャネル領域２３に対向していない。したがって、第１閾値電圧Ｖｔｈｓ１以上かつ第２閾値電圧Ｖｔｈｓ２未満の第１ゲート電圧ＶＧ１（Ｖｔｈｓ１≦ＶＧ１＜Ｖｔｈｓ２）が第１ゲート電極３０に印加されたとしても、第１領域３１の直下の領域での反転領域の形成が抑制され、第１チャネル領域２３の非反転状態（オフ状態）が維持される。
このように、第１トランジスタＱ１は、第２領域３２の第１ゲート長ＬＧ１ではなく第１チャネル領域２３の第１チャネル長Ｌ１によって定まる第１実効チャネル長を有している。第１実効チャネル長は、第１チャネル領域２３において第１ゲート電圧ＶＧ１に起因して反転する領域の長さである。第１実効チャネル長は「第１実効ゲート長」と称されてもよい。
第１トランジスタＱ１では、第１領域３１に起因する第１ゲート閾値電圧Ｖｔｈ１の精度低下が、第１ドレイン領域２１および第１ソース領域２２に対向するように幅方向に張り出した第２領域３２によって抑制されている。換言すると、第１トランジスタＱ１では、第１ゲート閾値電圧Ｖｔｈ１の精度低下が、第１チャネル領域２３を狭めるように第１ゲート電極３０側に張り出した部分をそれぞれ有する第１ドレイン領域２１および第１ソース領域２２によって抑制されている。
半導体装置１は、第１ゲート電極３０の側壁を被覆する第１サイドウォール構造３３を含む。第１サイドウォール構造３３は、無機絶縁体を含む。第１サイドウォール構造３３は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。第１サイドウォール構造３３は、平面視において第１ゲート電極３０の側壁を取り囲む環状に形成されていてもよい。第１サイドウォール構造３３は、第１高濃度ドレイン領域２６の一部および第１高濃度ソース領域２８の一部を露出させるように第１高濃度ドレイン領域２６および第１高濃度ソース領域２８の上に形成されている。第１サイドウォール構造３３は、トレンチ構造９の上に位置する部分を有していてもよい。
前述の第２トランジスタＱ２は、第２トランジスタ領域８に形成されている。第２トランジスタＱ２は、ｎ型の第２ドレイン領域４１、ｎ型の第２ソース領域４２、ｐ型の第２チャネル領域４３および第２プレーナゲート構造４４を含む。第２ドレイン領域４１、第２ソース領域４２および第２プレーナゲート構造４４は、第２トランジスタＱ２のドレイン、ソースおよびゲート（ｎゲート）をそれぞれ形成している。
第２ドレイン領域４１は、第２トランジスタ領域８において第１主面３の表層部に形成されている。第２ドレイン領域４１は、第２トランジスタ領域８において第１方向Ｘの他方側（第４側面５Ｄ側）の領域に形成されている。第２ドレイン領域４１は、第１ドレイン領域２１とほぼ等しい深さを有している。第２ドレイン領域４１は、第１ドレイン領域２１とほぼ等しいｎ型不純物濃度およびｎ型不純物濃度勾配を有している。つまり、第２ドレイン領域４１は、中央部から厚さ方向および幅方向に向けてｎ型不純物濃度が漸減する濃度勾配を有している。第２ドレイン領域４１のｎ型不純物は、第１ドレイン領域２１のｎ型不純物と同一種からなる。
第２ドレイン領域４１は、この形態では、第２低濃度ドレイン領域４５および第２高濃度ドレイン領域４６を含む。第２低濃度ドレイン領域４５は、比較的低いｎ型不純物濃度を有する領域であり、第１主面３の表層部に形成されている。第２高濃度ドレイン領域４６は、第２低濃度ドレイン領域４５よりも高いｎ型不純物濃度を有し、第２低濃度ドレイン領域４５の表層部に形成されている。第２高濃度ドレイン領域４６は、平面視において第２低濃度ドレイン領域４５の中央部に位置している。第２高濃度ドレイン領域４６のｎ型不純物は、第２低濃度ドレイン領域４５のｎ型不純物と同一種からなる。第２ドレイン領域４１のｎ型不純物濃度は、第２高濃度ドレイン領域４６から第２低濃度ドレイン領域４５に向けて漸減している。
第２ソース領域４２は、第２トランジスタ領域８において第２ドレイン領域４１から間隔を空けて第１主面３の表層部に形成されている。第２ソース領域４２は、第２トランジスタ領域８において第１方向Ｘの一方側（第３側面５Ｃ側）の領域に形成されている。第２ソース領域４２は、第２ドレイン領域４１とほぼ等しい深さを有している。第２ソース領域４２は、第２ドレイン領域４１とほぼ等しいｎ型不純物濃度およびｎ型不純物濃度勾配を有している。つまり、第２ソース領域４２は、中央部から厚さ方向および幅方向に向けてｎ型不純物濃度が漸減する濃度勾配を有している。第２ソース領域４２のｎ型不純物は、第２ドレイン領域４１のｎ型不純物と同一種からなる。
第２ソース領域４２は、この形態では、第２低濃度ソース領域４７および第２高濃度ソース領域４８を含む。第２低濃度ソース領域４７は、比較的低いｎ型不純物濃度を有する領域であり、第１主面３の表層部に形成されている。第２高濃度ソース領域４８は、第２低濃度ソース領域４７よりも高いｎ型不純物濃度を有し、第２低濃度ソース領域４７の表層部に形成されている。第２高濃度ソース領域４８は、平面視において第２低濃度ソース領域４７の中央部に位置している。第２高濃度ソース領域４８のｎ型不純物は、第２低濃度ソース領域４７のｎ型不純物と同一種からなる。第２ソース領域４２のｎ型不純物濃度は、第２高濃度ソース領域４８から第２低濃度ソース領域４７に向けて漸減している。
第２チャネル領域４３は、第１主面３の表層部において第２ドレイン領域４１および第２ソース領域４２の間の領域に区画されている。第２チャネル領域４３は、具体的には、第２低濃度ドレイン領域４５および第２低濃度ソース領域４７の間の領域に区画されている。第２チャネル領域４３は、第２チャネル長Ｌ２を有している。第２チャネル長Ｌ２は、第２チャネル領域４３において第２ドレイン領域４１および第２ソース領域４２の対向方向（第１方向Ｘ）に延びる部分の長さである。
第２チャネル長Ｌ２は、第１電極幅Ｗ１未満（Ｌ２＜Ｗ１）である。第２チャネル長Ｌ２は、第１ゲート長ＬＧ１未満（Ｌ２＜ＬＧ１）である。第２チャネル長Ｌ２は、第１チャネル長Ｌ１とほぼ等しい（Ｌ１≒Ｌ２）ことが好ましい。第２チャネル長Ｌ２は、０．２μｍ以上３００μｍ以下であってもよい。
第２プレーナゲート構造４４は、この形態では、第１トランジスタ領域７（第１プレーナゲート構造２４）から間隔を空けて第２トランジスタ領域８の上に配置されている。第２プレーナゲート構造４４は、第１主面３側からこの順に積層された第２ゲート絶縁膜４９および第２ゲート電極５０を含む積層構造を有している。第２ゲート絶縁膜４９は、酸化シリコンを含んでいてもよい。第２ゲート絶縁膜４９は、第１主面３の上において第２チャネル領域４３を被覆している。第２ゲート絶縁膜４９は、この形態では、平面視において第２ドレイン領域４１および第２ソース領域４２の対向方向に直交する方向（第２方向Ｙ）に延びる帯状に形成されている。
第２ゲート絶縁膜４９は、第２ドレイン領域４１の端部および第２ソース領域４２の端部に跨っている。第２ゲート絶縁膜４９は、具体的には、第２低濃度ドレイン領域４５および第２低濃度ソース領域４７に跨り、第２高濃度ドレイン領域４６および第２高濃度ソース領域４８を露出させている。第２ゲート絶縁膜４９は、第２チャネル領域４３の全域を被覆していることが好ましい。第２ゲート絶縁膜４９は、第２高濃度ドレイン領域４６の一部および第２高濃度ソース領域４８の一部を被覆していてもよい。第２方向Ｙに関して、第２ゲート絶縁膜４９の両端部は、トレンチ構造９の埋設体１３（絶縁体）に接続されていてもよい。
第２ゲート電極５０は、ポリシリコンを含む。第２ゲート電極５０は、「第２ポリシリコンゲート」と称されてもよい。第２ゲート電極５０は、第２ゲート絶縁膜４９の上に配置されている。第２ゲート電極５０は、第２ゲート絶縁膜４９を挟んで第２チャネル領域４３に対向し、第２チャネル領域４３の反転（オン）および非反転（オフ）を制御する。第２ゲート電極５０は、平面視において第２ドレイン領域４１および第２ソース領域４２の対向方向に直交する方向（第２方向Ｙ）に延びる帯状に形成されている。
第２ゲート電極５０は、第２ゲート絶縁膜４９を挟んで第２ドレイン領域４１の端部、第２ソース領域４２の端部および第２チャネル領域４３に対向している。第２ゲート電極５０は、具体的には、第２ゲート絶縁膜４９を挟んで第２低濃度ドレイン領域４５、第２低濃度ソース領域４７および第２チャネル領域４３に対向し、第２高濃度ドレイン領域４６および第２高濃度ソース領域４８を露出させている。第２ゲート電極５０は、第２ゲート絶縁膜４９を挟んで第２チャネル領域４３の全域に対向していることが好ましい。
第２ゲート電極５０は、第２ゲート絶縁膜４９を挟んで第２高濃度ドレイン領域４６の一部および第２高濃度ソース領域４８の一部に対向していてもよい。第２ゲート電極５０は、トレンチ構造９の上に位置する部分を有していてもよい（図３参照）。第２ゲート電極５０は、第２チャネル長Ｌ２を超える第２電極幅Ｗ２（Ｌ２＜Ｗ２）を有している。第２電極幅Ｗ２は、第２ゲート電極５０において第２ドレイン領域４１および第２ソース領域４２の対向方向（第１方向Ｘ）に延びる部分の長さである。
第２電極幅Ｗ２は、第１チャネル長Ｌ１を超えている（Ｌ１＜Ｗ２）。第２電極幅Ｗ２は、第１ゲート長ＬＧ１を超えている（ＬＧ１＜Ｗ２）。第２電極幅Ｗ２は、第１電極幅Ｗ１とほぼ等しい（Ｗ１≒Ｗ２）ことが好ましい。第２電極幅Ｗ２は、０．４μｍ以上３００μｍ以下であってもよい。
第２トランジスタＱ２は、第２ゲート電極５０の内部に形成されたｎ型の第３領域５１を含む。第３領域５１は、第２ゲート電極５０の全域に一様に形成されている。つまり、第２ゲート電極５０は、この形態では、単一の第３領域５１を含むｎ型のポリシリコンゲートからなる。第３領域５１は、第２ゲート絶縁膜４９を挟んで第２ドレイン領域４１、第２ソース領域４２および第２チャネル領域４３に対向している。
第３領域５１は、具体的には、第２ゲート絶縁膜４９を挟んで第２低濃度ドレイン領域４５、第２低濃度ソース領域４７および第２チャネル領域４３に対向している。第３領域５１は、第２ゲート絶縁膜４９を挟んで第２高濃度ドレイン領域４６の一部および第２高濃度ソース領域４８の一部に対向していてもよい。第３領域５１は、第２ゲート絶縁膜４９を挟んで第２チャネル領域４３の全域に対向していることが好ましい。第３領域５１は、トレンチ構造９の上に位置する部分を有していてもよい（図３参照）。
第３領域５１のｎ型不純物は、第２ドレイン領域４１のｎ型不純物および第２ソース領域４２のｎ型不純物と同一種からなる。第３領域５１は、第２高濃度ドレイン領域４６（第２高濃度ソース領域４８）のｎ型不純物濃度以下のｎ型不純物濃度を有していることが好ましい。第３領域５１のｎ型不純物濃度は、第２高濃度ドレイン領域４６（第２高濃度ソース領域４８）のｎ型不純物濃度とほぼ等しくてもよい。第３領域５１のｎ型不純物濃度は、第２低濃度ドレイン領域４５（第２低濃度ソース領域４７）のｎ型不純物濃度を超えていることが好ましい。
第３領域５１は、第２チャネル長Ｌ２以上の第２ゲート長ＬＧ２（Ｌ２≦ＬＧ２）を有している。第２ゲート長ＬＧ２は、第３領域５１において第２ドレイン領域４１および第２ソース領域４２の対向方向（第１方向Ｘ）に延びる部分の長さである。第２ゲート長ＬＧ２は、第２チャネル長Ｌ２を超えている（Ｌ２＜ＬＧ２）ことが好ましい。第２ゲート長ＬＧ２は、第１チャネル長Ｌ１以上（Ｌ１≦ＬＧ２）であることが好ましい。第２ゲート長ＬＧ２は、第１ゲート長ＬＧ１以上（ＬＧ１≦ＬＧ２）であることが好ましい。第２ゲート長ＬＧ２は、この形態では、第２電極幅Ｗ２とほぼ等しく（ＬＧ２≒Ｗ２）、第１チャネル長Ｌ１および第１ゲート長ＬＧ１を超えている（Ｌ１＜ＬＧ２、ＬＧ１＜ＬＧ２）。
第２トランジスタＱ２において、第３領域５１は第３閾値電圧Ｖｔｈｓ３を有している。第３閾値電圧Ｖｔｈｓ３は、第２領域３２の第２閾値電圧Ｖｔｈｓ２未満（Ｖｔｈｓ３≦Ｖｔｈｓ２）である。第２トランジスタＱ２の第２ゲート閾値電圧Ｖｔｈ２は、第３閾値電圧Ｖｔｈｓ３によって定まる。つまり、第３閾値電圧Ｖｔｈｓ３以上の第２ゲート電圧ＶＧ２（Ｖｔｈｓ３≦ＶＧ２）が第２ゲート電極５０に印加された場合、第２チャネル領域４３が反転状態（オン状態）になり、第２ドレイン領域４１および第２ソース領域４２の間に電流が流れる。
一方、第３閾値電圧Ｖｔｈｓ３未満の第２ゲート電圧ＶＧ２（ＶＧ１＜Ｖｔｈｓ３）が第２ゲート電極５０に印加された場合、第２チャネル領域４３が非反転状態（オフ状態）になり、電流が遮断される。このように、第２トランジスタＱ２は、第２ゲート長ＬＧ２ではなく第２チャネル長Ｌ２によって定まる第２実効チャネル長を有している。第２実効チャネル長は、第２チャネル領域４３において第２ゲート電圧ＶＧ２に起因して反転する領域の長さである。第２実効チャネル長は「第２実効ゲート長」と称されてもよい。
半導体装置１は、第２ゲート電極５０の側壁を被覆する第２サイドウォール構造５３を含む。第２サイドウォール構造５３は、無機絶縁体を含む。第２サイドウォール構造５３は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。第２サイドウォール構造５３は、平面視において第２ゲート電極５０の側壁を取り囲む環状に形成されていてもよい。第２サイドウォール構造５３は、第２高濃度ドレイン領域４６および第２高濃度ソース領域４８を露出させている。第２サイドウォール構造５３は、トレンチ構造９の上に位置する部分を有していてもよい。
図６は、図４に対応し、参考例に係る半導体装置５５を示す断面図である。以下、半導体装置１において述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。図６を参照して、参考例に係る半導体装置５５は、第１トランジスタ領域７において第１低濃度ドレイン領域２５および第１低濃度ソース領域２７を有さず、第２トランジスタ領域８において第２低濃度ドレイン領域４５および第２低濃度ソース領域４７を有していない。つまり、第１トランジスタＱ１では、第２領域３２の全域が第１チャネル領域２３に対向している。
第１トランジスタＱ１では、第２領域３２は、第１チャネル長Ｌ１未満の第１ゲート長ＬＧ１（ＬＧ１＜Ｌ１）を有している。一方、第２トランジスタＱ２では、第２チャネル領域４３が第１ゲート長ＬＧ１を超える第２チャネル長Ｌ２（ＬＧ１＜Ｌ２）を有している。第２チャネル長Ｌ２は、第１チャネル長Ｌ１とほぼ等しい（Ｌ１≒Ｌ２）。
参考例に係る半導体装置５５では、第１閾値電圧Ｖｔｈｓ１以上かつ第２閾値電圧Ｖｔｈｓ２未満の第１ゲート電圧ＶＧ１（Ｖｔｈｓ１≦ＶＧ１＜Ｖｔｈｓ２）が第１ゲート電極３０に印加された場合、第１チャネル領域２３における第１領域３１の直下の領域で反転領域が形成される。第１トランジスタＱ１の第１ゲート閾値電圧Ｖｔｈ１の精度は、この種の反転領域に起因して低下する。つまり、参考例に係る半導体装置５５では、第１トランジスタＱ１の第１実効チャネル長が相異なる閾値電圧を有する第１領域３１および第２領域３２によって定まる。
図７は、第１ゲート閾値電圧Ｖｔｈ１を示すグラフである。図７において、縦軸は第１ゲート閾値電圧Ｖｔｈ１［Ｖ］を示し、横軸は領域長ＬＲ［μｍ］を示している。図７には、第１折れ線ＬＡおよび第２折れ線ＬＢが示されている。第１折れ線ＬＡは、参考例に係る半導体装置５５の第１ゲート閾値電圧Ｖｔｈ１を示している。第２折れ線ＬＢは、第１実施形態に係る半導体装置１の第１ゲート閾値電圧Ｖｔｈ１を示している。領域長ＬＲは、ここでは０μｍを超えて０．８μｍ以下の範囲において任意の値に調整されている。
第１折れ線ＬＡおよび第２折れ線ＬＢを参照して、第１ゲート閾値電圧Ｖｔｈ１は、領域長ＬＲの増加に伴って低下した。第１折れ線ＬＡを参照して、領域長ＬＲを０．１μｍから０．６２μｍまで変化させたとき、第１ゲート閾値電圧Ｖｔｈ１の低下量は０．１Ｖ程度であった。一方、第２折れ線ＬＢを参照して、領域長ＬＲを０．１μｍから０．６２μｍまで変化させたとき、第１ゲート閾値電圧Ｖｔｈ１の低下量は０．０７Ｖ程度であった。
以上の結果から、参考例に係る半導体装置５５では、第１領域３１の製造ばらつきに起因して第１ゲート閾値電圧Ｖｔｈ１が増減しやすい構造的特徴を有していることが分かった。これに対して、第１実施形態に係る半導体装置１では、参考例に係る半導体装置５５と比較して、第１ゲート閾値電圧Ｖｔｈ１が第１領域３１に増減しにくい構造的特徴を有していることが分かった。
以上、半導体装置１は、第１主面３を有するチップ２、および、チップ２に形成されたｎｐｎ型の第１トランジスタＱ１を含む。第１トランジスタＱ１は、具体的には、ｎ型の第１ドレイン領域２１、ｎ型の第１ソース領域２２、第１ゲート絶縁膜２９、第１ゲート電極３０、ｎ型の第１領域３１、および、ｐ型の第２領域３２を含む。第１ドレイン領域２１は、第１主面３の表層部に形成されている。第１ソース領域２２は、第１ドレイン領域２１から間隔を空けて第１主面３の表層部に形成されている。第１ソース領域２２は、第１主面３の表層部における第１ドレイン領域２１との間の領域で第１チャネル長Ｌ１を有する第１チャネル領域２３を区画している。
第１ゲート絶縁膜２９は、第１主面３の上で第１チャネル領域２３を被覆している。第１ゲート電極３０は、ポリシリコンを含み、第１ゲート絶縁膜２９の上に配置されている。第１ゲート電極３０は、第１チャネル領域２３の反転および非反転を制御する。第１領域３１は、第１ゲート電極３０の周縁部に形成されている。第２領域３２は、第１ゲート電極３０の内方部に形成されている。第２領域３２は、第１チャネル長Ｌ１以上の第１ゲート長ＬＧ１（Ｌ１≦ＬＧ１）を有している。第１トランジスタＱ１は、第１ゲート閾値電圧Ｖｔｈ１を有している。この構造によれば、第１ゲート閾値電圧Ｖｔｈ１の精度を向上できる半導体装置１を提供できる。
第１領域３１は、第１ゲート絶縁膜２９を挟んで第１ドレイン領域２１および第１ソース領域２２に対向していることが好ましい。第２領域３２は、第１ゲート絶縁膜２９を挟んで第１チャネル領域２３に対向していることが好ましい。第１領域３１は、第１チャネル領域２３に対向していないことが好ましい。第２領域３２は、第１ゲート絶縁膜２９を第１ドレイン領域２１の一部および第１ソース領域２２の一部に対向していることが好ましい。第１領域３１は、平面視で第１ゲート電極３０の内方部を取り囲んでいることが好ましい。第２領域３２は、平面視で第１領域３１によって取り囲まれていることが好ましい。
半導体装置１は、チップ２において第１トランジスタＱ１とは異なる領域に形成されたｎｐｎ型の第２トランジスタＱ２を含むことが好ましい。第２トランジスタＱ２は、第１トランジスタＱ１とは異なる構造を有している。第２トランジスタＱ２は、具体的には、ｎ型の第２ドレイン領域４１、ｎ型の第２ソース領域４２、第２ゲート絶縁膜４９、第２ゲート電極５０、および、ｎ型の第３領域５１を含む。第２ドレイン領域４１は、第１主面３の表層部に形成されている。第２ソース領域４２は、第２ドレイン領域４１から間隔を空けて第１主面３の表層部に形成されている。第２ソース領域４２は、第２主面４の表層部における第２ドレイン領域４１との間の領域で第２チャネル長Ｌ２を有する第２チャネル領域４３を区画している。
第２ゲート絶縁膜４９は、第１主面３の上で第２チャネル領域４３を被覆している。第２ゲート電極５０は、ポリシリコンを含み、第２ゲート絶縁膜４９の上に配置されている。第２ゲート電極５０は、第２チャネル領域４３の反転および非反転を制御する。第３領域５１は、第２ゲート電極５０の内部に形成されている。第２領域３２は、第２ゲート電極５０の内部に形成されている。第３領域５１は、第２チャネル長Ｌ２以上の第２ゲート長ＬＧ２（Ｌ２≦ＬＧ２）を有している。第２トランジスタＱ２は、第２ゲート閾値電圧Ｖｔｈ２を有している。この構造によれば、第２トランジスタＱ２を備えた構造において、第１トランジスタＱ１の第１ゲート閾値電圧Ｖｔｈ１の精度を向上できる。
第２チャネル長Ｌ２は、第１ゲート長ＬＧ１以下（Ｌ２≦ＬＧ１）であることが好ましい。第２ゲート長ＬＧ２は、第１チャネル長Ｌ１以上（Ｌ１≦ＬＧ２）であることが好ましい。第２ゲート長ＬＧ２は、第１ゲート長ＬＧ１以上（ＬＧ１≦ＬＧ２）であることが好ましい。第２チャネル長Ｌ２は、第１チャネル長Ｌ１とほぼ等しい（Ｌ１≒Ｌ２）ことが好ましい。第３領域５１は、第２ゲート電極５０の全域に形成されていることが好ましい。
第２ゲート閾値電圧Ｖｔｈ２は、第１ゲート閾値電圧Ｖｔｈ１と異なっている（Ｖｔｈ１≠Ｖｔｈ２）ことが好ましい。この構造によれば、第２ゲート閾値電圧Ｖｔｈ２とは相異なる第１ゲート閾値電圧Ｖｔｈ１の精度を向上できる。第２トランジスタＱ２は、第１トランジスタＱ１に電気的に接続されていることが好ましい。第２トランジスタＱ２は、第１トランジスタＱ１と差動接続を構成していることが好ましい。この構造によれば、差動段１０６の出力精度を向上できる。
半導体装置１は、第１主面３に設けられた第１トランジスタ領域７、第１トランジスタ領域７から間隔を空けて第１主面３に設けられた第２トランジスタ領域８、ならびに、第１トランジスタ領域７を他の領域から電気的に分離し、第２トランジスタ領域８を他の領域から電気的に分離するように第１主面３に形成された領域分離構造を含んでいてもよい。この場合、第１トランジスタＱ１は第１トランジスタ領域７に形成され、第２トランジスタＱ２は第２トランジスタ領域８に形成されていてもよい。第２ゲート電極５０は、第１ゲート電極３０から間隔を空けて形成されていてもよい。
半導体装置１は、チップ２において第１トランジスタＱ１とは異なる領域に形成され、第１トランジスタＱ１に電気的に接続された定電流源１０９を含んでいてもよい。この構造によれば、定電流源１０９を含む構造において、第１トランジスタＱ１の第１ゲート閾値電圧Ｖｔｈ１の精度を向上できる。半導体装置１は、チップ２において第１トランジスタＱ１とは異なる領域に形成され、第１トランジスタＱ１に電気的に接続されたカレントミラー段１０８を含んでいてもよい。この構造によれば、カレントミラー段１０８を含む構造において、第１トランジスタＱ１の第１ゲート閾値電圧Ｖｔｈ１の精度を向上できる。半導体装置１は、差動段１０６、カレントミラー段１０８および定電流源１０９を含む定電圧生成回路１００を含んでいてもよい。この構造によれば、定電圧生成回路１００の出力精度を向上できる。
図８は、図３に対応し、本発明の第２実施形態に係る半導体装置６１を示す平面図である。図９は、図８に示すIX-IX線に沿う断面図である。図１０は、図８に示すX-X線に沿う断面図である。以下、半導体装置１において述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。
図８～図１０を参照して、半導体装置６１は、半導体装置１の場合と同様に、第１トランジスタ領域７、第２トランジスタ領域８、トレンチ構造９、第１トランジスタＱ１および第２トランジスタＱ２を含む。図８では、トレンチ構造９がハッチングによって示されている。この形態では、第１トランジスタ領域７が第２方向Ｙの一方側（第１側面５Ａ側）に設けられ、第２トランジスタ領域８が第２方向Ｙの他方側（第２側面５Ｂ側）に設けられている。
第１トランジスタＱ１は、ｎ型の第１ドレイン領域２１、ｎ型の第１ソース領域２２、ｐ型の第１チャネル領域２３および第１プレーナゲート構造２４を含み、第１実施形態の場合と同様の態様で第１トランジスタ領域７に形成されている。第１ゲート電極３０の第２領域３２は、第１ゲート電極３０において第１トランジスタ領域７内に位置する部分に形成され、第２トランジスタ領域８内には形成されていない。
第２トランジスタＱ２は、ｎ型の第２ドレイン領域４１、ｎ型の第２ソース領域４２、ｐ型の第２チャネル領域４３および第２プレーナゲート構造４４を含み、第１実施形態の場合と同様の態様で第２トランジスタ領域８に形成されている。第２プレーナゲート構造４４は、この形態では、第１プレーナゲート構造２４と一体的に形成されている。つまり、第２プレーナゲート構造４４は、第１ゲート電極３０と一つのゲート電極（ポリシリコンゲート）を形成する第２ゲート電極５０を含む。
第２ゲート電極５０は、具体的には、トレンチ構造９の上において第１ゲート電極３０と一体を成している。第２ゲート電極５０の第３領域５１は、第２ゲート電極５０において第２トランジスタ領域８内に位置する部分の全域に形成され、トレンチ構造９の上において第１ゲート電極３０の第１領域３１に接続されている。第３領域５１は、平面視において第１トランジスタＱ１の第１領域３１と共に第１トランジスタＱ１の第２領域３２を取り囲んでいる。
以上、半導体装置６１によっても、半導体装置１に対して述べられた効果と同様の効果が奏される。
図１１は、図３に対応し、本発明の第３実施形態に係る半導体装置７１を示す平面図である。図１２は、図１１に示すXII-XII線に沿う断面図である。以下、半導体装置１において述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。
図１１および図１２を参照して、半導体装置７１は、半導体装置１の場合と同様に、第１トランジスタ領域７、第２トランジスタ領域８、トレンチ構造９、第１トランジスタＱ１および第２トランジスタＱ２を含む。図１１では、トレンチ構造９がハッチングによって示されている。この形態では、第１トランジスタ領域７が第１方向Ｘの一方側（第３側面５Ｃ側）に設けられ、第２トランジスタ領域８が第１トランジスタ領域７と一体を成すように第１方向Ｘの他方側（第４側面５Ｄ側）に設けられている。
つまり、第２トランジスタ領域８は、この形態では、第１トランジスタ領域７と一体を成す１つのデバイス領域６を形成している。トレンチ構造９は、この形態では、平面視において第１トランジスタ領域７および第２トランジスタ領域８を１つの第１デバイス領域６Ａとして一括して取り囲む環状（四角環状）に形成されている。トレンチ構造９は、第２トランジスタ領域８を第１トランジスタ領域７から電気的に分離していない。
第１トランジスタＱ１は、ｎ型の第１ドレイン領域２１、ｎ型の第１ソース領域２２、ｐ型の第１チャネル領域２３および第１プレーナゲート構造２４を含み、第１実施形態の場合と同様の態様で第１トランジスタ領域７に形成されている。第２トランジスタＱ２は、ｎ型の第２ドレイン領域４１、ｎ型の第２ソース領域４２、ｐ型の第２チャネル領域４３および第２プレーナゲート構造４４を含み、第２実施形態の場合と同様の態様で第２トランジスタ領域８に形成されている。
第２トランジスタＱ２の第２ソース領域４２は、この形態では、第１トランジスタＱ１の第１ソース領域２２と一体的に形成されている。つまり、第２ソース領域４２は、第１ソース領域２２と共に１つのソース・ソース領域７２を形成している。ソース・ソース領域７２は、第１低濃度ソース領域２７（第２低濃度ソース領域４７）および第１高濃度ソース領域２８（第２高濃度ソース領域４８）を含む。
第１実施形態に係る半導体装置１の場合、バイアストランジスタＱ５のドレインは、第１トランジスタＱ１の第１ソース領域２２および第２トランジスタＱ２の第２ソース領域４２に電気的に接続される（図１参照）。一方、半導体装置７１の場合、バイアストランジスタＱ５のドレインは、ソース・ソース領域７２に電気的に接続される。
以上、半導体装置７１によっても、半導体装置１に対して述べられた効果と同様の効果が奏される。
図１３は、図４に対応し、本発明の第４実施形態に係る半導体装置８１を示す断面図である。以下、半導体装置１において述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。
図１３を参照して、半導体装置８１は、デプレッション型の第１トランジスタＱ１、および、デプレッション型の第２トランジスタＱ２を含む。第１トランジスタＱ１は、具体的には、第１主面３の表層部において第１ドレイン領域２１および第１ソース領域２２の間の領域に形成されたｎ型の第１不純物領域８２を含む。第１不純物領域８２は、第１主面３の表層部において第１ドレイン領域２１および第１ソース領域２２の間の領域の全域に形成されていてもよい。第１不純物領域８２は、第１ドレイン領域２１および第１ソース領域２２よりも浅く形成されていることが好ましい。第１不純物領域８２は、第１高濃度ドレイン領域２６および第１高濃度ソース領域２８よりも浅く形成されていることが特に好ましい。
第２トランジスタＱ２は、具体的には、第１主面３の表層部において第２ドレイン領域４１および第２ソース領域４２の間の領域に形成されたｎ型の第２不純物領域８３を含む。第２不純物領域８３は、第１主面３の表層部において第２ドレイン領域４１および第２ソース領域４２の間の領域の全域に形成されていてもよい。第２不純物領域８３は、第２ドレイン領域４１および第２ソース領域４２よりも浅く形成されていることが好ましい。第２不純物領域８３は、第２高濃度ドレイン領域４６および第２高濃度ソース領域４８よりも浅く形成されていることが特に好ましい。
以上、半導体装置８１によっても、半導体装置１に対して述べられた効果と同様の効果が奏される。
図１４は、図４に対応し、本発明の第５実施形態に係る半導体装置９１を示す断面図である。以下、半導体装置１において述べられた構造に対応する構造に同一の参照符号が付され、それらの説明は省略される。前述の半導体装置１では、第１導電型がｐ型、第２導電型がｎ型である例が説明された。これに対して、図１４を参照して、半導体装置９１は、第１実施形態に係る半導体装置１において「ｐ型の領域」を「ｎ型の領域」に反転させ、「ｎ型の領域」を「ｐ型の領域」に反転させた構造を有している。この場合の具体的な説明は、前述の半導体装置１の説明において「ｐ型の領域」を「ｎ型の領域」に置き換え、「ｎ型の領域」を「ｐ型の領域」に置き換えることによって得られる。
図１５は、図１４に示す半導体装置９１に含まれる電気回路を示す回路図である。図１５を参照して、半導体装置９１は、定電圧生成回路１００を含む。定電圧生成回路１００は、低電位配線１０１、高電位配線１０２、差動回路１０３、出力回路１０４および出力端１０５を含む。低電位配線１０１には低電位（たとえばグランド電位）が付与され、高電位配線１０２には低電位を基準とした高電位（たとえば電源電位）が付与される。
差動回路１０３は、差動段１０６、定電圧源１０７、カレントミラー段１０８および定電流源１０９を含む。差動段１０６は、低電位配線１０１および高電位配線１０２の間に介装されている。差動段１０６は、第１トランジスタＱ１、および、第１トランジスタＱ１と差動接続を構成する第２トランジスタＱ２を含む。第１トランジスタＱ１および第２トランジスタＱ２は、この形態では、エンハンスメント型のｐｎｐ型（第２極性型）のＭＩＳＦＥＴからそれぞれなる。
第１トランジスタＱ１および第２トランジスタＱ２は、ドレイン、ソースおよびゲートをそれぞれ含む。第１トランジスタＱ１のゲートは、ｎ型不純物を主たる不純物として含有するｎゲート（n-gate）からなる。第２トランジスタＱ２のゲートは、ｐ型不純物を主たる不純物として含有するｐゲート（p-gate）からなる。第１トランジスタＱ１は第１ゲート閾値電圧Ｖｔｈ１を有し、第２トランジスタＱ２は第１ゲート閾値電圧Ｖｔｈ１とは異なる第２ゲート閾値電圧Ｖｔｈ２（Ｖｔｈ１≠Ｖｔｈ２）を有している。
第１ゲート閾値電圧Ｖｔｈ１はｎゲートの仕事関数に起因して定まり、第２トランジスタＱ２はｐゲートの仕事関数に起因して定まる。第２ゲート閾値電圧Ｖｔｈ２は、この形態では、第１ゲート閾値電圧Ｖｔｈ１を超えている（Ｖｔｈ１＜Ｖｔｈ２）。第１ゲート閾値電圧Ｖｔｈ１および第２ゲート閾値電圧Ｖｔｈ２のゲート閾値電圧差ΔＶｔｈ（＝Ｖｔｈ２－Ｖｔｈ１）は、サブスレッショルド領域においてバンドギャップ電圧に依存した負の温度特性を有している。
定電圧源１０７は、第１トランジスタＱ１のｎゲートに電気的に接続され、定電圧ＶＴを第１トランジスタＱ１のｎゲートに付与する。定電圧源１０７は、ＰＴＡＴ電圧源を含み、正の温度特性を有し、絶対温度に比例した定電圧ＶＴを生成することが好ましい。この場合、定電圧源１０７は、負の温度特性を有するゲート閾値電圧差ΔＶｔｈを正の温度特性を有する定電圧ＶＴによって補完するように構成（調節）される。定電圧源１０７は、前述したような可変抵抗によって構成されていてもよい。
カレントミラー段１０８は、低電位配線１０１および差動段１０６の間に介装されている。カレントミラー段１０８は、この形態では、第１負荷トランジスタＱ３、および、第１負荷トランジスタＱ３とカレントミラー接続を構成する第２負荷トランジスタＱ４を含む。カレントミラー段１０８は、差動段１０６とカレントミラー型の差動トランジスタ回路を構成している。第１負荷トランジスタＱ３および第２負荷トランジスタＱ４は、エンハンスメント型のｎｐｎ型（第１極性型）のＭＩＳＦＥＴからそれぞれなる。第１負荷トランジスタＱ３および第２負荷トランジスタＱ４は、ドレイン、ソースおよびゲートをそれぞれ含む。
第１負荷トランジスタＱ３のドレインは、第１トランジスタＱ１のドレインに電気的に接続されている。第１負荷トランジスタＱ３のソースは、低電位配線１０１に電気的に接続されている。第１負荷トランジスタＱ３のゲートは、第１負荷トランジスタＱ３のドレインに短絡され、当該ドレインとダイオード接続を構成している。第２負荷トランジスタＱ４のドレインは、第２トランジスタＱ２のドレインに電気的に接続されている。第２負荷トランジスタＱ４のソースは、低電位配線１０１に電気的に接続されている。第２負荷トランジスタＱ４のゲートは、第１負荷トランジスタＱ３のゲートに電気的に接続されている。
定電流源１０９は、高電位配線１０２および差動段１０６の間に介装されている。定電流源１０９は、バイアストランジスタＱ５を含む。バイアストランジスタＱ５は、エンハンスメント型のｐｎｐ型のＭＩＳＦＥＴからなる。バイアストランジスタＱ５は、ドレイン、ソースおよびゲートを含む。バイアストランジスタＱ５のソースは、高電位配線１０２に電気的に接続されている。バイアストランジスタＱ５のドレインは、第１トランジスタＱ１のソースおよび第２トランジスタＱ２のソースに電気的に接続されている。バイアストランジスタＱ５のゲートにはバイアス電圧Ｖｂｉａｓが付与される。
出力回路１０４は、出力トランジスタＱ６を含む。出力トランジスタＱ６は、この形態では、エンハンスメント型のｐｎｐ型のＭＩＳＦＥＴからなる。出力トランジスタＱ６は、ドレイン、ソースおよびゲートを含む。出力トランジスタＱ６のドレインは、低電位配線１０１に電気的に接続されている。出力トランジスタＱ６のソースは、第２トランジスタＱ２のｐゲートに電気的に接続されている。出力トランジスタＱ６のゲートは、第２トランジスタＱ２のドレインおよび第２負荷トランジスタＱ４のドレインに電気的に接続されている。
出力端１０５は、第２トランジスタＱ２のｐゲートおよび出力トランジスタＱ６のソースに電気的に接続され、出力電圧Ｖｏｕｔを出力する。出力電圧Ｖｏｕｔは、ゲート閾値電圧差ΔＶｔｈおよび定電圧ＶＴの加算値ΔＶｔｈ＋ＶＴからなる。このように、定電圧生成回路１００は、仕事関数差電圧（ゲート閾値電圧差ΔＶｔｈ）に応じた出力電圧Ｖｏｕｔを生成する。つまり、定電圧生成回路１００の出力精度は、第１ゲート閾値電圧Ｖｔｈ１の精度および第２ゲート閾値電圧Ｖｔｈ２の精度を向上させることによって向上する。
以上、半導体装置９１によっても、半導体装置１に対して述べられた効果と同様の効果が奏される。半導体装置９１は、第２～第４実施形態に係る半導体装置６１、７１、８１において「ｐ型の領域」および「ｎ型の領域」を反転させた構造を有していてもよい。この場合の具体的な構造は、前述の第２～第４実施形態の各説明および各図面において「ｐ型の領域」を「ｎ型の領域」に置き換え、「ｎ型の領域」を「ｐ型の領域」に置き換えることによって得られる。
本発明は、さらに他の形態で実施できる。たとえば、前述の各実施形態では、差動段１０６、定電圧源１０７、カレントミラー段１０８、定電流源１０９、出力トランジスタＱ６および抵抗分圧回路１１０を含む定電圧生成回路１００が形成された例が説明された。しかし、前述の各実施形態では、定電圧源１０７、カレントミラー段１０８、定電流源１０９、出力トランジスタＱ６および抵抗分圧回路１１０のうちの少なくとも１つを有さない回路が採用されてもよい。
また、第１トランジスタＱ１および第２トランジスタＱ２は必ずしも差動段１０６を構成している必要はない。つまり、第２トランジスタＱ２は、第１トランジスタＱ１から電気的に分離していてもよい。むろん、前述の各実施形態において、第２トランジスタＱ２を有さない構造が採用されてもよい。
前述の各実施形態では、トレンチ１２および埋設体１３を含むトレンチ構造９が形成された例が説明された。しかし、前述の各実施形態において、トレンチ構造９に代えて、第１デバイス領域６Ａを区画する領域分離構造の一例としてのフィールド絶縁膜が形成されていてもよい。フィールド絶縁膜は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。フィールド絶縁膜は、チップ２の酸化物からなる酸化シリコン膜からなっていることが好ましい。この場合、フィールド絶縁膜は、「ＬＯＣＯＳ膜」と称されてもよい。
前述の第２実施形態では、第２プレーナゲート構造４４（第２ゲート電極５０）が第１プレーナゲート構造２４（第１ゲート電極３０）と一体的に形成された例が説明された。しかし、第２プレーナゲート構造４４（第２ゲート電極５０）が第１プレーナゲート構造２４（第１ゲート電極３０）と一体的に形成された構造は、第１実施形態、第３実施形態、第４実施形態および第５実施形態にも適用されてもよい。
第１～第５実施形態に係る構造は、それらの間で任意の態様で組み合わせられてもよい。たとえば、第５実施形態に係る技術的思想を第１～第４実施形態に係る技術的思想に組み合わせることにより、ｎｐｎ型の第１トランジスタＱ１およびｐｎｐ型の第２トランジスタＱ２を含むＣＭＩＳ（Complementary-MIS）構造、または、ｐｎｐ型の第１トランジスタＱ１およびｎｐｎ型の第２トランジスタＱ２を含むＣＭＩＳ構造が形成されてもよい。
以下、この明細書および図面から抽出される特徴の例を示す。以下に示される［Ａ１］～［Ａ２０］は、ゲート閾値電圧の精度を向上できる半導体装置を提供する。
［Ａ１］主面を有するチップと、前記チップに形成された第１トランジスタと、を含み、前記第１トランジスタは、前記主面の表層部に形成された第１導電型の第１ドレイン領域と、前記第１ドレイン領域から間隔を空けて前記主面の表層部に形成され、前記第１ドレイン領域との間の領域に第１チャネル長Ｌ１を有する第１チャネル領域を区画する第１導電型の第１ソース領域と、前記第１チャネル領域を被覆する第１ゲート絶縁膜と、ポリシリコンを含み、前記第１ゲート絶縁膜の上に形成された第１ゲート電極と、前記第１ゲート電極の周縁部に形成された第１導電型の第１領域と、前記第１ゲート電極の内方部に形成され、前記第１チャネル長Ｌ１以上の第１ゲート長ＬＧ１（Ｌ１≦ＬＧ１）を有する第２導電型の第２領域と、を含む、半導体装置。
［Ａ２］前記第１領域は、前記第１ゲート絶縁膜を挟んで前記第１ドレイン領域および前記第１ソース領域に対向し、前記第２領域は、前記第１ゲート絶縁膜を挟んで前記第１チャネル領域に対向している、Ａ１に記載の半導体装置。
［Ａ３］前記第１領域は、前記第１チャネル領域に対向していない、Ａ１またはＡ２に記載の半導体装置。
［Ａ４］前記第１領域は、平面視で前記第１ゲート電極の内方部を取り囲み、前記第２領域は、平面視で前記第１領域によって取り囲まれている、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
［Ａ５］前記チップにおいて前記第１トランジスタとは異なる領域に形成された第２トランジスタをさらに含み、前記第２トランジスタは、前記主面の表層部に形成された第１導電型の第２ドレイン領域と、前記第２ドレイン領域から間隔を空けて前記主面の表層部に形成され、前記第２ドレイン領域との間の領域に第２チャネル長Ｌ２を有する第２チャネル領域を区画する第１導電型の第２ソース領域と、前記第２チャネル領域を被覆する第２ゲート絶縁膜と、ポリシリコンを含み、前記第２ゲート絶縁膜の上に形成された第２ゲート電極と、前記第２ゲート電極の内部に形成され、前記第２チャネル長Ｌ２以上の第２ゲート長ＬＧ２（Ｌ２≦ＬＧ２）を有する第２導電型の第３領域と、を含む、Ａ１～Ａ４のいずれか一つに記載の半導体装置。
［Ａ６］前記第１トランジスタは、第１ゲート閾値電圧Ｖｔｈ１を有し、前記第２トランジスタは、前記第１ゲート閾値電圧Ｖｔｈ１とは異なる第２ゲート閾値電圧Ｖｔｈ２（Ｖｔｈ１≠Ｖｔｈ２）を有している、Ａ５に記載の半導体装置。
［Ａ７］前記第２チャネル長Ｌ２は、前記第１ゲート長ＬＧ１以下（Ｌ２≦ＬＧ１）である、Ａ５またはＡ６に記載の半導体装置。
［Ａ８］前記第２ゲート長ＬＧ２は、前記第１チャネル長Ｌ１以上（Ｌ１≦ＬＧ２）である、Ａ５～Ａ７のいずれか一つに記載の半導体装置。
［Ａ９］前記第２ゲート長ＬＧ２は、前記第１ゲート長ＬＧ１以上（ＬＧ１≦ＬＧ２）である、Ａ５～Ａ８のいずれか一つに記載の半導体装置。
［Ａ１０］前記第２チャネル長Ｌ２は、前記第１チャネル長Ｌ１とほぼ等しい（Ｌ１≒Ｌ２）、Ａ５～Ａ９のいずれか一つに記載の半導体装置。
［Ａ１１］前記第３領域は、前記第２ゲート電極の全域に形成されている、Ａ５～Ａ１０のいずれか一つに記載の半導体装置。
［Ａ１２］前記第２トランジスタは、前記第１トランジスタに電気的に接続されている、Ａ５～Ａ１１のいずれか一つに記載の半導体装置。
［Ａ１３］前記第２トランジスタは、前記第１トランジスタと差動接続を構成している、Ａ５～Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１４］前記主面に設けられた第１トランジスタ領域と、前記第１トランジスタ領域から間隔を空けて前記主面に設けられた第２トランジスタ領域と、前記第１トランジスタ領域を他の領域から電気的に分離し、前記第２トランジスタ領域を他の領域から電気的に分離するように前記主面に形成された領域分離構造と、をさらに含み、前記第１トランジスタは、前記第１トランジスタ領域に形成され、前記第２トランジスタは、前記第２トランジスタ領域に形成されている、Ａ５～Ａ１３のいずれか一つに記載の半導体装置。
［Ａ１５］前記主面に設けられたトランジスタ領域と、前記トランジスタ領域を他の領域から電気的に分離するように前記主面に形成された領域分離構造と、をさらに含み、前記第１トランジスタは、前記トランジスタ領域に形成され、前記第２トランジスタは、前記トランジスタ領域に形成されている、Ａ５～Ａ１３のいずれか一つに記載の半導体装置。
［Ａ１６］前記第２ゲート電極は、前記第１ゲート電極から間隔を空けて形成されている、Ａ１４またはＡ１５に記載の半導体装置。
［Ａ１７］前記第２ゲート電極は、前記第１ゲート電極と一体的に形成されている、Ａ１４またはＡ１５に記載の半導体装置。
［Ａ１８］前記チップにおいて前記第１トランジスタとは異なる領域に形成され、前記第１トランジスタに電気的に接続された定電流源をさらに含む、Ａ１～Ａ１７のいずれか一つに記載の半導体装置。
［Ａ１９］前記チップにおいて前記第１トランジスタとは異なる領域に形成され、前記第１トランジスタに電気的に接続されたカレントミラー回路をさらに含む、Ａ１～Ａ１８のいずれか一つに記載の半導体装置。
［Ａ２０］前記第１トランジスタは、エンハンスメント型またはデプレッション型からなる、Ａ１～Ａ１９のいずれか一つに記載の半導体装置。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１ 半導体装置
２ チップ
３ 第１主面
６ デバイス領域
６Ａ 第１デバイス領域
７ 第１トランジスタ領域
８ 第２トランジスタ領域
９ トレンチ構造
２１ 第１ドレイン領域
２２ 第１ソース領域
２３ 第１チャネル領域
２９ 第１ゲート絶縁膜
３０ 第１ゲート電極
３１ 第１領域
３２ 第２領域
４１ 第２ドレイン領域
４２ 第２ソース領域
４３ 第２チャネル領域
４９ 第２ゲート絶縁膜
５０ 第２ゲート電極
５１ 第３領域
６１ 半導体装置
７１ 半導体装置
８１ 半導体装置
９１ 半導体装置
１０６ 差動段
１０８ カレントミラー段
１０９ 定電流源
Ｌ１ 第１チャネル長
Ｌ２ 第２チャネル長
ＬＧ１ 第１ゲート長
ＬＧ２ 第２ゲート長
Ｑ１ 第１トランジスタ
Ｑ２ 第２トランジスタ
Ｖｔｈ１ 第１ゲート閾値電圧
Ｖｔｈ２ 第２ゲート閾値電圧

Claims (20)

  1. 主面を有するチップと、
    前記チップに形成された第１トランジスタと、を含み、
    前記第１トランジスタは、
    前記主面の表層部に形成された第１導電型の第１ドレイン領域と、
    前記第１ドレイン領域から間隔を空けて前記主面の表層部に形成され、前記第１ドレイン領域との間の領域に第１チャネル長Ｌ１を有する第１チャネル領域を区画する第１導電型の第１ソース領域と、
    前記第１チャネル領域を被覆する第１ゲート絶縁膜と、
    ポリシリコンを含み、前記第１ゲート絶縁膜の上に形成された第１ゲート電極と、
    前記第１ゲート電極の周縁部に形成された第１導電型の第１領域と、
    前記第１ゲート電極の内方部に形成され、前記第１チャネル長Ｌ１以上の第１ゲート長ＬＧ１（Ｌ１≦ＬＧ１）を有する第２導電型の第２領域と、を含む、半導体装置。
  2. 前記第１領域は、前記第１ゲート絶縁膜を挟んで前記第１ドレイン領域および前記第１ソース領域に対向し、
    前記第２領域は、前記第１ゲート絶縁膜を挟んで前記第１チャネル領域に対向している、請求項１に記載の半導体装置。
  3. 前記第１領域は、前記第１チャネル領域に対向していない、請求項１または２に記載の半導体装置。
  4. 前記第１領域は、平面視で前記第１ゲート電極の内方部を取り囲み、
    前記第２領域は、平面視で前記第１領域によって取り囲まれている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記チップにおいて前記第１トランジスタとは異なる領域に形成された第２トランジスタをさらに含み、
    前記第２トランジスタは、
    前記主面の表層部に形成された第１導電型の第２ドレイン領域と、
    前記第２ドレイン領域から間隔を空けて前記主面の表層部に形成され、前記第２ドレイン領域との間の領域に第２チャネル長Ｌ２を有する第２チャネル領域を区画する第１導電型の第２ソース領域と、
    前記第２チャネル領域を被覆する第２ゲート絶縁膜と、
    ポリシリコンを含み、前記第２ゲート絶縁膜の上に形成された第２ゲート電極と、
    前記第２ゲート電極の内部に形成され、前記第２チャネル長Ｌ２以上の第２ゲート長ＬＧ２（Ｌ２≦ＬＧ２）を有する第２導電型の第３領域と、を含む、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記第１トランジスタは、第１ゲート閾値電圧Ｖｔｈ１を有し、
    前記第２トランジスタは、前記第１ゲート閾値電圧Ｖｔｈ１とは異なる第２ゲート閾値電圧Ｖｔｈ２（Ｖｔｈ１≠Ｖｔｈ２）を有している、請求項５に記載の半導体装置。
  7. 前記第２チャネル長Ｌ２は、前記第１ゲート長ＬＧ１以下（Ｌ２≦ＬＧ１）である、請求項５または６に記載の半導体装置。
  8. 前記第２ゲート長ＬＧ２は、前記第１チャネル長Ｌ１以上（Ｌ１≦ＬＧ２）である、請求項５～７のいずれか一項に記載の半導体装置。
  9. 前記第２ゲート長ＬＧ２は、前記第１ゲート長ＬＧ１以上（ＬＧ１≦ＬＧ２）である、請求項５～８のいずれか一項に記載の半導体装置。
  10. 前記第２チャネル長Ｌ２は、前記第１チャネル長Ｌ１とほぼ等しい（Ｌ１≒Ｌ２）、請求項５～９のいずれか一項に記載の半導体装置。
  11. 前記第３領域は、前記第２ゲート電極の全域に形成されている、請求項５～１０のいずれか一項に記載の半導体装置。
  12. 前記第２トランジスタは、前記第１トランジスタに電気的に接続されている、請求項５～１１のいずれか一項に記載の半導体装置。
  13. 前記第２トランジスタは、前記第１トランジスタと差動接続を構成している、請求項５～１２のいずれか一項に記載の半導体装置。
  14. 前記主面に設けられた第１トランジスタ領域と、
    前記第１トランジスタ領域から間隔を空けて前記主面に設けられた第２トランジスタ領域と、
    前記第１トランジスタ領域を他の領域から電気的に分離し、前記第２トランジスタ領域を他の領域から電気的に分離するように前記主面に形成された領域分離構造と、をさらに含み、
    前記第１トランジスタは、前記第１トランジスタ領域に形成され、
    前記第２トランジスタは、前記第２トランジスタ領域に形成されている、請求項５～１３のいずれか一項に記載の半導体装置。
  15. 前記主面に設けられたデバイス領域と、
    前記デバイス領域を他の領域から電気的に分離するように前記主面に形成された領域分離構造と、をさらに含み、
    前記第１トランジスタは、前記デバイス領域に形成され、
    前記第２トランジスタは、前記デバイス領域に形成されている、請求項５～１３のいずれか一項に記載の半導体装置。
  16. 前記第２ゲート電極は、前記第１ゲート電極から間隔を空けて形成されている、請求項１４または１５に記載の半導体装置。
  17. 前記第２ゲート電極は、前記第１ゲート電極と一体的に形成されている、請求項１４または１５に記載の半導体装置。
  18. 前記チップにおいて前記第１トランジスタとは異なる領域に形成され、前記第１トランジスタに電気的に接続された定電流源をさらに含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 前記チップにおいて前記第１トランジスタとは異なる領域に形成され、前記第１トランジスタに電気的に接続されたカレントミラー回路をさらに含む、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 前記第１トランジスタは、エンハンスメント型またはデプレッション型からなる、請求項１～１９のいずれか一項に記載の半導体装置。
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