CN109314119B - 存储器电路及形成垂直存储器单元串及导电通路的方法 - Google Patents

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Abstract

一种在形成垂直存储器单元串及导电通路时使用的方法包括向下部材料中形成第一下部开口及第二下部开口。在所述第一下部开口及所述第二下部开口内形成第一材料。在所述下部材料上方且在所述第一下部开口及所述第二下部开口中的所述第一材料上方形成上部材料。穿过所述上部材料形成通向所述第一下部开口中的所述第一材料的第一上部开口。通过所述第一上部开口从所述第一下部开口移除至少大部分所述第一材料，且在所述第一下部开口及所述第一上部开口内为正形成的所述垂直存储器单元串形成沟道材料。在形成所述沟道材料之后，穿过所述上部材料形成通向所述第二下部开口中的所述第一材料的第二上部开口。在所述第二上部开口内形成所述导电通路的导电材料。还揭示独立于形成方法的结构实施例。

Description

存储器电路及形成垂直存储器单元串及导电通路的方法
技术领域
本文中所揭示的实施例涉及包括垂直存储器单元串及导电通路的存储器电路以及在形成垂直存储器单元串及导电通路时使用的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是存储器的一种类型，且在计算机及其它装置中具有众多用途。举例来说，个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，快闪存储器在固态驱动器中用于替换旋转的硬盘驱动器。作为又一实例，快闪存储器用于无线电子装置中，这是因为其使得制造商能够在新的通信协议成为标准化时支持所述新的通信协议，且能够提供使装置远程升级以改进或增强特征的能力。
典型快闪存储器包括包含以行及列方式布置的大量存储器单元的存储器阵列。快闪存储器可按块进行擦除及重新编程。NAND可为快闪存储器的基本架构。NAND单元单位包括串联耦合到存储器单元的串联组合(其中串联组合通常称为NAND串)的至少一个选择装置。第7,898,850号美国专利中描述实例性NAND架构。
存储器单元串可经布置以水平或垂直延伸。与水平延伸的存储器单元串相比，垂直存储器单元串减小存储器单元所占据的衬底的水平面积，但通常是以增大的垂直厚度为代价。存储器电路的至少一些导电通路可需要延伸穿过增大的垂直厚度，(举例来说)以用于与横向邻近存储器单元串的阵列或在存储器单元串的阵列下方的控制电路连接。此些导电通路的形成可因此些导电通路的高纵横比(即，最大垂直厚度对最小水平厚度)而成问题。
附图说明
图1是根据本发明的实施例的过程中的衬底片段的图解性截面图。
图2是在由图1所展示的步骤之后的处理步骤处的图1衬底的视图。
图3是在由图2所展示的步骤之后的处理步骤处的图2衬底的视图。
图4是图3的图解性俯视图。
图5是在由图3所展示的步骤之后的处理步骤处的图3衬底的视图。
图6是在由图5所展示的步骤之后的处理步骤处的图5衬底的视图。
图7是在由图6所展示的步骤之后的处理步骤处的图6衬底的视图。
图8是在由图7所展示的步骤之后的处理步骤处的图7衬底的视图。
图9是图8的图解性俯视图。
图10是在由图8所展示的步骤之后的处理步骤处的图8衬底的视图。
图11是在由图10所展示的步骤之后的处理步骤处的图10衬底的视图。
图12是根据本发明的实施例的过程中的衬底片段的图解性截面图。
图13是根据本发明的实施例的过程中的衬底片段的图解性截面图。
图14是图13的图解性俯视图。
图15是在由图13所展示的步骤之后的处理步骤处的图13衬底的视图。
图16是图15的图解性俯视图。
图17是根据本发明的实施例的过程中的衬底片段的图解性截面图。
图18是在由图17所展示的步骤之后的处理步骤处的图17衬底的视图。
图19是在由图11所展示的步骤之后的处理步骤处的图11衬底的视图。
图20是在由图12所展示的步骤之后的处理步骤处的图12衬底的视图。
图21是在由图15所展示的步骤之后的处理步骤处的图15衬底的视图。
图22是在由图18所展示的步骤之后的处理步骤处的图18衬底的视图。
具体实施方式
本发明的实施例涵盖在形成垂直存储器单元串及导电通路时使用的方法以及独立于制造方法的包括垂直存储器单元串及导电通路的存储器电路。在此文档中，“水平”是指沿着在制作期间处理衬底所相对的主要表面的大体方向(即，在10°内)，且“垂直”是大体正交于水平的方向。此外，如本文中所使用，“垂直”及“水平”是在三维空间中独立于衬底的定向的相对于彼此大体垂直方向。进一步在此文档中，“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶端”、“底部”、“上方”、“下方”、“底下”及“下面”大体是参考相对于其上制作电路的基底衬底的垂直方向。首先参考图1-11描述根据本发明的实例性方法实施例。实例性方法实施例是相对于可通常称为“后栅极”或“替换栅极”处理及成品构造的内容而描述，但可使用任何替代处理(例如，“先栅极”)及成品电路构造。
参考图1，衬底片段10可视为包括基底衬底12，基底衬底12可包含导电性/导体/导电(即，本文中以电方式)材料、半导电材料或绝缘性/绝缘体/绝缘(即，本文中以电方式)材料中的任何一或多者。各种材料展示为基底衬底12的构成部分，且各种材料展示于基底衬底12上方。材料可在图1所描绘材料旁边、竖向上从图1所描绘材料向内或竖向上从图1所描绘材料向外。举例来说，集成电路的其它经部分或完全制作的组件可提供于衬底10上方某处、衬底10周围某处或衬底10内某处。还可制作用于操作存储器阵列内的组件的控制及/或其它外围电路，且所述控制及/或其它外围电路可或可不完全地或部分地处于存储器阵列或子阵列内。此外，还可制作多个子阵列，且所述多个子阵列可相对于彼此独立地、协力地或以其它方式操作。如在此文档中所使用，“子阵列”也可视为阵列。无论如何，本文中所描述的材料、区域及结构中的任一者可为同质的或非同质的，且无论如何，本文中所描述的材料、区域及结构中的任一者在其所上覆的任何材料上方可为连续的或不连续的。此外，除非另外陈述，否则可使用任何适合或尚待开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
衬底10可视为包括第一区域14及横向于第一区域14(在一个实施例中，横向紧邻且接触第一区域14)的第二区域16。垂直存储器单元串将形成于第一区域14中，且导电通路将形成于第二区域16中。第一区域14及第二区域16两者均可为存储器阵列的部分或在存储器阵列内。替代地，作为一实例，第一区域14可为存储器阵列的部分，且第二区域16可横向于存储器阵列而定位。
实例性衬底12包括具有经导电掺杂源极材料19的半导体材料17(举例来说，单晶硅)，经导电掺杂源极材料19形成于半导体材料17上方或在第一区域14内形成于半导体材料17中，且可包括用于正制作的垂直存储器单元串的电路的一部分。绝缘体20(例如，经掺杂或未经掺杂二氧化硅及/或氮化硅)展示为处于第二区域16中，且绝缘体18(例如，经掺杂或未经掺杂二氧化硅及/或氮化硅)展示为处于第一区域14及第二区域16中、竖向上介于半导体材料17与材料19、20之间。实例性源极材料19是在约900埃厚度的硅化钨下伏层上方的约500埃厚度的经导电掺杂多晶硅。在此文档中，“厚度”本身(不存在前述方向性形容词)定义为从不同组合物的紧邻材料或紧邻区域的最接近表面垂直地穿过给定材料或区域的平均直线距离。另外，本文中所描述的各种材料或区域可具有实质上恒定的厚度或具有可变厚度。如果具有可变厚度，那么除非另外指示，厚度是指平均厚度，且此类材料或区域将因厚度可变而具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组合物”仅需要两种所述材料或区域的可彼此直接抵靠的那些部分在化学上及/或物理上是不同的(举例来说，如果此些材料或区域不是同质的)。如果两种所述材料或区域并不彼此直接抵靠，那么“不同组合物”仅需要两种所述材料或区域的彼此最接近的那些部分在化学上及/或物理上是不同的(如果此些材料或区域不是同质的)。在此文档中，当存在所述材料、区域或结构相对于彼此的至少某一物理触及接触时，材料、区域或结构“直接抵靠”另一者。相比之下，并未前述有“直接”的“在...上方”、“在...上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中介入材料、区域或结构导致所述材料、区域或结构相对于彼此没有物理触及接触的构造。绝缘体20可具有与源极材料19相同的厚度，如所展示。绝缘体18的实例性厚度为从约2,000埃到5,000埃。
半导体材料17展示为在其中在第二区域16内具有导电区域22，且在一个实施例中，待形成的导电通路将直接电耦合到导电区域22。在此文档中，如果在正常操作中电流能够持续地从一个装置/材料/组件流动到另一装置/材料/组件且主要因亚原子正电荷及/或负电荷的移动(在充分产生此些电荷时)而如此流动，那么所述装置/材料/组件相对于彼此而电耦合。另一电子组件可介于装置/材料/组件之间且电耦合到装置/材料/组件。相比之下，当装置/材料/组件称为“直接电耦合”时，直接电耦合的装置/材料/组件之间不存在介入电子组件。用于导电区域22的实例性材料包含经导电掺杂的半导电材料、元素金属、两种或多于两种元素金属的混合物、两种或多于两种元素金属的合金以及导电性金属化合物中的一或多者。
下部材料24已形成于衬底12上方。对“下部”材料的提及是相对于随后将形成的且如下文以实例方式所描述的“上部”材料来说的。在一个实施例中且如所展示，下部材料24包括不同组合物绝缘材料26与28的垂直交替叠层。实例性此类材料为二氧化硅及氮化硅，而与所描绘材料堆叠的次序无关。每一材料的实例性厚度为从约200埃到约400埃，且当材料26及28个别地具有恒定厚度时，此些材料不必具有相同的相应厚度，也不必相对于彼此具有相同厚度。下部材料24展示为具有七个垂直交替叠层，但可形成更少垂直交替叠层或可能地多得多(例如，几十个、几百个等)的垂直交替叠层。硬掩模材料32(例如，沉积为15,000埃的厚度的碳)已形成于下部材料24上方。下部材料24的顶部层26可制成为比所展示更厚或在其上方提供替代材料(未展示)，所述替代材料期望作为蚀刻停止件或抛光停止件以在顶部层上方形成上部材料之前更好地确保平面水平衬底(如果需要)。
参考图2，已向下部材料24中形成第一下部开口34及第二下部开口36。在一个实施例中且如所展示，已穿过下部材料24向源极材料19中形成第一下部开口34，且已穿过下部材料24、穿过绝缘体20且穿过绝缘体18形成通向导电区域22的第二下部开口36。用于进行此的实例性技术包含硬掩模材料32(未展示)的光刻或其它图案化，接着为使用硬掩模材料32作为蚀刻掩模的干法各向异性蚀刻。可使用间距倍增法。在形成开口34及36期间及/或之后可移除硬掩模材料32(未展示)。第一下部开口34及第二下部开口36在所描绘垂直横截面中展示为包括笔直且垂直侧壁，但此不必且可不如此。此外且无论如何，第一下部开口34及第二下部开口36在水平横截面中可个别地为圆形、椭圆形、矩形或其它形状。作为仅一个实例，第一下部开口34可为基本上圆形的，在其竖向最外部部分处具有从约850埃到1,250埃的最大水平敞开尺寸，且在其与源极材料19交会的竖向最内部部分处逐渐减小(未展示)至小约5％到10％的水平敞开尺寸。为清晰及简化起见，图2中仅展示一个第一下部开口34，但针对最终形成的几百个、几千个等垂直存储器单元串将可能形成几百个、几千个等此类开口。
关于第二下部开口36，且在仅一个实例中，第二下部开口36为基本上圆形的，在其竖向最外部部分处具有比第一下部开口34的最大水平敞开尺寸大的(举例来说)从约2,000埃到4,000埃的最大水平敞开尺寸，且还可在其与导电区域22交会的竖向最内部部分处逐渐减小(未展示)至较小的水平敞开尺寸。在同时对开口34及36进行干法各向异性蚀刻时，使第二下部开口36具有比第一下部开口34的最大水平敞开尺寸宽的最大水平敞开尺寸会促进将第二下部开口36蚀刻到相应材料中更深处(在需要的情况下)。在材料18、20、26及28为二氧化硅与氮化硅的组合的情况下，用于使用单一化学品来蚀刻所描绘第一下部开口34及第二下部开口36的实例性干法各向异性蚀刻化学品为C4F6、C4F8、CH2F2、O2与NF3的混合物。再次，为清晰及简化起见，仅展示单个第二下部开口36。几乎可以肯定将形成更多通向导电区域的此类开口，且此类开口可能不穿过所有所展示材料。
参考图3及4，第一材料38已形成于第一开口34及第二开口36内，且在一个实施例中，经形成为导电性的。形成于第一下部开口34中的第一材料38将完全地或部分地牺牲。形成于第二下部开口36中的第一材料38可部分地、完全地或一点也不牺牲。在为导电性的一个实施例中，第一材料包括以下各项的组合：a)元素金属、元素金属的混合物或元素金属的合金中的至少一者；及b)导电性金属化合物，其中(a)的材料与(b)的材料彼此直接抵靠。在一个实施例中且如所展示，形成第一材料包括在第一下部开口34及第二下部开口36中的每一者中形成导电性容器40，导电性容器40具有相对侧壁42、43及基底44，基底44沿垂直横截面(例如，图3中所展示的垂直横截面)在侧壁42、43之间延伸。导电性填充材料47已形成于第一下部开口34及第二下部开口36中的每一者中的每一导电性容器40内，其中在一个实施例中，导电性填充材料47具有与第一下部开口34及第二下部开口36中的每一者中的每一导电性容器40的相对侧壁42、43及基底44的组合物不同的组合物。
开口34及36中所展示的相应个别导电性容器40中的每一者的相对侧壁42、43及基底44可为同质的(未展示)或非同质的(例如，如所展示)。举例来说，容器侧壁42、43及基底44可包括两种不同组合物材料45及46，其中实例性材料45为元素钛，且实例性材料46为TiN。实例性填充材料47为元素钨。用于形成所描绘第一材料38的实例性技术是将材料45、46及47毯覆式沉积在衬底上方，其中在沉积材料45及46之后，填充材料47过填充第一及第二下部开口的剩余体积。材料47、46及45接着可(举例来说)通过化学机械抛光往回平面化，以在竖向最外部材料26(如所展示)或形成于其上的某一材料(未展示)上停止。
参考图5，上部材料50已形成于下部材料24上方以及第一下部开口34及第二下部开口36中的第一材料38上方。在一个实施例中且如所展示，上部材料50包括不同组合物绝缘材料的垂直交替叠层，且在一个实施例中，在下部材料24包括不同组合物绝缘材料的垂直交替叠层时，上部材料50可为与下部材料24相同的。图5针对上部材料50与下部材料24相同而展示材料26、28的垂直交替叠层。在使用不同组合物绝缘材料的垂直交替叠层用于材料24及50的情况下，可使用相同叠层、更少叠层或更多叠层，且其中具有相同或不同相应厚度。上部材料50展示为具有六个叠层，但可形成更少叠层或可能地多得多(例如，几十个、几百个等)的叠层。参考针对单个下部层面(deck)而形成单个下部材料24且针对单个上部层面而形成单个上部材料50进行论述。然而，可使用额外材料用于额外层面。
参考图6，已穿过上部材料50形成通向第一下部开口34中的第一材料38的第一上部开口52。用于进行此的实例性技术包含上文针对第一下部开口34的形成而描述的技术。第一上部开口52可经形成为具有与第一开口34的水平大小及形状相同的水平大小及形状，且在一个理想实施例中，第一上部开口52中心对准/完全对准地(或几乎如此)形成于第一开口34上方。第一上部开口52的侧壁展示为笔直且垂直的，但不必如此。举例来说，如上文关于开口34及36所描述，第一上部开口52可向内逐渐减小(未展示)。
参考图7，已通过第一上部开口52而移除在第一下部开口34内的至少大部分第一材料38(未展示)。在一个实施例中，从第一下部开口34移除全部第一材料38(如所展示)，且在一个实施例中，从第一下部开口34移除少于全部第一材料38(未展示)。仅以实例方式，在第一材料38为导电性的情况下，可进行定时蚀刻，从而在成品电路构造中，第一材料38的小部分保留(未展示)在第一下部开口34的最下部部分中且电耦合到源极材料19。无论如何，针对第一材料38的实例性移除技术包含相对于叠层材料26及28选择性地对第一材料38进行湿法及/或干法各向同性蚀刻。实例性湿法蚀刻化学品为NH4OH与H2O2的混合物。在此文档中，选择性蚀刻或移除是其中相对于另一所述材料以至少2.0:1的速率移除一种材料的蚀刻或移除。在一个实施例中且如所展示，在从第一下部开口34移除第一材料38期间，不从第二下部开口36移除第一材料38，且在一个实施例中且如所展示，其中在从第一下部开口34移除第一材料38期间，在第二下部开口36内的第一材料38的顶部被上部材料50完全覆盖。
参考图8及9，已在第一下部开口34及第一上部开口52内为正形成的垂直存储器单元串的形成沟道材料54。在一个实施例中且如所展示，沟道材料54经形成为中空沟道，且最终可具有从其径向向内形成的介电材料(图8及9中未展示)。替代地，可使用非中空沟道。沟道材料54理想地包括适合掺杂有导电性增强杂质的半导电材料(例如，多晶硅)，其中实例性导电性杂质掺杂范围为从5×1017个原子/cm3到5×1018个原子/cm3。图8及9展示在第一下部开口34及第一上部开口52中形成沟道材料54之前先在第一下部开口34及第一上部开口52内形成材料56。举例来说，此可包括：隧道绝缘体，其包括最终直接抵靠沟道材料54的多种不同组合物及厚度的介电材料的复合材料；电荷存储材料(例如，Si3N4)，其从隧道绝缘体复合材料径向向外；及控制栅极阻挡绝缘体(例如，Al2O3及/或二氧化硅/氮化硅/二氧化硅复合材料)，其(举例来说)在“后栅极”处理技术及架构中从电荷存储材料径向向外。
在形成沟道材料之后，穿过上部材料形成通向第二下部开口中的第一材料的第二上部开口。图10中以实例方式展示此情况。此展示形成于上部材料50上方及第一上部开口52及第一下部开口34内的沟道材料54(及材料56)上方的遮蔽材料59(例如，氮化硅)。接着，穿过遮蔽材料59及上部材料50形成通向第二下部开口36中的第一材料38的第二上部开口58。用于进行此的实例性技术包含上文针对第二下部开口36的形成所描述的技术。第二上部开口58可形成为具有与第二下部开口36的水平大小及形状相同的水平大小及形状，且在一个理想实施例中，第二上部开口58中心对准/完全对准地(或几乎如此)形成于第二下部开口36上方。第二上部开口58的侧壁展示为笔直且垂直的，但不必如此。举例来说，如上文关于开口34及36所描述，第二上部开口58可向内逐渐减小(未展示)。在一个实施例中，在穿过上部材料50形成通向第二下部开口36中的第一材料38的第二上部开口58期间，第一上部开口52内的沟道材料54的顶部被完全覆盖(例如，被遮蔽材料59完全覆盖)。在一个此类实施例中，沟道材料54的顶部被牺牲材料(例如，遮蔽材料59)完全覆盖，所述牺牲材料具有与沟道材料50的组合物不同的组合物，且在形成第二上部开口58之后，从沟道材料的所述顶部上方移除(例如，通过抛光或回蚀)，举例来说，如下文所描述。
正形成的导电通路的导电材料最终形成于第二上部开口内。此导电材料可为同质的或非同质的。参考图11描述在第二上部开口内形成导电通路的非同质导电材料的一种实例性技术。此展示在第二上部开口58中形成另一导电性容器62中形成于第二上部开口58内的非同质导电材料60，导电性容器62具有相对侧壁63、64及基底65，基底65沿所描绘垂直横截面在侧壁63、64之间延伸。导电性填充材料66已形成于导电性容器62内，其中在一个实施例中，导电性填充材料66具有与导电性容器62的相对侧壁63、64及基底65的组合物不同的组合物。导电性容器62的相对侧壁63、64及基底65可为同质的(未展示)或非同质的(例如，如所展示)。相对侧壁63、64展示为包括彼此直接抵靠的两种不同组合物导电材料68及69(例如，分别为元素钛及TiN)。以实例方式，可以与上文在形成容器40中所描述相同的方式形成容器62，且在所述过程中可移除遮蔽材料59(未展示)。无论如何，图10展示导电通路70的形成，导电通路70延伸穿过上部材料50及下部材料24，且在一个实施例中，直接电耦合到区域22的材料。导电材料68及45可具有相同组合物，且此由接触材料68与45之间的虚线界面例示及展示。导电材料69及46可具有相同组合物，且导电材料66及47可具有相同组合物。替代地，任何两种此类导电材料对68与45、69与46及/或68与45相对于彼此可具有不同相应组合物。无论如何，在一个实施例中，形成于第二上部开口中的导电材料直接电耦合到第二下部开口中的第一材料。
根据本发明的方法可产生替代构造导电通路，举例来说，如在图12中关于衬底构造10a所展示的导电通路70a。在适当的情况下，已使用与上文所描述实施例相似的编号，其中一些构造差异用后缀“a”或用不同编号来指示。举例来说，导电性容器40a的导电性相对侧壁42a、43a及基底44a可由单一同质材料71(即，任何适合导电材料)形成。此外，在一个实施例中且如所展示，导电性容器62a的相对导电性侧壁63a、64a及基底65a还可由单一同质组合物73形成，如在所描绘实例中所展示，组合物73与容器40a中的组合物71相同，此由接触材料71与73之间的虚线界面例示。
在图13-16中关于衬底片段10b展示及描述另一实例性替代实施例。在适当的情况下，已使用与上文所描述实施例相似的编号，其中一些构造差异用后缀“b”或用不同编号来指示。参考图13及14，材料68及69已形成于第二上部开口58内。在此实施例中，材料68及69中的一者或两者可为绝缘性的或半导电的(即，两者都不需要为导电性的)。接着，且在沉积如图11中所展示的填充材料66之前，穿过第二上部开口58中的前述容器62(未展示，因为在图13及14中，由于容器的底部/基底被移除，因此材料68、69不再形成容器)的基底65(图13及14中未展示)进行蚀刻，以暴露第二下部开口36中的第一材料38。参考图15及16，导体材料66b已形成于第二上部开口58中，且在一个实施例中，是直接抵靠第二上部开口58中的前述容器62(未展示)的材料68及69而形成。导体材料66b可经沉积为过填充第二上部开口58的剩余体积，且接着至少往回平面化到上部材料50的竖向最外部表面，且(举例来说)借此形成通路70b。
在一个此类实施例中且如所展示，第二下部开口36中的第一材料38包括在第二下部开口36中的导电性容器40，导电性容器40具有相对侧壁42、43及基底44，基底44沿垂直横截面在相对侧壁42、43之间延伸，且其中第一材料38包括在第二下部开口36中的导电性容器40内的导电性填充材料47。在一个实施例中，导体材料66b具有与填充材料47相同的组合物(例如，元素钨)，且是直接抵靠填充材料47而形成(例如，如由接触材料47与66b之间的虚线界面所展示)。在一个实施例中，第二下部开口36内的第一材料38的导电性容器40包括两种不同组合物导电材料(例如，46、45)，其中每一导电材料具有其自己的相对侧壁及沿垂直横截面在其侧壁之间延伸的基底。
在10b实施例中，材料68或69中的一者或两者可并非导电性的。在其中材料68为导电性的一个此类实施例中，蚀刻以暴露第二下部开口36中的第一材料38会形成横向相对导电突出部74、76，横向相对导电突出部74、76在竖向上在两种不同组合物材料45、46中的径向居内者(例如，46)的顶部上方朝向彼此径向向内突出。在材料68并非导电性(即，半导电及/或绝缘性)的情况下，相对突出部74、76并非导电性的。
本发明的实施例涵盖从第二下部开口36内移除一些第一材料38、全部第一材料38或不移除第一材料38。举例来说且仅以实例方式，图10中所描绘的用以形成通向第一材料38的第二上部开口58的蚀刻可移除一些第一材料38(未展示)或不移除第一材料38(所展示)。作为关于图13-16所展示的实施例的额外实例，图13及14所描绘的蚀刻可移除一些材料47(未展示)或不移除材料47(所展示)。作为额外实例，但并非优选的，在图10所展示的处理之后可从第二下部开口36移除全部第一材料38，举例来说，特别是在第一材料38并非导电性的情况下。
在图17及18中关于衬底片段10c展示及描述另一实例性替代实施例。在适当的情况下，已使用与上文所描述实施例相似的编号，其中一些构造差异用后缀“c”或用不同编号来指示。图17展示紧接在图10之后进行的处理，其中至少一半(即，按体积)的第一材料38已通过第二上部开口58从第二下部开口36被移除，且在一个实施例中，可通过相对于材料26、28、45及46对填充材料47(未展示)选择性地进行湿法或干法各向同性蚀刻而移除。
参考图18，导电通路70c的导电材料60c已形成于第二上部开口58内，且还在第二下部开口36内形成导体材料60c。导体材料60c展示为包括材料68c、69c及66c(在此实施例中，每一材料均为导电性的)，但可使用更少同质导体材料(未展示)或单一同质导体材料(未展示)。图18的处理还展示包括在于第二上部开口58内形成导电通路70c的导体材料60c之前通过第二上部开口58从第二下部开口36移除少于全部第一材料38的实例性实施例。
图19展示在形成垂直存储器单元串77中结合实例性“后栅极”工艺相对于图11的衬底已进行的后续处理。已通过穿过交替叠层材料26、28形成开口80(为简单起见，仅展示一个)而进行控制栅极/字线图案化。此接着为相对于材料26选择性地对材料28进行各向同性蚀刻，接着为将导电性控制栅极材料75沉积在其适当位置处。介电材料81展示为最终形成于开口80内且在中空沟道材料54的中心。此相对于其内展示材料75的每一叠层形成包括材料75、56及54的至少一个个别存储器单元。
图20、21及22分别展示关于如上文所描述的衬底片段10a、10b及10c的实例性对应构造。
本发明的实施例涵盖独立于制造方法的包括垂直存储器单元串及导电通路的存储器电路。然而，在结构实施例中，在构造中可使用或找到如上文在方法实施例中所描述的任何属性。在一个此类实施例中，包括垂直存储器单元串及导电通路(例如，70或70a)的此存储器电路包括具有绝缘材料(例如，26)与控制栅极材料(例如，75)的垂直交替叠层的第一区域(例如，区域14)以及横向于第一区域的具有不同组合物绝缘材料(例如，26、28)的垂直交替叠层的第二区域(例如，16)。沟道柱(例如，54)在竖向上延伸穿过第一区域内的多个垂直交替叠层。
隧道绝缘体、电荷存储材料及控制栅极阻挡绝缘体(例如，材料56的组分)介于沟道柱与第一区域内的控制栅极材料的个别叠层中的控制栅极材料之间。导电通路(例如，70或70a)在竖向上延伸穿过第二区域中的垂直交替叠层。导电通路包括在第二区域中的不同组合物绝缘材料的交替叠层内的垂直堆叠导电性容器(例如，62、40或62a、40a)。导电性容器个别地具有相对侧壁(例如，63、64或42、43)及沿垂直横截面在相对侧壁之间延伸的基底(例如，65或44)。导电性容器中个别地具有导电性填充材料(例如，66、47或66a、47a)。导电性容器的上部的基底(上部容器62或62a的基底65)位于导电性容器(例如，导电性容器40或40a)的下部的竖向最外部表面(例如，95)上方。在一个实施例中，相应个别导电性容器中的每一者的相对侧壁及基底为同质的。在一个实施例中，相应个别导电性容器中的每一者的相对侧壁及基底包括彼此直接抵靠的两种不同组合物导电材料。可使用如上文所展示及/或所描述的任何其它属性或方面。
在另一实例性实施例中，导电通路(例如，70b)包括在第二区域中的不同组合物绝缘材料的交替叠层内的第一导电性容器(例如，材料45及46)内侧的第二导电性容器(例如，材料46)。第一及第二导电性容器个别地具有相对侧壁及沿垂直横截面在相对侧壁之间延伸的基底。横向相对突出部(例如，74、76)竖向上在第二容器侧壁的顶部上方朝向彼此径向向内突出。突出部可为非导电性的(即，绝缘性的及/或半导电的)或可为导电性的。可使用如上文所展示及/或所描述的任何其它属性或方面。
在另一实施例中，导电通路(例如，70c)包括在第二区域中的不同组合物绝缘材料的交替叠层内的导电性容器(例如，包括材料45、46、68、69)。所述导电性容器具有相对侧壁(例如，90、91)及沿垂直横截面在相对侧壁之间延伸的基底(例如，93)。相对侧壁的竖向最外部部分(例如，在材料50的广阔区域内)具有小于沿垂直横截面紧接在(例如，集体材料45、46、68、69的)基底上方的厚度的(例如，集体材料68、69的)相应横向厚度。在一个实施例中，每一竖向最外部部分的横向厚度不超过沿垂直横截面紧接在基底上方的厚度的一半。可使用如上文所展示及/或所描述的任何其它属性或方面。
结论
在一些实施例中，一种在形成垂直存储器单元串及导电通路时使用的方法包括：向下部材料中形成第一下部开口及第二下部开口。在所述第一下部开口及所述第二下部开口内形成第一材料。在所述下部材料上方且在所述第一下部开口及所述第二下部开口中的所述第一材料上方形成上部材料。穿过所述上部材料形成通向所述第一下部开口中的所述第一材料的第一上部开口。通过所述第一上部开口从所述第一下部开口移除至少大部分所述第一材料，且在所述第一下部开口及所述第一上部开口内为正形成的垂直存储器单元串形成沟道材料。在形成所述沟道材料之后，穿过所述上部材料形成通向所述第二下部开口中的所述第一材料的第二上部开口。在所述第二上部开口内形成所述导电通路的导电材料。
在一些实施例中，存储器电路包括垂直存储器单元串及导电通路，所述存储器电路包括具有绝缘材料与控制栅极材料的垂直交替叠层的第一区域。具有不同组合物绝缘材料的垂直交替叠层的第二区域横向于所述第一区域。沟道柱在竖向上延伸穿过所述第一区域内的多个所述垂直交替叠层。隧道绝缘体、电荷存储材料及控制栅极阻挡绝缘体介于所述沟道柱与所述第一区域内的所述控制栅极材料的个别所述叠层中的所述控制栅极材料之间。导电通路在竖向上延伸穿过所述第二区域中的所述垂直交替叠层。所述导电通路包括在所述第二区域中的所述不同组合物绝缘材料的所述交替叠层内的垂直堆叠导电性容器。所述导电性容器个别地具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底。所述导电性容器中个别地具有导电性填充材料。所述导电性容器的上部的基底位于所述导电性容器的下部的竖向最外部表面上方。
在一些实施例中，包括垂直存储器单元串及导电通路的存储器电路包括具有绝缘材料与控制栅极材料的垂直交替叠层的第一区域。具有不同组合物绝缘材料的垂直交替叠层的第二区域横向于所述第一区域。沟道柱在竖向上延伸穿过所述第一区域内的多个所述垂直交替叠层。隧道绝缘体、电荷存储材料及控制栅极阻挡绝缘体介于所述沟道柱与所述第一区域内的所述控制栅极材料的个别所述叠层中的所述控制栅极材料之间。导电通路在竖向上延伸穿过所述第二区域中的所述垂直交替叠层。所述导电通路包括在所述第二区域中的所述不同组合物绝缘材料的所述交替叠层内的第一导电性容器内侧的第二导电性容器。所述第一导电性容器及所述第二导电性容器个别地具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底。横向相对突出部竖向上在所述第二容器侧壁的顶部上方朝向彼此径向向内突出。
在一些实施例中，存储器电路包括垂直存储器单元串及导电通路、包括具有绝缘材料与控制栅极材料的垂直交替叠层的第一区域。具有不同组合物绝缘材料的垂直交替叠层的第二区域横向于所述第一区域。沟道柱在竖向上延伸穿过所述第一区域内的多个所述垂直交替叠层。隧道绝缘体、电荷存储材料及控制栅极阻挡绝缘体介于所述沟道柱与所述第一区域内的所述控制栅极材料的个别所述叠层中的所述控制栅极材料之间。导电通路在竖向上延伸穿过所述第二区域中的所述垂直交替叠层。所述导电通路包括在所述第二区域中的所述不同组合物绝缘材料的所述交替叠层内的导电性容器。所述导电性容器具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底。所述相对侧壁的竖向最外部部分具有小于沿所述垂直横截面紧接在所述基底上方的厚度的相应横向厚度。
按照条例，已使用或多或少关于结构及方法特征的特定语言描述了本文中所揭示的标的物。然而，将理解，由于本文中所揭示的手段包括实例性实施例，因此权利要求书不限于所展示及描述的特定特征。因此，权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地加以解释。

Claims (27)

1.一种在形成垂直存储器单元串及导电通路时使用的方法，其包括：
向下部材料中形成第一下部开口及第二下部开口；
在所述第一下部开口及所述第二下部开口内形成第一材料，其中所述第一材料为导电性的，并且形成所述第一材料包括：
在所述第一下部开口及所述第二下部开口中的每一者中形成导电性容器，所述导电性容器具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底；及
在所述第一下部开口及所述第二下部开口中的每一者中的每一导电性容器内形成导电性填充材料，所述导电性填充材料具有与所述第一下部开口及所述第二下部开口中的每一者中的每一导电性容器的所述相对侧壁及所述基底的组合物不同的组合物；
在所述下部材料上方且在所述第一下部开口及所述第二下部开口中的所述第一材料上方形成上部材料；
穿过所述上部材料形成通向所述第一下部开口中的所述第一材料的第一上部开口；
通过所述第一上部开口从所述第一下部开口移除至少大部分所述第一材料，且在所述第一下部开口及所述第一上部开口内为正形成的所述垂直存储器单元串形成沟道材料；
在形成所述沟道材料之后，穿过所述上部材料形成通向所述第二下部开口中的所述第一材料的第二上部开口；及
在所述第二上部开口内形成所述导电通路的导电材料。
2.根据权利要求1所述的方法，其中所述下部材料及所述上部材料的每一者包括不同组合物绝缘材料的垂直交替叠层。
3.根据权利要求1所述的方法，其中所述移除是从所述第一下部开口移除全部所述第一材料。
4.根据权利要求1所述的方法，其中所述移除是从所述第一下部开口移除少于全部所述第一材料。
5.根据权利要求1所述的方法，其中所述第一材料包括以下各项的组合：a)元素金属、元素金属的混合物或元素金属的合金中的至少一者；及b)导电性金属化合物。
6.根据权利要求1所述的方法，其中所述在所述第二上部开口内形成所述导电通路的所述导电材料包括：
在所述第二上部开口中形成另一导电性容器，所述另一导电性容器具有相对侧壁及沿所述垂直横截面在所述相对侧壁之间延伸的基底；及
在所述另一导电性容器内形成导电性填充材料，所述另一导电性容器内的所述导电性填充材料具有与所述另一导电性容器的所述相对侧壁及所述基底的组合物不同的组合物。
7.根据权利要求1所述的方法，其中所述第一材料为导电性的，且所述第二上部开口中形成的所述导电材料直接电耦合到所述第二下部开口中的所述第一材料。
8.根据权利要求1所述的方法，其中在所述从所述第一下部开口移除所述第一材料期间，不从所述第二下部开口移除第一材料。
9.根据权利要求8所述的方法，其中在所述从所述第一下部开口移除所述第一材料期间，在所述第二下部开口内的所述第一材料的顶部被所述上部材料完全覆盖。
10.根据权利要求1所述的方法，其中在所述穿过所述上部材料形成通向所述第二下部开口中的所述第一材料的所述第二上部开口期间，在所述第一上部开口内的所述沟道材料的顶部被完全覆盖。
11.根据权利要求10所述的方法，其中所述沟道材料的所述顶部被具有与所述沟道材料的组合物不同的组合物的牺牲材料完全覆盖，在所述形成所述第二上部开口之后，从所述沟道材料的所述顶部上方移除所述牺牲材料。
12.根据权利要求1所述的方法，其中所述第一材料为导电性的，且所述在所述第二上部开口内形成所述导电材料包括在所述第二上部开口中形成具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底的容器；且所述方法进一步包括：
蚀穿所述第二上部开口中的所述容器的所述基底以暴露所述第二下部开口中的所述第一材料；及
在所述第二上部开口中直接抵靠所述第二上部开口中的前述容器的所述相对侧壁的所述导电性第一材料而形成导电材料。
13.根据权利要求12所述的方法，其中所述第二下部开口中的所述第一材料包括在所述第二下部开口中的导电性容器，所述导电性容器具有相对侧壁及沿所述垂直横截面在所述相对侧壁之间延伸的基底，所述第一材料包括在所述第二下部开口中的所述导电性容器内的导电性填充材料。
14.根据权利要求13所述的方法，其中所述导电材料具有与所述填充材料相同的组合物，且是直接抵靠所述填充材料而形成。
15.根据权利要求13所述的方法，其中所述第二下部开口内的所述容器及所述第一材料包括两种不同组合物材料，其中每一组合物材料具有其自己的相对侧壁及沿所述垂直横截面在其侧壁之间延伸的基底。
16.根据权利要求15所述的方法，其中所述蚀穿所述第二上部开口中的所述容器的所述基底以暴露所述第二下部开口中的所述第一材料会形成横向相对突出部，所述横向相对突出部在竖向上在所述两种不同组合物材料中的径向居内者的顶部上方朝向彼此径向向内突出。
17.根据权利要求16所述的方法，其中所述横向相对突出部为导电性的。
18.根据权利要求16所述的方法，其中所述横向相对突出部为绝缘性的或半导电的。
19.根据权利要求1所述的方法，其包括：在所述在所述第二上部开口内形成所述导电通路的所述导电材料之前，通过所述第二上部开口从所述第二下部开口移除至少一半所述第一材料，所述在所述第二上部开口内形成所述导电通路的所述导电材料还包括在所述第二下部开口内形成所述导电材料。
20.根据权利要求19所述的方法，其包括：在所述在所述第二上部开口内形成所述导电通路的所述导电材料之前，通过所述第二上部开口从所述第二下部开口移除少于全部所述第一材料。
21.根据权利要求19所述的方法，其包括：在所述在所述第二上部开口内形成所述导电通路的所述导电材料之前，通过所述第二上部开口从所述第二下部开口移除全部所述第一材料。
22.一种包括垂直存储器单元串及导电通路的存储器电路，其包括：
具有绝缘材料与控制栅极材料的垂直交替叠层的第一区域、横向于所述第一区域的具有不同组合物绝缘材料的垂直交替叠层的第二区域；
沟道柱，其在竖向上延伸穿过所述第一区域内的多个所述垂直交替叠层；
隧道绝缘体、电荷存储材料及控制栅极阻挡绝缘体，其介于所述沟道柱与所述第一区域内的所述控制栅极材料的所述叠层中的所述控制栅极材料之间；及
导电通路，其在竖向上延伸穿过所述第二区域中的所述垂直交替叠层，所述导电通路包括导电性容器，所述导电性容器在所述第二区域中的所述不同组合物绝缘材料的所述交替叠层内垂直堆叠，所述导电性容器的每一者具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底，所述导电性容器中的每一者具有导电性填充材料，所述导电性容器的上部的所述基底位于所述导电性容器的下部的竖向最外部表面上方。
23.根据权利要求22所述的存储器电路，其中所述导电性容器中的每一者的所述相对侧壁及所述基底是同质的。
24.根据权利要求22所述的存储器电路，其中所述导电性容器中的每一者的所述相对侧壁及所述基底包括彼此直接抵靠的两种不同组合物导电材料。
25.一种包括垂直存储器单元串及导电通路的存储器电路，其包括：
具有绝缘材料与控制栅极材料的垂直交替叠层的第一区域、横向于所述第一区域的具有不同组合物绝缘材料的垂直交替叠层的第二区域；
沟道柱，其在竖向上延伸穿过所述第一区域内的多个所述垂直交替叠层；
隧道绝缘体、电荷存储材料及控制栅极阻挡绝缘体，其介于所述沟道柱与所述第一区域内的所述控制栅极材料的所述叠层中的所述控制栅极材料之间；导电通路，其在竖向上延伸穿过所述第二区域中的所述垂直交替叠层，所述导电通路包括在所述第二区域中的所述不同组合物绝缘材料的所述交替叠层内的第一导电性容器内侧的第二导电性容器，所述第一导电性容器及所述第二导电性容器具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底；及
横向相对突出部，其在竖向上在所述第二导电性容器侧壁的顶部上方朝向彼此径向向内突出。
26.一种包括垂直存储器单元串及导电通路的存储器电路，其包括：
具有绝缘材料与控制栅极材料的垂直交替叠层的第一区域、横向于所述第一区域的具有不同组合物绝缘材料的垂直交替叠层的第二区域；
沟道柱，其在竖向上延伸穿过所述第一区域内的多个所述垂直交替叠层；
隧道绝缘体、电荷存储材料及控制栅极阻挡绝缘体，其介于所述沟道柱与所述第一区域内的所述控制栅极材料的所述叠层中的所述控制栅极材料之间；及
导电通路，其在竖向上延伸穿过所述第二区域中的所述垂直交替叠层，所述导电通路包括在所述第二区域中的所述不同组合物绝缘材料的所述交替叠层内的导电性容器，所述导电性容器具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底，所述相对侧壁的竖向最外部部分具有小于沿所述垂直横截面紧接在所述基底上方的厚度的相应横向厚度。
27.根据权利要求26所述的存储器电路，其中每一竖向最外部部分的所述横向厚度不超过沿所述垂直横截面紧接在所述基底上方的厚度的一半。
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