JP2021048340A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】製造が容易な構造を有するＭＩＭキャパシタを備える半導体装置を提供する。【解決手段】実施形態の半導体装置は、半導体基板と、半導体基板の上に設けられ、メタル層と、メタル層の下面及び側面に接するバリアメタル層とを有する配線層と、半導体基板の上に設けられ、バリアメタル層と同一材料のキャパシタ下部電極と、キャパシタ下部電極の上に設けられたキャパシタ絶縁膜と、キャパシタ絶縁膜の上に設けられたキャパシタ上部電極と、を備え、半導体基板からキャパシタ下部電極の上面までの距離は、半導体基板から配線層の上面までの距離以下であり、半導体基板からキャパシタ下部電極の下面までの距離は、半導体基板から配線層の下面までの距離よりも大きい。【選択図】図１
Description
本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
携帯電話などに組み込まれる通信用ＬＳＩとして、アナログＬＳＩとデジタルＬＳＩとが混載されたアナログデジタル混載ＬＳＩが用いられる。アナログデジタル混載ＬＳＩの特性を向上させる観点から、アナログＬＳＩの受動素子の特性の向上、例えば、キャパシタの特性の向上が要求される。
ＭＩＭキャパシタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ キャパシタ）は、キャパシタの上部電極及び下部電極に金属膜を用いる。上部電極及び下部電極に金属膜を用いることで、例えば、多結晶シリコン膜を用いる場合に比べ、キャパシタの寄生抵抗及び寄生容量が低減される。したがって、キャパシタの特性の向上が実現できる。
しかし、ＭＩＭキャパシタを採用することで、製造プロセスが複雑になり、デバイス歩留りが低下するおそれがある。デバイス歩留りの低下を抑制するために、製造が容易な構造を有するＭＩＭキャパシタが望まれる。
本発明が解決しようとする課題は、製造が容易な構造を有するＭＩＭキャパシタを備える半導体装置を提供することにある。
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の上に設けられ、メタル層と、前記メタル層の下面及び側面に接するバリアメタル層とを有する配線層と、前記半導体基板の上に設けられ、前記バリアメタル層と同一材料のキャパシタ下部電極と、前記キャパシタ下部電極の上に設けられたキャパシタ絶縁膜と、前記キャパシタ絶縁膜の上に設けられたキャパシタ上部電極と、を備え、前記半導体基板から前記キャパシタ下部電極の上面までの距離は、前記半導体基板から前記配線層の上面までの距離以下であり、前記半導体基板から前記キャパシタ下部電極の下面までの距離は、前記半導体基板から前記配線層の下面までの距離よりも大きい。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、走査型電子顕微鏡（Ｓｃａｎｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、半導体基板と、半導体基板の上に設けられ、メタル層と、メタル層の下面及び側面に接するバリアメタル層とを有する配線層と、半導体基板の上に設けられ、バリアメタル層と同一材料のキャパシタ下部電極と、キャパシタ下部電極の上に設けられたキャパシタ絶縁膜と、キャパシタ絶縁膜の上に設けられたキャパシタ上部電極と、を備え、半導体基板から下部電極の上面までの距離は、半導体基板から配線層の上面までの距離以下であり、半導体基板から下部電極の下面までの距離は、半導体基板から配線層の下面までの距離よりも大きい。
第１の実施形態の半導体装置は、半導体基板と、半導体基板の上に設けられ、メタル層と、メタル層の下面及び側面に接するバリアメタル層とを有する配線層と、半導体基板の上に設けられ、バリアメタル層と同一材料のキャパシタ下部電極と、キャパシタ下部電極の上に設けられたキャパシタ絶縁膜と、キャパシタ絶縁膜の上に設けられたキャパシタ上部電極と、を備え、半導体基板から下部電極の上面までの距離は、半導体基板から配線層の上面までの距離以下であり、半導体基板から下部電極の下面までの距離は、半導体基板から配線層の下面までの距離よりも大きい。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、アナログデジタル混載ＬＳＩ１００である。アナログデジタル混載ＬＳＩ１００は、アナログＬＳＩとデジタルＬＳＩとが同一半導体チップに混載されている。アナログデジタル混載ＬＳＩ１００は、金属の多層配線と、ＭＩＭキャパシタを有する。
アナログデジタル混載ＬＳＩ１００は、シリコン基板１０（半導体基板）、第１の層間絶縁層１２、第１のエッチングストッパ膜１４、第２の層間絶縁層１６、第１の配線層１８（配線層）、キャップ絶縁膜２０、キャパシタ下部電極２２、キャパシタ絶縁膜２４、キャパシタ上部電極２６、第２のエッチングストッパ膜２８、第３の層間絶縁層３０、コンタクトプラグ３２、第２の配線層３４、第４の層間絶縁層３６を備える。
第１の配線層１８は、メタル層１８ａとバリアメタル層１８ｂとを有する。
シリコン基板１０は、例えば、単結晶シリコンである。シリコン基板１０は、半導体基板の一例である。
第１の層間絶縁層１２は、シリコン基板１０の上に設けられる。第１の層間絶縁層１２は、例えば、酸化シリコンである。
シリコン基板１０、及び、第１の層間絶縁層１２内に、例えば、図示しないトランジスタやダイオードなどの半導体素子が形成されている。
第１のエッチングストッパ膜１４は、第１の層間絶縁層１２の上に設けられる。第１のエッチングストッパ膜１４は、第１の配線層１８を形成するための溝を、第２の層間絶縁層１６に形成する際のストッパとして機能する。第１のエッチングストッパ膜１４は、例えば、窒化シリコンである。
第２の層間絶縁層１６は、第１のエッチングストッパ膜１４の上に設けられる。第２の層間絶縁層１６は、例えば、酸化シリコンである。
第１の配線層１８は、第１のエッチングストッパ膜１４の上に設けられる。第１の配線層１８は、第２の層間絶縁層１６の中に埋め込まれている。第１の配線層１８の下面は、第１のエッチングストッパ膜１４に接する。
第１の配線層１８は、メタル層１８ａとバリアメタル層１８ｂとを有する。バリアメタル層１８ｂは、メタル層１８ａの下面及び側面に接する。バリアメタル層１８ｂは、例えば、メタル層１８ａの金属の拡散を防止する機能を有する。
メタル層１８ａは、例えば、銅である。バリアメタル層１８ｂは、例えば、タンタル、チタン、窒化タンタル、窒化チタン、窒化タングステン、又は、タングステンチタン合金である。
キャップ絶縁膜２０は、第１の配線層１８の上に設けられる。キャップ絶縁膜２０は、第１の配線層１８の上面に接する。キャップ絶縁膜２０は、キャパシタ絶縁膜２４と連続する。
キャップ絶縁膜２０は、例えば、メタル層１８ａの金属の拡散を防止する機能を有する。また、キャップ絶縁膜２０は、例えば、メタル層１８ａの金属が酸化されることを防止する機能を有する。
キャップ絶縁膜２０は、例えば、窒化シリコン、炭化シリコン、又は、炭窒化シリコンである。
キャパシタ下部電極２２は、第２の層間絶縁層１６の上に設けられる。キャパシタ下部電極２２は、第２の層間絶縁層１６の表面の凹部に埋め込まれている。
キャパシタ下部電極２２は、バリアメタル層１８ｂと同一材料である。キャパシタ下部電極２２の厚さは、例えば、バリアメタル層１８ｂの厚さ以下である。キャパシタ下部電極２２の厚さは、例えば、バリアメタル層１８ｂの厚さと等しい。キャパシタ下部電極２２とバリアメタル層１８ｂとは、同時形成される。
シリコン基板１０からキャパシタ下部電極２２の上面までの距離（図１中のｄ１）は、シリコン基板１０から第１の配線層１８の上面までの距離（図１中のｄ２）以下である。距離ｄ１は、例えば、距離ｄ２と同一である。また、シリコン基板１０からキャパシタ下部電極２２の下面までの距離（図１中のｄ３）は、シリコン基板１０から第１の配線層１８の下面までの距離（図１中のｄ４）よりも大きい。
キャパシタ絶縁膜２４は、キャパシタ下部電極２２の上に設けられる。キャパシタ絶縁膜２４は、キャパシタ下部電極２２に接する。
キャパシタ絶縁膜２４は、キャップ絶縁膜２０と連続する。キャパシタ絶縁膜２４は、キャップ絶縁膜２０と同一材料である。キャパシタ絶縁膜２４の厚さは、キャップ絶縁膜２０の厚さと等しい。キャパシタ絶縁膜２４とキャップ絶縁膜２０とは、同時形成される。
キャパシタ絶縁膜２４は、例えば、窒化シリコンである。
キャパシタ上部電極２６は、キャパシタ絶縁膜２４の上に設けられる。キャパシタ上部電極２６は、キャパシタ絶縁膜２４に接する。
キャパシタ上部電極２６は、例えば、タンタル、チタン、窒化タンタル、窒化チタン、窒化タングステン、又は、タングステンチタン合金である。
キャパシタ絶縁膜２４は、キャパシタ下部電極２２とキャパシタ上部電極２６との間に設けられる。キャパシタ下部電極２２、キャパシタ絶縁膜２４、及び、キャパシタ上部電極２６によりＭＩＭキャパシタが形成される。
第２のエッチングストッパ膜２８は、キャパシタ上部電極２６の上に設けられる。第２のエッチングストッパ膜２８は、キャパシタ上部電極２６に接続されるコンタクトプラグ３２のコンタクトホールを第３の層間絶縁層３０に形成する際のストッパとして機能する。
第２のエッチングストッパ膜２８は、例えば、窒化シリコンである。
第３の層間絶縁層３０は、第２のエッチングストッパ膜２８、及び、キャップ絶縁膜２０の上に形成される。第３の層間絶縁層３０は、例えば、酸化シリコンである。
コンタクトプラグ３２は、第３の層間絶縁層３０内に形成される。コンタクトプラグ３２は、例えば、第２の配線層３４とキャパシタ上部電極２６を電気的に接続する。また、コンタクトプラグ３２は、例えば、第２の配線層３４とキャパシタ下部電極２２を電気的に接続する。また、コンタクトプラグ３２は、例えば、第２の配線層３４と第１の配線層１８を電気的に接続する。
コンタクトプラグ３２は、例えば、金属である。コンタクトプラグ３２は、例えば、タングステンである。
第２の配線層３４は、第３の層間絶縁層３０の上に設けられる。第２の配線層３４は、金属である。第２の配線層３４は、例えば、アルミニウム合金である。
第４の層間絶縁層３６は、第２の配線層３４の上に設けられる。第４の層間絶縁層３６は、例えば、酸化シリコンである。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。第１の実施形態の半導体装置の製造方法は、金属の多層配線と、ＭＩＭキャパシタを有するアナログデジタル混載ＬＳＩ１００の製造方法である。
第１の実施形態の半導体装置の製造方法は、半導体基板の上に、第１の絶縁膜を形成し、第１の絶縁膜の上に、第２の絶縁膜を形成し、第２の絶縁膜の一部の領域をエッチングにより除去し、第２の絶縁膜の上に、第３の絶縁膜を形成し、第３の絶縁膜に第２の絶縁膜に達する溝を形成し、溝の中、及び、第３の絶縁膜の上に第１の金属膜を形成し、第１の金属膜の上に第２の金属膜を形成し、第３の絶縁膜の上の第２の金属膜を除去し、一部の領域のエッチングにより生じた段差により形成された第３の絶縁膜の表面の凹部に第１の金属膜を残して、第３の絶縁膜の上の第１の金属膜を化学的機械研磨法により除去し、第１の金属膜及び第３の絶縁膜の上に、第４の絶縁膜を形成し、第４の絶縁膜の上に第３の金属膜を形成し、第３の金属膜をパターニングし、凹部の第１の金属膜の上の第４の絶縁膜の上に第３の金属膜を残存させる。
図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。
最初に、シリコン基板１０に公知の製造方法を用いて、図示しないトランジスタ等の素子を形成する。さらに、シリコン基板１０の上に第１の絶縁膜５０を形成する。第１の絶縁膜５０は、例えば、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法：ＣＶＤ法）を用いて形成される。第１の絶縁膜５０は、例えば、酸化シリコンである。第１の絶縁膜５０は、最終的に第１の層間絶縁層１２となる。
次に、第１の絶縁膜５０の上に、第２の絶縁膜５２を形成する（図２）。第２の絶縁膜５２は、例えば、ＣＶＤ法を用いて形成される。第２の絶縁膜５２は、例えば、窒化シリコンである。第２の絶縁膜５２は、最終的に第１のエッチングストッパ膜１４となる。
次に、第２の絶縁膜５２の一部の領域５２ａをエッチングにより除去する（図３）。一部の領域５２ａのエッチングは、例えば、リソグラフィ法によるレジストのパターニングの後に、反応性イオンエッチング法（ＲＩＥ法）を用いて行われる。
次に、第２の絶縁膜５２の上に、第３の絶縁膜５４を形成する（図４）。第３の絶縁膜５４の表面には、第２の絶縁膜５２の一部の領域５２ａのエッチングにより生じた段差により、凹部５４ａが形成される。
第３の絶縁膜５４は、例えば、酸化シリコンである。第３の絶縁膜５４は、最終的に第２の層間絶縁層１６となる。
次に、第３の絶縁膜５４に溝５４ｂを形成する（図５）。溝５４ｂは、第２の絶縁膜５２に達する。
溝５４ｂは、例えば、リソグラフィ法及びＲＩＥ法を用いて形成される。溝５４ｂのエッチングの際に、第２の絶縁膜５２がストッパとなる。
次に、溝５４ｂの中、及び、第３の絶縁膜５４の上に第１の金属膜５６を形成する。第１の金属膜５６は、例えば、ＣＶＤ法により形成される。第１の金属膜５６は、例えば、タンタル、チタン、窒化タンタル、窒化チタン、窒化タングステン、又は、タングステンチタン合金である。第１の金属膜５６は、最終的に、バリアメタル層１８ｂ及びキャパシタ下部電極２２となる。
次に、第１の金属膜５６の上に第２の金属膜５８を形成する（図６）。第２の金属膜５８は、例えば、めっき法により形成される。第２の金属膜５８は、最終的に、メタル層１８ａとなる。
次に、第３の絶縁膜５４の上の第２の金属膜５８を除去する。第２の金属膜５８は、例えば、化学的機械研磨法（ＣＭＰ法）を用いて除去する。
次に、第３の絶縁膜５４の上の第１の金属膜５６をＣＭＰ法により除去する（図７）。第３の絶縁膜５４の表面の凹部５４ａに、第１の金属膜５６を残す。
シリコン基板１０から凹部５４ａの第１の金属膜５６の上面までの距離（図７中のｄ１）は、シリコン基板１０から第１の金属膜５６及び第２の金属膜５８の上面までの距離（図７中のｄ２）以下である。距離ｄ１は、理想的には距離ｄ２と同一であるが、例えば、凹部５４ａの第１の金属膜５６の上面がディッシングにより窪むことで、距離ｄ１が距離ｄ２より小さくなることが考えられる。
次に、第１の金属膜５６及び第３の絶縁膜５４の上に、第４の絶縁膜５９を形成する。第４の絶縁膜５９は、例えば、ＣＶＤ法により形成される。第４の絶縁膜５９は、例えば、窒化シリコンである。第４の絶縁膜５９は、最終的に、キャップ絶縁膜２０、及び、キャパシタ絶縁膜２４となる。
次に、第４の絶縁膜５９の上に第３の金属膜６０を形成する。第３の金属膜６０は、例えば、ＣＶＤ法により形成される。第３の金属膜６０は、例えば、例えば、タンタル、チタン、窒化タンタル、窒化チタン、窒化タングステン、又は、タングステンチタン合金である。第３の金属膜６０は、最終的に、キャパシタ上部電極２６となる。
次に、第３の金属膜６０の上に、第５の絶縁膜６２を形成する（図８）。第５の絶縁膜６２は、例えば、ＣＶＤ法により形成される。第５の絶縁膜６２は、例えば、窒化シリコンである。第５の絶縁膜６２は、最終的に、第２のエッチングストッパ膜２８となる。
次に、第５の絶縁膜６２及び第３の金属膜６０をパターニングする（図９）。凹部５４ａの第１の金属膜５６の上に、第５の絶縁膜６２及び第３の金属膜６０を残存させる。第５の絶縁膜６２及び第３の金属膜６０をパターニングは、例えば、リソグラフィ法及びＲＩＥ法を用いて行われる。
次に、第５の絶縁膜６２及び第４の絶縁膜５９の上に、第６の絶縁膜６４を形成する。第６の絶縁膜６４は、例えば、ＣＶＤ法により形成する。第６の絶縁膜６４は、例えば、酸化シリコンである。第６の絶縁膜６４は、最終的に、第３の層間絶縁層３０となる。
次に、第６の絶縁膜６４、第５の絶縁膜６２、及び第４の絶縁膜５９にコンタクトホール６４ａを形成する（図１０）。コンタクトホール６４ａは、例えば、リソグラフィ法及びＲＩＥ法を用いて形成される。
コンタクトホール６４ａのエッチングは、２ステップで行われる。第１のステップで、第５の絶縁膜６２及び第４の絶縁膜５９をストッパとして第６の絶縁膜６４をエッチングする。第２のステップで、エッチングガスを切り換えて、第５の絶縁膜６２及び第４の絶縁膜５９をエッチングする。
２ステップのエッチングにより、深さの異なるコンタクトホール６４ａの形成が容易となる。２ステップのエッチングにより、第５の絶縁膜６２及び第４の絶縁膜５９の下の第３の金属膜６０、第１の金属膜５６、及び、第２の金属膜５８が過度にエッチングされることを防止する。
次に、コンタクトホール６４ａの中、及び、第６の絶縁膜６４の上に、第４の金属膜６６を形成する。第４の金属膜６６は、例えば、例えば、ＣＶＤ法により形成される。第４の金属膜６６は、例えば、タングステンである。第４の金属膜６６は、最終的に、コンタクトプラグ３２となる。
次に、第６の絶縁膜６４の上の第４の金属膜６６を除去する（図１１）。第４の金属膜６６は、例えば、ＣＭＰ法により除去する。コンタクトホール６４ａの中に、第４の金属膜６６は残存する。
次に、第６の絶縁膜６４の上に、第５の金属膜６８を形成する。第５の金属膜６８は、例えば、スパッタ法により形成される。第５の金属膜６８は、例えば、アルミニウム合金である。第５の金属膜６８は、最終的に、第２の配線層３４となる。
次に、第５の金属膜６８をパターニングする。第５の金属膜６８のパターニングは、例えば、リソグラフィ法及びＲＩＥ法を用いて行われる。
次に、パターニングされた第５の金属膜６８の上に、第７の絶縁膜７０を形成する（図１２）。第７の絶縁膜７０は、例えば、ＣＶＤ法により形成する。第７の絶縁膜７０は、例えば、酸化シリコンである。第７の絶縁膜７０は、第４の層間絶縁層３６となる。
以上の製造方法により、図１に示すアナログデジタル混載ＬＳＩ１００が形成される。
以下、第１の実施形態の半導体装置の作用及び効果について説明する。
携帯電話などに組み込まれる通信用ＬＳＩとして、アナログＬＳＩとデジタルＬＳＩとが混載されたアナログデジタル混載ＬＳＩが用いられる。アナログデジタル混載ＬＳＩの特性を向上させる観点から、アナログＬＳＩの受動素子の特性の向上、例えば、キャパシタの特性の向上が要求される。
ＭＩＭキャパシタは、キャパシタの上部電極及び下部電極に金属膜を用いる。上部電極及び下部電極に金属膜を用いることで、例えば、多結晶シリコン膜を用いる場合に比べ、キャパシタの寄生抵抗及び寄生容量が低減される。したがって、キャパシタの特性の向上が実現できる。
しかし、ＭＩＭキャパシタを採用することで、製造プロセスが複雑になり、デバイス歩留りが低下するおそれがある。デバイス歩留りの低下を抑制するために、製造が容易な構造を備えるＭＩＭキャパシタが望まれる。
図１３は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、アナログデジタル混載ＬＳＩ９００である。
アナログデジタル混載ＬＳＩ９００は、第１の実施形態のアナログデジタル混載ＬＳＩ１００と同様、シリコン基板１０（半導体基板）、第１の層間絶縁層１２、第１のエッチングストッパ膜１４、第２の層間絶縁層１６、第１の配線層１８（配線層）、キャップ絶縁膜２０、キャパシタ下部電極２２、キャパシタ絶縁膜２４、キャパシタ上部電極２６、第２のエッチングストッパ膜２８、第３の層間絶縁層３０、コンタクトプラグ３２、第２の配線層３４、第４の層間絶縁層３６を備える。
第１の配線層１８は、メタル層１８ａとバリアメタル層１８ｂとを有する。
アナログデジタル混載ＬＳＩ９００は、シリコン基板１０からキャパシタ下部電極２２の上面までの距離（図１３中のｄ５）が、シリコン基板１０から第１の配線層１８の上面までの距離（図１３中のｄ６）より大きい点で、第１の実施形態のアナログデジタル混載ＬＳＩ１００と異なる。また、キャパシタ絶縁膜２４は、キャップ絶縁膜２０と連続していない点で、第１の実施形態のアナログデジタル混載ＬＳＩ１００と異なる。
アナログデジタル混載ＬＳＩ９００を製造する際、キャパシタ下部電極２２とバリアメタル層１８ｂとは、同時に形成されない。また、キャパシタ絶縁膜２４とキャップ絶縁膜２０とは同時に形成されない。このため、製造ステップが多くなり、製造プロセスが複雑になる。
また、アナログデジタル混載ＬＳＩ９００では、コンタクトプラグ３２の深さの差が、アナログデジタル混載ＬＳＩ１００と比べて大きくなる。したがって、コンタクトプラグ３２のコンタクトホールの形成の際に、コンタクトホールの下に露出するキャパシタ上部電極２６、キャパシタ下部電極２２、及び、第１の配線層１８が過度にエッチングされるおそれがある。よって、デバイス歩留りが低下するおそれがある。
第１の実施形態のアナログデジタル混載ＬＳＩ１００では、キャパシタ下部電極２２とバリアメタル層１８ｂの同時形成が可能である。また、キャパシタ絶縁膜２４とキャップ絶縁膜２０の同時形成が可能である。したがって、製造ステップが少なく、製造プロセスが簡単になる。
また、コンタクトプラグ３２の深さの差が小さい。したがって、コンタクトプラグ３２のコンタクトホール６４ａの形成の際に、コンタクトホール６４ａの下に露出するキャパシタ上部電極２６、キャパシタ下部電極２２、及び、第１の配線層１８が過度にエッチングされることが抑制される。
アナログデジタル混載ＬＳＩ１００のＭＩＭキャパシタは、製造が容易な構造を有する。したがって、アナログデジタル混載ＬＳＩ１００を製造する際の、デバイス歩留りの低下が抑制される。
なお、キャパシタ下部電極２２の平面上のパターンは、例えば、メッシュ状とすることが可能である。メッシュ状とすることで、例えば、第１の金属膜５６をＣＭＰ法により研磨する際に、凹部５４ａの第１の金属膜５６の厚さがディッシングにより減少することを抑制できる。
以上、第１の実施形態によれば、製造が容易な構造を有するＭＩＭキャパシタを備える半導体装置を実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、キャパシタ下部電極とバリアメタル層とが連続する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置は、キャパシタ下部電極とバリアメタル層とが連続する点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１４は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、アナログデジタル混載ＬＳＩ２００である。
アナログデジタル混載ＬＳＩ２００は、第１の実施形態のアナログデジタル混載ＬＳＩ１００と同様、シリコン基板１０（半導体基板）、第１の層間絶縁層１２、第１のエッチングストッパ膜１４、第２の層間絶縁層１６、第１の配線層１８（配線層）、キャップ絶縁膜２０、キャパシタ下部電極２２、キャパシタ絶縁膜２４、キャパシタ上部電極２６、第２のエッチングストッパ膜２８、第３の層間絶縁層３０、コンタクトプラグ３２、第２の配線層３４、第４の層間絶縁層３６を備える。
第１の配線層１８は、メタル層１８ａとバリアメタル層１８ｂとを有する。
図１４に示すように、キャパシタ下部電極２２とバリアメタル層１８ｂが連続する。
次に、第２の実施形態の半導体装置の製造方法の一例について説明する。図１５、図１６、図１７、図１８、図１９は、第２の実施形態の半導体装置の製造方法を示す模式断面図である。
第１の絶縁膜５０の上に、第２の絶縁膜５２を形成するまでは、第１の実施形態の半導体装置の製造方法と同様である。
次に、第２の絶縁膜５２の一部の領域５２ａをエッチングにより除去する（図１５）。一部の領域５２ａのエッチングは、例えば、リソグラフィ法によるレジストのパターニングの後に、反応性イオンエッチング法（ＲＩＥ法）を用いて行われる。
後に溝５４ｂが形成される領域まで、第２の絶縁膜５２が除去される。
次に、第２の絶縁膜５２の上に、第３の絶縁膜５５を形成する（図１６）。第３の絶縁膜５４の表面には、第２の絶縁膜５２の一部の領域５２ａのエッチングにより生じた段差により、凹部５４ａが形成される。
第３の絶縁膜５４は、例えば、酸化シリコンである。第３の絶縁膜５３は、最終的に第２の層間絶縁層１６となる。
次に、第３の絶縁膜５４に溝５４ｂを形成する（図１７）。溝５４ｂは、第２の絶縁膜５２に達する。
溝５４ｂは、例えば、リソグラフィ法及びＲＩＥ法を用いて形成される。溝５４ｂのエッチングの際に、第２の絶縁膜５２がストッパとなる。
次に、溝５４ｂの中、及び、第３の絶縁膜５４の上に第１の金属膜５６を形成する。第１の金属膜５６は、例えば、ＣＶＤ法により形成される。第１の金属膜５６は、例えば、タンタル、チタン、窒化タンタル、窒化チタン、窒化タングステン、又は、タングステンチタン合金である。
次に、第１の金属膜５６の上に第２の金属膜５８を形成する（図１８）。第２の金属膜５８は、例えば、めっき法により形成される。
次に、第３の絶縁膜５４の上の第２の金属膜５８を除去する。第２の金属膜５８は、例えば、化学的機械研磨法（ＣＭＰ法）を用いて除去する。
次に、第３の絶縁膜５４の上の第１の金属膜５６をＣＭＰ法により除去する（図１９）。第３の絶縁膜５４の表面の凹部５４ａに、第１の金属膜５６を残す。凹部５４ａの第１の金属膜５６は、溝５４ｂの中の第１の金属膜５６と連続する。
以上の製造方法により、図１４に示すアナログデジタル混載ＬＳＩ２００が形成される。
第２の実施形態のアナログデジタル混載ＬＳＩ２００では、キャパシタ下部電極２２と第１の配線層１８との間の電気的接続を、例えば、第２の配線層３４など、他の配線を用いずに、直接取ることが可能である。したがって、キャパシタ下部電極２２と第１の配線層１８との間の電気的接続を取るための構造を別途設ける必要が無い。よって、アナログデジタル混載ＬＳＩ２００のチップ面積の縮小が可能となる。
以上、第２の実施形態によれば、第１の実施形態と同様、製造が容易な構造を有するＭＩＭキャパシタを備える半導体装置を実現できる。また、チップ面積の縮小が可能な半導体装置を実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ シリコン基板（半導体基板）
１８ 第１の配線層（配線層）
１８ａ メタル層
１８ｂ バリアメタル層
２０ キャップ絶縁膜
２２ キャパシタ下部電極
２４ キャパシタ絶縁膜
２６ キャパシタ上部電極
５０ 第１の絶縁膜
５２ 第２の絶縁膜
５２ａ 一部の領域
５４ 第３の絶縁膜
５４ａ 凹部
５４ｂ 溝
５６ 第１の金属膜
５８ 第２の金属膜
５９ 第４の絶縁膜
６０ 第３の金属膜
１００ アナログデジタル混載ＬＳＩ（半導体装置）
２００ アナログデジタル混載ＬＳＩ（半導体装置）
１８ 第１の配線層（配線層）
１８ａ メタル層
１８ｂ バリアメタル層
２０ キャップ絶縁膜
２２ キャパシタ下部電極
２４ キャパシタ絶縁膜
２６ キャパシタ上部電極
５０ 第１の絶縁膜
５２ 第２の絶縁膜
５２ａ 一部の領域
５４ 第３の絶縁膜
５４ａ 凹部
５４ｂ 溝
５６ 第１の金属膜
５８ 第２の金属膜
５９ 第４の絶縁膜
６０ 第３の金属膜
１００ アナログデジタル混載ＬＳＩ（半導体装置）
２００ アナログデジタル混載ＬＳＩ（半導体装置）
Claims (9)
- 半導体基板と、
前記半導体基板の上に設けられ、メタル層と、前記メタル層の下面及び側面に接するバリアメタル層とを有する配線層と、
前記半導体基板の上に設けられ、前記バリアメタル層と同一材料のキャパシタ下部電極と、
前記キャパシタ下部電極の上に設けられたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜の上に設けられたキャパシタ上部電極と、
を備え、
前記半導体基板から前記キャパシタ下部電極の上面までの距離は、前記半導体基板から前記配線層の上面までの距離以下であり、
前記半導体基板から前記キャパシタ下部電極の下面までの距離は、前記半導体基板から前記配線層の下面までの距離よりも大きい、半導体装置。 - 前記配線層の上面に接し、前記キャパシタ絶縁膜と連続するキャップ絶縁膜を、更に備える請求項１記載の半導体装置。
- 前記キャパシタ下部電極の厚さは、前記バリアメタル層の厚さ以下である請求項１又は請求項２記載の半導体装置。
- 前記キャパシタ下部電極と前記バリアメタル層とは連続する請求項１ないし請求項３いずれか一項記載の半導体装置。
- 前記キャパシタ絶縁膜は窒化シリコンである請求項１ないし請求項４いずれか一項記載の半導体装置。
- 前記半導体基板から前記キャパシタ下部電極の上面までの距離は、前記半導体基板から前記配線層の上面までの距離と同一である請求項１ないし請求項５いずれか一項記載の半導体装置。
- 半導体基板の上に、第１の絶縁膜を形成し、
前記第１の絶縁膜の上に、第２の絶縁膜を形成し、
前記第２の絶縁膜の一部の領域をエッチングにより除去し、
前記第２の絶縁膜の上に、第３の絶縁膜を形成し、
前記第３の絶縁膜に前記第２の絶縁膜に達する溝を形成し、
前記溝の中、及び、前記第３の絶縁膜の上に第１の金属膜を形成し、
前記第１の金属膜の上に第２の金属膜を形成し、
前記第３の絶縁膜の上の前記第２の金属膜を除去し、
前記一部の領域のエッチングにより生じた段差により形成された前記第３の絶縁膜の表面の凹部に前記第１の金属膜を残して、前記第３の絶縁膜の上の前記第１の金属膜を化学的機械研磨法により除去し、
前記第１の金属膜及び前記第３の絶縁膜の上に、第４の絶縁膜を形成し、
前記第４の絶縁膜の上に第３の金属膜を形成し、
前記第３の金属膜をパターニングし、前記凹部の前記第１の金属膜の上の前記第４の絶縁膜の上に前記第３の金属膜を残存させる半導体装置の製造方法。 - 前記第２の絶縁膜、前記第４の絶縁膜は窒化シリコンである請求項７記載の半導体装置の製造方法。
- 前記第２の金属膜は銅である請求項７又は請求項８記載の半導体装置の製造方法。
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|---|---|---|---|---|
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009256A (ja) * | 2000-06-19 | 2002-01-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2002319625A (ja) * | 2001-04-23 | 2002-10-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2004273939A (ja) * | 2003-03-11 | 2004-09-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2004312007A (ja) * | 2003-04-03 | 2004-11-04 | Samsung Electronics Co Ltd | 金属−絶縁体−金属キャパシタを含む二重ダマシン配線構造及びその製造方法 |
| JP2006019379A (ja) * | 2004-06-30 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2014510400A (ja) * | 2011-03-04 | 2014-04-24 | インテル・コーポレーション | 同じ誘電体層にキャパシタ及び金属配線が集積された半導体構造 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6576510B2 (en) * | 1999-06-17 | 2003-06-10 | Hitachi Ltd | Method of producing a semiconductor memory device using a self-alignment process |
| JP2004039724A (ja) | 2002-07-01 | 2004-02-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4972349B2 (ja) * | 2006-06-29 | 2012-07-11 | 株式会社日立製作所 | 半導体装置の製造方法 |
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| DE102011053665B4 (de) * | 2010-09-20 | 2016-06-30 | Lg Display Co., Ltd. | Anzeigevorrichtung mit organischen lichtemittierenden Dioden und Herstellungsverfahren für dieselbe |
| JP5638408B2 (ja) * | 2011-01-28 | 2014-12-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US10446633B2 (en) * | 2017-10-24 | 2019-10-15 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Transparent OLED display with transparent storage capacitor and manufacturing method thereof |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009256A (ja) * | 2000-06-19 | 2002-01-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2002319625A (ja) * | 2001-04-23 | 2002-10-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2004273939A (ja) * | 2003-03-11 | 2004-09-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2004312007A (ja) * | 2003-04-03 | 2004-11-04 | Samsung Electronics Co Ltd | 金属−絶縁体−金属キャパシタを含む二重ダマシン配線構造及びその製造方法 |
| JP2006019379A (ja) * | 2004-06-30 | 2006-01-19 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2014510400A (ja) * | 2011-03-04 | 2014-04-24 | インテル・コーポレーション | 同じ誘電体層にキャパシタ及び金属配線が集積された半導体構造 |
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